CN115085894B - 信号同步系统 - Google Patents

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Abstract

本发明公开了一种信号同步系统，包括发送器、接收器和去偏斜电路。发送器包括第一主数据路径和第一主选通路径，包括第一延迟电路的第一主数据路径产生数据信号，包括第二延迟电路的第一主选通路径产生第一选通信号，第一主数据路径和主选通路径的延迟量不平衡，选通信号和数据信号未对齐。接收器包括第二主数据路径和主选通路径，第二主选通路径接收第一选通信号产生第二选通信号，第二主数据路径接收数据信号并利用第二选通信号对数据信号采样以产生采样信号。去偏斜电路产生第一和第二控制信号，分别控制第一和第二延迟电路的延迟量。

Description

信号同步系统
技术领域
本发明涉及信号同步系统，更具体地，涉及对选通信号和数据信号之间的自动对齐。
背景技术
在跨芯片(cross-chip)系统中，第一芯片通常具有选通路径(strobe path)和多条数据路径(data path)，用于产生选通信号和数据信号到第二芯片，第二芯片利用所接收的选通信号对接收的数据信号进行采样以获得所需的信号。为了保证第二芯片能够获得正确的数据，第一芯片和/或第二芯片内部的数据路径和选通路径被设计为具有多个物理平衡延迟元件、可调延迟元件和/或多相时钟发生器(multi-phase clock generator)，以使选通信号和数据信号同步。但是，设置第一芯片/第二芯片的数据路径和选通路径中的上述元件会增加数据和选通延迟并降低性能，并且还会增加功耗。
发明内容
有鉴于此，本发明的目的在于提供一种信号同步系统，能够在低功耗、低延迟的情况下实现数据信号和选通信号的同步，以解决上述问题。
根据本发明的一个实施例，公开了一种信号同步系统，包括发送器、接收器和去偏斜电路。发送器包括第一主数据路径和第一主选通路径，其中所述第一主数据路径被配置为产生多个数据信号，所述第一主选通路径被配置为产生第一选通信号，所述第一主数据路径包括第一延迟电路，所述第一主选通路径包括第二延迟电路，所述第一主数据路径的延迟量和所述第一主选通路径的延迟量不平衡，使得所述选通信号和所述多个数据信号未对齐。接收器包括第二主数据路径和第二主选通路径，其中所述第二主选通路径被配置为接收所述第一选通信号以产生多个第二选通信号，并且所述第二主数据路径被配置为接收所述多个数据信号，并利用所述多个第二选通信号分别对所述多个数据信号进行采样以产生多个采样信号。去偏斜电路被配置为产生第一控制信号和第二控制信号，分别控制所述第一延迟电路和所述第二延迟电路的延迟量。
在阅读了在各个附图和附图中示出的优选实施例的以下详细描述之后，本发明的这些和其他目的对于本领域普通技术人员来说无疑将变得显而易见。
附图说明
本发明通过结合附图，阅读随后的详细描述和实施例可以更全面地理解，其中：
图1示出了根据本发明一个实施例的系统。
图2示出了根据本发明的一个实施例的信号CK_DAT、CK_DAT'、DAT、CK_STB、CK_STB'、STB'的时序图。
图3是根据本发明一实施例的去偏斜电路的示意图。
图4示出了根据本发明一实施例的信号CK、STB、STB'、DS_DAT、DS_STB和DS_STB'的时序图。
具体实施方式
在说明书及权利要求当中使用了某些词汇来指称特定的组件。本领域一般技术人员应可理解，电子设备制造商可以会用不同的名词来称呼同一组件。本说明书及权利要求并不以名称的差异来作为区别组件的方式，而是以组件在功能上的差异来作为区别的基准。在通篇说明书及后续的权利要求当中所提及的“包括”是开放式的用语，故应解释成“包括但不限定于”。此外，“耦接”一词在此是包含任何直接及间接的电气连接手段。因此，若文中描述第一装置电性连接于第二装置，则代表该第一装置可直接连接于该第二装置，或通过其他装置或连接手段间接地连接至该第二装置。
图1示出了根据本发明的一个实施例的系统100。如图1所示，系统100包括彼此连接的两个晶片(die)110和120，其中晶片110用作发送器以将多个数据信号DAT[n:1]以及选通信号STB和STBN发送到用作接收器的晶片120。晶片110包括主数据路径(main datapath)和主选通路径(main strobe path)，其中晶片100的主数据路径包括诸如数字控制延迟线(digital control delay line，DCDL)111的延迟电路、时钟树合成器(clock treesynthesizer)112、多个串行器(serializer)113以及多个发送器输入/输出电路(TXIO)114。晶片110的主选通路径包括诸如DCDL 131的延迟电路、两个串行器132和133以及两个TXIO 134和135。此外，晶片120包括主数据路径和主选通路径，其中晶片120的主数据路径包括多个接收器输入/输出电路(RXIO)121和多个采样电路122。晶片120的主选通路径包括RXIO 141、选通信号发生器142和时钟树合成器143。在该实施例中，系统100是跨芯片系统，其包括一个封装内的多个晶片(例如，三维集成电路、3D IC)，但是，这不是对本发明的限制。在其他实施例中，晶片110的发送器和晶片120的接收器可以集成至单个晶片。
在晶片110的主数据路径的操作中，DCDL 110接收参考时钟信号CK_DAT(即，第一参考时钟信号)以产生延迟参考时钟信号，时钟树合成器112接收延迟参考时钟信号以产生多个时钟信号CK_DAT'分别发送到串行器113。串行器113使用时钟信号CK_DAT'对多个输入信号Din进行采样，以产生数据信号DAT[n:1]，并通过TXIO 114提供给晶片120。在晶片110的主选通路径的操作中，DCDL 131接收参考时钟信号CK_STB(即，第二参考时钟信号)以产生延迟参考时钟信号CK_STB'。串行器132和133接收延迟参考时钟信号CK_STB'，以产生选通信号STB和STBN(差分信号)，并通过TXIO 134和135提供给晶片120。
在晶片120的主选通路径的操作中，RXIO 141接收选通信号STB和STBN以生成信号至选通信号发生器142，从而生成选通信号，供时钟树合成器143生成多个选通信号STB'分别至采样电路122。在晶片110的主数据路径的操作中，RXIO 121接收数据信号DAT[n:1]，供采样电路122利用选通信号STB'来对数据信号DAT[n:1]采样，以分别生成采样信号。
在现有技术中，晶片110的主数据路径和主选通路径被设计为具有相似的延迟量，即，现有技术可以在DCDL 131和串行器132/133之间增加附加的时钟树合成器，使得参考时钟信号CK_DAT和参考时钟信号CK_STB被延迟相同或相似的延迟量。同样地，晶片120的主数据路径和主选通路径也被设计为具有相似的延迟量，即，现有技术可以在RXIO121和采样电路122之间增加额外的延迟电路，使得数据信号DAT[n:1]和接收的选通信号被延迟相同或相似的延迟量。因此，由于现有技术使用物理平衡电路将数据信号和选通信号对齐，因此现有技术会增加数据和选通延迟并降低性能，并且会增加功耗。
为了解决现有技术的上述问题，晶片110和晶片120被设计为具有最小的(minimum)固有时序使用(intrinsic timing utilization)以降低数据和选通延迟。具体地，晶片110内的主数据路径和主选通路径具有非平衡架构，例如，主选通路径不具有时钟树合成器以降低选通延迟。因此，在本实施例中，每个数据信号DAT[n:1]的相位滞后于选通信号STB和STBN的相位。同样地，晶片120内的主数据路径和主选通路径也可以具有非平衡架构(unbalanced architecture)，例如，晶片120的主数据路径不具有时钟树合成器以降低数据延迟。
在图1所示的实施例中，晶片110和晶片120被设计为具有非平衡架构以降低数据延迟和选通延迟，然而，未对齐的选通信号或错位的选通信号可能会导致采样电路122产生不正确的采样信号。因此，系统100被进一步设计为具有去偏斜(deskew)电路150，产生控制信号Vc_DAT和Vc_STB以分别控制DCDL 111和131的延迟量，使得输入到采样电路122的数据信号DAT[n:1]和选通信号STB'具有合适的相位。具体地，请参考图2，其示出了根据本发明的一个实施例的信号CK_DAT、CK_DAT'、DAT、CK_STB、CK_STB'、STB'的时序图。如图2所示，假设DCDL 111、时钟树合成器112、DCDL 131和时钟树合成器143(以及选通信号发生器142)的延迟量分别为DAT_DL、TX_CTS、STB_DL和RX_CTS，晶片110的主数据路径的总延迟是DAT_DL、TX_CTS和驱动器延迟(即，由串行器113和TXIO 114引起的延迟)的总和，晶片110的主选通路径的总延迟是STB_DL和驱动器延迟(即，由串行器132、133以及TXIO 134、135引起的延迟)的总和，晶片120的主数据路径的总延迟是RXIO 121引起的延迟，以及晶片120的主选通路径的总延迟是RX_CTS和由RXIO 141引起的延迟的总和。因此，去偏移电路150被配置为控制DCDL 111和131，使得选通信号STB'的上升沿位于数据信号DAT的中间，即DCDL 111和131被控制为满足以下方程：
RX_CTS - TX_CTS + (STB_DL – DAT_DL) ＝ 0.5*UI …………… (1)
其中，符号“UI”为时钟信号的单位间隔(即，时钟周期的一半)，假设主数据路径和主选通路径中使用的时钟信号具有基本相同的频率。
图3是根据本发明一实施例的去偏斜电路150的示意图。参照图3，去偏斜电路150包括第一电路302和第二电路304，其中第一电路302在晶片110内，第二电路304在晶片120内。第一电路302包括控制电路310、数据路径和选通路径，其中第一电路302的数据路径包括DCDL311、时钟树合成器312、DCDL 313、时钟树合成器314、串行器315和TXIO 316；并且第一电路302的选通路径包括两个DCDL 331和332、两个串行器333和334以及两个TXIO 335和336。第二电路304包括数据路径和选通路径，其中第二电路304的数据路径包括RXIO 321和相位检测器322；第二电路304的选通路径包括RXIO 341、选通信号发生器342、时钟树合成器343、选通信号发生器344和时钟树合成器345。
在本实施例中，去偏斜电路150的第一电路302的数据路径被设计为具有DCDL311、时钟树合成器312、DCDL 313和时钟树合成器314，使得其延迟量为晶片110的主数据路径的延迟量的两倍。具体地，DCDL311和DCDL 313均可以由控制信号Vc_DAT控制，使得DCDL111、DCDL 311和DCDL 313具有相同的延迟量。并且时钟树合成器312和314中的每一个的延迟量等于时钟树合成器112的延迟量。类似地，去偏斜电路150的第一电路302的选通路径被设计为具有DCDL 331和DCDL 332，使得其延迟量是晶片110的主选通路径的延迟量的两倍。具体而言，DCDL 331和DCDL 332中的每一个都可以由控制信号Vc_STB控制，使得DCDL 131、DCDL 331和DCDL 332具有相同的延迟量。另外，去偏斜电路150的第二电路304的选通路径被设计为具有选通信号发生器342、时钟树合成器343、选通信号发生器344和时钟树合成器345，使得其延迟量为晶片120的主选通路径的延迟量的两倍。具体而言，选通信号发生器142、342和344具有相同的延迟量，并且时钟树合成器343和345中的每一个的延迟量等于时钟树合成器143的延迟量。
在去偏斜电路150的第一电路302的数据路径的操作中，参考时钟信号CK_DAT通过DCDL 311、时钟树合成器312、DCDL 313和时钟树合成器314以产生延迟时钟信号，串行器315使用该延迟时钟信号对输入信号(例如Din)进行采样以生成数据信号DS_DAT，并经由TXIO 321将数据信号提供给晶片120。在去偏斜电路150的第一电路302的选通路径的操作中，参考时钟信号CK_STB通过DCDL 331和DCDL 332产生延迟时钟信号，串行器333和334接收该延迟时钟信号以产生选通信号DS_STB和DS_STBN(差分信号)，并经由TXIO 335和336将选通信号提供给晶片120。
在去偏斜电路150的第二电路304的选通路径的操作中，RXIO 341接收选通信号DS_STB和DS_STBN以产生信号，并且该生成的信号通过选通信号发生器342、时钟树合成器343、选通信号发生器344和时钟树合成器345产生选通信号DS_STB'。在去偏斜电路150的第二电路304的数据路径的操作中，RXIO 321接收数据信号DS_DAT，相位检测器322比较数据信号DS_DAT和选通信号DS_STB'的相位，产生相位检测结果DS_PD至控制电路310以对齐数据信号DS_DAT和选通信号DS_STB'。例如，当相位检测结果DS_PD指示数据信号DS_DAT的相位滞后于选通信号DS_STB'的相位时，控制电路310产生控制信号Vc_DAT以减少DCDL 311/313的延迟量，和/或产生控制信号Vc_STB以增加DCDL 331/332的延迟量。此外，当相位检测结果DS_PD指示数据信号DS_DAT的相位领先于选通信号DS_STB'的相位时，控制电路310产生控制信号Vc_DAT以增加DCDL 311/313的延迟量，和/或产生控制信号Vc_STB以减少DCDL331/332的延迟量。
通过使用去偏斜电路150的控制电路310参考相位检测结果DS_PD来对齐数据信号DS_DAT和选通信号DS_STB'，晶片110和晶片120的主数据路径和主选通路径可以被自动控制，使得选通信号STB'的上升沿位于数据信号DAT的中心，以便采样电路122输出正确的采样信号。具体地，可参考图4，其中示出了根据本发明一实施例的信号DAT、STB、STB'、DS_DAT、DS_STB和DS_STB'的时序图。如图4所示，去偏斜电路150被配置为控制DCDL 311、313、331和332以对齐数据信号DS_DAT和选通信号DS_STB'，即DCDL 311、313、331和332被控制以满足以下等式：
2*DL + 2RX_CTS - 2*TX_CTS ＝ 1*UI…………………………… (2)；
其中符号DL等于DCDL 331的延迟量与DCDL 311的延迟量之差，即DL＝(STB_DL-DAT_DL)。另外，由于等式(2)被满足，所以等式(1)也被满足。
简言之，在本发明的系统中，通过设计去偏斜电路来控制主数据路径和主选通路径内的DCDL的延迟量，晶片110和晶片120可以被设计为具有非平衡架构以降低数据延迟和选通延迟，从而提高晶片110和120的通信性能。
本领域技术人员将容易地理解在保留本发明的教导的同时可以对装置和方法进行许多修改和改变。因此，上述公开应被解释为仅受所附权利要求的范围和界限的限制。

Claims (11)

1.一种信号同步系统，包括：
发送器，包括第一主数据路径和第一主选通路径，其中所述第一主数据路径被配置为产生多个数据信号，所述第一主选通路径被配置为产生第一选通信号，所述第一主数据路径包括第一延迟电路，所述第一主选通路径包括第二延迟电路，所述第一主数据路径的延迟量和所述第一主选通路径的延迟量不平衡，使得所述选通信号和所述多个数据信号未对齐；
接收器，包括第二主数据路径和第二主选通路径，其中所述第二主选通路径被配置为接收所述第一选通信号以产生多个第二选通信号，并且所述第二主数据路径被配置为接收所述多个数据信号，并利用所述多个第二选通信号分别对所述多个数据信号进行采样以产生多个采样信号；以及
去偏斜电路，被配置为产生第一控制信号和第二控制信号，分别控制所述第一延迟电路和所述第二延迟电路的延迟量；
其中，所述第一主数据路径包括：
所述第一延迟电路，被配置为接收第一参考时钟信号以产生延迟的第一参考时钟信号；
时钟树合成器，被配置为接收所述延迟的第一参考时钟信号，以产生多个第一时钟信号；以及
多个第一串行器，被配置为利用所述多个第一时钟信号对输入信号进行采样以产生所述多个数据信号，
所述第一主选通路径包括：
第二延迟电路，被配置为接收第二参考时钟信号以产生延迟的第二参考时钟信号；以及
第二串行器，被配置为接收所述延迟的第二参考时钟信号以产生所述选通信号。
2.如权利要求1所述的系统，其中所述系统包括第一晶片和第二晶片，所述发送器位于所述第一晶片内，并且所述接收器位于所述第二晶片内。
3.如权利要求1所述的系统，其中在所述第二延迟电路和所述第二串行器之间没有时钟树合成器。
4.如权利要求1所述的系统，其中所述第二主数据路径的延迟量与所述第二主选通路径的延迟量不平衡。
5.如权利要求4所述的系统，其中
所述第二主选通路径包括：
选通信号发生器和时钟树合成器，用以接收所述选通信号以产生多个第二选通信号；以及
所述第二主数据路径包括：
采样电路，用以利用所述多个第二选通信号分别对所述多个数据信号进行采样，以生成所述多个采样信号。
6.如权利要求5所述的系统，其中在所述第二主数据路径中没有时钟树合成器。
7.如权利要求1所述的系统，其中，所述去偏斜电路包括第一数据路径、第一选通路径、第二数据路径和第二选通路径；所述第一数据路径包括第三延迟电路，所述第三延迟电路的延迟量是所述第一主数据路径中所述第一延迟电路的延迟量的两倍，所述第一选通路径包括第四延迟电路，所述第四延迟电路的延迟量是所述第一主选通路径中所述第二延迟电路的延迟量的两倍。
8.如权利要求7所述的系统，其中所述第二数据路径被配置为接收由所述第一数据路径产生的第一信号，所述第二选通路径被配置为接收由所述第一选通路径产生的第二信号，并且所述第二数据路径包括相位比较器，用于比较所述第一信号与所述第二信号的相位以产生相位检测结果；并且所述去偏斜电路还包括控制电路，用于根据所述相位检测结果产生所述第一控制信号和所述第二控制信号，其中所述第一控制信号用于控制所述第一延迟电路和所述第三延迟电路，所述第二控制信号用于控制所述第二延迟电路和所述第四延迟电路。
9.如权利要求8所述的系统，其中所述系统包括第一晶片和第二晶片，所述发送器位于所述第一晶片内，所述接收器位于所述第二晶片内，所述去偏斜电路的所述第一数据路径和所述第一选通路径位于所述第一晶片内，所述去偏斜电路的所述第二数据路径和所述第二选通路径位于所述第二晶片内。
10.如权利要求8所述的系统，其中所述控制电路控制所述第三延迟电路和所述第四延迟电路，使得所述第一信号与所述第二信号的相位延迟为半个时钟周期。
11.如权利要求1所述的系统，其中所述去偏斜电路分别控制所述第一延迟电路和所述第二延迟电路的延迟量，使得所述多个第二选通信号的上升沿位于所述多个数据信号的中心。
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