CN111063381A - 基于对数据选通信号采样的相位同步方法及电路 - Google Patents

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Abstract

本发明涉基于对数据选通信号采样的相位同步方法及系统，其特征在于：在存储系统中，使用主机产生的多个相位差相等的相位信号对主机执行读操作时接收的数据选通信号进行采样延迟，通过所述采样延迟完成对选通信号进行相位同步。本发明的有益效果为：解决了现有数据选通信号与读数据信号相位同步技术存在的对PVT敏感，面积大，功耗高，读写效率低，芯片内集成困难的问题。

Description

基于对数据选通信号采样的相位同步方法及电路
技术领域
本发明涉存储系统领域，具体涉及了一种基于对数据选通信号采样的相位同步方法及电路。
背景技术
典型的存储系统(如同步动态随机存储器(SDRAM)，嵌入式多媒体卡 (eMMC)等)是由主机(Host)和设备(Device)两个存储元件构成。为了支持更高速的数据传输，存储系统主要有两方面的改进：
1.主机和设备之间都采用源同步(Source Synchronous)的接口结构，即数据发送端发送一个时钟信号给数据接收端，数据接收端使用该时钟信号做数据采样。
2.采样模式由单倍数据速率(SDR)转变为双倍数据速率(DDR)，DDR 是指被采样数据比特率为b Mbps，采样时钟频率为b/2MHz。
参考图1所示的存储系统，存储系统的的写操作是指设备接收从主机传输的写数据信号(DAT-In)，读操作是指主机接收设备输出的读数据信号(DAT-Out)。以双倍数据速率模式为例，对于写操作，主机在发送写数据信号的同时，会提供一个时钟信号(CLOCK)给设备，通常情况下时钟信号的边沿与写数据信号的采样窗口中心对齐，设备使用时钟信号直接对写数据信号采样；对于读操作，设备在输出读数据信号的同时，会返回一个数据选通信号(STROBE)给主机，通常情况下数据选通信号的边沿与读数据信号的边沿对齐，主机需要处理数据选通信号与读数据信号的相位关系(以下称“相位同步技术”)，将数据选通信号的边沿与读数据信号的采样窗口中心对齐，再对读数据信号采样。
当前主流的相位同步技术是使用延迟链(Delay Chain，DC)或延迟锁相环 (DelayLocked Loop，DLL)来调整数据选通信号的相位。延迟链技术是使用多级延迟单元对数据选通信号做延迟处理，延迟单元通常使用数字反相器，该技术主要缺点在于延迟对存储元件的工艺角，工作电压和温度(Process Voltage Temperature，PVT)敏感，不同的存储元件要引入复杂的校准(Triming)，随着数据传输速率越来越快，比如533Mbps，校准也难以获得安全的采样窗口。延迟锁相环技术本质上是带环路控制的延迟链，能够提供精确的相位锁定，容易获得安全的采样窗口，但延迟锁相环主要有3方面缺点：
1，主流的延迟锁相环为模拟电路，不利于片上系统(System On Chip，SoC) 的集成；
2，延迟锁相环比延迟链消耗更大的面积和功耗；
3，延迟锁相环需要时间完成锁定，会降低频繁读写的效率。
发明内容
本发明的目的在于至少解决现有技术中存在的技术问题之一，提供了一种基于对数据选通信号采样的相位同步方法及电路，通过相位同步技术解决了现有数据选通信号与读数据信号相位同步技术存在的对PVT敏感，面积大，功耗高，读写效率低，芯片内集成困难的问题。
本发明的技术方案包括一种基于对数据选通信号采样的相位同步方法，其特征在于，该方法包括：在存储系统中，使用主机产生的多个相位差相等的相位信号对主机执行读操作时接收的数据选通信号进行采样延迟，通过所述采样延迟完成对选通信号进行相位同步处理。
根据所述的基于对数据选通信号采样的相位同步方法，其中多个相位差相等的相位信号构成采样时钟，所述采样时钟为一个周期信号且所述采样时钟的频率为所述主机在进行写操作发送至设备的时钟信号的2倍，进一步，将所述相位差相等的时钟信号根据存储系统的传输速率进行对应的等分处理。
根据所述的基于对数据选通信号采样的相位同步方法，其中采样时钟一个周期内划分的相位信号大于等于3且为正整数。
根据所述的基于对数据选通信号采样的相位同步方法，其中存储系统包括 SDRAM存储系统及eMMC存储系统。
根据所述的基于对数据选通信号采样的相位同步方法，其中若存储系统配置为SDRAM存储系统，则采样延迟具体包括：对数据选通信号通过相位信号进行第一个上升沿进行定位，定位后确定数据选通信号通过一个或多个相位信号对数据选通信号进行采样，实现采样延迟。
根据所述的基于对数据选通信号采样的相位同步方法，其中若存储系统配置为eMMC存储系统，则采样延迟具体包括：主机对设备进行读操作时，包括对所读数据的每一页使用单个相位信号进行第一个上升沿进行定位，进一步，使用定位时对应的相位信号进行采样，实现采样延迟。
本发明的技术方案还包括一种基于对数据选通信号采样的相位同步电路，所述相位同步电路用于实现上述任一方法，包括：由多个二输入与门、多个触发器、多个二输入或非门、多个传输门，四输入或非门及反相器构成的边沿检测电路，所述边缘检测电路用于对数据选通信号进行上升沿检测；所述二输入与门、所述触发器、所述二输入或非门及传输门进行依次对应连接，多个所述传输门连接所述四输入或非门，所述四输入或非门连接所述反相器；由多个传输门、反相器及触发器构成的相位调整电路，所述相位整电路用于对数据选通信号进行相位调整，实现采样延迟。
本发明的有益效果为：
(1)数据选通信号的相位控制不随存储元件工作电压，工艺角和温度变化，省去了复杂的校准过程，方案简单；
(2)数据采样窗口不随存储元件工作电压，工艺角和温度变化，有效提升数据传输速率，可达成533Mbps及以上的速率要求；
(3)仅使用数字逻辑电路实现，方便片上系统集成；
(4)面积和功耗远小于延迟锁相环技术；
(5)无锁定时间限制，提升频繁读写效率。
附图说明
下面结合附图和实施例对本发明进一步地说明；
图1所示为现有技术的双倍数据速率模式存储系统及其读写操作时序；
图2所示为根据本发明实施方式的双倍数据速率模式存储系统的相位同步原理图；
图3a，3b所示为根据本发明实施方式的eMMC存储系统的相位同步示意图；
图4所示为根据本发明实施方式的一种相位同步电路图。
具体实施方式
本部分将详细描述本发明的具体实施例，本发明之较佳实施例在附图中示出，附图的作用在于用图形补充说明书文字部分的描述，使人能够直观地、形象地理解本发明的每个技术特征和整体技术方案，但其不能理解为对本发明保护范围的限制。
在本发明的描述中，若干的含义是一个或者多个，多个的含义是两个以上，大于、小于、超过等理解为不包括本数，以上、以下、以内等理解为包括本数。如果有描述到第一、第二只是用于区分技术特征为目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量或者隐含指明所指示的技术特征的先后关系。
本发明的描述中，除非另有明确的限定，设置等词语应做广义理解，所属技术领域技术人员可以结合技术方案的具体内容合理确定上述词语在本发明中的具体含义。
图2所示为根据本发明实施方式的双倍数据速率模式存储系统的相位同步原理图。
对于双倍数据速率模式存储系统读操作，主机在信号输入端口看到的 STROBE和DAT-Out是边沿对齐的，即相位差为0。2xCLK是主机内部与 STROBE同源的，且频率为STROBE两倍的时钟。本申请提出的相位同步技术的原理是使用2xCLK的多个(大于等于3的整数，根据数据传输速率来确定，对于400Mbps的接口，4是一个合理的值)相等相位差的相位信号定位STROBE 的第一个上升沿的位置，并用部分相位信号采样STROBE，从而实现对STROBE 的延迟。以将2xCLK在一个周期内等分成4个相位信号2xCLK相位1，2xCLK 相位2，2xCLK相位3，2xCLK相位4为例，每两个相邻相位信号的相位差为 90度，转化为时间单位是0.25*UI(UI为DAT-Out 1bit数据所占用的时间间隔)。假如STROBE的第一个上升沿落在2xCLK相位4的上升沿和2xCLK相位1的上升沿之间，则可以使用2xCLK相位2或2xCLK相位3采样STROBE，得到的相位同步信号STROBE_SYNC的上升沿会落在DAT-Out的0.25UI～0.75UI之间，这对于当前主流的400Mbps eMMC接口应用来说，有足够的采样窗口。对于更高速率的接口应用，可以使用更多的相位信号，比如将2xCLK等分为8个相位信号，可以实现STROBE_SYNC同步到DAT-Out的0.375UI～0.625UI之间，能够满足未来主流533Mbps的采样需求。
图3a和3b所示为根据本发明实施方式的eMMC存储系统的相位同步示意图，其中图3a是本申请提出的相位同步技术在eMMC存储系统中的使用方法，图3b为对应的原理图。
eMMC存储系统的主机是控制器(Controller)，设备是闪存(NAND FLASH)，数据选通信号为DQS，读数据为DQ，读操作是以页(page)为最小数据单位进行的，读完上一个页(page0)至开始读下一个页(page1)之间，DQS 需要保持低电平。使用本申请提出的相位同步技术，可以实现每个页定位DQS 第一个上升沿一次，单个页内使用同一个相位信号对DQS做采样延迟，这种方式实现了以page为单位动态调整DQS相位的功能，它类似传统延迟链的校准概念，但这种校准是实时进行的，结果准确可靠；是由硬件自行完成的，不需要软件的介入，操作简单。
图4所示为根据本发明实施方式的一种相位同步电路图。
其中，二输入与门AND1，二输入与门AND2，二输入与门AND3，二输入与门AND4，触发器DFF1，触发器DFF2，触发器DFF3，触发器DFF4，二输入或非门NR1，二输入或非门NR2，二输入或非门NR3，二输入或非门NR4，传输门TG1，传输门TG2，传输门TG3，传输门TG4，四输入或非门NOR1和反相器INV5构成了dqs边沿检测电路；传输门TG5，传输门TG6，传输门TG7，传输门TG8，反相器INV1，反相器INV2，反相器INV3，反相器INV4和触发器DFF5构成了dqs相位调整电路。dqs是所示电路的输入信号，即读操作主机接收到的数据选通信号，每读一个页，dqs的初始状态为低电平。dqs_sync是所示电路的输出信号，即经过相位同步后可用于采样dq的信号(dq及其采样在附图中没有列出)。2xCLK phase1，2xCLK phase2，2xCLK phase3，2xCLK phase4 是所示电路的外部参考时钟，即2xCLK的四个等相位信号(其产生方式在附图中没有列出，一种可行的方案是用4倍于dqs频率的时钟分频)。rst是所示电路的复位信号，初始状态为“有效”，所有触发器的Q端被复位成0，所有触发器的Qb端被复位成1，读操作开始时，rst信号变为“无效”，所有触发器可进行正常的采样操作。所示电路的原理如下，读操作开始后，dqs在初始阶段为持续的低电平0，DFF1，DFF2，DFF3，DFF4的rst变为“无效”，节点s1，s2， s3，s4为0，dqs第一个由0到1的翻转发生后，DFF1，DFF2，DFF3，DFF4 中必然有一个最先采样到dqs的1，这里以DFF1最先采样到dqs的1为例，即 dqs的第一个上升沿介于2xCLK phase4和2xCLK phase1的上升沿之间。节点qb1 变为0，节点s1变为1，节点lock变为0，此时AND1，AND2，AND3和AND4 功能被锁住，DFF1，DFF2，DFF3，DFF4的采样停止。节点s1，s2，s3，s4的 1，0，0，0被保持，直到读一个页结束后，rst信号重新复位各节点。读一个页的过程中，只有s1保持为1，2xCLK phase3会持续采样dqs，得到相移 0.5UI～0.75UI的dqs_sync信号。
上面结合附图对本发明实施例作了详细说明，但是本发明不限于上述实施例，在技术领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下做出各种变化。

Claims (7)

1.一种基于对数据选通信号采样的相位同步方法，其特征在于，该方法包括：
在存储系统中，使用主机产生的多个相位差相等的相位信号对主机执行读操作时接收的数据选通信号进行采样延迟，通过所述采样延迟完成对选通信号进行相位同步。
2.根据权利要求1所述的基于对数据选通信号采样的相位同步方法，其特征在于，所述多个相位差相等的相位信号构成采样时钟，所述采样时钟为一个周期信号且所述采样时钟的频率为所述主机在进行写操作发送至设备的时钟信号的2倍，进一步，将所述相位差相等的时钟信号根据存储系统的传输速率进行对应的等分处理。
3.根据权利要求2所述的基于对数据选通信号采样的相位同步方法，其特征在于，所述采样时钟一个周期内划分的相位信号大于等于3且为正整数。
4.根据权利要求1所述的基于对数据选通信号采样的相位同步方法，其特征在于，所述存储系统包括SDRAM存储系统及eMMC存储系统。
5.根据权利要求4所述的基于对数据选通信号采样的相位同步方法，若存储系统配置为SDRAM存储系统，则采样延迟具体包括：
对数据选通信号通过相位信号进行第一个上升沿进行定位，定位后确定数据选通信号通过一个或多个相位信号对数据选通信号进行采样，实现采样延迟。
6.根据权利要求4所述的基于对数据选通信号采样的相位同步方法，若存储系统配置为eMMC存储系统，则采样延迟具体包括：
主机对设备进行读操作时，包括对所读数据的每一页使用单个相位信号进行第一个上升沿进行定位，进一步，使用定位时对应的相位信号进行采样，实现采样延迟。
7.一种基于对数据选通信号采样的相位同步电路，所述相位同步电路用于实现权利要求1-6任一所述方法，其特征在于，包括：
由多个二输入与门、多个触发器、多个二输入或非门、多个传输门，四输入或非门及反相器构成的边沿检测电路，所述边缘检测电路用于对数据选通信号进行上升沿检测；
所述二输入与门、所述触发器、所述二输入或非门及传输门进行依次对应连接，多个所述传输门连接所述四输入或非门，所述四输入或非门连接所述反相器；
由多个传输门、反相器及触发器构成的相位调整电路，所述相位整电路用于对数据选通信号进行相位调整，实现采样延迟。
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