TWI718719B - 記憶體控制器、用於記憶體之讀取控制的方法以及相關儲存系統 - Google Patents

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Abstract

本發明提供一種記憶體控制器、用於一記憶體之讀取控制的方法以及相關儲存系統。該記憶體控制器包含一資料鎖存電路、一遮罩產生電路、一電性耦接至該遮罩產生電路的時脈控制邏輯以及一電性耦接至該資料鎖存電路和該時脈控制邏輯的解多工器。該資料鎖存電路依據來自該記憶體的一資料選通訊號來鎖存來自該記憶體的一資料訊號中之一系列資料。該遮罩產生電路依據該資料選通訊號來產生一遮罩訊號。該時脈控制邏輯依據該遮罩訊號產生一接收時脈訊號。該解多工器藉助該接收時脈訊號決定該系列資料中的有效資料。

Description

記憶體控制器、用於記憶體之讀取控制的方法以及相關儲存 系統
本發明係關於記憶體之讀取控制，尤指一種記憶體控制器、用於一記憶體之讀取控制的方法以及相關儲存系統。
一記憶體控制器在存取一雙倍資料率(double data rate,DDR)記憶體(例如一雙倍資料率同步動態隨機存取記憶體(DDR synchronous dynamic random access memory,DDR SDRAM))時，為了判斷存取資料的時序，該存取資料會連同一資料選通訊號而在該記憶體控制器以及該雙倍資料率記憶體之間傳輸。以讀取運作為例，在該記憶體控制器自該雙倍資料率記憶體讀取一資料訊號中的有效資料時，該記憶體控制器接收到的資料選通訊號不僅包含能用來鎖存該有效訊號的一週期性時脈訊號，在該週期性時脈訊號前後的時間點可能另包含某些抖動訊號。若該記憶體控制器直接透過該資料選通訊號來鎖存該資料訊號，鎖存的資料可能會因為那些抖動訊號而發生問題，例如位元數錯誤、資料內容錯誤等等。
因此，在每次的讀取運作中，假若該記憶體控制器是利用一遮罩訊號來明確的定義出該資料選通訊號於此次讀取運作中的一有效區間，則該記憶體控制器會先利用該遮罩訊號對該資料選通訊號進行閘控(gating)以產生一鎖存訊號來去除那些抖動訊號，再利用該鎖存訊號來鎖存該有效資料，然而，上述先進行閘控的方式會使得該鎖存訊號具有額外的延遲，因此該資料訊號也必 須被施加相同的延遲，該記憶體控制器才能鎖存到正確的資料，如此作法所帶來的額外延遲必然會造成記憶體讀取效能不佳。
本發明的一目的在於提供一種記憶體控制器、用於一記憶體之讀取控制的方法以及相關儲存系統，以解決上述有效資料被延遲的問題。
本發明至少一實施例提供一種記憶體控制器。該記憶體控制器包含一資料鎖存電路、一遮罩產生電路、一電性耦接至該遮罩產生電路的時脈控制邏輯、以及一電性耦接至該資料鎖存電路和該時脈控制邏輯的解多工器。該資料鎖存電路可用來依據來自一記憶體的一資料選通訊號來鎖存來自該記憶體的一資料訊號中之一系列資料，該遮罩產生電路可用來依據該資料選通訊號來產生一遮罩訊號，該時脈控制邏輯可用來依據該遮罩訊號產生一接收時脈訊號，以及該解多工器可用來藉助該接收時脈訊號決定該系列資料中的有效資料。
本發明至少一實施例提供一種用於一記憶體之讀取控制的方法。該方法包含：自該記憶體接收一資料選通訊號以及一資料訊號；依據該資料選通訊號來鎖存該資料訊號中之一系列資料；依據該資料選通訊號來產生一遮罩訊號；依據該遮罩訊號來產生一接收時脈訊號；以及藉助該接收時脈訊號決定該系列資料中的有效資料。
本發明至少一實施例提供一種儲存系統，其中該儲存系統包含一記憶體以及電性耦接至該記憶體的一記憶體控制器。該記憶體可用來儲存資料，以及該記憶體控制器可用來進行該記憶體之讀取控制。尤其是，該記憶體控制器包含一資料鎖存電路、一遮罩產生電路、一電性耦接至該遮罩產生電路的時脈控制邏輯、以及一電性耦接至該資料鎖存電路和該時脈控制邏輯的解多工器。該資料鎖存電路可用來依據來自該記憶體的一資料選通訊號來鎖存來自該 記憶體的一資料訊號中之一系列資料，該遮罩產生電路可用來依據該資料選通訊號來產生一遮罩訊號，該時脈控制邏輯可用來依據該遮罩訊號產生一接收時脈訊號，以及該解多工器可用來藉助該接收時脈訊號決定該系列資料中的有效資料。
本發明實施例所提供的記憶體控制器以及讀取控制的方法直接利用一資料鎖存電路來鎖存一資料訊號中的一系列資料，之後再於降低資料率的步驟中利用一遮罩訊號來選出有效資料。由於該記憶體控制器在鎖存該系列資料以前不需要利用該遮罩訊號來對該資料選通訊號進行閘控，因此本發明能解決在相關技術中產生額外的資料延遲的問題。另外，相較於相關技術，本發明的記憶體控制器所產生的遮罩訊號的時序能具有較大的容忍度。因此，本發明能在沒有副作用或較不會帶來副作用的情況下解決相關技術的問題。
10:儲存系統
50:記憶體
100:記憶體控制器
110:接收電路
112、114:接收放大器
116:延遲電路
120:資料鎖存電路
122:正緣觸發正反器
124:負緣觸發正反器
130:遮罩產生電路
140:時脈控制邏輯
142:降速控制邏輯
142_1、142_2:反或閘
144:降速電路
144_1、144_2:負緣觸發正反器
150:解多工器
VREF:參考電壓
DQ、DQIN:資料訊號
DQS、DQSB、DQSIN:資料選通訊號
MASK:遮罩訊號
CLKR、DQSDIV2、DQSDIV4:接收時脈訊號
CLKC:時脈訊號
DATAC:資料訊號
RCTRL:控制訊號
Data_0、Data_1:資料
t1、t2、t3、t4、t5、t6、t7:時間點
510、520、530、540、550:步驟
第1圖為依據本發明一實施例之儲存系統的示意圖。
第2圖為依據本發明一實施例之第1圖所示之記憶體控制器中之接收電路與資料鎖存電路的電路示意圖。
第3圖為依據本發明一實施例之第2圖所示之記憶體控制器中之時脈控制邏輯的電路示意圖。
第4圖為依據本發明一實施例之第2圖所示之記憶體控制器及第3圖所示之時脈控制邏輯的操作的時序圖。
第5圖為依據本發明一實施例之用於一記憶體之讀取控制的方法的工作流程。
於說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同樣的元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。於通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。另外，「電性耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置電性耦接於一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或透過其他裝置或連接手段間接地電氣連接至該第二裝置。
第1圖為依據本發明一實施例之儲存系統10的示意圖。儲存系統10可包含一記憶體50以及電性耦接至記憶體50的一記憶體控制器100，其中記憶體50可用來儲存資料，以及記憶體控制器100可用來進行記憶體50之讀取控制。記憶體50的例子可包含(但不限於)動態隨機存取記憶體(dynamic random access memory,DRAM)諸如同步動態隨機存取記憶體(synchronous DRAM,SDRAM)。
如第1圖所示，記憶體控制器100可包含一接收電路110、一資料鎖存(latch)電路120、一遮罩產生電路130、一時脈控制邏輯140以及一解多工器150(例如一降速解多工器)。接收電路110可用來接收來自記憶體50的資料選通訊號(data strobe signal){DQS,DQSB}以及一資料訊號DQ，其中資料選通訊號{DQS,DQSB}是一對差動訊號，但本發明不限於此。接收電路110可針對資料選通訊號{DQS,DQSB}以及資料訊號DQ進行預先處理(例如放大、延遲等等)，並且據以產生資料選通訊號DQSIN以及資料訊號DQIN給資料鎖存電路120。資料鎖存電路120可用來依據來自記憶體50的資料選通訊號(尤指藉由接收電路110接收並處理過後產生的資料選通訊號DQSIN)來鎖存來自記憶體50的資料訊號(尤指藉由接收電路110接收並處理過後產生的資料訊號DQIN)中之一系列 資料。遮罩產生電路130可用來依據資料選通訊號DQSIN來產生一遮罩訊號MASK，例如，在儲存系統10上電時，記憶體控制器100可基於資料選通訊號DQSIN的一致能時段(例如該致能時段中的一或多個上升緣及/或下降緣)來控制遮罩產生電路130以產生遮罩訊號MASK，但本發明不限於此。時脈控制邏輯140電性耦接至遮罩產生電路130，其中時脈控制邏輯140可用來依據遮罩訊號MASK產生一接收時脈訊號CLKR。解多工器150電性耦接至資料鎖存電路120以及時脈控制邏輯140，其中解多工器150可用來藉助接收時脈訊號CLKR決定資料鎖存電路120所鎖存之該系列資料中的有效資料，並且將該有效資料載於降速後的資料訊號DATAC，再將資料訊號DATAC與對應的時脈訊號CLKC一併傳輸至後端電路以供後續使用。
第2圖為依據本發明一實施例之第1圖所示之記憶體控制器100中之接收電路110與資料鎖存電路120的電路示意圖。如第2圖所示，接收電路110可包含複數個接收放大器(receiving amplifier，簡稱為「RA」)112及114以及一延遲電路116。接收放大器112可基於一參考電壓VREF將資料訊號DQ放大以產生資料訊號DQIN，而接收放大器114可將資料選通訊號{DQS,DQSB}放大後傳送至延遲電路116以產生資料選通訊號DQSIN。由於資料選通訊號{DQS,DQSB}以及資料訊號DQ是同步的，延遲電路116可將放大後的資料選通訊號{DQS,DQSB}進行適當延遲，使得資料選通訊號DQSIN的轉換緣(例如上升緣以及下降緣)能盡量位於資料訊號DQIN的每一位元的中間，以確保每一位元的資料都被妥善的鎖存，但本發明不限於此。延遲電路116的例子可包含(但不限於)一延遲鎖定迴路(delay locked loop,DLL)。
在本實施例中，資料鎖存電路120可依據資料選通訊號DQSIN的上升緣以及下降緣來分別鎖存資料訊號DQIN中之該系列資料，即記憶體控制器100可應用於一雙倍資料率(double data rate,DDR)儲存系統，例如，第二代雙倍 資料率(DDR2)儲存系統、第三代雙倍資料率(DDR3)儲存系統、以及低功耗雙倍資料率(Low Power DDR,LPDDR)儲存系統諸如第三代低功耗雙倍資料率(LPDDR3)儲存系統以及第四代低功耗雙倍資料率(LPDDR4)儲存系統等等。如第2圖所示，資料鎖存電路120可包含一正緣觸發正反器122以及一負緣觸發正反器124，其中正緣觸發正反器122的時脈端子(以一三角形表示)以及資料輸入端子(標示為「D」)分別接收資料選通訊號DQSIN以及資料訊號DQIN並且透過其資料輸出端子(標示為「Q」)將鎖存的資料輸出，因此正緣觸發正反器122可依據資料選通訊號DQSIN的上升緣來鎖存該系列資料中的一部分，而負緣觸發正反器124的時脈端子(以一三角形以及一圓圈表示)以及資料輸入端子(標示為「D」)分別接收資料選通訊號DQSIN以及資料訊號DQIN並且透過其資料輸出端子(標示為「Q」)將鎖存的資料輸出，因此負緣觸發正反器124可依據資料選通訊號DQSIN的下降緣來鎖存該系列資料中的另一部分，但本發明不限於此。此外，正緣觸發正反器122與負緣觸發正反器124的資料輸出端子則分別連接至解多工器150。
第3圖為依據本發明一實施例之第2圖所示之時脈控制邏輯140的電路示意圖。如第3圖所示，時脈控制邏輯140可包含一降速控制邏輯142以及電性耦接至降速控制邏輯142的一降速電路144。在本實施例中，降速控制邏輯142可用來至少依據遮罩訊號MASK產生一控制訊號RCTRL，而降速電路144可依據控制訊號RCTRL的邏輯狀態(例如高邏輯準位「1」或低邏輯準位「0」)選擇性地對資料選通訊號DQSIN進行降速以產生接收時脈訊號CLKR。例如，因應控制訊號RCTRL的一第一邏輯狀態，降速電路144可對資料選通訊號DQSIN進行降速以產生接收時脈訊號CLKR；以及因應控制訊號RCTRL的一第二邏輯狀態，降速電路144可控制接收時脈訊號CLKR具有一固定的邏輯狀態，換言之，降速電路144此時的操作類似一時脈閘。
如第3圖所示，降速電路144可為一除頻器(frequency divider))，例如一負緣觸發除頻器，其中該除頻器可透過一或多個正反器來實施。在本實施例中，降速電路144可包含複數個負緣觸發正反器144_1以及144_2，其中負緣觸發正反器144_1以及144_2重設端子(標示為「RST」)均可用來接收控制訊號RCTRL。負緣觸發正反器144_1的時脈端子(以一三角形以及圓圈)可用來接收資料選通訊號DQSIN，而負緣觸發正反器144_1的反向資料輸出端子(標示為「QB」)電性耦接至負緣觸發正反器144_1的資料輸入端子(標示為「D」)。負緣觸發正反器144_2的時脈端子(以一三角形以及圓圈)電性耦接至負緣觸發正反器144_1的反向資料輸出端子，而負緣觸發正反器144_2的反向資料輸出端子(標示為「QB」)電性耦接至負緣觸發正反器144_2的資料輸入端子(標示為「D」)。在本實施例中，當控制訊號RCTRL處於該第一邏輯狀態(例如低邏輯準位「0」)，降速電路144可對資料選通訊號DQSIN進行除頻以分別在負緣觸發正反器144_1以及144_2的反向資料輸出端子產生接收時脈訊號DQSDIV2以及DQSDIV4，其中接收時脈訊號DQSDIV2是藉由將資料選通訊號DQSIN的頻率除二所產生，而接收時脈訊號DQSDIV4是藉由將資料選通訊號DQSIN的頻率除四所產生。另外，當控制訊號RCTRL處於該第二邏輯狀態(例如高邏輯準位「1」)，降速電路144可控制接收時脈訊號DQSDIV2以及DQSDIV4具有一固定的邏輯狀態(例如低邏輯準位)。在本實施例中，接收時脈訊號CLKR包含接收時脈訊號DQSDIV2以及DQSDIV4。
如第3圖所示，降速控制邏輯142可包含複數個反或閘142_1以及142_2。反或閘142_1的第一輸入端子可用來接收遮罩訊號MASK，以及反或閘142_1的第二輸入端子可電性耦接至反或閘142_2的輸出端子，其中反或閘142_1的輸出端子可用來輸出控制訊號RCTRL。反或閘142_2的第一輸入端子可用來接收控制訊號RCTRL，以及反或閘142_2的第二輸入端子可電性耦接至降速電路 144中之負緣觸發正反器144_2的資料輸出端子，其中負緣觸發正反器144_2的資料輸出端子輸出的訊號為負緣觸發正反器144_2的反向資料輸出端子輸出的訊號(即接收時脈訊號DQSDIV4)的反向訊號。因此，降速控制邏輯142可依據遮罩訊號MASK以及接收時脈訊號DQSDIV4來產生控制訊號RCTRL。
第4圖為依據本發明一實施例之第2圖所示之記憶體控制器100及第3圖所示之時脈控制邏輯140的操作的時序圖。假設在一次讀取運作中，資料訊號DQIN共包含十六位元的有效資料，資料選通訊號DQSIN則包含八個循環的週期性方波以用來鎖存該十六位元的有效資料。需注意的是，遮罩訊號MASK的致能時段(即高邏輯準位的時段)在本實施例中可短於資料選通訊號DQSIN操作為一週期性訊號的時段(即該八個循環的週期性方波的時段)。具體來說，遮罩訊號MASK的致能時段的起始時間點(即時間點t2)可晚於資料選通訊號DQSIN中用於鎖存該有效資料的第一位元的時間點(即時間點t1)，而遮罩訊號MASK的致能時段的結束時間點(即時間點t4)可早於資料選通訊號DQSIN中用於鎖存該有效資料的最後一位元的時間點(即時間點t3)，其中時間點t2以及t4(即遮罩訊號MASK的致能時段)只是為了說明之目的，並非本發明的限制。
為便於理解，請連同第2圖以及第3圖來參考第4圖。在遮罩訊號MASK由低邏輯準位轉為高邏輯準位以前，降速控制邏輯142可將控制訊號RCTRL固定在高邏輯準位以控制降速電路144固定輸出低邏輯準位。當遮罩訊號MASK由低邏輯準位轉為高邏輯準位時，降速控制邏輯142可將控制訊號RCTRL由高邏輯準位轉為低邏輯準位以啟用降速電路144的除頻功能，如第4圖中接收時脈訊號DQSDIV2以及DQSDIV4所示。當遮罩訊號由高邏輯準位轉為低邏輯準位時，由於接收時脈訊號DQSDIV4在時間點t5時已由低邏輯準位轉為高邏輯準位，因此降速控制邏輯142中的反或閘142_1的第二輸入端子已由低邏輯準位轉為高邏輯準位，使得控制訊號RCTRL在遮罩訊號MASK轉為低邏輯準位以後仍 然維持在低邏輯準位。於接收時脈訊號DQSDIV4在時間點t6由高邏輯準位轉為低邏輯準位以後，控制訊號RCTRL才可回到高邏輯準位以控制降速電路144停用除頻功能並且將輸出接收時脈訊號DQSDIV2以及DQSDIV4固定在低邏輯準位。如第4圖所示，記憶體控制器100可直接利用資料選通訊號DQSIN來鎖存資料訊號DQIN的一系列資料，其中該系列資料可包含依據資料選通訊號DQSIN中的抖動訊號所鎖存的無效資料以及依據資料選通訊號DQSIN中的該八個循環的週期性方波所鎖存的有效資料。由於接收時脈訊號DQSDIV2以及DQSDIV4是藉由對資料選通訊號DQSIN進行除頻來產生，因此接收時脈訊號DQSDIV2以及DQSDIV4的最後一個下降緣的時間點(即時間點t6)與資料選通訊號DQSIN在該八個循環的週期性方波中的最後一個下降緣(即時間點t3)的時間點一致，而解多工器150在將該系列資料進行降速的過程中(例如進行串列至並列(serial-to-parallel)的轉換程序中)即可依據接收時脈訊號DQSDIV2及/或DQSDIV4來判斷該系列資料中之該有效資料的部分，以決定該系列資料中的該有效資料(例如資料Data_0、Data_1等等)。
以第4圖所示之資料選通訊號DQSIN以及資料訊號DQIN為例，相關技術需要先利用一遮罩訊號對資料訊號DQIN進行閘控(gating)來產生一閘控輸出訊號，並且利用該閘控輸出訊號來鎖存資料訊號DQIN中的一系列資料以確保該系列資料都是有效資料，因此，相關技術中的遮罩訊號的致能時段的起始時間點必須早於時間點t1，而相關技術中的遮罩訊號的致能時段的結束時間點必須晚於時間點t3。相較於相關技術的作法，本發明的記憶體控制器100所使用的遮罩訊號MASK可具有較大的容忍度。由於降速電路144是實施為一負緣觸發除頻器，因此遮罩訊號MASK的致能時段的起始時間點最多可延後至資料選通訊號DQSIN在該八個循環的週期性方波中的第一個下降緣的時間點(即時間點t7)，而遮罩訊號MASK的致能時段的結束時間點最多可提早至接收時脈訊號 DQSDIV4的最後一個上升緣的時間點(即時間點t5)。
上述實施例中的遮罩產生電路130以及解多工器150的實施方式不限於特定的邏輯電路。凡是能依據資料選通訊號DQSIN來產生符合上述操作時序的限制的遮罩訊號MASK者，均適用於遮罩產生電路130；以及能在將該系列資料(包含該無效資料以及該有效資料)降速後，利用除頻後的訊號(例如接收時脈訊號DQSDIV2及/或DQSDIV4)來找出該有效資料並傳送至後端電路者，均適用於解多工器150。另外，第3圖所示之降速電路144是以具有除二、除四功能的除頻器為例，但本發明不限於以特定倍數的除頻器來實施。
請連同第1圖參考第5圖，其中第5圖為依據本發明一實施例之用於一記憶體(例如記憶體50)之讀取控制的方法的工作流程。第5圖所示之工作流程可由本發明實施例所揭示的記憶體控制器100來實施。需注意的是，第5圖所示之工作流程只是為了說明之目的，並非本發明的限制，其中一或多個步驟可在該工作流程中被新增、刪除或修改。此外，假若可得到相同的結果，則這些步驟不一定要完全遵照第5圖所示的順序來執行。
在步驟510中，記憶體控制器100可透過接收電路110自記憶體50接收資料選通訊號DQS以及資料訊號DQ，並且產生相對應的資料選通訊號DQSIN以及資料訊號DQIN。
在步驟520中，記憶體控制器100可依據資料選通訊號DQSIN來鎖存資料訊號DQIN中之一系列資料。
在步驟530中，遮罩產生電路130可依據資料選通訊號DQSIN(或DQS)來產生遮罩訊號MASK。
在步驟540中，時脈控制邏輯140可依據遮罩訊號MASK來產生接收時脈訊號CLKR。
在步驟550中，解多工器150可藉助接收時脈訊號CLKR決定該系列資 料中的有效資料。
總結來說，本發明實施例提供了一種記憶體控制器、一種用於記憶體之讀取控制的方法以及一包含該記憶體控制器以及該記憶體的儲存系統。該記憶體控制器先利用一資料選通訊號來鎖存一資料訊號中之一系列資料(不論是否有無效資料在其內)，接著在將該系列資料降速(例如除頻)以後才從該系列資料中取得有效資料。由於本發明在鎖存該系列資料以前不需要利用一遮罩訊號來對該資料選通訊號進行閘控，因此在相關技術中資料延遲的問題得以被解決。另外，相較於相關技術，於本發明中用來取得該有效資料的遮罩訊號的時序能具有較大的容忍度，因此因為該遮罩訊號的時序的不準確而發生錯誤的機率能大幅地被減少，整體效能也能因此被提升。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:儲存系統
50:記憶體
100:記憶體控制器
110:接收電路
120:資料鎖存電路
130:遮罩產生電路
140:時脈控制邏輯
150:解多工器
DQ、DQIN:資料訊號
DQS、DQSB、DQSIN:資料選通訊號
MASK:遮罩訊號
CLKR:接收時脈訊號
CLKC:時脈訊號
DATAC:資料訊號

Claims (18)

  1. 一種記憶體控制器，包含：一資料鎖存(latch)電路，用來依據來自一記憶體的一資料選通訊號(data strobe signal)來鎖存來自該記憶體的一資料訊號中之一系列資料；一遮罩產生電路，用來依據該資料選通訊號來產生一遮罩訊號；一時脈控制邏輯，電性耦接至該遮罩產生電路，用來依據該遮罩訊號產生一接收時脈訊號，其中該時脈控制邏輯包含：一降速控制邏輯，用來至少依據該遮罩訊號產生一控制訊號；以及一降速電路，電性耦接至該降速控制邏輯，其中該降速電路依據該控制訊號的邏輯狀態選擇性地對該資料選通訊號進行降速以產生該接收時脈訊號；以及一解多工器，電性耦接至該資料鎖存電路和該時脈控制邏輯，用來藉助該接收時脈訊號決定該系列資料中的有效資料。
  2. 如申請專利範圍第1項所述之記憶體控制器，其中：因應該控制訊號的一第一邏輯狀態，該降速電路對該資料選通訊號進行降速以產生該接收時脈訊號；以及因應該控制訊號的一第二邏輯狀態，該降速電路控制該接收時脈訊號具有一固定的邏輯狀態。
  3. 如申請專利範圍第1項所述之記憶體控制器，其中該降速控制邏輯依據該遮罩訊號以及該接收時脈訊號來產生該控制訊號。
  4. 如申請專利範圍第1項所述之記憶體控制器，其中該降速電路係為一 除頻器。
  5. 如申請專利範圍第1項所述之記憶體控制器，其中該資料鎖存電路依據該資料選通訊號的上升緣以及下降緣來鎖存該資料訊號中之該系列資料。
  6. 如申請專利範圍第1項所述之記憶體控制器，其中該遮罩訊號的致能時段短於該資料選通訊號操作為一週期性訊號的時段。
  7. 一種記憶體控制器，包含：一資料鎖存(latch)電路，用來依據來自一記憶體的一資料選通訊號(data strobe signal)來鎖存來自該記憶體的一資料訊號中之一系列資料；一遮罩產生電路，用來依據該資料選通訊號來產生一遮罩訊號；一時脈控制邏輯，電性耦接至該遮罩產生電路，用來依據該遮罩訊號產生一接收時脈訊號；以及一解多工器，電性耦接至該資料鎖存電路和該時脈控制邏輯，用來藉助該接收時脈訊號決定該系列資料中的有效資料；其中該遮罩訊號的致能時段的起始時間點晚於該資料選通訊號中用於鎖存該系列資料中之該有效資料的第一位元的時間點。
  8. 一種記憶體控制器，包含：一資料鎖存(latch)電路，用來依據來自一記憶體的一資料選通訊號(data strobe signal)來鎖存來自該記憶體的一資料訊號中之一系列資料；一遮罩產生電路，用來依據該資料選通訊號來產生一遮罩訊號； 一時脈控制邏輯，電性耦接至該遮罩產生電路，用來依據該遮罩訊號產生一接收時脈訊號；以及一解多工器，電性耦接至該資料鎖存電路和該時脈控制邏輯，用來藉助該接收時脈訊號決定該系列資料中的有效資料；其中該遮罩訊號的致能時段的結束時間點早於該資料選通訊號中用於鎖存該系列資料中之該有效資料的最後一位元的時間點。
  9. 一種記憶體之讀取控制方法，包含：自一記憶體接收一資料選通訊號(data strobe signal)以及一資料訊號；依據該資料選通訊號來鎖存該資料訊號中之一系列資料；依據該資料選通訊號來產生一遮罩訊號；依據該遮罩訊號來產生一接收時脈訊號；以及藉助該接收時脈訊號決定該系列資料中的有效資料；其中依據該遮罩訊號產生該接收時脈訊號的步驟包含：至少依據該遮罩訊號產生一控制訊號；以及依據該控制訊號的邏輯狀態，選擇性地對該資料選通訊號進行降速以產生該接收時脈訊號。
  10. 如申請專利範圍第9項所述之方法，其中依據該控制訊號的邏輯狀態選擇性地對該資料選通訊號進行降速以產生該接收時脈訊號的步驟包含：因應該控制訊號的一第一邏輯狀態，對該資料選通訊號進行降速以產生該接收時脈訊號；以及因應該控制訊號的一第二邏輯狀態，控制該接收時脈訊號具有一固定的邏輯狀態。
  11. 如申請專利範圍第9項所述之方法，其中至少依據該遮罩訊號產生該控制訊號的步驟包含：依據該遮罩訊號以及該接收時脈訊號來產生該控制訊號。
  12. 如申請專利範圍第9項所述之方法，其中選擇性地對該資料選通訊號進行降速以產生該接收時脈訊號的步驟包含：選擇性地對該資料選通訊號進行除頻以產生該接收時脈訊號。
  13. 如申請專利範圍第9項所述之方法，其中依據該資料選通訊號來鎖存該資料訊號中之該系列資料的步驟包含：依據該資料選通訊號的上升緣以及下降緣來鎖存該資料訊號中之該系列資料。
  14. 如申請專利範圍第9項所述之方法，其中該遮罩訊號的致能時段短於該資料選通訊號操作為一週期性訊號的時段。
  15. 一種記憶體之讀取控制方法，包含：自一記憶體接收一資料選通訊號(data strobe signal)以及一資料訊號；依據該資料選通訊號來鎖存該資料訊號中之一系列資料；依據該資料選通訊號來產生一遮罩訊號；依據該遮罩訊號來產生一接收時脈訊號；以及藉助該接收時脈訊號決定該系列資料中的有效資料；其中該遮罩訊號的致能時段的起始時間點晚於該資料選通訊號中用於鎖 存該系列資料中之該有效資料的第一位元的時間點。
  16. 一種記憶體之讀取控制方法，包含：自一記憶體接收一資料選通訊號(data strobe signal)以及一資料訊號；依據該資料選通訊號來鎖存該資料訊號中之一系列資料；依據該資料選通訊號來產生一遮罩訊號；依據該遮罩訊號來產生一接收時脈訊號；以及藉助該接收時脈訊號決定該系列資料中的有效資料；其中該遮罩訊號的致能時段的結束時間點早於該資料選通訊號中用於鎖存該系列資料中之該有效資料的最後一位元的時間點。
  17. 一種儲存系統，包含：一記憶體，用來儲存資料；以及一記憶體控制器，電性耦接至該記憶體，用來進行該記憶體之讀取控制，其中該記憶體控制器包含：一資料鎖存(latch)電路，用來依據來自該記憶體的一資料選通訊號(data strobe signal)來鎖存來自該記憶體的一資料訊號中之一系列資料；一遮罩產生電路，用來依據該資料選通訊號來產生一遮罩訊號；一時脈控制邏輯，電性耦接至該遮罩產生電路，用來依據該遮罩訊號產生一接收時脈訊號，其中該時脈控制邏輯包含：一降速控制邏輯，用來至少依據該遮罩訊號產生一控制訊號；以及一降速電路，電性耦接至該降速控制邏輯，其中該降速電路依 據該控制訊號的邏輯狀態選擇性地對該資料選通訊號進行降速以產生該接收時脈訊號；以及一解多工器，電性耦接至該資料鎖存電路以及該時脈控制邏輯，用來藉助該接收時脈訊號決定該系列資料中的有效資料。
  18. 如申請專利範圍第17項所述之儲存系統，其中該資料鎖存電路依據該資料選通訊號的上升緣以及下降緣來鎖存該資料訊號中之該系列資料。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113626352B (zh) * 2021-07-01 2024-04-30 珠海全志科技股份有限公司 内存控制器的读取校准方法、计算机装置和可读存储介质
CN116453557A (zh) * 2022-01-07 2023-07-18 长鑫存储技术有限公司 数据提取电路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020112119A1 (en) * 1998-02-13 2002-08-15 Intel Corporation Dual-port buffer-to-memory interface
US6918016B1 (en) * 2001-07-17 2005-07-12 Advanced Micro Devices, Inc. Method and apparatus for preventing data corruption during a memory access command postamble
US20060262586A1 (en) * 2004-03-05 2006-11-23 Solomon Jeffrey C Memory module with a circuit providing load isolation and memory domain translation
US7843763B2 (en) * 2007-12-21 2010-11-30 Hynix Semiconductor Inc. Semiconductor memory device and data masking method of the same
US8750055B2 (en) * 2010-11-15 2014-06-10 Samsung Electronics Co., Ltd. Nonvolatile memory device, read method for nonvolatile memory device, and memory system incorporating nonvolatile memory device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5384745A (en) * 1992-04-27 1995-01-24 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device
JPH07130166A (ja) * 1993-09-13 1995-05-19 Mitsubishi Electric Corp 半導体記憶装置および同期型半導体記憶装置
KR100574989B1 (ko) * 2004-11-04 2006-05-02 삼성전자주식회사 데이터 스트로브 버스라인의 효율을 향상시키는메모리장치 및 이를 구비하는 메모리 시스템, 및 데이터스트로브 신호 제어방법
US7193909B2 (en) * 2005-05-02 2007-03-20 Mediatek Inc. Signal processing circuits and methods, and memory systems
JP5106942B2 (ja) 2007-07-31 2012-12-26 ルネサスエレクトロニクス株式会社 メモリリード制御回路
JP6190697B2 (ja) 2013-11-07 2017-08-30 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020112119A1 (en) * 1998-02-13 2002-08-15 Intel Corporation Dual-port buffer-to-memory interface
US6918016B1 (en) * 2001-07-17 2005-07-12 Advanced Micro Devices, Inc. Method and apparatus for preventing data corruption during a memory access command postamble
US20060262586A1 (en) * 2004-03-05 2006-11-23 Solomon Jeffrey C Memory module with a circuit providing load isolation and memory domain translation
US7843763B2 (en) * 2007-12-21 2010-11-30 Hynix Semiconductor Inc. Semiconductor memory device and data masking method of the same
US8750055B2 (en) * 2010-11-15 2014-06-10 Samsung Electronics Co., Ltd. Nonvolatile memory device, read method for nonvolatile memory device, and memory system incorporating nonvolatile memory device

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