CN116453557A - 数据提取电路 - Google Patents

Abstract

本申请提提供一种数据提取电路，包括：第一输入电路，其输入端在第一数据时钟信号的触发下建立第一输入数据及在第二数据时钟信号的触发下建立第二输入数据，用于在锁存时钟信号的触发下锁存第一输入数据和第二输入数据；第二输入电路，其输入端在第一数据时钟信号的触发下建立第一标识数据及在第二数据时钟信号的触发下建立第二标识数据，用于在锁存时钟信号的触发下锁存第一标识数据和第二标识数据，输出电路，其设有第一输出端和第二输出端，其与第一输入电路连接，还与第二输入电路连接，用于在第一标识数据和第二标识数据的控制下，在第一输出端输出第一输入数据，并在第二输出端同步输出第二输入数据，以实现对两个周期数据的区分。

Description

数据提取电路

技术领域

本申请涉及但不限定于一种数据提取电路。

背景技术

目前，DRAM(Dynamic Random Access Memory动态随机存取存储器)技术发展迅速，主要应用的有同步动态随机存取存储器(SDRAM)、第2代双倍数据速率(DDR2)SDRAM、第3代双倍数据速率(DDR3)SDRAM、第4代双倍数据速率(DDR4)SDRAM和第5代双倍数据速率(DDR5)SDRAM等类型。

但存在数据处理速度无法与处理器数据传送速度相匹配的问题，导致DRAM无法在高速传输的数据中，准确区分传输的数据。

发明内容

本申请实施例提供一种数据提取电路，其特征在于，包括：

第一输入电路，其输入端在第一数据时钟信号的触发下建立第一输入数据，其输入端还在第二数据时钟信号的触发下建立第二输入数据，其用于在锁存时钟信号的触发下锁存第一输入数据和第二输入数据；

第二输入电路，其输入端在第一数据时钟信号的触发下建立第一标识数据，其输入端还在第二数据时钟信号的触发下建立第二标识数据，用于在锁存时钟信号的触发下锁存第一标识数据和第二标识数据；

输出电路，其设有第一输出端和第二输出端，其与第一输入电路连接，还与第二输入电路连接，用于在第一标识数据和第二标识数据的控制下，在第一输出端输出第一输入数据，并在第二输出端同步输出第二输入数据。

本申请提供的数据提取电路，第一输入电路将两个时钟周期内接收到的第一输入数据和第二输入数据进行锁存，第二输入电路将两个时钟周期内接收到的第一标识数据和第二标识数据进行锁存，以使输出电路在第一标识数据和第二标识数据的控制下，经由其第一输出端输出第一输入数据，经由其第二输出端输出第二输入数据，以实现对接收到的两个时钟周期内的输入数据进行提取。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。

图1为本申请一实施例提供的数据获取电路的结构示意图；

图2为本申请另一实施例提供的数据获取电路的结构示意图；

图3为本申请又一实施例提供的数据获取电路的结构示意图；

图4A和图4B为本申请提供的数据时钟信号与锁存时钟信号之间关系；

图5为本申请再一实施例提供的数据获取电路的结构示意图；

图6A和图6B为本申请再一实施例提供的数据获取电路的数据时序示意图。

通过上述附图，已示出本申请明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本申请构思的范围，而是通过参考特定实施例为本领域技术人员说明本申请的概念。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。

对于高速输入信号，内部处理速度较慢的数据接收处理端会先接收缓存，之后依据内部处理时钟进行数据处理，而对于在多批次连续发送的高速数据，无法根据内部时钟判断接收数据的先后，导致数据处理错误。

由DDR4的JEDEC SPEC可知，DDR4的输入管脚包含指令数据(Command)管脚和地址数据(Address)管脚。CPU也就是基于一个时钟周期发送指令数据和地址数据(CMD/ADD)。

也就是在DDR4中，如图1所示，数据获取电路包括数据接收器201、数据缓冲器202、触发器203以及指令解码器204，数据获取电路还包括时钟接收器205以及时钟缓冲器206。其中，数据接收器201的输出端与数据缓冲器202的输入端连接，数据缓冲器202的输出端与触发器203的数据输入端连接。时钟接收器205通过时钟缓冲器206与触发器203的时钟端连接。CPU在一个时钟周期发送指令数据和地址数据，数据接收器201接收指令数据和地址数据，缓冲器202对指令数据和地址数据进行缓冲处理，再由触发器203在时钟信号的控制下对输入端的指令数据和地址数据进行采样，并将采样后的数据输出到指令解码器204中，指令解码器204所处理的数据是同一个时钟周期内的，不存在同时处理多个周期数据的干扰。

但就DDR5而言，对于一个激活(activate)指令，CPU是基于两个时钟周期发送指令数据和地址数据(CMD/ADD)，且标识数据(CS)为低电平(L)时，指示CPU发送的操作指令(Operation)中第一个数据时钟(CK)信息包含了指令数据，例如：Command和BA/BG的信息，标识数据(CS)为高电平(H)时，指示CPU发送的操作指令(Operation)中第二个数据时钟(CK)包含了地址数据，例如：行地址(Row Address)数据和列地址(Column Address)数据。指令数据和地址数据由输入输出接口传输至指令解码器，而对于指令解码器而言，需要处理一个激活(activate)指令所接收的指令数据和地址数据，但并不接收标识数据数据处理信号，导致对于所接收的指令数据和地址数据无法有效区分，会造成解码错误。

在DDR5中，设计数据提取电路以区分CPU发送操作指令中的两个时钟的信息尤为重要。而且由于DDR5中接口输入速度高，由于工艺、设计上带来的限制，需要对数据时钟(CK)进行变换，以适用于DDR5的内部数据处理速度，由于指令解码器的内部处理时钟电路与接口数据传输时钟不同，导致无法依据内部处理时钟频率区分在一个接口数据传输周期内所接收的信息，这也在一定程度上增加数据提取电路设计难度。

如图2所示，本申请一实施例提供一种数据提取电路。该数据提取电路包括第一输入电路110、第二输入电路120以及输出电路130。

待提取数据包括第一输入数据C0和第二输入数据C1。待提取数据经由两个时钟信号周期发送，标记为第一数据时钟信号CK0和第二数据时钟信号CK1。第一数据时钟信号CK0和第二数据时钟信号CK1具有相同的时钟周期，且第一数据时钟信号CK0的相位比第二数据时钟信号CK1的相位早360°。

第一标识数据S1用于标识第一输入数据C0的类型，第二标识数据S2用于标识第二输入数据C1的类型。例如：第一标识数据S1指示第一输入数据C0为指令数据，第二标识数据S2指示第二输入数据C1为地址数据。

其中，第一输入电路110设有输入端，在第一数据时钟信号CK0的触发下在第一输入电路110的输入端建立第一输入数据C0，在第二数据时钟信号CK1的触发下在第一输入电路110的输入端建立第二输入数据C1。也就是在两个数据时钟周期内第一输入电路110的输入端接收第一输入数据C0和第二输入数据C1。

在第一输入电路110的输入端建立第一输入数据C0和第二输入数据C1后，第一输入电路110还用于在锁存时钟信号的触发下锁存第一输入数据C0和第二输入数据C1。

第二输入电路120也设有输入端，在第一数据时钟信号CK0的触发下在第二输入电路120的输入端建立第一标识数据S1，在第二数据时钟信号CK1的触发下在第二输入电路120的输入端建立第二标识数据S2。也就是基于两个数据时钟周期第二输入电路120的输入端接收第一标识数据S1和第二标识数据S2。

在第二输入电路120的输入端建立第一标识数据S1和第二标识数据S2后，第二输入电路120还用于在锁存时钟信号的触发下锁存第一标识数据S1和第二标识数据S2。

输出电路130设有输入端，输出电路130还设有两个输出端，依次标记为第一输出端CA1st和第二输出端CA2nd。输出电路130的输入端与第一输入电路110的输出端连接，输出电路130的输入端还与第二输入电路120的输出端连接。

输出电路130用于在第一标识数据S1和第二标识数据S2的控制下，在第一输出端CA1st输出第一输入数据C0，并在第二输出端CA2nd同步输出第二输入数据C1。

其中，第一数据时钟信号CK0和第二数据时钟信号CK1用于控制在第一输入电路110的输入端建立第一输入数据C0和第二输入数据C1的时刻，还用于控制在第二输入电路120的输入端建立第一标识数据S1和第二标识数据S2的时刻。

锁存时钟信号用于控制第一输入电路110的输出端输出第一输入数据C0和第二输入数据C1的时刻，又由于第一输入数据C0和第二输入数据C1在第一输入电路110的输入端的建立时刻不同，可以在第一输入电路110的输出端输出不同时序的第一输入数据C0和第二输入数据C1。

锁存时钟信号还用于控制第二输入电路120的输出端输出第一标识数据S1和第二标识数据S2的时刻，又由于第一标识数据S1和第二标识数据S2在第二输入电路120的输入端的建立时刻不同，可以在第二输入电路120的输出端输出不同时序的第一标识数据S1和第二标识数据S2。

通过设置锁存时钟信号与第一数据时钟信号CK0、第二数据时钟信号CK1之间的时序关系，调整第一输入数据C0、第二输入数据C1、第一标识数据S1和第二标识数据S2之间时序关系，以实现在输出电路130中由第一标识数据S1和第二标识数据S2控制第一输入数据C0经由输出电路130的第一输出端CA1st输出，以及第二输入数据C1经由输出电路130的第二输出端CA2nd输出。

在上述技术方案中，第一输入电路110将两个时钟周期内接收到的第一输入数据C0和第二输入数据C1进行锁存，第二输入电路120将两个时钟周期内接收到的第一标识数据S1和第二标识数据S2进行锁存，以使输出电路130在第一标识数据S1和第二标识数据S2的控制下，经由其第一输出端CA1st输出第一输入数据C0，经由其第二输出端CA2nd输出第二输入数据C1，以实现对接收到的两个时钟周期内的输入数据进行区分。

在一实施例中，参考图3，数据提取电路还包括时钟电路140，时钟电路140与第一输入电路110的时钟端连接，时钟电路140还与第二输入电路120的时钟端连接，用于根据第一数据时钟信号CK0生成第一锁存时钟信号CKT和第二锁存时钟信号CKTB。

其中，第一锁存时钟信号CKT和第二锁存时钟信号CKTB的时钟周期相同，第一锁存时钟信号CKT的相位和第二锁存时钟信号CKTB的相位之间相差180°，第一锁存时钟信号CKT的信号周期为第一数据时钟信号CK0的信号周期的两倍。

在上述技术方案中，时钟电路的输出端输出的两个锁存时钟信号的周期为数据时钟信号的两倍，可以延长数据提取电路内部的时钟周期，以降低数据提取电路内部的数据处理速率，提高数据处理准确率，满足后续数据处理要求。

在一实施例中，参考图3，第一输入电路110包括第一锁存电路111和第二锁存电路112。第一锁存电路111设有一个输入端，还设有两个输出端，依次标记为第一输出端CA1和第二输出端CA2。第一锁存电路111的两个输出端与输出电路130的输入端连接。第一锁存电路111的输入端用于在第一数据时钟信号CK0的触发下建立第一输入数据C0，以及在第二数据时钟信号CK1的触发下建立第二输入数据C1。

第二锁存电路112与第一锁存电路111类似。也设有一个输入端和两个输出端，依次标记为第一输出端CA3和第二输出端CA4。第二锁存电路112的两个输出端与输出电路130的输入端连接。第二锁存电路112的输入端用于在第一数据时钟信号CK0的触发下建立第一输入数据C0，以及在第二数据时钟信号CK1的触发下建立第二输入数据C1。

第二输入电路120包括第三锁存电路121和第四锁存电路122。第三锁存电路121设有一个输入端和一个输出端CS1。第三锁存电路121的输出端CS1与输出电路130的控制端连接。第三锁存电路121的输入端用于在第一数据时钟信号CK0的触发下建立第一标识数据S1，以及在第二数据时钟信号CK1的触发下建立第二标识数据S2。

第四锁存电路122也设有一个输入端和一个输出端CS2。第四锁存电路122的输出端CS2与输出电路130的控制端连接。第四锁存电路122的输入端用于在第一数据时钟信号CK0的触发下建立第一标识数据S1，以及在第二数据时钟信号CK1的触发下建立第二标识数据S2。

第一锁存电路111和第二锁存电路112用于在第一锁存时钟信号CKT和第二锁存时钟信号CKTB的触发下输出相应地输入数据。第三锁存电路121和第四锁存电路122用于在第一锁存时钟信号CKT和第二锁存时钟信号CKTB的触发下输出相应地标识数据。

当两个锁存时钟信号与两个数据时钟信号之间的相位关系不同时，第一锁存电路111的两个输出端所输出的数据和第二锁存电路112的两个输出端所输出的数据也会发生变化。第三锁存电路121的输出端所输出的数据和第四锁存电路122的输出端所输出的数据也会发生变化。

在设计四个锁存电路的锁存顺序时，使第一锁存电路111输出的数据与第三锁存电路121输出的数据对应，第二锁存电路112输出的数据与第四锁存电路122输出的数据对应。也就是在第一锁存电路111输出第一输入数据C0时，第三锁存电路121输出第一标识数据S1。在第二锁存电路112输出第二输入数据C1时，第四锁存电路122输出第二标识数据S2。通过如此设置，有利于设计相应的输出电路130，以保证输出电路130的第一输出端CA1st输出第一输入数据C0，第二输出端CA2nd输出第二输入数据C1。

参考图4A，若第一锁存时钟信号CKT的上升沿对应时刻与第一数据时钟信号CK0的上升沿对应时刻相同，第二锁存时钟信号CKTB的上升沿对应时刻与第一锁存时钟信号CKT的下降沿对应时刻相同，第一锁存电路111用于在第一锁存时钟信号CKT和第二锁存时钟信号CKTB的触发下依次在第一输出端CA1和第二输出端CA2建立第一输入数据C0。也就是先在第一锁存电路111的第一输出端CA1建立第一输入数据C0，而后在第一锁存电路111的第二输出端CA2建立第一输入数据C0。第二锁存电路112用于在第一锁存时钟信号CKT和第二锁存时钟信号CKTB的触发下依次在第一输出端CA3和第二输出端CA4建立第二输入数据C1。也就是先在第二锁存电路112的第一输出端CA3建立第二输入数据C1，而后在第二锁存电路112的第二输出端CA4建立第二输入数据C1。

相应地，第三锁存电路121在第一锁存时钟信号CKT和第二锁存时钟信号CKTB的触发下在其输出端CS1建立第一标识数据S1，第四锁存电路122用于在第一锁存时钟信号CKT和第二锁存时钟信号CKTB的触发下在其输出端CS2建立第二标识数据S2。

参考图4B，若第二锁存时钟信号CKTB的上升沿对应时刻与第一数据时钟信号CK0的上升沿对应时刻相同，第一锁存时钟信号CKT的上升沿对应时刻与第二锁存时钟信号CKTB的下降沿对应时刻相同，第一锁存电路111用于在第一锁存时钟信号CKT和第二锁存时钟信号CKTB的触发下依次在第一输出端CA1和第二输出端CA2建立第二输入数据C1。第二锁存电路112用于在第一锁存时钟信号CKT和第二锁存时钟信号CKTB的触发下依次在第一输出端CA3和第二输出端CA4建立第一输入数据C0。

相应地，第三锁存电路121在第一锁存时钟信号CKT和第二锁存时钟信号CKTB的触发下在其输出端CS1建立第二标识数据S2，第四锁存电路122用于在第一锁存时钟信号CKT和第二锁存时钟信号CKTB的触发下在其输出端CS2建立第一标识数据S1。

在上述技术方案中，通过两个相位相差180°且周期相同的锁存信号控制第一锁存电路111和第二锁存电路112的输出端所输出的输入数据以及输入数据时序，上述两个锁存信号也用于控制第三锁存电路121和第四锁存电路122的输出端所输出的标识数据，从而可以根据标识数据控制输出电路130经由其第一输出端CA1st输出第一输入数据C0，经由其第二输出端CA2nd输出第二输入数据C1。且在第一锁存时钟信号CKT的上升沿对应时刻与第一数据时钟信号CK0的上升沿对应时刻相同，或者第二锁存时钟信号CKTB的上升沿对应时刻与第一数据时钟信号CK0的上升沿对应时刻相同时，都可以使第一输出端CA1st输出第一输入数据，第二输出端CA2nd输出第二输入数据。

在一实施例中，继续参考图3，输出电路130包括第一选择电路131和第二选择电路132。其中，第一选择电路131设有两个输入端、两个控制端以及一个输出端，其输出端作为输出电路的第一输出端CA1st。两个输入端依次标记为第一输入端和第二输入端，两个控制端依次标记为第一控制端和第二控制端。

第一选择电路131的第一输入端与第一锁存电路111的第二输出端CA2连接，第一选择电路131的第二输入端与第二锁存电路112的第二输出端CA4连接。第一选择电路131的第一控制端与第三锁存电路121的输出端CS1连接，第一选择电路131的第二控制端与第四锁存电路122的输出端CS2连接。第一选择电路131用于在第一标识数据S1和第二标识数据S2的控制下在其输出端建立第一输入数据C0。

通过如此设置，若第一锁存时钟信号CKT的上升沿对应时刻与第一数据时钟信号CK0的上升沿对应时刻相同，第一选择电路131的第一输入端接收第一输入数据C0，第一选择电路131的第二输入端接收第二输入数据C1。若第二锁存时钟信号CKTB的上升沿对应时刻与第一数据时钟信号CK0的上升沿对应时刻相同，第一选择电路131的第一输入端接收第二输入数据C1，第一选择电路131的第二输入端接收第一输入数据C0。也就是当锁存时钟信号与数据时钟信号之间时序不同时，第一选择电路131都会接收第一输入数据C0，也会接收到第二输入数据C1，再基于第一标识数据S1和第二标识数据S2从第一输入数据C0和第二输入数据C1中选择第一输入数据C0输出，以保证在锁存时钟信号与数据时钟信号之间时序不同时输出电路130的第一个输出端CA1st输出第一输入数据C0。

其中，第二选择电路132设有两个输入端、两个控制端以及一个输出端，其输出端作为输出电路的第二输出端CA2nd。两个输入端依次标记为第一输入端和第二输入端，两个控制端依次标记为第一控制端和第二控制端。

第二选择电路132的第一输入端与第二锁存电路112的第一输出端CA3连接，第二选择电路132的第二输入端与第一锁存电路111的第一输出端CA1连接。第二选择电路132的第一控制端与第三锁存电路121的输出端CS1连接，第二选择电路132的第二控制端与第四锁存电路122的输出端CS2连接，第二选择电路132用于在第一标识数据S1和第二标识数据S2的控制下在其输出端建立第二输入数据C1。

通过如此设置，若第一锁存时钟信号CKT的上升沿对应时刻与第一数据时钟信号CK0的上升沿对应时刻相同，第二选择电路132的第一输入端接收第二输入数据C1，第二选择电路132的第二输入端接收第一输入数据C0。若第二锁存时钟信号CKTB的上升沿对应时刻与第一数据时钟信号CK0的上升沿对应时刻相同，第二选择电路132的第一输入端接收第一输入数据C0，第二选择电路132的第二输入端接收第二输入数据C1。也就是第二选择电路132会接收第一输入数据C0和第二输入数据C1，再基于第一标识数据S1和第二标识数据S2从第一输入数据C0和第二输入数据C1中选择第二输入数据C1输出，以保证在锁存时钟信号与数据时钟信号之间时序不同时输出电路130的第二个输出端CA2nd输出第二输入数据C1。

在一实施例中，第一输入电路110还包括第一接收电路113，第一接收电路113的输出端与第一锁存电路111的输入端连接，第一接收电路113的输出端还与第二锁存电路112的输入端连接，第一接收电路113用于对第一输入数据C0和第二输入数据C1进行放大处理，以实现对两个输入数据的信号增强。

在一实施例中，第二输入电路120还包括第二接收电路123，第二接收电路123的输出端与第三锁存电路121的输入端连接，第二接收电路123的输出端还与第四锁存电路122的输入端连接，第二接收电路123用于对第一标识数据S1和第二标识数据S2进行放大处理，以实现对两个标识数据的信号增强。

在一实施例中，时钟电路140包括第三接收电路141和分频电路142，分频电路142的输入端与第三接收电路141连接，分频电路142的输出端与第一输入电路110的时钟端连接，分频电路142的输出端还与第二输入电路120的时钟端连接。第三接收电路141用于接收第一数据时钟信号CK0，分频电路142用于对第一数据时钟信号CK0进行分频处理，以输出第一锁存时钟信号CKT和第二锁存时钟信号CKTB，通过对数据时钟信号进行分频处理，可以降低数据提取电路内部的数据处理速度。第一数据时钟信号CK0可以为单时钟信号也可以为差分时钟信号。

在一实施例中，第一输入电路110还包括第一缓存电路114，第一缓存电路114的输入端连接第一接收电路113，第一缓存电路114的输出端与第一锁存电路111的输入端连接，第一缓存电路114的输出端还与第二锁存电路112的输入端连接，第一缓存电路114用于对进行信号放大的第一输入数据C0和第二输入数据C1进行缓存处理。

第二输入电路120还包括第二缓存电路124，第二缓存电路124的输入端连接第二接收电路123，第二缓存电路124的输出端与第三锁存电路121的输入端连接，第二缓存电路124的输出端还与第四锁存电路122的输入端连接，第二缓存电路124用于对进行信号放大的第一标识数据S1和第二标识数据S2进行缓存处理。

时钟电路140还包括第三缓存电路143，第三缓存电路143与分频电路142的输出端连接，第三缓存电路143用于对第一锁存时钟信号CKT和第二锁存时钟信号CKTB进行缓存处理。

在上述技术方案中，通过在第一输入电路、第二输入电路以及时钟电路内部设置缓存电路，可以避免数据提取电路的外部时钟和内部时钟不同而造成数据丢失，也可以保证两个输入数据、两个标识数据以及锁存时钟信号的同步。

在一实施例中，参考图5，第一锁存电路111包括第一触发器F1和第二触发器F2。第一触发器F1的输入端接收第一输入数据C0和第二输入数据C1，第一触发器F1的时钟端接收第一锁存时钟信号CKT，第一触发器F1的输出端为第一锁存电路111的第一输出端CA1。

第二触发器F2的输入端与第一触发器F1的输出端连接，第二触发器F2的时钟端接收第二锁存时钟信号CKTB，第二触发器F2的输出端为第一锁存电路111的第二输出端CA2。

继续参考图5，第二锁存电路112包括第三触发器F3和第四触发器F4，第三触发器F3的输入端接收第一输入数据C0和第二输入数据C1，第三触发器F3的时钟端接收第二锁存时钟信号CKTB，第三触发器F3的输出端为第二锁存电路112的第一输出端CA3。

第四触发器F4的输入端与第三触发器F3的输出端连接，第四触发器F4的时钟端用于接收第一锁存时钟信号CKT，第四触发器F4的输出端为第二锁存电路112的第二输出端CA4。

参考图6A，若第一锁存时钟信号CKT的上升沿与第一数据时钟信号CK0的上升沿在同一时刻，第一锁存时钟信号CKT和第二锁存时钟信号CKTB之间相差180°。

在t0时刻到t1时刻之间，也就是在两个输入数据时钟的第一个输入时钟周期CK0的上升沿，第一输入电路110接收第一输入数据C0，即第一数据时钟周期在第一触发器F1的输入端建立第一输入数据C0。

在t1时刻，第一锁存时钟信号CKT上升沿到来，第一触发器F1的输出端输出第一输入数据C0，也就是在第一锁存电路111的第一输出端CA1输出第一输入数据C0，并在第二触发器F2的输入端建立第一输入数据C0。

在t2时刻，第二锁存时钟信号CKTB上升沿到来，第二触发器F2在第二锁存时钟信号CKTB的控制下输出第一输入数据C0，也就是在第一锁存电路111的第二输出端CA2输出第一输入数据C0，且第二输出端CA2输出第一输入数据C0的相位比第一输出端CA1输出第一输入数据C0的相位晚180°。

在时刻t1到时刻t2之间，在两个输入数据时钟的第二个数据时钟周期CK1的上升沿，第一输入电路110接收第二输入数据C1，即在第三触发器F3的输入端建立第二输入数据C1。

在t2时刻，第二锁存时钟信号CKTB的上升沿到来，第三触发器F3在第二锁存时钟信号CKTB的控制下输出第二输入数据C1，也就是在第二锁存电路112的第一输出端CA3输出第二输入数据C1，并在第四触发器F4的输入端建立第二输入数据C1。

在t3时刻，第一锁存时钟信号CKT的上升沿再次到来，第四触发器F4在第一锁存时钟信号CKT的控制下输出第二输入数据C1，也就是在第二锁存电路112的第二输出端CA4输出第二输入数据C1，第二输出端CA4输出第二输入数据C1的相位比第一输出端CA3输出第二输入数据C1的相位晚180°。

继续参考图6A，若第一锁存时钟信号CKT的上升沿对应时刻与第一数据时钟信号CK0的上升沿对应时刻相同，第一锁存电路111的第二输出端CA2输出第一输入数据C0的时刻t2和在第二锁存电路112的第一输出端CA3输出第二输入数据C1的时刻t2相同，也就是在第一选择电路131的第一输入端建立第一输入数据C0的时刻与第二选择电路132的第一输入端建立第二输入数据C1的时刻相同，从而可以在第一标识数据S1和第二标识数据S2的控制下，让第一选择电路131的第一输入端的数据经由其输出端输出，让第二选择电路132的第一输入端的数据经由其输出端输出，以实现在第一选择电路131的输出端输出第一输入数据C0，在第二选择电路132的输出端同步输出第二输入数据C1。

参考图6B，若第二锁存时钟信号CKTB的上升沿与第一数据时钟信号CK0的上升沿在同一时刻，第一锁存时钟信号CKT和第二锁存时钟信号CKTB之间相差180°。

在时刻t4到时刻t5之间，也就是在两个输入数据时钟的第一个输入时钟周期CK0的上升沿，第一输入电路110接收第一输入数据C0，即在第三触发器F3的输入端建立第一输入数据C0。

在t5时刻，第二锁存时钟信号CKTB的上升沿到来，第三触发器F3的输出端输出第一输入数据C0，也就是在第二锁存电路112的第一输出端CA3输出第一输入数据C0，并在第四触发器F4的输入端建立第一输入数据C0。

在t6时刻，第一锁存时钟信号CKT的上升沿到来，第四触发器F4在第一锁存时钟信号CKT的控制下输出第一输入数据C0，也就是在第二锁存电路112的第二输出端CA4输出第一输入数据C0，且第二输出端CA4输出第一输入数据C0的相位比第一输出端CA3输出第一输入数据C0的相位晚180°。

在t5时刻到t6时刻之间，也就是在两个输入数据时钟的第二个输入时钟周期CK1的上升沿，第一输入电路110接收第二输入数据C1，即第一触发器F1的输入端建立第二输入数据C1。

在t6时刻，第一锁存时钟信号CKT的上升沿到来，第一触发器F1的输出端输出第二输入数据C1，也就是在第一锁存电路111的第一输出端CA1输出第二输入数据C1，并在第二触发器F2的输入端建立第二输入数据C1。

在t7时刻，第二锁存时钟信号CKTB的上升沿再次到来，第二触发器F2的输出端输出第二输入数据C1，也就是在第一锁存电路111的第二输出端CA2输出第二输入数据C1，且第二输出端CA2输出第二输入数据C1的相位比第一输出端CA1输出第二输入数据C1的相位晚180°。

若第二锁存时钟信号CKTB的上升沿对应时刻与第一数据时钟信号CK0的上升沿对应时刻相同，在第二锁存电路112的第二输出端CA4输出第一输入数据C0的时刻t6和在第一锁存电路111的第一输出端CA1输出第二输入数据C1的时刻t6相同，第一选择电路131的第二输入端建立第一输入数据C0的时刻与第二选择电路132的第二输入端建立第二输入数据C1的时刻相同，从而可以在第一标识数据S1和第二标识数据S2的控制下，让第一选择电路131的第二输入端的数据经由其输出端输出，让第二选择电路132的第二输入端的数据经由其输出端输出，以实现在第一选择电路131的输出端输出第一输入数据C0，在第二选择电路132的输出端同步输出第二输入数据C1。

继续参考图5，第三锁存电路121包括第五触发器F5和第六触发器F6。第五触发器F5的输入端接收第一标识数据S1和第二标识数据S2，第五触发器F5的时钟端接收第一锁存时钟信号CKT。第六触发器F6的输入端与第五触发器F5的输出端连接，第六触发器F6的时钟端接收第二锁存时钟信号CKTB，第六触发器F6的输出端为第三锁存电路121的输出端CS1。

第四锁存电路122包括第七触发器F7和第八触发器F8，第七触发器F7的输入端接收第一标识数据S1和第二标识数据S2，第七触发器F7的时钟端接收第二锁存时钟信号CKTB，和第八触发器F8的输入端与第七触发器F7的输出端连接，第八触发器F8的时钟端接收第一锁存时钟信号CKT，第八触发器F8的输出端为第四锁存电路122的输出端CS2。

参考图6A，若第一锁存时钟信号CKT的上升沿与第一数据时钟信号CK0的上升沿在同一时刻，第一锁存时钟信号CKT和第二锁存时钟信号CKTB之间相差180°。

在t0时刻到t1时刻之间，也就是在两个输入数据时钟的第一个输入时钟周期CK0的上升沿，第二输入电路120接收第一标识数据S1，即在第五触发器F5的输入端建立第一标识数据S1。

在t1时刻，第一锁存时钟信号CKT的上升沿到来，第五触发器F5的输出端输出第一标识数据S1，并在第六触发器F6的输入端建立第一标识数据S1。在t2时刻，第二锁存时钟信号CKTB到来，第六触发器F6在第二锁存时钟信号CKTB的控制下输出第一标识数据S1，也就是在第三锁存电路121的输出端CS1输出第一标识数据S1。

在时刻t1到时刻t2之间，也就是两个输入数据时钟的第二个输入时钟周期CK1的上升沿，第二输入电路120接收第二标识数据S2，在第七触发器F7的输入端建立第二标识数据S2。

在t2时刻，第二锁存时钟信号CKTB的上升沿到来，第七触发器F7在第二锁存时钟信号CKTB的控制下输出第二标识数据S2。在t3时刻，第一锁存时钟信号CKT的上升沿再次到来，第八触发器F8在第一锁存时钟信号CKT的控制下输出第二标识数据S2，也就是在第四锁存电路122的输出端CS2输出第二标识数据S2。

参考图6B，若第二锁存时钟信号CKTB的上升沿与第一数据时钟信号CK0的上升沿在同一时刻，第一锁存时钟信号CKT和第二锁存时钟信号CKTB之间相差180°。

在时刻t4到时刻t5之间，也就是两个输入数据时钟的第一个输入时钟周期CK0的上升沿，第二输入电路120接收第一标识数据S1，第七触发器F7的输入端建立第一标识数据S1。

在t5时刻，第二锁存时钟信号CKTB的上升沿到来，第七触发器F7的输出端输出第一标识数据S1。在t6时刻，第一锁存时钟信号CKT的上升沿再次到来，第八触发器F8在第一锁存时钟信号CKT的控制下输出第一标识数据S1，也就是在第四锁存电路122的输出端CS2输出第一标识数据S1。

在t5时刻到t6时刻之间，也就是两个输入数据时钟的第二个输入时钟周期CK1的上升沿，第二输入电路120接收第二标识数据S2，即第五触发器F5的输入端建立第二标识数据S2。

在t6时刻，第一锁存时钟信号CKT的上升沿到来，第五触发器F5的输出端输出第二标识数据S2，并在第六触发器F6的输入端建立第二标识数据S2。在t7时刻，第二锁存时钟信号CKTB的上升沿再次到来，第六触发器F6的输出端输出第二标识数据S2，也就是在第三锁存电路121的输出端CS1输出第二标识数据S2。

继续参考图5，第一选择电路131包括第一传输门G1和第二传输门G2。第一传输门G1的输入端为第一选择电路131的第一输入端，用于与第一锁存电路111的第二输出端CA2连接。第一传输门G1的控制端为第一选择电路131的第一控制端，第一传输门G1的输出端为第一选择电路131的输出端，作为输出电路的第一输出端CA1st。

第二传输门G2输入端为第一选择电路131的第二输入端，用于与第二锁存电路112的第二输出端CA4连接。第二传输门G2控制端为第一选择电路131的第二控制端，第二传输门G2输出端连接第一传输门G1的输出端。

第二选择电路132包括第三传输门G3和第四传输门G4。第三传输门G3的输入端为第二选择电路132的第一输入端，用于与第二锁存电路112的第一输出端CA3连接。第三传输门G3的控制端为第二选择电路132的第一控制端，第三传输门G3的输出端为第二选择电路132的输出端，作为输出电路的第二输出端CA2nd。

第四传输门G4的输入端为第二选择电路132的第二输入端，用于与第一锁存电路111的第一输出端CA1连接。第四传输门G4的控制端为第二选择电路132的第二控制端，第四传输门G4的输出端连接第一传输门G1的输出端。

继续参考图6A，第一标识数据S1用于控制第一传输门G1的控制端和第三传输门G3的控制端，第二标识数据S2用于控制第二传输门G2的控制端和第四传输门G4的控制端，且在t2时刻输出第一标识数据S1，第一标识数据S1为低电平，第一传输门G1和第三传输门G3开启，第一传输门G1在t2时刻输出第一输入数据C0，第三传输门G3在t2输出第二输入数据C1。

继续参考图6B，第二标识数据S2用于控制第一传输门G1的控制端和第三传输门G3的控制端，第一标识数据S1用于控制第二传输门G2的控制端和第四传输门G4的控制端，且在t6时刻输出第一标识数据S1，第一标识数据S1为低电平，第二传输门G2和第四传输门G4开启，第二传输门G2在t6时刻输出第一输入数据C0，第四传输门G4在t6输出第二输入数据C1。

在第一输入电路110，通过设置第一锁存电路的结构和第二锁存电路的结构相互对称，以在使第一输入电路可以输出两个时序的第一输入数据和两个时序的第二输入数据，并让第一选择电路与两个锁存电路连接，以保证在锁存时钟信号和数据时钟信号的时序不同时第一选择电路仍可以接收到第一输入数据，从而保证第一选择电路可以在第一标识数据和第二标识数据的控制下输出第一输入数据。同样的原理，保证第二选择电路可以输出第二输入数据。通过固定第一输入数据和第二输入数据的传输通道，使得后一级指令解码器能够根据固定的数据传输通道准确区分第一输入数据和第二输入数据，不受数据输入频率和内部数据处理频率影响。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由下面的权利要求书指出。

应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求书来限制。

Claims (16)

1.一种数据提取电路，其特征在于，包括：

第一输入电路(110)，其输入端在第一数据时钟信号的触发下建立第一输入数据，其输入端还在第二数据时钟信号的触发下建立第二输入数据，其用于在锁存时钟信号的触发下锁存所述第一输入数据和所述第二输入数据；

第二输入电路(120)，其输入端在所述第一数据时钟信号的触发下建立第一标识数据，其输入端还在所述第二数据时钟信号的触发下建立第二标识数据，用于在所述锁存时钟信号的触发下锁存第一标识数据和第二标识数据；

输出电路(130)，其设有第一输出端和第二输出端，其与所述第一输入电路(110)连接，还与所述第二输入电路(120)连接，用于在所述第一标识数据和所述第二标识数据的控制下，在所述第一输出端输出所述第一输入数据，并在所述第二输出端同步输出所述第二输入数据。

2.根据权利要求1所述的数据提取电路，其特征在于，所述第一数据时钟信号和所述第二数据时钟信号具有相同的时钟周期，所述第一数据时钟信号的相位比所述第二数据时钟信号的相位早360°；

所述锁存时钟信号包括具有相同时钟周期的第一锁存时钟信号和第二锁存时钟信号；所述第一锁存时钟信号的相位和所述第二锁存时钟信号的相位之间相差180°。

3.根据权利要求2所述的数据提取电路，其特征在于，所述第一输入电路(110)包括：

第一锁存电路(111)，其设有第一输出端和第二输出端，用于在所述第一锁存时钟信号和第二锁存时钟信号的触发下依次在所述第一输出端和所述第二输出端建立所述第一输入数据；

第二锁存电路(112)，其设有第一输出端和第二输出端，用于在所述第一锁存时钟信号和第二锁存时钟信号的触发下依次在所述第一输出端和所述第二输出端建立所述第二输入数据；

其中，所述第一锁存时钟信号的上升沿对应时刻与所述第一数据时钟信号的上升沿对应时刻相同。

4.根据权利要求2所述的数据提取电路，其特征在于，所述第一输入电路(110)包括：

第一锁存电路(111)，其设有第一输出端和第二输出端，用于在所述第一锁存时钟信号和第二锁存时钟信号的触发下依次在所述第一输出端和所述第二输出端建立所述第二输入数据；

第二锁存电路(112)，其设有第一输出端和第二输出端，用于在所述第一锁存时钟信号和第二锁存时钟信号的触发下依次在所述第一输出端和所述第二输出端建立所述第一输入数据；

其中，所述第二锁存时钟信号的上升沿对应时刻与所述第一数据时钟信号的上升沿对应时刻相同。

5.根据权利要求3或4所述的数据提取电路，其特征在于；

所述第一锁存电路(111)包括：

第一触发器(F1)，其输入端接收所述第一输入数据和所述第二输入数据，其时钟端接收所述第一锁存时钟信号，其输出端为所述第一锁存电路(111)的第一输出端；

第二触发器(F2)，其输入端与所述第一触发器(F1)的输出端连接，其时钟端接收所述第二锁存时钟信号，其输出端为所述第一锁存电路(111)的第二输出端；

所述第二锁存电路(112)包括：

第三触发器(F3)，其输入端接收所述第一输入数据和所述第二输入数据，其时钟端接收所述第二锁存时钟信号，其输出端为所述第二锁存电路(112)的第一输出端；

第四触发器(F4)，其输入端与所述第三触发器(F3)的输出端连接，其时钟端用于接收所述第一锁存时钟信号，其输出端为所述第二锁存电路(112)的第二输出端。

6.根据权利要求2所述的数据提取电路，其特征在于，所述第二输入电路(120)包括：

第三锁存电路(121)，其设有输出端，用于在所述第一锁存时钟信号和第二锁存时钟信号的触发下在其输出端建立所述第一标识数据；

第四锁存电路(122)，其设有输出端，用于在所述第二锁存时钟信号的触发下在其输出端建立所述第二标识数据；

其中，所述第一锁存时钟信号的上升沿对应时刻与所述第二数据时钟信号的上升沿对应时刻相同。

7.根据权利要求2所述的数据提取电路，其特征在于，所述第二输入电路(120)包括：

第三锁存电路(121)，其设有输出端，用于在所述第一锁存时钟信号和第二锁存时钟信号的触发下在其输出端建立所述第二标识数据；

第四锁存电路(122)，其设有输出端，用于在所述第二锁存时钟信号的触发下在其输出端建立所述第一标识数据；

其中，所述第二锁存时钟信号的上升沿对应时刻与所述第二数据时钟信号的上升沿对应时刻相同。

8.根据权利要求6或7所述的数据提取电路，其特征在于；

所述第三锁存电路(121)包括：

第五触发器(F5)，其输入端接收所述第一标识数据和所述第二标识数据，其时钟端接收所述第一锁存时钟信号；

第六触发器(F6)，其输入端与所述第五触发器(F5)的输出端连接，其时钟端接收所述第二锁存时钟信号，其输出端为所述第三锁存电路(121)的输出端；

所述第四锁存电路(122)包括：

第七触发器(F7)，其输入端接收所述第一标识数据和所述第二标识数据，其时钟端接收所述第二锁存时钟信号；

第八触发器(F8)，其输入端与所述第七触发器(F7)的输出端连接，其时钟端接收所述第一锁存时钟信号，其输出端为所述第四锁存电路(122)的输出端。

9.根据权利要求3或4所述的数据提取电路，其特征在于，所述输出电路(130)包括：

第一选择电路(131)，其第一输入端与所述第一锁存电路(111)的第二输出端连接，其第二输入端与所述第二锁存电路(112)的第二输出端连接，其第一控制端与第三锁存电路(121)的输出端连接，其第二控制端与第四锁存电路(122)的输出端连接，用于在所述第一标识数据和所述第二标识数据的控制下在其输出端建立第一输入数据；

第二选择电路(132)，其第一输入端与所述第二锁存电路(112)的第一输出端连接，其第二输入端与所述第一锁存电路(111)的第一输出端连接，其第一控制端与所述第三锁存电路(121)的输出端连接，其第二控制端与所述第四锁存电路(122)的输出端连接，用于在所述第一标识数据和所述第二标识数据的控制下在其输出端建立第二输入数据。

10.根据权利要求9所述的数据提取电路，其特征在于；

所述第一选择电路(131)包括：

第一传输门(G1)，其输入端为所述第一选择电路(131)的第一输入端，其控制端为所述第一选择电路(131)的第一控制端，其输出端为所述第一选择电路(131)的输出端；

第二传输门(G2)，其输入端为所述第一选择电路(131)的第二输入端，其控制端为所述第一选择电路(131)的第二控制端，其输出端连接所述第一传输门(G1)的输出端；

所述第二选择电路(132)包括：

第三传输门(G3)，其输入端为所述第二选择电路(132)的第一输入端，其控制端为所述第二选择电路(132)的第一控制端，其输出端为所述第二选择电路(132)的输出端；

第四传输门(G4)，其输入端为所述第二选择电路(132)的第二输入端，其控制端为所述第二选择电路(132)的第二控制端，其输出端连接所述第一传输门(G1)的输出端。

11.根据权利要求3或4所述的数据提取电路，其特征在于；

所述第一输入电路(110)还包括：

第一接收电路(113)，其输出端与所述第一锁存电路(111)的输入端连接，其输出端还与所述第二锁存电路(112)的输入端连接，用于对所述第一输入数据和所述第二输入数据进行放大处理；

所述第二输入电路(120)还包括：

第二接收电路(123)，其输出端与第三锁存电路(121)的输入端连接，其输出端还与第四锁存电路(122)的输入端连接，用于对所述第一标识数据和所述第二标识数据进行放大处理。

12.根据权利要求1至4中任意一项所述的数据提取电路，其特征在于，所述数据提取电路还包括：

时钟电路(140)，其与所述第一输入电路(110)的时钟端连接，其还与所述第二输入电路(120)的时钟端连接，用于根据所述第一数据时钟信号生成第一锁存时钟信号和第二锁存时钟信号。

13.根据权利要求12所述的数据提取电路，其特征在于，所述时钟电路(140)，具体包括：

第三接收电路(141)，用于接收所述第一数据时钟信号；

分频电路(142)，其与所述第三接收电路(141)连接，其输出端与所述第一输入电路(110)的时钟端连接，其输出端还与所述第二输入电路(120)的时钟端连接，用于对所述第一数据时钟信号进行分频处理，以输出第一锁存时钟信号和第二锁存时钟信号。

14.根据权利要求13所述的数据提取电路，其特征在于，所述第一锁存时钟信号的信号周期为所述第一数据时钟信号的信号周期的两倍。

15.根据权利要求11所述的数据提取电路，其特征在于；

所述第一输入电路(110)还包括：

第一缓存电路(114)，其输入端连接所述第一接收电路(113)，其输出端与所述第一锁存电路(111)的输入端连接，其输出端还与所述第二锁存电路(112)的输入端连接，用于对进行信号放大的所述第一输入数据和所述第二输入数据进行缓存处理；

所述第二输入电路(120)还包括：

第二缓存电路(124)，其输入端连接所述第二接收电路(123)，其输出端与所述第三锁存电路(121)的输入端连接，其输出端还与所述第四锁存电路(122)的输入端连接，用于对进行信号放大的所述第一标识数据和所述第二标识数据进行缓存处理。

16.根据权利要求1至4中任意一项所述的数据提取电路，其特征在于，所述第一输入数据为指令数据，所述第二输入数据为地址数据。