CN102457267A - 数据同步处理系统及方法 - Google Patents
数据同步处理系统及方法 Download PDFInfo
- Publication number
- CN102457267A CN102457267A CN2010105117329A CN201010511732A CN102457267A CN 102457267 A CN102457267 A CN 102457267A CN 2010105117329 A CN2010105117329 A CN 2010105117329A CN 201010511732 A CN201010511732 A CN 201010511732A CN 102457267 A CN102457267 A CN 102457267A
- Authority
- CN
- China
- Prior art keywords
- data
- clock
- sampled
- sampling
- rising edge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Abstract
一种数据同步处理系统包括第一同步逻辑电路、同步处理电路及第二同步逻辑电路。第一同步逻辑电路用于产生在其第一时钟的上升沿或下降沿发生改变的第一数据，第二同步逻辑电路的采样时钟与所述第一时钟的频率相同且存在相位差。同步处理电路用于对第一数据进行处理，以产生与采样时钟的上升沿或下降沿同步的第二数据，该第二同步逻辑电路利用采样时钟对第二数据进行采样。本发明还提供一种数据同步处理方法。
Description
技术领域
本发明涉及电子技术领域，特别涉及一种数据同步处理系统及方法。
背景技术
如图1所示，在数据同步处理系统900中，同步逻辑电路90利用采样时钟CLK对同步逻辑电路80所产生的数据DATA进行采样，其中同步逻辑电路80的系统时钟PCLK与采样时钟CLK同频率且存在不确定的相位差，甚至该相位差会随着时间发生改变；数据DATA在系统时钟PCLK的上升沿或下降沿发生改变，以下将以数据DATA在系统时钟PCLK的下降沿改变进行说明。
如图2所示，同步逻辑电路90利用采样时钟CLK的上升沿对数据DATA进行采样，其中在时间段T0内，数据DATA发生改变；在时间段T1内，数据DATA为一恒定值。当采样时钟CLK的上升沿发生在时间段T1内时，同步逻辑电路90可以采样到稳定的数据；当采样时钟CLK的上升沿发生在时间段T0内时，同步逻辑电路90将采样到不稳定的数据，因而导致处理异常。
发明内容
鉴于此，有必要提供一种改进的数据同步处理系统。
还有必要提供一种改进的数据同步处理方法。
一种数据同步处理系统包括第一同步逻辑电路、同步处理电路及第二同步逻辑电路。第一同步逻辑电路用于产生在其第一时钟的上升沿或下降沿发生改变的第一数据，第二同步逻辑电路的采样时钟与所述第一时钟的频率相同且存在相位差。同步处理电路用于对第一数据进行处理，以产生与采样时钟的上升沿或下降沿同步的第二数据，该第二同步逻辑电路利用采样时钟对第二数据进行采样。
一种数据同步处理方法，其包括以下步骤：
提供在第一时钟的上升沿或下降沿发生改变的第一数据；
对第一数据进行处理，以产生与采样时钟的上升沿或下降沿同步的第二数据，该采样时钟与所述第一时钟的频率相同且存在相位差；
利用采样时钟对第二数据进行采样。
上述数据同步处理系统及方法，通过同步处理电路对第一数据进行处理，以产生与采样时钟的上升沿或下降沿同步的第二数据。因而，第二同步逻辑电路利用采样时钟的上升沿或下降沿对第二数据进行采样，均可以采样到稳定的数据。
附图说明
图1为现有技术中数据同步处理系统的示意图。
图2为图1中数据同步处理系统所涉及的波形图。
图3为一较佳实施方式的数据同步处理系统的示意图，该数据同步处理系统包括同步处理电路。
图4为图3中同步处理电路的功能模块图。
图5为图4中第一实施方式的同步处理电路所涉及的波形图。
图6为图4中第二实施方式的同步处理电路所涉及的波形图。
图7为图5中采样时钟与第一时钟之间具有多个不同的相位差时的波形图。
图8为图5中采样时钟与第一时钟之间的相位差为90度时所涉及的波形图。
图9为一较佳实施方式的数据同步处理方法的流程图。
主要元件符号说明
数据同步处理系统 100
第一同步逻辑电路 10
同步处理电路 20
第二同步逻辑电路 30
除频器 22
第一采样电路 24
第二采样电路 25
采样合成电路 26
数据同步处理方法 200
具体实施方式
请参阅图3，一较佳实施方式的数据同步处理系统100包括第一同步逻辑电路10、同步处理电路20及第二同步逻辑电路30。第一时钟PCLK1和采样时钟CLK被分别提供给第一同步逻辑电路10和第二同步逻辑电路30，采样时钟CLK与第一时钟PCLK1的频率相同且存在相位差。
第一同步逻辑电路10用于产生在第一时钟PCLK1的上升沿或下降沿发生改变的第一数据DATA1。同步处理电路20用于对第一数据进行处理，以产生与采样时钟CLK的上升沿或下降沿同步的第二数据DATA2。第二同步逻辑电路30利用采样时钟CLK对第二数据DATA2进行采样。由于第二数据DATA2与采样时钟CLK的上升沿或下降沿同步，因此第二同步逻辑电路30利用采样时钟CLK的上升沿或下降沿对第二数据DATA2进行采样，均能得到稳定的数据。
请参阅图4，同步处理电路20包括除频器22、第一采样电路24、第二采样电路25和采样合成电路26。除频器22用于对上述第一时钟PCLK1进行除频处理以产生第二时钟PCLK2。在本实施方式中，第一时钟PCLK1的频率为第二时钟PCLK2的两倍。请参阅图5，在第一实施方式的同步处理电路20中，第一数据DATA1在第一时钟PCLK1的下降沿发生改变，第一采样电路24利用第一时钟PCLK1的上升沿对第一数据DATA1进行采样，并在第二时钟PCLK2处于第一电平时将第一数据DATA1分配给第三数据DATA3，第二采样电路25利用第一时钟PCLK1的上升沿对第一数据DATA1进行采样，并在第二时钟PCLK2处于第二电平时将第一数据DATA1分配给第四数据DATA4；第一电平为高电平，第二电平为低电平。
请参阅图6，在第二实施方式的同步处理电路20中，第一数据DATA1在第一时钟PCLK1的上升沿发生改变，第一采样电路24利用第一时钟PCLK1的下降沿对第一数据DATA1进行采样，并在第二时钟PCLK2处于第一电平时将第一数据DATA1分配给第三数据DATA3，第二采样电路25利用第一时钟PCLK1的下降沿对第一数据DATA1进行采样，并在第二时钟PCLK2处于第二电平时将第一数据DATA1分配给第四数据DATA4。
请参阅图7，CLK1、CLK2、CLK3、CLK4及CLK5分别为采样时钟CLK与第一时钟PCLK1之间的相位差为0度、90度、180度、270度及360度的波形示意图。当采样时钟CLK与第一时钟PCLK1之间的相位差为0度、90度、180度、270度及360度中的任意一者时，采样合成电路26利用采样时钟CLK的下降沿依次对第三数据DATA3和第四数据DATA4进行采样以合成第二数据DATA2。在其他实施方式中，采样合成电路26利用采样时钟CLK的上升沿依次对第三数据DATA3和第四数据DATA4进行采样也可以合成第二数据DATA2。
如图8所示，当采样时钟CLK与第一时钟PCLK1之间的相位差为90度时，采样合成电路26利用采样时钟CLK的下降沿依次对第三数据DATA3和第四数据DATA4进行采样可以合成第二数据DATA2。
本领域的技术人员根据图7及图8所示的波形图可以合理地推理出，当采样时钟CLK与第一时钟PCLK1之间的相位差在0～360度之间变化时，采样合成电路26利用采样时钟CLK的下降沿或上升沿依次对第三数据DATA3和第四数据DATA4进行采样均可以合成第二数据DATA2。
如图9所示，一较佳实施方式的数据同步处理方法200包括以下步骤：
步骤202，提供第一时钟给第一同步逻辑电路10，第一同步逻辑电路10产生在第一时钟的上升沿或下降沿发生改变的第一数据。在本实施方式中，该第一数据在第一时钟的下降沿发生改变。
步骤204，除频器22对上述第一时钟进行除频处理以产生第二时钟，在本实施方式中，第一时钟的频率为第二时钟的两倍。
步骤205，第一采样电路24利用第一时钟的上升沿对第一数据进行采样，并在第二时钟处于第一电平时将第一数据分配给第三数据。
步骤206，第二采样电路25利用第一时钟的上升沿对第一数据进行采样，并在第二时钟处于第二电平时将第一数据分配给第四数据；在本实施方式中，第一电平为高电平，第二电平为低电平。在其他实施方式中，该第一数据在第一时钟的上升沿发生改变，第一采样电路24利用第一时钟的下降沿对第一数据进行采样，并在第二时钟处于第一电平时将第一数据分配给第三数据；第二采样电路25利用第一时钟的下降沿对第一数据进行采样，并在第二时钟处于第二电平时将第一数据分配给第四数据。
步骤208，提供采样时钟给采样合成电路26，采样合成电路26利用采样时钟的下降沿或上升沿依次对第三数据和第四数据进行采样以合成与采样时钟的上升沿或下降沿同步的第二数据；采样时钟采样时钟与第一时钟的频率相同且存在相位差。
步骤210，提供采样时钟给第二同步逻辑电路30，第二同步逻辑电路30利用采样时钟对第二数据进行采样。
本技术领域的普通技术人员应当认识到，以上的实施方式仅是用来说明本发明，而并非用作为对本发明的限定，只要在本发明的实质精神范围之内，对以上实施例所作的适当改变和变化都落在本发明要求保护的范围之内。
Claims (10)
1.一种数据同步处理系统，包括被提供第一时钟的第一同步逻辑电路及被提供采样时钟的第二同步逻辑电路，该采样时钟与第一时钟的频率相同且存在相位差，该第一同步逻辑电路用于产生在第一时钟的上升沿或下降沿发生改变的第一数据，其特征在于：该数据同步处理系统还包括同步处理电路，该同步处理电路用于对第一数据进行处理，以产生与采样时钟的上升沿或下降沿同步的第二数据，该第二同步逻辑电路利用采样时钟对第二数据进行采样。
2.如权利要求1所述的数据同步处理系统，其特征在于：该同步处理电路包括第一采样电路、第二采样电路和采样合成电路，该第一采样电路和第二采样电路均利用第一时钟对第一数据进行采样以分别产生第三数据和第四数据，该采样合成电路利用采样时钟的上升沿或下降沿依次对第三数据和第四数据进行采样以合成该第二数据。
3.如权利要求2所述的数据同步处理系统，其特征在于：该同步处理电路还包括除频器，该除频器用于对所述第一时钟进行除频处理以产生第二时钟，该第一数据在第一时钟的下降沿发生改变，该第一采样电路利用第一时钟的上升沿对第一数据进行采样，并在第二时钟处于第一电平时将第一数据分配给第三数据，该第二采样电路利用第一时钟的上升沿对第一数据进行采样，并在第二时钟处于第二电平时将第一数据分配给第四数据。
4.如权利要求2所述的数据同步处理系统，其特征在于：该同步处理电路还包括除频器，该除频器用于对所述第一时钟进行除频处理以产生第二时钟，该第一数据在第一时钟的上升沿发生改变，该第一采样电路利用第一时钟的下降沿对第一数据进行采样，并在第二时钟处于第一电平时将第一数据分配给第三数据，该第二采样电路利用第一时钟的下降沿对第一数据进行采样，并在第二时钟处于第二电平时将第一数据分配给第四数据。
5.如权利要求3或4所述的数据同步处理系统，其特征在于：该第一时钟的频率为第二时钟的两倍。
6.一种数据同步处理方法，其包括以下步骤：
提供在第一时钟的上升沿或下降沿发生改变的第一数据；
对第一数据进行处理，以产生与采样时钟的上升沿或下降沿同步的第二数据，该采样时钟与所述第一时钟的频率相同且存在相位差；
利用采样时钟对第二数据进行采样。
7.如权利要求6所述的数据同步处理方法，还包括：
利用第一时钟对第一数据进行采样以分别产生第三数据和第四数据；
利用采样时钟对第三数据和第四数据进行采样以合成该第二数据。
8.如权利要求6所述的数据同步处理方法，还包括：
对所述第一时钟进行除频处理以产生第二时钟，该第一数据在第一时钟的下降沿发生改变；
利用第一时钟的上升沿对第一数据进行采样，在第二时钟处于第一电平时将第一数据分配给第三数据，并在第二时钟处于第二电平时将第一数据分配给第四数据。
9.如权利要求6所述的数据同步处理方法，还包括：
对所述第一时钟进行除频处理以产生第二时钟，该第一数据在第一时钟的上升沿发生改变；
利用第一时钟的下降沿对第一数据进行采样，在第二时钟处于第一电平时将第一数据分配给第三数据，并在第二时钟处于第二电平时将第一数据分配给第四数据。
10.如权利要求8或9所述的数据同步处理方法，其特征在于：该第一时钟的频率为第二时钟的两倍。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201010511732.9A CN102457267B (zh) | 2010-10-19 | 2010-10-19 | 数据同步处理系统及方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201010511732.9A CN102457267B (zh) | 2010-10-19 | 2010-10-19 | 数据同步处理系统及方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102457267A true CN102457267A (zh) | 2012-05-16 |
| CN102457267B CN102457267B (zh) | 2015-08-05 |
Family
ID=46040021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201010511732.9A Expired - Fee Related CN102457267B (zh) | 2010-10-19 | 2010-10-19 | 数据同步处理系统及方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102457267B (zh) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103684698A (zh) * | 2013-12-30 | 2014-03-26 | 龙芯中科技术有限公司 | 数据信号的处理方法和装置 |
| CN107612540A (zh) * | 2016-11-18 | 2018-01-19 | 上海兆芯集成电路有限公司 | 可扫描数据同步器 |
| CN109857190A (zh) * | 2019-02-27 | 2019-06-07 | 苏州浪潮智能科技有限公司 | 一种时钟信号处理方法、装置、设备及可读存储介质 |
| CN111063381A (zh) * | 2019-11-19 | 2020-04-24 | 珠海妙存科技有限公司 | 基于对数据选通信号采样的相位同步方法及电路 |
| US10958412B1 (en) | 2020-01-22 | 2021-03-23 | Infineon Technologies Ag | Communication using edge timing in a signal |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4935942A (en) * | 1989-03-16 | 1990-06-19 | Western Digital Corporation | Data sampling architecture |
| CN1105492A (zh) * | 1993-12-14 | 1995-07-19 | 索尼公司 | 同步电路 |
| US5504751A (en) * | 1994-11-07 | 1996-04-02 | Motorola Inc. | Method and apparatus for extracting digital information from an asynchronous data stream |
| US20040161067A1 (en) * | 2003-02-19 | 2004-08-19 | Gyudong Kim | Data synchronization across an asynchronous boundary using, for example, multi-phase clocks |
-
2010
- 2010-10-19 CN CN201010511732.9A patent/CN102457267B/zh not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4935942A (en) * | 1989-03-16 | 1990-06-19 | Western Digital Corporation | Data sampling architecture |
| CN1105492A (zh) * | 1993-12-14 | 1995-07-19 | 索尼公司 | 同步电路 |
| US5504751A (en) * | 1994-11-07 | 1996-04-02 | Motorola Inc. | Method and apparatus for extracting digital information from an asynchronous data stream |
| US20040161067A1 (en) * | 2003-02-19 | 2004-08-19 | Gyudong Kim | Data synchronization across an asynchronous boundary using, for example, multi-phase clocks |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103684698A (zh) * | 2013-12-30 | 2014-03-26 | 龙芯中科技术有限公司 | 数据信号的处理方法和装置 |
| CN103684698B (zh) * | 2013-12-30 | 2017-06-06 | 龙芯中科技术有限公司 | 数据信号的处理方法和装置 |
| CN107612540A (zh) * | 2016-11-18 | 2018-01-19 | 上海兆芯集成电路有限公司 | 可扫描数据同步器 |
| CN109857190A (zh) * | 2019-02-27 | 2019-06-07 | 苏州浪潮智能科技有限公司 | 一种时钟信号处理方法、装置、设备及可读存储介质 |
| CN111063381A (zh) * | 2019-11-19 | 2020-04-24 | 珠海妙存科技有限公司 | 基于对数据选通信号采样的相位同步方法及电路 |
| CN111063381B (zh) * | 2019-11-19 | 2023-06-27 | 珠海妙存科技有限公司 | 基于对数据选通信号采样的相位同步方法及电路 |
| US10958412B1 (en) | 2020-01-22 | 2021-03-23 | Infineon Technologies Ag | Communication using edge timing in a signal |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102457267B (zh) | 2015-08-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102457267A (zh) | 数据同步处理系统及方法 | |
| US8386828B1 (en) | Circuit for estimating latency through a FIFO buffer | |
| EP1903712A3 (en) | Signal interleaving for serial clock and data recovery | |
| WO2008140791A3 (en) | Computation of phase relationship by clock sampling | |
| TW200610277A (en) | Circuits and methods for recovering a clock signal | |
| WO2004082143A3 (en) | Multi-frequency synchronizing clock signal generator | |
| CN101873187A (zh) | 时钟同步方法及系统 | |
| JP2011035495A (ja) | インタフェース回路及びそれを備えた半導体装置 | |
| JP4758311B2 (ja) | 非同期データ保持回路 | |
| CN102790605B (zh) | 异步信号同步器 | |
| CN102820966A (zh) | 一种串行数据的随路时钟提取方法 | |
| CN104579295A (zh) | 时钟动态切换电路及方法 | |
| TWI518703B (zh) | 提供多埠功能的記憶體裝置與方法 | |
| CN102651685A (zh) | 信号延迟装置和方法 | |
| CN105607689A (zh) | 高速多相时钟同步方法 | |
| CN102789262A (zh) | 一种跨时钟域异步信号同步电路 | |
| TW200510987A (en) | Method and related apparatus for outputting clock through data path | |
| CN108268416A (zh) | 一种异步接口转同步接口控制电路 | |
| CN104283561A (zh) | 一种异步时钟并串转换半周期输出电路 | |
| CN202586998U (zh) | 一种基于fpga的加噪信号同步时钟提取装置 | |
| CN102916700B (zh) | 数据传输装置及方法 | |
| CN110046125B (zh) | 一种同频连续串行数据同步方法及装置 | |
| CN100546238C (zh) | 一种数字通信系统中数据同步通信的方法 | |
| JP2014219786A (ja) | 信号同期化回路 | |
| KR20160059126A (ko) | 지연 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: ZHONGSHAN YUNCHUANG INTELLECTUAL PROPERTY SERVICE Free format text: FORMER OWNER: HONGFUJIN PRECISE INDUSTRY (SHENZHEN) CO., LTD. Effective date: 20150429 Free format text: FORMER OWNER: HONGFUJIN PRECISE INDUSTRY CO., LTD. Effective date: 20150429 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| COR | Change of bibliographic data |
Free format text: CORRECT: ADDRESS; FROM: 518109 SHENZHEN, GUANGDONG PROVINCE TO: 528437 ZHONGSHAN, GUANGDONG PROVINCE |
|
| TA01 | Transfer of patent application right |
Effective date of registration: 20150429 Address after: 528437 Guangdong province Zhongshan Torch Development Zone, Cheung Hing Road 6 No. 222 north wing trade building room Applicant after: Yun Chuan intellectual property Services Co., Ltd of Zhongshan city Address before: 518109 Guangdong city of Shenzhen province Baoan District Longhua Town Industrial Zone tabulaeformis tenth East Ring Road No. 2 two Applicant before: Hongfujin Precise Industry (Shenzhen) Co., Ltd. Applicant before: Hon Hai Precision Industry Co., Ltd. |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20150805 Termination date: 20151019 |
|
| EXPY | Termination of patent right or utility model |