CN117555389A - 高速源同步主机接口采样的方法 - Google Patents
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- 238000005070 sampling Methods 0.000 title claims abstract description 71
- 230000001360 synchronised effect Effects 0.000 title claims abstract description 53
- 238000000034 method Methods 0.000 title claims abstract description 42
- 238000010586 diagram Methods 0.000 claims abstract description 17
- 230000002457 bidirectional effect Effects 0.000 claims description 13
- 239000008186 active pharmaceutical agent Substances 0.000 claims description 12
- 238000004891 communication Methods 0.000 abstract description 2
- 230000005540 biological transmission Effects 0.000 description 4
- 238000010276 construction Methods 0.000 description 2
- 230000006978 adaptation Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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Abstract
本发明公开了一种高速源同步主机接口采样的方法，涉及通信接口相关技术领域，其技术方案要点是高速源同步主机接口采样的方法，不需要N倍频时钟，仅在主机芯片同一个频率下进行采样，通过数字控制延迟线DCDL补偿整个往返延迟，或者通过数字控制延迟线DCDL和时钟收发器IO反馈回路共同补偿整个往返延迟；采样时钟移动到有效数据眼图的中点位置对主机数据接收端接收到的数据进行采样。只使用同频时钟进行反馈延迟，使采样时钟处于有效数据眼图中点位置，从而可对主机数据接收端接收到的数据进行最佳采样，提高源同步系统的数据速率。解决了现有技术中采用N倍频进行过采样，存在不能保证采样点处于有效的数据眼图的中点位置的问题。
Description
技术领域
本发明涉及通信接口相关技术领域，更具体地说，它涉及高速源同步主机接口采样的方法。
背景技术
源同步接口(Source Synchronous Interface)是芯片间进行数据传输的一种常用接口；将主机芯片A从发送时钟到接收到RX的延迟时间定义为“往返延迟”；由于主机芯片A采样寄存器DFF需要建立时间Tsetup和保持时间Thold，有效的数据眼图的时间长度Teye相较于标称的数据眼图大小时钟周期Tsymbol有所减少，即Teye＝Tsymbol-(Tsetup+Thold)。由于“往返延迟”的不确定性，因此有效的数据眼图的时间长度Teye在一个Tsymbol的时间里面可以是任意位置。
现有技术中采用N倍频进行过采样，等同于将Tsymbol进行N等分。因此随着发送端CK频率的提高，需要的N倍频时钟的频率就非常高，从而存在代价高昂，且不能保证采样点处于有效的数据眼图的时间长度Teye的中点位置的问题。
发明内容
针对现有技术存在的不足，本发明的目的在于提供高速源同步主机接口采样的方法，旨在解决上述技术问题。
为实现上述目的，本发明提供了如下技术方案：一种高速源同步主机接口采样的方法，所述高速源同步主机接口采样的方法包括以下步骤：
将单向源同步主机的内部时钟CLK通过时钟反馈回路的延迟送入采样寄存器的时钟端口；时钟反馈回路由数字控制延迟线DCDL构成；
将采样时钟经过Tshift的延迟移动到有效数据眼图的中央对RX进行采样；
通过数字控制延迟线DCDL补偿往返延迟。
作为本发明进一步的方案：数字控制延迟线DCDL用于补偿整个往返延迟。
作为本发明进一步的方案：所述时钟反馈回路除了数字控制延迟线，还包括时钟收发器IO反馈回路，所述时钟收发器IO反馈回路用于对往返延迟中的CK IO输出延迟和RXIO输入延迟进行补偿。
作为本发明进一步的方案：所述时钟收发器IO反馈回路的构造方法包括以下步骤：
增加CK输入IO；
在封装或者板级，将CK输入IO与CK输出IO相连。
作为本发明进一步的方案：所述高速源同步主机接口采样的方法还包括以下步骤：
将单向源同步主机的内部时钟CLK依次经过CK输出IO和CK输入IO后，再反馈回主机的逻辑内部；
连接到数字控制延迟线DCDL，经过数字控制延迟线DCDL的延迟后，送入采样寄存器的时钟端口；
将采样时钟经过Tshift的延迟移动到有效数据眼图的中央对RX进行采样；
数字控制延迟线DCDL补偿的往返延迟不包括CK IO输出延迟和RX IO输入延迟。
作为本发明进一步的方案：所述时钟收发器IO反馈回路的构造方法包括以下步骤：
将CK IO采用双向IO。
作为本发明进一步的方案：所述高速源同步主机接口采样的方法还包括以下步骤：
将单向源同步主机的内部时钟CLK经过双向时钟收发器IO后，反馈至主机芯片A的内部逻辑；
连接到数字控制延迟线DCDL，经过数字控制延迟线DCDL的延迟后，送入采样寄存器的时钟端口；
将采样时钟经过Tshift的延迟移动到有效数据眼图的中央对RX进行采样；
数字控制延迟线DCDL补偿的往返延迟不用包括CK IO输出延迟和RX IO输入延迟。
作为本发明进一步的方案：所述高速源同步主机接口采样的方法应用于包含单向源同步方式和有回传时钟DS的双向源同步系统中。
作为本发明进一步的方案：当所述高速源同步主机接口采样的方法应用于包含单向源同步方式和有回传时钟DS的双向源同步系统中时，通过多路选择器，来选择反馈的时钟或者回传时钟DS，经过数字控制延迟线DCDL的延迟后，将采样时钟移到输入数据的有效数据眼图的中央进行采样。
与现有技术相比，本发明具备以下有益效果：
本发明不需要N倍频时钟，仅在主机芯片A发送端的同一个频率下进行采样，只使用同频时钟进行延迟或者反馈延迟，具体的通过数字控制延迟线DCDL补偿整个往返延迟，或者通过数字控制延迟线DCDL和时钟收发器IO反馈回路的共同补偿整个往返延迟；且采样时钟仍处于有效数据眼图的时间长度Teye的中点位置，从而可以在现有条件下，对主机芯片A数据接收端接收到的数据进行最佳采样，从而不需要另外一个N(N>＝2)倍频时钟，避免使用一个更高频的时钟，进而在现有条件下，提高源同步系统的数据速率。解决了现有技术中采用N倍频进行过采样，因此随着发送端CK频率的提高，需要的N倍频时钟的频率就非常高，从而存在代价高昂，且不能保证采样点处于有效的数据眼图的时间长度Teye的中点位置的问题。
附图说明
为了更清楚的说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为高速源同步主机接口采样的方法中主机芯片A的三种电路结构示意图；
图2为高速源同步主机接口采样的方法中实施例一的电路结构示意图；
图3为高速源同步主机接口采样的方法中实施例二的电路结构示意图；
图4为高速源同步主机接口采样的方法中实施例三的电路结构示意图；
图5为高速源同步主机接口采样的方法中延迟移动时间与时钟周期、有效的数据眼图的时间长度、采样寄存器的建立时间和采样寄存器的保持时间的位置关系图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整的描述，显然所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
参照图1至图5对本发明高速源同步主机接口采样的方法实施例做进一步说明。
实施例一
请参阅图2和图5，在本实施例中，一种高速源同步主机接口采样的方法，所述高速源同步主机接口采样的方法包括以下步骤：
将单向源同步主机的内部时钟CLK通过时钟反馈回路的延迟送入采样寄存器的时钟端口；时钟反馈回路由数字控制延迟线DCDL构成；
将采样时钟经过Tshift的延迟移动到有效数据眼图的中央对RX进行采样；根据以下公式计算延迟移动时间Tshift：
Tshift＝Tsetup+Teye/2＝Tsymbol/2+Tsetup/2-Thold/2；
其中Tsymbol为时钟周期；Teye为有效的数据眼图的时间长度；Tsetup为采样寄存器的建立时间；Thold为采样寄存器的保持时间。
数字控制延迟线DCDL用于补偿整个往返延迟。本实施例的数字控制延迟线DCDL长度并非最佳长度。
本实施例的数字控制延迟线(DCDL)用于对主机芯片A发送端的发送延迟时间Tao、芯片A发送端的走线延迟时间Tto、设备芯片B时钟接收端的接收延迟时间Tbi、设备芯片B数据发送寄存器的时钟到Q的延迟时间Tcq、设备芯片B数据发送端的发送延迟时间Tbo、设备芯片B数据发送端的走线延迟时间Tti以及主机芯片A数据接收端的接收延迟时间Tai进行补偿。
实施例二
请参阅图3和图5，在本实施例中，所述时钟反馈回路除了数字控制延迟线，还包括时钟收发器IO反馈回路，所述时钟收发器IO反馈回路用于对往返延迟中的CK IO输出延迟和RX IO输入延迟进行补偿。
在本实施例中，所述时钟收发器IO反馈回路的构造方法包括以下步骤：
增加CK输入IO；
在封装或者板级，将CK输入IO与CK输出IO相连。
在本实施例中，所述高速源同步主机接口采样的方法还包括以下步骤：
将单向源同步主机的内部时钟CLK依次经过CK输出IO和CK输入IO后，再反馈回主机的逻辑内部；
连接到数字控制延迟线DCDL，经过数字控制延迟线DCDL的延迟后，送入采样寄存器的时钟端口；
将采样时钟经过Tshift的延迟移动到有效数据眼图的中央对RX进行采样；采用实施例一的公式计算延迟移动时间Tshift。
数字控制延迟线DCDL补偿的往返延迟不包括CK IO输出延迟和RX IO输入延迟。
本实施例通过时钟收发器IO反馈回路补偿往返延迟中的CK IO输出延迟和RX IO输入延迟，其余的通过数字控制延迟线DCDL进行补偿；具体的，数字控制延迟线DCDL只需补偿主机芯片A时钟发送端的走线延迟时间Tto、设备芯片B时钟接收端的接收延迟时间Tbi、设备芯片B数据发送寄存器的时钟到Q的延迟时间Tcq、设备芯片B数据发送端的发送延迟时间Tbo、设备芯片B数据发送端的走线延迟时间Tti。
实施例三
请参阅图4和图5，在本实施例中，所述时钟反馈回路除了数字控制延迟线，还包括时钟收发器IO反馈回路，所述时钟收发器IO反馈回路用于对往返延迟中的CK IO输出延迟和RX IO输入延迟进行补偿。
在本实施例中，所述时钟收发器IO反馈回路的构造方法包括以下步骤：
将CK IO采用双向IO。
在本实施例中，所述高速源同步主机接口采样的方法还包括以下步骤：
将单向源同步主机的内部时钟CLK经过双向时钟收发器IO后，反馈至主机芯片A的内部逻辑；
连接到数字控制延迟线DCDL，经过数字控制延迟线DCDL的延迟后，送入采样寄存器的时钟端口；
将采样时钟经过Tshift的延迟移动到有效数据眼图的中央对RX进行采样；采用实施例一的公式计算延迟移动时间Tshift。
数字控制延迟线DCDL补偿的往返延迟不用包括CK IO输出延迟和RX IO输入延迟。
本实施例通过时钟收发器IO反馈回路补偿往返延迟中的CK IO输出延迟和RX IO输入延迟，其余的通过数字控制延迟线DCDL进行补偿；具体的，数字控制延迟线DCDL只需补偿主机芯片A时钟发送端的走线延迟时间Tto、设备芯片B时钟接收端的接收延迟时间Tbi、设备芯片B数据发送寄存器的时钟到Q的延迟时间Tcq、设备芯片B数据发送端的发送延迟时间Tbo、设备芯片B数据发送端的走线延迟时间Tti。
实施例一、实施例二和实施例三进行相比，实施例一中数字控制延迟线DCDL所需长度最长，从而带来面积的增加；实施例二和实施例三中数字控制延迟线DCDL所需长度相等，但实施例二中由于增加了一个CK输入IO，因此需要增加面积，但实施例二需要增加面积小于实施例一需要增加面积；实施例三的CK IO采用的双向IO，无需增加额外的面积，即可形成CK反馈回路；在实际应用时，本领域技术人员可以根据自身需求在实施例一、实施例二和实施例三中任选一项，本发明不做限定。
实施例四
请参阅图1和图5，在本实施例中，所述高速源同步主机接口采样的方法应用于包含单向源同步方式和有回传时钟DS的双向源同步系统中。
在本实施例中，当所述高速源同步主机接口采样的方法应用于包含单向源同步方式和有回传时钟DS的双向源同步系统中时，通过多路选择器，来选择反馈的时钟或者回传时钟DS，经过数字控制延迟线DCDL的延迟后，将采样时钟移到输入数据的有效数据眼图的中央进行采样。
本发明能够针对多模式主机(包含单向源同步方式和有回传时钟DS的双向源同步系统)，例如xSPI/Hyperbus/Xccela与SPI(1线)/DSPI(2线)/QSPI(4线)/OSPI(8线，没有DS)的全兼容模式，SD3.0/eMMC5.x的全模式；只需要增加一个选择器，来选择反馈的时钟或者DS，经过数字控制延迟线DCDL的延迟，将采样时钟移到输入数据的有效眼图的中点位置，此中点位置为最佳采样点。
综上所述，本发明针对高速源同步主机接口，不需要N倍频时钟，仅在主机芯片A发送端的同一个频率下进行采样，只使用同频时钟进行延迟或者反馈延迟，且采样时钟仍处于有效数据眼图的时间长度Teye的中点位置，从而可以在现有条件下，对主机芯片A数据接收端接收到的数据进行最佳采样，从而不需要另外一个N(N>＝2)倍频时钟，避免使用一个更高频的时钟，进而在现有条件下，提高源同步系统的数据速率。
以上所述仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (9)
1.一种高速源同步主机接口采样的方法，其特征在于，所述高速源同步主机接口采样的方法包括以下步骤：
将单向源同步主机的内部时钟CLK通过时钟反馈回路的延迟送入采样寄存器的时钟端口；时钟反馈回路由数字控制延迟线DCDL构成；
将采样时钟经过Tshift的延迟移动到有效数据眼图的中央对RX进行采样；
通过数字控制延迟线DCDL补偿往返延迟。
2.根据权利要求1所述的高速源同步主机接口采样的方法，其特征在于，数字控制延迟线DCDL用于补偿整个往返延迟。
3.根据权利要求1所述的高速源同步主机接口采样的方法，其特征在于，所述时钟反馈回路除了数字控制延迟线，还包括时钟收发器IO反馈回路，所述时钟收发器IO反馈回路用于对往返延迟中的CKIO输出延迟和RXIO输入延迟进行补偿。
4.根据权利要求3所述的高速源同步主机接口采样的方法，其特征在于，所述时钟收发器IO反馈回路的构造方法包括以下步骤：
增加CK输入IO；
在封装或者板级，将CK输入IO与CK输出IO相连。
5.根据权利要求4所述的高速源同步主机接口采样的方法，其特征在于，所述高速源同步主机接口采样的方法还包括以下步骤：
将单向源同步主机的内部时钟CLK依次经过CK输出IO和CK输入IO后，再反馈回主机的逻辑内部；
连接到数字控制延迟线DCDL，经过数字控制延迟线DCDL的延迟后，送入采样寄存器的时钟端口；
将采样时钟经过Tshift的延迟移动到有效数据眼图的中央对RX进行采样；
数字控制延迟线DCDL补偿的往返延迟不包括CK IO输出延迟和RX IO输入延迟。
6.根据权利要求3所述的高速源同步主机接口采样的方法，其特征在于，所述时钟收发器IO反馈回路的构造方法包括以下步骤：
将CK IO采用双向IO。
7.根据权利要求6所述的高速源同步主机接口采样的方法，其特征在于，所述高速源同步主机接口采样的方法还包括以下步骤：
将单向源同步主机的内部时钟CLK经过双向时钟收发器IO后，反馈至主机芯片A的内部逻辑；
连接到数字控制延迟线DCDL，经过数字控制延迟线DCDL的延迟后，送入采样寄存器的时钟端口；
将采样时钟经过Tshift的延迟移动到有效数据眼图的中央对RX进行采样；
数字控制延迟线DCDL补偿的往返延迟不用包括CK IO输出延迟和RX IO输入延迟。
8.根据权利要求1-7任意一项所述的高速源同步主机接口采样的方法，其特征在于，所述高速源同步主机接口采样的方法应用于包含单向源同步方式和有回传时钟DS的双向源同步系统中。
9.根据权利要求8所述的高速源同步主机接口采样的方法，其特征在于，当所述高速源同步主机接口采样的方法应用于包含单向源同步方式和有回传时钟DS的双向源同步系统中时，通过多路选择器，来选择反馈的时钟或者回传时钟DS，经过数字控制延迟线DCDL的延迟后，将采样时钟移到输入数据的有效数据眼图的中央进行采样。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
| CN (1) | CN117555389A (zh) |
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| PB01 | Publication | ||
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