TWI667659B - 延遲鎖相迴路電路及其單位粗延遲選擇方法 - Google Patents

延遲鎖相迴路電路及其單位粗延遲選擇方法 Download PDF

Info

Publication number
TWI667659B
TWI667659B TW107132816A TW107132816A TWI667659B TW I667659 B TWI667659 B TW I667659B TW 107132816 A TW107132816 A TW 107132816A TW 107132816 A TW107132816 A TW 107132816A TW I667659 B TWI667659 B TW I667659B
Authority
TW
Taiwan
Prior art keywords
delay
coarse delay
signal
signals
reset signal
Prior art date
Application number
TW107132816A
Other languages
English (en)
Other versions
TW202001888A (zh
Inventor
金峻虎
孫啟翔
Original Assignee
華邦電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 華邦電子股份有限公司 filed Critical 華邦電子股份有限公司
Application granted granted Critical
Publication of TWI667659B publication Critical patent/TWI667659B/zh
Publication of TW202001888A publication Critical patent/TW202001888A/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/14—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of delay lines
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)
  • Dram (AREA)

Abstract

一種延遲鎖相迴路電路及其單位粗延遲選擇方法。延遲鎖相迴路電路包括頻率偵測器與單位粗延遲選擇器。頻率偵測器接收重置訊號與時脈訊號。頻率偵測器基於重置訊號的時序移位與重置訊號的依序延遲來執行取樣操作，以偵測時脈訊號的時脈頻率並產生多個決定訊號。單位粗延遲選擇器選擇多個決定訊號中具有最早轉態時間的一個作為經選粗延遲訊號，以控制延遲鎖相迴路電路的時序。

Description

延遲鎖相迴路電路及其單位粗延遲選擇方法
本發明是有關於一種記憶體儲存裝置，且特別是有關於一種延遲鎖相迴路電路及其單位粗延遲選擇方法。
延遲鎖相迴路電路(Delay-Locked Loop circuit，後簡稱DLL)廣泛運用在動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)，用以補償因外部時脈訊號到達內部電路途經大量元件與電路導致的時序延遲，使內部時脈訊號與外部時脈訊號的相位一致。
一般來說，DLL具有兩種延遲。一種是細延遲(fine delay)，其延遲較小並用以決定DLL的解析度。另一種是粗延遲(coarse delay)，其延遲較大並用以控制DLL的鎖定時間。細延遲可以由多個單位細延遲(unit fine delay)組成，而粗延遲可以由多個單位粗延遲(unit coarse delay)組成。
單位粗延遲可以劃分出單位細延遲，意謂較好的DLL解析度需要較小的單位粗延遲。然而，較小的單位粗延遲將花費較長的時間才能完成DLL的鎖定程序。因此，在單位粗延遲固定的情況下，DLL的解析度和鎖定時間是衝突的。這個問題可以透過根據時脈頻率使用不同的單位粗延遲來解決。舉例來說，較小的單位粗延遲可以在高頻率操作使用，而較大的單位粗延遲可以在低頻率操作使用。
為了依據輸入時脈頻率來自動選擇不同的單位粗延遲，頻率偵測電路是必須的。此外，當偵測到輸入的時脈頻率時，不同製程角(process corner)的變異應該反應在單位粗延遲上。否則，由於最快製程角(fastest process corner)的單位粗延遲可以僅是最慢製程角(slowest process corner)的單位粗延遲的一半，因此在相同頻率下DLL的鎖定時間和解析度仍會因製程變異而所不同。
本發明提供一種延遲鎖相迴路電路及其單位粗延遲選擇方法，以獲得穩定與一致的粗延遲，減少因PVT(Process, Voltage, Temperature)變異導致的解析度劣化。
本發明的實施例提供一種延遲鎖相迴路電路，包括頻率偵測器與單位粗延遲選擇器。頻率偵測器接收重置訊號與時脈訊號，其中頻率偵測器配置為基於重置訊號的時序移位與重置訊號的依序延遲來執行取樣操作，以偵測時脈訊號的時脈頻率並產生多個決定訊號。單位粗延遲選擇器耦接至頻率偵測器，其中單位粗延遲選擇器配置為選擇多個決定訊號中具有最早轉態時間的一者作為經選粗延遲訊號，以控制延遲鎖相迴路電路的時序。
本發明的實施例提供一種單位粗延遲的選擇方法，適用於包含頻率偵測器與單位粗延遲選擇器的延遲鎖相迴路電路，單位粗延遲的選擇方法包括：藉由頻率偵測器接收重置訊號與時脈訊號。藉由頻率偵測器基於重置訊號的時序移位與重置訊號的依序延遲來執行取樣操作，以偵測時脈訊號的時脈頻率並產生多個決定訊號。藉由單位粗延遲選擇器選擇多個決定訊號中具有最早轉態時間的一者作為經選粗延遲訊號，以控制延遲鎖相迴路電路的時序。
基於上述，在本發明一些實施例中，所述延遲鎖相迴路電路及其單位粗延遲的選擇方法可以獲得穩定與一致的粗延遲。頻率偵測器可以依據重置訊號的時序移位與依序延遲來執行取樣操作，以偵測時脈訊號的頻率並產生多個決定訊號。單位粗延遲選擇器可以從多個決定訊號中選擇具有最早轉態時間的一個作為經選粗延遲訊號。因此，所述延遲鎖相迴路電路可以在不同的PVT(Process, Voltage, Temperature)變異下獲得穩定與一致的粗延遲，減少因PVT變異導致的解析度劣化問題。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
在本案說明書全文(包括申請專利範圍)中所使用的「耦接(或連接)」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接(或連接)於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件/步驟代表相同或類似部分。不同實施例中使用相同標號或使用相同用語的元件/構件/步驟可以相互參照相關說明。
圖1是依據本發明一實施例所繪示的延遲鎖相迴路電路的示意圖。延遲鎖相迴路電路100包括頻率偵測器110與單位粗延遲選擇器120，但本發明不限於此。在一些實施例中，延遲鎖相迴路電路100可以包括其他電路，舉例來說，如輸入接收器(input receiver)、相位偵測器(phase detector)、複製電路(replica circuit)與輸出驅動器(output driver)。
頻率偵測器110接收時脈訊號CLK和重置訊號DLL_reset。在一實施例中，源自外部電路(未繪示)的時脈訊號CLK可以扮演計時器(timer)功能，尤其在同步數位電路中。每當延遲鎖相迴路電路100需要匹配時脈訊號CLK與參考時脈訊號CLKREF（未繪示）來鎖定時脈訊號CLK的相位時，來自外部電路的DLL重置訊號DLL_reset將被產生以重置延遲鎖相迴路電路100。接著，頻率偵測器100基於重置訊號DLL_reset的時序移位與重置訊號DLL_reset的依序延遲來進行取樣操作，以偵測時脈訊號CLK的時脈頻率並產生多個決定訊號DET1-DETn。
參照圖5，圖5是依據本發明一實施例所繪示的快速製程角示例的操作時序圖。頻率偵測器110可以基於時脈訊號CLK移位重置訊號DLL_reset(如經移位重置訊號DLL_reset_shift)、依序延遲重置訊號DLL_reset(如粗延遲訊號CD1-CD8)以及基於上述進行取樣操作，以偵測時脈訊號CLK的時脈頻率並產生決定訊號DET1-DET8。取樣操作將於稍後詳細解釋。進一步說，有轉態的決定訊號DET4-DET7和無轉態的決定訊號DET1-DET3, DET8可以提供單位粗延遲選擇器120決定需要多少數量的單位粗延遲(unit coarse delay)來保持一致的粗延遲，以穩定地鎖定時脈訊號CLK。因此，頻率偵測器110可以基於上述偵測時脈訊號CLK的時脈頻率。並且，單位粗延遲被定義為在依序延遲重置訊號DLL_reset(如粗延遲訊號CD1-CD8)的步驟中依序延遲的單位時間。舉例來說，單位粗延遲可以是粗延遲訊號CD1和粗延遲訊號CD2的時間差，例如在快速製程角(faster process corner)中單位粗延遲可以是1ns，本發明並不限制單位粗延遲的時間長度。
單位粗延遲選擇器120耦接至頻率偵測器110，用以從頻率偵測器110接收多個決定訊號DET1-DETn。單位粗延遲選擇器120選擇多個決定訊號DET1-DETn中具有最早轉態時間的一個作為經選粗延遲訊號SELCD，以控制延遲鎖相迴路100的時序。
參考圖5，單位粗延遲選擇器120從決定訊號DET1-DET8中選擇出經選粗延遲訊號SELCD。舉例來說，首先單位粗延遲選擇器120根據決定訊號DET1-DET8決定粗延遲選擇訊號CDSEL1-CDSEL8。在一實施例中，具有最早轉態時間的決定訊號DET4即為決定目標，且其相對應的粗延遲選擇訊號CDSEL4跟隨決定訊號DET4的邏輯狀態。也就是說，單位粗延遲選擇器120選擇粗延遲選擇訊號CDSEL4作為經選粗延遲訊號SELCD，這代表時脈訊號CLK需要4個單位粗延遲來進行相位鎖定。相關細節稍後將進一步解釋。
必須注意的是，在一些實施例中，經選粗延遲訊號SELCD可以表示粗延遲操作中用以鎖定時脈訊號CLK的相位所需要的單位粗延遲數量。其中，所述粗延遲操作表示延遲鎖相迴路電路100通過一定數量的單位粗延遲以鎖定時脈訊號CLK的相位。
圖2是依據本發明一實施例所繪示的頻率偵測器的示意圖。在一實施例中，頻率偵測器110包括時序移位暫存器210、延遲線220與取樣電路230。
時序移位暫存器210接收重置訊號DLL_reset與時脈訊號CLK來執行重置訊號DLL_reset的時序移位，以基於時脈訊號CLK對重置訊號DLL_reset的時序進行移位來產生經移位重置訊號DLL_reset_shift。在一實施例中，時序移位暫存器210可以是串聯的正反器，用以藉由延遲重置訊號DLL_reset來移位重置訊號DLL_reset的時序，以產生經移位重置訊號DLL_reset_shift。本發明不限制時序移位暫存器210的類型。
延遲線220耦接至時序移位暫存器210。並接收重置訊號DLL_reset來執行重置訊號DLL_reset的依序延遲，以對重置訊號DLL_reset依序進行延遲來產生多個粗延遲訊號CD1-CDn。在一實施例中，延遲線220可以是串聯的延遲單元(delay cell)，用以依序延遲重置訊號DLL_reset以產生粗延遲訊號CD1-CDn。
取樣電路230耦接至延遲線220與時序移位暫存器210，接收經移位重置訊號DLL_reset_shift與多個粗延遲訊號CD1-CDn來執行取樣操作，以基於多個粗延遲訊號CD1-CDn的相同訊號邊緣來取樣經移位重置訊號DLL_reset_shift以產生所述多個決定訊號DET1-DETn。所述取樣操作舉例來說，可以如圖5來解釋，其中取樣電路230可以透過粗延遲訊號CD1-CD8的上升邊緣取樣經移位重置訊號DLL_reset_shift，以產生有轉態的決定訊號DET4-DET7和無轉態的決定訊號DET1-DET3、DET8。本發明並不限制取樣操作的方式。
圖3是依據本發明一實施例所繪示的單位粗延遲選擇器的示意圖。單位粗延遲選擇器120包括多個邏輯閘310_1-310_n。其中多個邏輯閘310_1-310_n中的每一個接收多個決定訊號DET1-DETn中兩個相鄰的決定訊號，以產生多個粗延遲選擇訊號CDSEL1-CDSELn中相對應的一個粗延遲選擇訊號。接著，單位粗延遲選擇器120根據多個粗延遲選擇訊號CDSEL1-CDSELn選擇多個決定訊號DET1-DETn中具有最早轉態時間的一個作為經選粗延遲訊號SELCD。
同時參照圖3與圖5，在一實施例中，邏輯閘310_1-310_n可以是及閘(AND gate)。舉例來說，邏輯閘310_1接收決定訊號DET1的反相訊號，以及決定訊號DET2，以產生粗延遲選擇訊號CDSEL1。邏輯閘310_2接收決定訊號DET2的反相訊號，以及決定訊號DET3，以產生粗延遲選擇訊號CDSEL2。邏輯閘310_n-1接收決定訊號DETn-1的反相訊號，以及決定訊號DETn，以產生粗延遲選擇訊號CDSELn-1。且邏輯閘310_n接收決定訊號DETn的反相訊號，以及電源電壓VDD，以產生粗延遲選擇訊號CDSELn。在圖5中，由於邏輯閘310_4接收無轉態的決定訊號DET3以及在決定訊號DET1-DET8中具最早轉態時間的決定訊號DET4，粗延遲選擇訊號CDSEL4被選作經選粗延遲訊號SELCD。因此，這代表在此實施例中鎖定時脈訊號CLK的相位需要4個單位粗延遲來維持一致的粗延遲。
圖4是依據本發明一實施例所繪示的時序移位暫存器、延遲線與取樣電路的示意圖。其中關於時序移位暫存器210已在圖2中說明，不再贅述。
延遲線220包括依序串聯的多個粗延遲電路420_1-420_n，用以產生所述多個粗延遲訊號CD1-CDn。舉例來說，粗延遲電路420_1接收和延遲重置訊號DLL_reset，以產生粗延遲訊號CD1。粗延遲電路420_2接收和延遲粗延遲訊號CD1，以產生粗延遲訊號CD2。粗延遲電路420_n接收和延遲粗延遲訊號CDn-1，以產生粗延遲訊號CDn。在一實施例中，粗延遲電路420_1-420_n的每一個可以由一或多個反相器實現。本發明並未限制延遲電路的類型。注意粗延遲電路420_1-420_n可以依序串聯，如圖4所示。
取樣電路230包括多個閂鎖電路430_1-430_n，且多個闩鎖電路430_1-430_n中的每一個根據多個粗延遲訊號CD1-CDn中一相對應粗延遲訊號的上升邊緣(rising edge)是否落於經移位重置訊號DLL_reset_shift的脈衝期間內，而分別產生多個決定訊號DET1-DETn中一相對應決定訊號。
根據本發明的一實施例，閂鎖電路430_1-430_n從粗延遲電路420_1-420_n和時序移位暫存器210接收粗延遲訊號CD1-CDn和於經移位重置訊號DLL_reset_shift。在一實施例中，閂鎖電路430_1-430_n可以是多個正反器。本發明並未限制閂鎖電路430_1-430_n的種類。閂鎖電路430_1-430_n基於粗延遲訊號CD1-CDn的上升邊緣來閂鎖所述經移位重置訊號DLL_reset_shift，以產生決定訊號DET1-DETn。舉例來說，參照圖5，閂鎖電路430_1-430_n接收粗延遲訊號CD1與經移位重置訊號DLL_reset_shift，並決定是否粗延遲訊號CD1的上升邊緣落於經移位重置訊號DLL_reset_shift的脈衝期間內。顯然地，在此實施例中，粗延遲訊號CD1的上升邊緣並未落於經移位重置訊號DLL_reset_shift的脈衝期間內。因此，閂鎖電路430_1產生出無轉態的決定訊號DET1。基於相同理由，決定訊號DET2-3與DET8也無轉態。另一方面，延遲訊號CD4-CD7的上升邊緣確實落於經移位重置訊號DLL_reset_shift的脈衝期間內，導致決定訊號DET4-DET7具備由低邏輯準位至高邏輯準位的轉態。
值得一提的是，單位粗延遲會受PVT變異影響，且本發明為了鎖定時脈訊號CLK的相位，依據PVT變異使用不同數量的單位粗延遲以提供一致的粗延遲。此外，在一些實施例中，源自外部電路(未繪示)的時脈訊號CLK和重置訊號DLL_rese可以不受延遲所相迴路電路100中的PVT變異影響。而經移位重置訊號DLL_reset_shift基於時脈訊號CLK被時序移位暫存器210移位而輕微被PVT變異影響。
參照圖5，製程變異導致快速製程角(fast process corner)，縮短快速製程角中的單位粗延遲而成為較小的單位粗延遲(例如在快速製程角中為1ns)。因此，延遲鎖相迴路電路100顯然地需要更多的單位粗延遲以維持一致的粗延遲(例如在快速製程角中為4ns)。藉由時序移位暫存器210，重置訊號DLL_reset透過移位時脈訊號CLK的一個周期而成為經移位重置訊號DLL_reset_shift，其中經移位重置訊號DLL_reset_shift的上升邊緣A1發生在時間點T1，且其下降邊緣發生在時間點T2。並且，粗延遲電路420_1-420_8依序延遲重置訊號DLL_reset以產生粗延遲訊號CD1-CD8。接著，閂鎖電路430_1-430_8決定所述粗延遲訊號CD1-CD8的上升邊緣是否落於經移位重置訊號DLL_reset_shift的脈衝期間內，以便產生決定訊號DET1-DET8。在此實施例中，粗延遲訊號CD4-CD7的上升邊緣B1-B4落於經移位重置訊號DLL_reset_shift的脈衝期間內，因此可以被閂鎖電路430_4-430_7閂鎖，以產生具上升邊緣C1-C4的決定訊號DET4-DET7。最終，單位粗延遲選擇器120的邏輯閘310_1-310_8接收決定訊號DET1-DET8以產生粗延遲選擇訊號CDSEL1-CDSEL8。因為邏輯閘310_4接收無轉態的決定訊號DET3以及在決定訊號DET1-DET8中具有最早轉態時間的決定訊號DET4，因而粗延遲選擇訊號CDSEL4具有上升邊緣D1落於時間點T1的轉態。因此，在此實施例中，這導致在快速製程角中需要4個單位粗延遲以維持一致的粗延遲(例如4ns)，用以鎖定時脈訊號CLK的相位。
圖6是另一導致慢速製程角的製程變異，以致在慢速製程角的單位粗延遲變長而成為較大的單位粗延遲(例如在慢速製程角中為4ns)。因此，延遲鎖相迴路電路100顯然地僅需要較少的單位粗延遲以維持一致的粗延遲(例如4ns)。然而，圖6相似於圖5，因此部分內容無需贅述。相較於圖5，圖6僅包括由粗延遲電路420_1-420_3在慢速製程角中因較大的單位粗延遲所產生的三個粗延遲訊號CD1-CD3，其中僅粗延遲訊號CD2的上升邊緣E1落於時間點T1和時間點T2之間。接著，閂鎖電路430_1-430_3決定是否粗延遲訊號CD1-CD3的上升邊緣落於經移位重置訊號DLL_reset_shift的脈衝期間內，以產生決定訊號DET1-DET3。在此實施例中，粗延遲訊號CD2可以被閂鎖，而具上升邊緣F1的決定訊號DET2將被產生。最終，單位粗延遲選擇器120的邏輯閘310_1-310_3接收決定訊號DET1-DET3以產生粗延遲選擇訊號CDSEL1-CDSEL3。因為邏輯閘310_2接收無轉態的決定訊號DET1以及在決定訊號DET1-DET3中具有最早轉態時間的決定訊號DET2，粗延遲選擇訊號CDSEL2有上升邊緣G1的轉態。因此，在此實施例中，這導致在慢速製程角僅需1個單位粗延遲來維持一致的粗延遲(例如4ns)，用以鎖定時脈訊號CLK的相位。
因此，本發明藉由動態選擇單位粗延遲的數量以提供一致的粗延遲時間。可以有效減少解析度劣化以及因PVT變異導致不同製程角的鎖定時間變異。
圖7是依據本發明一實施例所繪示的單位粗延遲選擇方法的流程圖。單位粗延遲選擇方法可以被包括圖1實施例的頻率偵測器110和單位粗延遲選擇器120的延遲鎖相迴路電路100所執行。所以，可以參考本實施例上述延遲鎖相迴路電路100來說明所述選擇方法。
於步驟S710，頻率偵測器110接收重置訊號DLL_reset與時脈訊號CLK。接著，於步驟S720，頻率偵測器110基於重置訊號DLL_reset的時序移位與重置訊號DLL_reset的依序延遲來執行取樣操作，以偵測時脈訊號CLK的時脈頻率並產生多個決定訊號DET1-DETn。於步驟S730，單位粗延遲選擇器120選擇多個決定訊號DET1-DETn中具有最早轉態時間的一個作為經選粗延遲訊號SELCD，以控制延遲鎖相迴路電路100的時序。
必須注意的是，在一些具有較長週期的實施例中，本發明更減少DLL鎖定時間。當時脈訊號CLK的週期較長時，因為動態選擇單位粗延遲的數量產生一致的粗延遲，使得鎖定時間仍然保持相似，因此可以改善具有較長週期的實施例的鎖定時間。
基於上述，藉由結合頻率偵測器110與單位粗延遲選擇器120，延遲鎖相迴路電路100偵測時脈訊號的頻率，並為了維持一致的粗延遲以鎖定時脈訊號CLK的相位，選擇所需要單位粗延遲的數量。藉由採用單位粗延遲選擇方法，可實現一致的粗延遲以在不同的製程腳下穩定DLL的解析度和鎖定時間，並改善較長週期的DLL的鎖定時間。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100‧‧‧延遲鎖相迴路電路
110‧‧‧頻率偵測器
120‧‧‧單位粗延遲選擇器
210‧‧‧時序移位暫存器
220‧‧‧延遲線
230‧‧‧取樣電路
310_1、310-_2、……310_n-1、301_n‧‧‧邏輯閘
420_1、420_2、……、420_n‧‧‧粗延遲電路
430_1、430_2、……、423_n‧‧‧閂鎖電路
CLK‧‧‧時脈訊號
DLL_reset‧‧‧重置訊號
DET1、DET2、……、DETn-1、DETn‧‧‧決定訊號
SELCD‧‧‧經選粗延遲訊號
DLL_reset_shift‧‧‧經移位重置訊號
CD1、CD2、……、CDn‧‧‧粗延遲訊號
CDSEL1、CDSEL2、……、CDSELn-1、CDSELn‧‧‧粗延遲選擇訊號
VDD‧‧‧電源電壓
T1、T2‧‧‧時間點
A1、B1、B2、B3、B4、C1、C2、C3、C4、D1、E1、F1、G1‧‧‧上升邊緣
S710~S730‧‧‧步驟
圖1是依據本發明一實施例所繪示的延遲鎖相迴路電路的示意圖。 圖2是依據本發明一實施例所繪示的頻率偵測器的示意圖。 圖3是依據本發明一實施例所繪示的單位粗延遲選擇器的示意圖。 圖4是依據本發明一實施例所繪示的時序移位暫存器、延遲線與取樣電路的示意圖。 圖5是依據本發明一實施例所繪示的快速製程角示例的操作時序圖。 圖6是依據本發明另一實施例所繪示的慢速製程角示例的操作時序圖。 圖7是依據本發明一實施例所繪示的單位粗延遲選擇方法的流程圖。

Claims (12)

  1. 一種延遲鎖相迴路電路，包括： 一頻率偵測器，接收一重置訊號與一時脈訊號，其中所述頻率偵測器配置為基於所述重置訊號的一時序移位與所述重置訊號的一依序延遲來執行一取樣操作，以偵測所述時脈訊號的時脈頻率並產生多個決定訊號；以及 一單位粗延遲選擇器，耦接至所述頻率偵測器，其中所述單位粗延遲選擇器配置為選擇所述多個決定訊號中具有最早轉態時間的一者作為一經選粗延遲訊號，以控制所述延遲鎖相迴路電路的時序。
  2. 如申請專利範圍第1項所述的延遲鎖相迴路電路，其中所述頻率偵測器包括： 一時序移位暫存器，接收所述重置訊號和所述時脈訊號來執行所述重置訊號的所述時序移位，以基於所述時脈訊號對所述重置訊號的時序進行移位來產生一經移位重置訊號； 一延遲線，耦接至所述時序移位暫存器，接收所述重置訊號來執行所述重置訊號的所述依序延遲，以對所述重置訊號依序進行延遲來產生多個粗延遲訊號；以及 一取樣電路，耦接至所述延遲線與所述時序移位暫存器，接收所述經移位重置訊號與所述多個粗延遲訊號來執行所述取樣操作，以基於所述多個粗延遲訊號的相同訊號邊緣來取樣所述經移位重置訊號以產生所述多個決定訊號。
  3. 如申請專利範圍第2項所述的延遲鎖相迴路電路，其中所述延遲線包括依序串聯的多個粗延遲電路，用以產生所述多個粗延遲訊號。
  4. 如申請專利範圍第2項所述的延遲鎖相迴路電路，其中所述取樣電路包括多個閂鎖電路，且所述多個闩鎖電路中的每一者根據所述多個粗延遲訊號中一相對應粗延遲訊號的上升邊緣是否落於所述經移位重置訊號的脈衝期間內，而分別產生所述多個決定訊號中一相對應決定訊號。
  5. 如申請專利範圍第1項所述的延遲鎖相迴路電路，其中所述單位粗延遲選擇器包括多個邏輯閘，其中所述多個邏輯閘中的每一者接收所述多個決定訊號中兩個相鄰的決定訊號，以產生多個粗延遲選擇訊號中相對應的一者，且所述單位粗延遲選擇器根據所述多個粗延遲選擇訊號選擇所述多個決定訊號中具有最早轉態時間的一者作為所述經選粗延遲訊號。
  6. 如申請專利範圍第1項所述的延遲鎖相迴路電路，其中所述經選粗延遲訊號表示一粗延遲操作中用以鎖定所述時脈訊號的相位所需要的一單位粗延遲數量。
  7. 一種單位粗延遲的選擇方法，適用於包含一頻率偵測器與一單位粗延遲選擇器的一延遲鎖相迴路電路，所述單位粗延遲的選擇方法包括： 藉由所述頻率偵測器接收一重置訊號與一時脈訊號； 藉由所述頻率偵測器基於所述重置訊號的一時序移位與所述重置訊號的一依序延遲來執行一取樣操作，以偵測所述時脈訊號的時脈頻率並產生多個決定訊號；以及 藉由所述單位粗延遲選擇器選擇所述多個決定訊號中具有最早轉態時間的一者作為一經選粗延遲訊號，以控制所述延遲鎖相迴路電路的時序。
  8. 如申請專利範圍第7項所述的單位粗延遲的選擇方法，其中所述頻率偵測器包括一時序移位暫存器、一延遲線與一取樣電路，所述藉由所述頻率偵測器基於所述重置訊號的一時序移位與所述重置訊號的一依序延遲來執行一取樣操作，以偵測所述時脈訊號的時脈頻率並產生多個決定訊號的步驟包括： 藉由所述時序移位暫存器執行所述重置訊號的所述時序移位，以基於所述時脈訊號對所述重置訊號的時序進行移位來產生一經移位重置訊號； 藉由所述延遲線執行所述重置訊號的所述依序延遲，以對所述重置訊號依序進行延遲來產生多個粗延遲訊號；以及 藉由所述取樣電路執行所述取樣操作，以基於所述多個粗延遲訊號的相同訊號邊緣來取樣所述經移位重置訊號，以產生所述多個決定訊號。
  9. 如申請專利範圍第8項所述的單位粗延遲的選擇方法，其中所述延遲線包括依序串聯的多個粗延遲電路，用以產生所述多個粗延遲訊號。
  10. 如申請專利範圍第8項所述的單位粗延遲的選擇方法，其中所述取樣電路包括多個閂鎖電路，且所述多個闩鎖電路中的每一者根據所述多個粗延遲訊號中一相對應粗延遲訊號的上升邊緣是否落於所述經移位重置訊號的脈衝期間內，而分別產生所述多個決定訊號中一相對應決定訊號。
  11. 如申請專利範圍第7項所述的單位粗延遲的選擇方法，其中所述單位粗延遲選擇器包括多個邏輯閘，其中所述多個邏輯閘中的每一者接收所述多個決定訊號中兩個相鄰的決定訊號，以產生多個粗延遲選擇訊號中相對應的一者，且所述單位粗延遲選擇器根據所述多個粗延遲選擇訊號選擇所述多個決定訊號中具有最早轉態時間的一者作為所述經選粗延遲訊號。
  12. 如申請專利範圍第7項所述的單位粗延遲的選擇方法，其中所述經選粗延遲訊號表示一粗延遲操作中用以鎖定所述時脈訊號的相位所需要的一單位粗延遲數量。
TW107132816A 2018-06-12 2018-09-18 延遲鎖相迴路電路及其單位粗延遲選擇方法 TWI667659B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/005,706 US10256800B1 (en) 2018-06-12 2018-06-12 Delay-locked loop circuit and selection method of unit coarse delay thereof
US16/005,706 2018-06-12

Publications (2)

Publication Number Publication Date
TWI667659B true TWI667659B (zh) 2019-08-01
TW202001888A TW202001888A (zh) 2020-01-01

Family

ID=65998210

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107132816A TWI667659B (zh) 2018-06-12 2018-09-18 延遲鎖相迴路電路及其單位粗延遲選擇方法

Country Status (2)

Country Link
US (1) US10256800B1 (zh)
TW (1) TWI667659B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI757819B (zh) * 2020-08-06 2022-03-11 華邦電子股份有限公司 延遲控制裝置和可調延遲裝置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112511158A (zh) * 2020-12-11 2021-03-16 中国科学院微电子研究所 一种输出延迟线及延迟锁相环

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5686850A (en) * 1992-01-31 1997-11-11 Konica Corporation Signal delay method, signal delay device and circuit for use in the apparatus
US6639958B1 (en) * 1999-03-11 2003-10-28 Infineon Technologies Ag Circuit configuration for the interference-free initialization of delay locked loop circuits with fast lock
TW578384B (en) * 2003-01-15 2004-03-01 Benq Corp Method and system capable of synchronizing the clock signal of each semiconductor device
US7358784B2 (en) * 2005-09-29 2008-04-15 Hynix Semiconductor Inc. Delay locked loop
US20100109726A1 (en) * 2008-11-06 2010-05-06 Jeong-Yoon Ahn Semiconductor memory device and method for generating output enable signal
US20110032009A1 (en) * 2009-08-04 2011-02-10 Canon Kabushiki Kaisha Delay locked loop circuit
US20120032824A1 (en) * 2010-08-09 2012-02-09 Fujitsu Limited Successive approximation register analog-to-digital converter, and operating clock adjustment method therefor

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100194446A1 (en) 2009-02-02 2010-08-05 Tzong-Yau Ku Source driver, delay cell implemented in the source driver, and calibration method for calibrating a delay time thereof
US9584107B2 (en) 2014-11-26 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Delay line circuit
TWI563264B (en) 2015-06-11 2016-12-21 Faraday Tech Corp On-chip apparatus and method for jitter measurement

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5686850A (en) * 1992-01-31 1997-11-11 Konica Corporation Signal delay method, signal delay device and circuit for use in the apparatus
US6639958B1 (en) * 1999-03-11 2003-10-28 Infineon Technologies Ag Circuit configuration for the interference-free initialization of delay locked loop circuits with fast lock
TW578384B (en) * 2003-01-15 2004-03-01 Benq Corp Method and system capable of synchronizing the clock signal of each semiconductor device
US7358784B2 (en) * 2005-09-29 2008-04-15 Hynix Semiconductor Inc. Delay locked loop
US20100109726A1 (en) * 2008-11-06 2010-05-06 Jeong-Yoon Ahn Semiconductor memory device and method for generating output enable signal
US20110032009A1 (en) * 2009-08-04 2011-02-10 Canon Kabushiki Kaisha Delay locked loop circuit
US20120032824A1 (en) * 2010-08-09 2012-02-09 Fujitsu Limited Successive approximation register analog-to-digital converter, and operating clock adjustment method therefor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI757819B (zh) * 2020-08-06 2022-03-11 華邦電子股份有限公司 延遲控制裝置和可調延遲裝置

Also Published As

Publication number Publication date
US10256800B1 (en) 2019-04-09
TW202001888A (zh) 2020-01-01

Similar Documents

Publication Publication Date Title
US6759911B2 (en) Delay-locked loop circuit and method using a ring oscillator and counter-based delay
US6989700B2 (en) Delay locked loop in semiconductor memory device and its clock locking method
US6727740B2 (en) Synchronous mirror delay (SMD) circuit and method including a ring oscillator for timing coarse and fine delay intervals
JP4812981B2 (ja) リングレジスタ制御型遅延固定ループ及びその制御方法
KR100470995B1 (ko) 클럭수신 동기회로를 갖는 멀티클럭 도메인 데이터 입력처리장치 및 그에 따른 클럭신호 인가방법
US7336559B2 (en) Delay-locked loop, integrated circuit having the same, and method of driving the same
US8536914B2 (en) DLL including 2-phase delay line and duty correction circuit and duty correction method thereof
US6333896B1 (en) Delay locked loop for use in synchronous dynamic random access memory
US7869288B2 (en) Output enable signal generating circuit and method of semiconductor memory apparatus
US8233339B2 (en) Semiconductor memory device
US20120051493A1 (en) Continous high-frequency event filter
TWI667659B (zh) 延遲鎖相迴路電路及其單位粗延遲選擇方法
US9373374B2 (en) Semiconductor apparatus capable of self-tuning a timing margin
US20120176170A1 (en) Delay locked loop circuit for preventing failure of coarse locking
TWI536741B (zh) 延遲鎖定迴路及包含其之積體電路
US7952406B2 (en) Delay locked loop circuit
US8023608B2 (en) Communication system using multi-phase clock signals
US8824612B2 (en) Apparatuses, circuits, and methods for reducing metastability in data synchronization
CN111030679B (zh) 延迟锁相回路电路及其单位粗延迟选择方法
US8786340B1 (en) Apparatuses, methods, and circuits including a delay circuit having a delay that is adjustable during operation
US8269535B1 (en) Delay-locked loop and method of using the same
US20150146495A1 (en) Semiconductor device including a clock adjustment circuit
Swathi et al. All digital duty cycle correction circuit in 90nm based on mutex
KR100974212B1 (ko) 주파수에 따라 지연 경로를 달리하는 지연 라인 및 이를이용한 지연고정루프 회로