CN110060716A - 收发器和时钟产生模块 - Google Patents

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Abstract

本发明提供了一种提供了收发器和时钟产生模块。收发器包括接收器和时钟产生模块。接收器对接收输入数据和接收输入选通信号进行接收。接收器包括用于延迟接收输入数据的数据接收电路和用于延迟接收输入选通信号的选通接收电路。时钟产生模块包括校准电路，相位补偿模块和多相位信号产生器。相位补偿模块根据校准电路产生的数据相位补偿信号和选通相位补偿信号补偿数据接收电路和选通接收电路中的其中一个补偿信号。多相位信号产生器产生相移系统时钟信号。第一相移系统时钟信号和第二相移系统时钟信号之间的相位差等于接收路径数据和接收路径选通信号之间的相位差。采用本发明，可以实时地调整与接收器相关的信号的相位。

Description

收发器和时钟产生模块
技术领域
本申请一般涉及收发器和时钟产生模块，以及更特别地，涉及能够自适应地校准(calibrate)信号的相位的收发器和时钟产生模块。
背景技术
数据选通编码(data strobe encoding)是数字电路中用于发送/接收数据使用的编码方案，例如，双倍数据速率(double data rate，DDR)同步动态随机存取存储器(synchronous dynamic random access memory，SDRAM)。数据选通编码涉及两个信号，即数据信号(DQ)和选通信号(DQS)。简而言之，选通信号(DQS)用于在保持选通信号(DQS)和数据信号(DQ)之间的相位差的情况下同步数据信号(DQ)。
数据信号(DQ)和选通信号(DQS)都是基于时钟(clock)的信号，以及，数据选通编码的不同相位依赖于多相位存储时钟信号(multi-phase memory-clock signals)。在传统的收发器架构中，用于产生多相位存储时钟信号的锁相环(phase-locked loop，PLL)时钟产生器是所有必需的相位时钟的源。由于提供至数据/选通接收/发送路径的相位信号的布线长度不同，因此不能保证相位关系的精确度(accuracy)。此外，在实际的操作环境中，工艺、电压和温度(process,voltage,and temperature，PVT)变化会导致多相位存储时钟信号的变化。
换句话说，数据信号(DQ)的相位和选通信号(DQS)的相位之间的关系可能反常(distort)，这会降低性能和数据精确度。
发明内容
有鉴于此，本发明提供一种收发器和时钟产生模块。收发器包括发送器，接收器和时钟产生模块。利用时钟产生模块，可以自由且实时地调整与发送器和接收器相关的信号的相位。
本发明实施例提供了一种收发器。该收发器包括接收器和时钟产生模块。接收器对接收输入数据(DQrd)和接收输入选通信号(DQSrd)进行接收，其中，接收输入数据(DQrd)和接收输入选通信号(DQSrd)具有接收输入相位差(θrdDiff)。接收器包括数据接收电路和选通接收电路。数据接收电路对接收输入数据(DQrd)进行延迟并相应地产生接收延迟数据(DQrd_dly)。选通接收电路对接收输入选通信号(DQSrd)进行延迟并相应地产生接收延迟选通信号(DQSrd_dly)。时钟产生模块电连接到接收器。时钟产生模块包括校准电路和相位补偿模块。校准电路选择性地产生包括选通相位补偿信号(SDQScmp)的第一组相位控制信号和包括数据相位补偿信号(SDQcmp)的第二组相位控制信号中的其中一组相位控制信号。相位补偿模块包括数据相位补偿电路，选通相位补偿电路和多相位信号产生器。数据相位补偿电路电连接到数据接收电路和校准电路。当数据相位补偿信号(SDQcmp)被产生时，数据相位补偿电路通过用接收数据补偿(θDQcmp)延迟接收延迟数据(DQrd_dly)来产生接收路径数据(DQrx)。选通相位补偿电路电连接到选通接收电路和校准电路。当选通相位补偿信号(SDQScmp)被产生时，选通相位补偿电路通过用接收选通补偿(θDQScmp)延迟接收延迟选通信号(DQSrd_dly)来产生接收路径选通信号(DQSrx)。接收路径数据(DQrx)和接收路径选通信号(DQSrx)具有不同于接收输入相位差(θrdDiff)的接收路径相位差(θrxDiff)。多相位信号产生器电连接到校准电路。多相位信号产生器基于系统时钟信号(sCKin)产生第一相移系统时钟信号(sCKp1)和第二相移系统时钟信号(sCKp2)。第二相移系统时钟信号(sCKp2)和第一相移系统时钟信号(sCKp1)之间的第一相移系统时钟差等于接收路径相位差(θrxDiff)。
本发明实施例还提供了一种时钟产生模块。时钟产生模块电连接到接收器，其中，接收器对接收输入数据(DQrd)和接收输入选通信号(DQSrd)进行接收。接收输入数据(DQrd)和接收输入选通信号(DQSrd)具有接收输入相位差(θrdDiff)。接收输入数据(DQrd)被延迟以产生接收延迟数据(DQrd_dly)，以及，接收输入选通信号(DQSrd)被延迟以产生接收延迟选通信号(DQSrd_dly)。时钟产生模块包括校准电路，相位补偿模块和多相位信号产生器。校准电路选择性地产生包括选通相位补偿信号(SDQScmp)的第一组相位控制信号和包括数据相位补偿信号(SDQcmp)的第二组相位控制信号中的其中一组相位控制信号。相位补偿模块包括数据相位补偿电路和选通相位补偿电路。数据相位补偿电路电连接到接收器。当数据相位补偿信号(SDQcmp)被产生时，数据相位补偿电路通过用接收数据补偿(θDQcmp)延迟接收延迟数据(DQrd_dly)来产生接收路径数据(DQrx)。选通相位补偿电路电连接到选通接收电路和校准电路。当选通相位补偿信号(SDQScmp)被产生时，选通相位补偿电路通过用接收选通补偿(θDQScmp)延迟接收延迟选通信号(DQSrd_dly)来产生接收路径选通信号(DQSrx)。接收路径数据(DQrx)和接收路径选通信号(DQSrx)具有与接收输入相位差(θrdDiff)不同的接收路径相位差(θrxDiff)。多相位信号产生器电连接到校准电路。多相位信号产生器基于系统时钟信号(sCKin)产生第一相移系统时钟信号(sCKp1)和第二相移系统时钟信号(sCKp2)。第二相移系统时钟信号(sCKp2)和第一相移系统时钟信号(sCKp1)之间的第一相移系统时钟差等于接收路径相位差(θrxDiff)。
本发明实施例还提供了一种收发器。收发器包括接收器和时钟产生模块。接收器对接收输入数据(DQrd)和接收输入选通信号(DQSrd)进行接收，其中，接收输入数据(DQrd)和接收输入选通信号(DQSrd)具有接收输入相位差(θrdDiff)。接收器包括数据接收电路和选通接收电路。数据接收电路延迟接收输入数据(DQrd)并相应地产生接收延迟数据(DQrd_dly)。选通接收电路延迟接收输入选通信号(DQSrd)并相应地产生接收延迟选通信号(DQSrd_dly)。时钟产生模块电连接到接收器。时钟产生模块包括校准电路和相位补偿模块。校准电路基于接收延迟数据(DQrd_dly)和接收延迟选通信号(DQSrd_dly)之间的相位差选择性地产生数据相位补偿信号(SDQcmp)和选通相位补偿信号(SDQScmp)中的其中一个。相位补偿模块包括数据相位补偿电路和选通相位补偿电路。数据相位补偿电路电连接到数据接收电路和校准电路。数据相位补偿电路根据数据相位补偿信号(SDQcmp)通过用接收数据补偿(θDQcmp)延迟接收延迟数据(DQrd_dly)来产生接收路径数据(DQrx)。选通相位补偿电路电连接到选通接收电路和校准电路。选通相位补偿电路根据选通相位补偿信号(SDQScmp)通过用接收选通补偿(θDQScmp)延迟接收延迟选通信号(DQSrd_dly)来产生接收路径选通信号(DQSrx)。接收路径数据(DQrx)和接收路径选通信号(DQSrx)具有与接收输入相位差(θrdDiff)不同的接收路径相位差(θrxDiff)。
本领域技术人员在阅读附图所示优选实施例的下述详细描述之后，可以毫无疑义地理解本发明的这些目的及其它目的。详细的描述将参考附图在下面的实施例中给出。
附图说明
通过阅读后续的详细描述以及参考附图所给的示例，可以更全面地理解本发明。
图1是说明一种收发器的示意图。
图2A是示出发送器中的信号的相位之间的关系的示意图。
图2B是示出接收器中的信号的相位之间的关系的示意图。
图3是说明数据接收电路和选通接收电路分别将接收输入数据DQrd和接收输入选通信号DQSrd变换为接收延迟数据DQrd_dly和接收延迟选通信号DQSrd_dly的示意图。
图4A和图4B示出了当选通接收电路被补偿时的情况的示意图。
图5A和图5B示出了当数据接收电路被补偿时的情况的示意图。
图6示出了接收器与时钟产生模块一起使用的示意图。
图7是根据本发明实施例示出的具有自我相位调整功能的收发器的示意图。
图8是示出与多相位信号产生器有关的信号的示意图。
图9A是示出时钟产生模块中的组件和信号的方框示意图。
图9B是示出多相位信号产生器中的组件和信号的方框示意图。
图10是说明不需要沿数据接收路径和选通接收路径进行相位补偿的波形示意图。
图11是示出没有补偿的相位信号的传输路径的示意图。
图12是示出当相位漂移误差(Δtp2-Δtp1)小于默认采样相位θsmp_dft时系统时钟信号sCKin和相移系统时钟信号sCKp1(0)，sCKp3(90)，sCKp2(180)在校准操作之前和之后的波形示意图。
图13是说明数据接收电路被数据相位补偿信号SDQcmp补偿以及用于产生相移系统时钟信号sCKp2(180)和sCKp3(90)的相位产生路径的调整的示意图。
图14是示出当相位漂移误差(Δtp2-Δtp1)大于默认采样相位θsmp_dft时系统时钟信号sCKin和相移系统时钟信号sCKp1(0)，sCKp3(90)，sCKp2(180)在校准操作之前和之后的波形示意图。
图15是说明数据接收电路被选通相位补偿信号SDQScmp补偿以及用于产生相移系统时钟信号sCKp1(0)和sCKp3(90)的相位产生路径的调整的示意图。
图16是根据本发明实施例示出的收发器的示例性实现的示意图。
在下面的详细描述中，为了说明的目的，阐述了许多具体细节，以便本领域技术人员能够更透彻地理解本发明实施例。然而，显而易见的是，可以在没有这些具体细节的情况下实施一个或多个实施例，不同的实施例可根据需求相结合，而并不应当仅限于附图所列举的实施例。
具体实施方式
以下描述为本发明实施的较佳实施例，其仅用来例举阐释本发明的技术特征，而并非用来限制本发明的范畴。在通篇说明书及权利要求书当中使用了某些词汇来指称特定的元件，所属领域技术人员应当理解，制造商可能会使用不同的名称来称呼同样的元件。因此，本说明书及权利要求书并不以名称的差异作为区别元件的方式，而是以元件在功能上的差异作为区别的基准。本发明中使用的术语“元件”、“系统”和“装置”可以是与计算机相关的实体，其中，该计算机可以是硬件、软件、或硬件和软件的结合。在以下描述和权利要求书当中所提及的术语“包含”和“包括”为开放式用语，故应解释成“包含，但不限定于…”的意思。此外，术语“耦接”意指间接或直接的电气连接。因此，若文中描述一个装置耦接于另一装置，则代表该装置可直接电气连接于该另一装置，或者透过其它装置或连接手段间接地电气连接至该另一装置。
其中，除非另有指示，各附图的不同附图中对应的数字和符号通常涉及相应的部分。所绘制的附图清楚地说明了实施例的相关部分且并不一定是按比例绘制。
文中所用术语“基本”或“大致”是指在可接受的范围内，本领域技术人员能够解决所要解决的技术问题，基本达到所要达到的技术效果。举例而言，“大致等于”是指在不影响结果正确性时，技术人员能够接受的与“完全等于”有一定误差的方式。
如上所述，相位控制是存储器访问或使用选通信号的其它装置中的基本问题。本发明提供了一种能够自适应地校准选通信号和数据信号的相位的收发器。收发器可以是与存储控制器或不同类型的功能电路一起使用的接口(interface)电路。
图1是说明一种利用双向选通信号访问存储器的收发器的示意图。收发器10包括用于存储器写操作的发送器(transmitter)101和用于存储器读操作的接收器(receiver)103。发送器101将写数据发送到存储器11，接收器103接收来自存储器11的读数据。发送器101和存储器11使用双向总线来交换存储器数据信号(memory data signal)DQm和存储器选通信号(memory strobe signal)DQSm。
发送器101包括数据发送路径(data transmission path)1011，数据输出缓冲器(data output buffer)1015，选通发送路径(strobe transmission path)1013和选通输出缓冲器(strobe output buffer)1017。存储器写操作的信号传输流被简单地示出。数据发送路径1011在接收到发送数据(transmission data)TX_data和多相位存储时钟信号(multi-phase memory-clock signals)mCKmp之后，数据发送路径1011产生发送输出数据(transmitting-output-data)DQwr。然后，发送输出数据DQwr被传送至数据输出缓冲器1015。另一方面，选通发送路径1013接收多相位存储时钟信号mCKmp并产生发送输出选通信号(transmitting-output-strobe)DQSwr。然后，发送输出选通信号DQSwr被传送至选通输出缓冲器1017。此后，发送输出数据DQwr和发送输出选通信号DQSwr被发送至双向总线并被分别认为是存储器数据信号DQm和存储器选通信号DQSm。
接收器103包括解串行器(de-serializer)1039，数据接收路径(data receptionpath)1031，数据输入缓冲器(data input buffer)1035，选通接收路径(strobe receptionpath)1033和选通输入缓冲器(strobe input buffer)1037。存储器读操作的信号传输流被简单地示出。从双向总线接收存储器数据信号DQm和存储器选通信号DQSm。存储器数据信号DQm用作接收输入数据(receiving-input-data)DQrd(由存储器11驱动的数据信号)，以及，存储器选通信号DQSm用作接收输入选通信号(receiving-input-strobe)DQSrd(由存储器11驱动的选通信号)。数据接收路径1013接收来自数据输入缓冲器1035的接收输入数据DQrd，并产生接收路径数据(receiving-path-data)DQrx到解串行器1039。选通接收路径1033接收来自选通输入缓冲器1037的接收输入选通信号DQSrd并产生接收路径选通信号(receiving-input-strobe)DQSrx到解串行器1039。然后，解串行器1039产生接收数据(reception data)RX_data。
在一示例中，图2A和图2B示出了与收发器的操作有关的数据信号和选通信号的波形示意图。出于说明的目的，波形之间的差异是指说明书中的相位差或时间差。
通常，双倍数据速率存储器提供源同步设计，即每个时钟周期捕获数据信号两次。因此，收发器10的操作涉及两种类型的时钟信号，即存储时钟信号(memory-clock signal)mCK和系统时钟信号(system-clock signal)sCKin。存储时钟信号mCK的频率等于系统时钟信号sCKin的频率的一半。若存储时钟信号mCK的周期表示为Tm，系统时钟信号sCKin的周期表示为Ts，则存储时钟信号mCK的周期(Tm)等于系统时钟信号sCKin的周期(Ts)的两倍。即，Tm＝2*Ts。图2A和图2B是基于存储时钟信号mCK的周期示出的波形。
图2A是示出发送器中的信号的相位之间的关系的示意图。在图2A中，发送输出选通信号DQSwr相对于发送输出数据DQwr是居中对齐的(center-aligned)。也就是说，发送输出选通信号DQSwr的转变(transition)与发送输出数据DQwr的转变(相对于mCK)异相(outof phase)标称的90度。因此，发送输出选通信号DQSwr能直接用于捕获发送输出数据DQwr。如图1中所示，发送输出数据DQwr和发送输出选通信号DQSwr的产生是基于发送数据TX_data和多相位存储时钟信号mCKmp的。因此，能够精确地产生发送输出数据DQwr和发送输出选通信号DQSwr的基本前提是多相位存储时钟信号mCKmp之间的相位差必须是精确的。
图2B是示出接收器中的信号的相位之间的关系的示意图。对于存储器读操作，接收输入选通信号DQSrd与接收输入数据DQrd被假定为(is assumed to)是边沿对齐的(edge-aligned)。也就是说，接收输入选通信号DQSrd和接收输入数据DQrd被相同的存储时钟信号mCK进行时钟驱动。另一方面，接收路径选通信号DQSrx应与接收路径数据DQrx是居中对齐的。因此，接收路径选通信号DQSrx应与接收路径数据DQrx异相90度。
可选地，接收输入选通信号DQSrd的相位与接收输入数据DQrd的相位之间的相位差(例如，边缘对齐)不同于接收路径数据DQrx的相位和接收路径选通信号DQSrx的相位之间的相位差(例如，居中对齐)。在这种情况下，接收输入选通信号DQSrd的相位与接收输入数据DQrd的相位之间的相位差被定义为接收输入相位差(receiving-input phase difference)θrdDiff，以及，接收路径数据DQrx的相位和接收路径选通信号DQSrx的相位之间的相位差被定义为接收路径相位差(receiving-path phase difference)θrxDiff。接收输入相位差(θrdDiff)和接收路径相位差(θrxDiff)是不同的。
在图2B中，接收输入选通信号DQSrd的上升沿(rising edge)与接收路径选通信号DQSrx的上升沿之间的差异被表示为选通接收延迟(strobe-receiving delay)TDQSrx(θDQSrx)，以及，接收输入数据DQrd的上升沿与接收路径数据DQrx的上升沿之间的差异被表示为数据接收延迟(data-receiving delay)TDQrx(θDQrx)。此外，接收路径数据DQrx的上升沿与接收路径选通信号DQSrx的上升沿之间的差异被定义为接收路径相位差(receiving-pathphase difference)TrxDiff(θrxDiff)。在理想情况下，由于接收路径选通信号DQSrx被假定为与接收路径数据DQrx是居中对齐的，因此，接收路径相位差TrxDiff(θrxDiff)应等于1/4*Tm(即，与存储时钟信号mCK相差90度相位)。
在本发明实施例中，90度相位差被定义为默认采样相位(default sampling-phase)θsmp_dft，该默认采样相位θsmp_dft被设计用于选通以对数据进行采样。默认采样相位θsmp_dft等于存储时钟信号的四分之一个周期(即1/4*Tm)或系统时钟信号的半个周期(即1/2*Ts)。
为了说明起见，选通接收延迟TDQSrx(θDQSrx)，数据接收延迟TDQrx(θDQrx)和接收路径相位差θrxDiff之间的关系在图2B的底部以水平条(horizontal bar)图案示出。在这种情况下，栅格网点(grid screentone)表示选通接收延迟θDQSrx，垂直网点(verticalscreentone)表示数据接收延迟θDQrx，水平网点(horizontal screentone)表示默认采样相位θsmp_dft。图2B中所示的水平条的网点的长度和密度表示这些相位的理想值。
通常，数据接收路径1031具有用于控制接收输入数据DQrd的相移(phase shift)的数据接收电路，以及，选通接收电路1032b具有用于控制接收输入选通信号DQSrd的相移的选通接收电路。然而，在数据接收路径1031仅包括该数据接收电路1032a且选通接收路径1033仅包括该选通接收电路1032b的情况下，由该数据接收电路与该选通接收电路直接输出的信号之间的相位差不等于默认采样相位θsmp_dft。换句话说，由该数据接收电路和该选通接收电路直接输出的信号不适合于解串行器1039。
图3是说明数据接收电路和选通接收电路分别将接收输入数据DQrd和接收输入选通信号DQSrd变换为接收延迟数据DQrd_dly和接收延迟选通信号DQSrd_dly的示意图。数据接收电路1032a基于接收输入数据DQrd产生接收延迟数据DQrd_dly。选通接收电路1032b基于接收输入选通信号DQSrd产生接收延迟选通信号DQSrd_dly。接收延迟数据DQrd_dly和接收延迟选通信号DQSrd_dly之间的相位差被定义为接收电路相位差(receiving-circuit phasedifference)θrcDiff_dly。
简而言之，由于PVT变化，数据接收电路1032a和选通接收电路1032b与预期的设计规范不匹配。因此，接收电路相位差θrcDiff_dly不等于默认采样相位θsmp_dft。或者说，接收延迟数据DQrd_dly和接收延迟选通信号DQSrd_dly不能分别直接用作接收路径数据DQrx和接收路径选通信号DQSrx。图2B中所示的相位之间存在的一些不同关系在图4A、图4B、图5A和图5B中被讨论。
图4A、图4B、图5A和图5B示出了由数据接收电路1032a和选通接收电路1032b造成的相位延迟的各种组合。在本发明实施例中，具有相似类型的网点(screentone)但具有不同密度的水平条表示相同类型的相位但具有非理想值。例如，具有更密集的栅格网点的水平条意味着选通接收延迟θDQSrx_dly是非理想的，等等。除了栅格网点，垂直网点和水平网点之外，点缀网点(dotted screentone)也被用在图4A、图4B、图5A和图5B中来表示补偿相位。补偿相位可以是与选通接收电路1032b相关的接收选通补偿θDQScmp或与数据接收电路1032a相关的接收数据补偿θDQcmp。
图4A和图4B示出了当选通接收电路被补偿时的情况的示意图。
在图4A中，选通接收延迟θDQSrx_dly被假定为等于选通接收电路1032b的预定延迟(predefined delay)θDQSrx_idl(θDQSrx_dly＝θDQSrx_idl)，以及，数据接收延迟θDQrx_dly被假定大为于数据接收电路1032a的预定延迟θDQrx_idl(θDQrx_dly>θDQrx_idl)。由数据接收电路1032a造成的实际延迟(即，数据接收延迟θDQrx_dly)与数据接收电路1032a的预定延迟θDQrx_idl之间的相位差被定义为数据接收电路1032a的相位失配(phase mismatch)θdms(θdms＝θDQrx_dly-θDQrx_idl)。由于数据接收延迟θDQrx_dly大于数据接收电路1032a的预定延迟θDQrx_idl(θDQrx_dly>θDQrx_idl)，因此，接收电路相位差θrcDiff_dly变得小于默认采样相位θsmp_dft。
为了确保接收路径相位差θrxDiff等于默认采样相位θsmp_dft，需要将额外延迟插入选通接收路径1033。被插入到选通接收路径1033的额外延迟被定义为接收选通补偿θDQScmp。接收选通补偿θDQScmp被设计为等于数据接收电路1032a的相位失配θdms。
通过额外向选通接收路径1033提供接收选通补偿θDQScmp，表示沿选通接收路径1033的相位延迟的汇总选通延迟(summarized strobe delay)θDQSrx_Ttl可以通过对接收选通补偿θDQScmp和选通接收延迟θDQSrx_dly求和来获得，即θDQSrx_Ttl＝(θDQScmp+θDQSrx_dly)。因此，汇总选通延迟θDQSrx_Ttl和数据接收延迟θDQrx_dly之间的差异等于默认采样相位θsmp_dft。
在图4B中，选通接收延迟θDQSrx_dly被假定为小于选通接收电路1032b的预定延迟θDQSrx_idl(θDQSrx_dly<θDQSrx_idl)，以及，数据接收延迟θDQrx_dly被假定为等于数据接收电路1032a的预定延迟θDQrx_idl(θDQrx_dly＝θDQrx_idl)。由选通接收电路1032b造成的实际延迟(即，选通接收延迟θDQSrx_dly)与选通接收电路1032b的预定延迟(θDQSrx_idl)之间的相位差被定义为选通接收电路1032b的相位失配θsms(θsms＝θDQSrx_idl-θDQSrx_dly)。由于选通接收延迟θDQSrx_dly小于选通接收电路1032b的预定延迟θDQSrx_idl(θDQSrx_dly<θDQSrx_idl)，因此，接收路径相位差θrxDiff变得小于默认采样相位θsmp_dft。
如图4A所示，接收选通补偿θDQScmp应被插入至选通接收路径1033。在图4B中，接收选通补偿(θDQScmp)被设计为等于选通接收电路1032b的相位失配(θsms)，因此，汇总选通延迟θDQSrx_Ttl与数据接收延迟θDQrx_dly之间的差异等于默认采样相位θsmp_dft。
尽管图4A和图4B的场景是不同的，但图4A和图4B的共同部分是：接收电路相位差θrcDiff_dly小于默认采样相位θsmp_dft，以及，接收选通补偿θDQScmp被插入至选通接收路径1033。由于汇总选通延迟θDQSrx_Ttl表示沿选通接收路径1033的相位延迟，因此，汇总选通延迟θDQSrx_Ttl与数据接收延迟θDQrx_dly之间的差异等于接收路径相位差θrxDiff。通过插入接收选通补偿θDQScmp，汇总选通延迟θDQSrx_Ttl被增大，以及，接收路径相位差θrxDiff变得等于默认采样相位θsmp_dft。
图5A和图5B示出了当数据接收电路被补偿时的情况的示意图。
在图5A中，选通接收延迟θDQSrx_dly被假定为等于选通接收电路1032b的预定延迟θDQSrx_idl(θDQSrx_dly＝θDQSrx_idl)，以及，数据接收延迟θDQrx_dly被假定为小于数据接收电路1032a的预定延迟θDQrx_idl(θDQrx_dly<θDQrx_idl)。由于数据接收延迟θDQrx_dly小于数据接收电路1032a的预定延迟θDQrx_idl(θDQrx_dly<θDQrx_idl)，因此，接收电路相位差θrcDiff_dly变得大于默认采样相位θsmp_dft。
为了确保接收路径相位差θrxDiff等于默认采样相位θsmp_dft，需要将额外延迟插入到数据接收路径1031。被插入到数据接收路径1031的额外延迟被定义为接收数据补偿θDQcmp。接收数据补偿θDQcmp被设计为等于数据接收电路1032a的相位失配θdms。
通过额外提供接收数据补偿θDQcmp，表示沿数据接收路径1031的相位延迟的汇总数据延迟(summarized data delay)θDQrx_Ttl可以通过对接收数据补偿θDQcmp和数据接收延迟θDQrx_dly求和来获得，即θDQrx_Ttl＝θDQcmp+θDQrx_dly。因此，选通接收延迟θDQSrx_dly与汇总数据延迟θDQsrx_Ttl之间的差异等于默认采样相位θsmp_dft。
在图5B中，选通接收延迟θDQSrx_dly被假定为大于选通接收电路1032b的预定延迟θDQSrx_idl(θDQSrx_dly>θDQSrx_idl)，以及，数据接收延迟θDQrx_dly被假定为等于数据接收电路1032a的预定延迟θDQrx_idl(θDQrx_dly＝θDQrx_idl)。由于选通接收延迟θDQSrx_dly大于选通接收电路1032b的预定延迟θDQSrx_idl(θDQSrx_dly>θDQSrx_id1)，因此，接收路径相位差θrxDiff变得大于默认采样相位θsmp_dft。
如图5A所示，接收数据补偿θDQScmp应被插入到数据接收路径1031中。在图5B中，接收数据补偿θDQcmp被设计为等于选通接收电路1031的相位失配θsms，因此，选通接收延迟θDQrx_dly与汇总数据延迟θDQrx_Ttl之间的差异等于默认采样相位θsmp_dft。
尽管图5A和图5B的场景是不同的，但图5A和图5B的共同部分是：接收电路相位差θrcDiff_dly大于默认采样相位θsmp_dft，以及，接收数据补偿θDQcmp被插入到数据接收路径1031。由于汇总数据延迟θDQrx_Ttl表示沿数据接收路径1031的相位延迟，选通接收延迟θDQSrx_dly与汇总选通延迟θDQSrx_Ttl之间的差异等于接收路径相位差θrxDiff。通过插入接收数据补偿θDQcmp，汇总数据延迟θDQrx_Tt1被增大，以及，接收路径相位差θrxDiff变得等于默认采样相位θsmp_dft。
图4A，图4B，图5A和图5B所示的示例通过假定选通接收延迟θDQSrx_dly等于选通接收电路的预定延迟θDQSrx_idl(在图4A和图5A中，θDQSrx_dly＝θDQSrx_idl)或数据接收延迟θDQSrx_dly等于数据接收电路的预定延迟θDQrx_idl(在图4B和图5B中，θDQrx_dly＝θDQrx_idl)来简化各情况。在实际应用中，选通接收延迟θDQSrx_dly和资料接收延迟θDQSrx_dly中的任何一个可以大于/等于/小于其对应的预定延迟，具体地，本发明实施例不做限制。
当接收电路相位差θrcDiff_dly小于默认采样相位θsmp_dft时，接收选通补偿θDQScmp被插入到选通接收路径，以增大接收路径相位差θrxDiff。当接收电路相位差θrcDiff_dly大于默认采样相位θsmp_dft时，接收数据补偿θDQcmp被插入到数据接收路径，以减小接收路径相位差θrxDiff。
根据本发明实施例，可以在选通接收路径1033中使用用于提供接收选通补偿θDQScmp的相位补偿电路，以及，可以在数据接收路径1031中使用用于提供接收数据补偿θDQcmp的另一相位补偿电路。图6中示出了与沿着选通接收路径1033和数据接收路径1031的相位补偿电路一起使用的接收器的实施例。
图6示出了接收器与时钟产生模块一起使用的示意图。收发器40包括发送器401，接收器403和时钟产生模块405。时钟产生模块405电连接到发送器401和接收器403。
时钟产生模块405包括相位补偿模块(phase-compensation module)4058，相位产生路径(phase-generation-path)4051，分频器(divider)4053和校准电路(calibrationcircuit)4055。校准电路4055电连接到相位产生路径4051和相位补偿模块4058，以及，分频器4053电连接到相位产生路径4051和发送器401。
相位补偿模块4058包括相位补偿电路(phase-compensation circuit)4058a和4058b，以及，相位补偿模块4058可被集成到接收器403中。相位补偿电路4058a电连接到数据接收电路4032a和解串行器4035。相位补偿电路4058b电连接到选通接收电路4032b和解串行器4035。根据本发明实施例，相位补偿电路4858a被配置为提供接收数据补偿θDQcmp，以及，相位补偿电路4858b被配置为提供接收选通补偿θDQScmp。
校准电路4055包括相位检测器(phase detector，PD)4055a和延迟控制电路(delay control circuit)4055b。相位检测器4055a电连接到数据接收电路4032a，选通接收电路4032b和相位补偿电路4058a、4058b。延迟控制电路4055b电连接到相位检测器4055a，相位补偿电路4058a、4058b和相位产生路径4051。
相位检测器4055a接收分别来自数据接收电路1032a和选通接收电路1032b的接收延迟数据DQrd_dly和接收延迟选通信号DQSrd_dly。相位检测器4055a比较接收延迟数据DQrd_dly和接收延迟选通信号DQSrd_dly的相位，并产生表示接收电路相位差θrcDiff_dly的相位比较信号Spd到延迟控制电路4055b。如图4A，图4B，图5A和图5B所示，接收电路相位差θrcDiff_dly随着选通接收延迟θDQSrx_dly和数据接收延迟θDQrx_id1的变化而变化。
延迟控制电路4055b比较接收电路相位差θrcDiff_dly和默认采样相位θsmp_dft并确定它们是否相等。然后，延迟控制电路4055b选择性地产生选通相位补偿信号SDQScm和数据相位补偿信号SDQcmp中的其中一个。
当接收电路相位差θrcDiff_dly等于默认采样相位θsmp_dft时，接收延迟数据DQrd_dly被直接用作接收路径数据DQrx，以及，接收延迟选通信号DQSrd_dly被直接用作接收路径选通信号DQSrx。同时，延迟控制电路1055b不产生选通相位补偿信号SDQScmp和数据相位补偿信号SDQcmp。
当接收电路相位差θrcDiff_dly小于默认采样相位θsmp_dft时，选通接收延迟θDQSrx_dly与数据接收延迟θDQrx_dly之间的关系类似于图4A和图4B中描述的那些。因此，延迟控制电路4055b产生选通相位补偿信号SDQScmp到相位补偿电路4058b。相位补偿电路4058b被选通相位补偿信号SDQScmp设置，以将接收选通补偿θDQScmp提供给选通接收路径。通过利用相位补偿电路4058b提供接收选通补偿θDQScmp，接收路径相位差θrxDiff大于接收电路相位差θrcDiff_dly，以及，接收路径相位差θrxDiff能够被调整为等于默认采样相位θsmp_dft。
当接收电路相位差θrcDiff_dly大于默认采样相位θsmp_dft时，选通接收延迟θDQSrx_dly与数据接收延迟θDQrx_dly之间的关系类似于图5A和图5B中描述的那些。因此，延迟控制电路4055b产生数据相位补偿信号SDQcmp到相位补偿电路4058a。相位补偿电路4058a被数据相位补偿信号SDQcmp设置，以将接收数据补偿θDQcmp提供给数据接收路径。通过利用相位补偿电路4058a提供接收数据补偿θDQcmp，接收路径相位差θrxDiff能够被调整为等于默认采样相位θsmp_dft。
利用校准电路4055和相位补偿电路4058a、4058b，接收器403能够将接收路径相位差θrxDiff保持为默认采样相位θsmp_dft。
关于发送器401的相位，提供相位产生路径4051和分频器4053产生多相位存储时钟信号mCKmp。相位产生路径4051包括可控相位延迟电路(controllable phase-delaycircuit)4051a和半采样延迟匹配电路(semi-sampling-delay matching circuit)4051b。半采样延迟匹配电路4051b提供半默认(semi-default)采样相位，半默认采样相位等于默认采样相位θsmp_dft的一半(即，1/2*θsmp_dft)。
根据本发明实施例，延迟控制电路4055b将相位配置信号(phase-configurationsignal)Spcfg发送至可控相位延迟电路4051a。相位配置信号Spcfg的产生是与数据相位补偿信号SDQcmp和选通相位补偿信号SDQScmp有关的。当产生数据相位补偿信号SDQcmp时，相位配置信号Spcfg等于接收数据补偿θDQcmp的一半。当产生选通相位补偿信号SDQScmp时，相位配置信号Spcfg等于接收选通补偿θDQScmp的一半。
图6所示的方框示意图是具有用于发送器401和接收器403的共生(symbiont)多相生成和对齐功能的收发器的示例性设计。在该实施例中，发送器401的相位控制取决于接收器403中的信号。因此，可以在收发器40操作在初始阶段时使用图6所示的实施例。
根据本发明实施例，相位补偿电路4058a、4058b和可控相位延迟电路4051a是可控延迟组件(controllable delay element，CDE)。CDE的实现是不受限制的。例如，CDE可以是模拟装置或数字装置(例如，数字控制延迟线(digitally controlled delay-line，DCDL))。
图6示出的方案直接利用接收器中的信号进行相位对齐(phase alignment)。而在图7所示的方案中，提供独立的时钟产生模块和来自外部源(external source)的系统时钟信号sCKin用于相位对齐。由于时钟产生模块独立操作，因此，发送器和接收器能被同时校准。可选地，图7中所示的收发器具有实时自我相位调整功能(real time self-phase-adjusting function)，且可应用于初始阶段和正常操作阶段(动态校准)。
图7是根据本发明实施例示出的具有自我相位调整功能的收发器的示意图。收发器20包括发送器201，接收器203和时钟产生模块205。接收器203包括数据输入缓冲器2035，选通输入缓冲器2037，数据接收电路2032a，选通接收电路2032b，以及解串行器2039。
时钟产生模块205包括多相位信号产生器(multi-phase signal generator)2051，分频器2053、校准电路2055和相位补偿模块2058，其中，相位补偿模块2058包括相位补偿电路2058a和2058b。多相位信号产生器2051接收系统时钟信号sCKin并相应地产生相移系统时钟信号(shifted system-clock signals)，如第一相移系统时钟信号sCKp1(0)，第二相移系统时钟信号sCKp2(180)，第三相移系统时钟信号sCKp3(90)。第二相移系统时钟信号和第一相移系统时钟信号之间的第一相移系统时钟差等于接收路径相位差。相移系统时钟信号sCKp1(0)，sCKp3(90)之间存在90度差(相当于1/4*Ts)，以及，相移系统时钟信号sCKp3(90)，sCKp2(180)之间存在另一90度差(相当于1/4*Ts)。在这种情况下，相移系统时钟信号sCKp1(0)，sCKp2(180)，sCKp3(90)之间的相位差被定义为相移系统时钟差。例如，第二相移系统时钟信号sCKp2(180)和第一相移系统时钟信号sCKp1(0)之间的第一相移系统时钟差为180度，第三相移系统时钟信号sCKp3(90)与第一相移系统时钟信号sCKp1(0)之间的第二相移系统时钟差(如90度)等于第二相移系统时钟信号sCKp2(180)和第三相移系统时钟信号sCKp3(90)之间的第三相移系统时钟差(如90度)；其中，第一相移系统时钟差等于第二相移系统时钟差和第三相移系统时钟差的总和。
分频器2053接收来自多相位信号产生器2051的相移系统时钟信号sCKp1(0)，sCKp3(90)，并相应地产生多相位存储时钟信号mCKmp。校准电路2055接收来自多相位信号产生器2051的相移系统时钟信号sCKp1(0)，sCKp2(180)，并产生相位配置信号Spcfg。另外，校准电路2055基于相移系统时钟信号sCKp2(180)和sCKp1(0)之间的相移系统时钟差(shifted system-clock difference)选择性地产生数据相位补偿信号SDQcmp和选通相位补偿信号SDQScmp。
与校准电路4055相比，校准电路2055从多相位信号产生器2051接收其输入，而不是直接从数据接收电路4032a和选通接收电路4032b接收。根据本发明实施例，相移系统时钟信号sCKp1(0)，sCKp2(180)的相位产生路径被设计为使得接收路径相位差θrxDiff大致等于相移系统时钟信号sCKp2(180)和相移系统时钟信号sCKp1(0)之间的相移系统时钟差。在本说明书中，通过将相移系统时钟信号sCKp2(180)和相移系统时钟信号sCKp1(0)之间的相移系统时钟差保持等于默认采样相位θsmp_dft，接收路径相位差θrxDiff能被保持等于默认采样相位θsmp_dft。图8示出并说明了图7所示信号间的关系。
图8是示出与多相位信号产生器有关的信号的示意图。图8包括表示由多相位信号产生器2051产生的信号的上部，表示多相位存储时钟信号mCKmp的中间部分，以及表示接收路径数据DQrx和接收路径选通信号DQSrx的下部。
在图8的上部中，波形Wc1，Wc2，Wc3，Wc4分别表示系统时钟信号sCKin，以及相移系统时钟信号sCKp1(0)，sCKp3(90)，sCKp2(180)。相移系统时钟信号sCKp1(0)，sCKp3(90)表示用于发送器201中的信号同步的时钟信号。在理想情况下，相移系统时钟信号sCKp1(0)，sCKp2(180)，sCKp3(90)之间的相移系统时钟差应具有以下关系。
首先，相移系统时钟信号sCKp2(180)与相移系统时钟信号sCKp1(0)之间的相移系统时钟差应等于系统时钟信号sCKin的180度，这相当于系统时钟信号的半个周期(1/2*Ts)。其次，相移系统时钟信号sCKp3(90)与相移系统时钟信号sCKp1(0)之间的相移系统时钟差应等于系统时钟信号sCKin的90度，这相当于系统时钟信号的四分之一个周期(1/4*Ts)。此外，相移系统时钟信号sCKp3(90)和相移系统时钟信号sCKp1(0)之间的相移系统时钟差应等于相移系统时钟信号sCKp2(180)和相移系统时钟信号sCKp3(90)之间的相移系统时钟差。
在实际应用中，由于PVT变化，仅通过使用相位产生路径2051a，2051b，2051c(如图9A所示)的默认设计，这些相移系统时钟差无法满足上述关系。因此，必要时必须动态地调整所产生相移系统时钟信号sCKp1(0)，sCKp2(180)，sCKp3(90)被如何执行。通过动态调整，能够保证相移系统时钟信号sCKp1(0)，sCKp2(180)，sCKp3(90)之间的相移系统时钟差与上述关系一致，而不管PVT如何变化。
根据本发明实施例，系统时钟信号sCKin的上升沿与相移系统时钟信号sCKp1(0)的上升沿之间的差异被定义为相移系统时钟的第一相位差Δtp1，系统时钟信号sCKin和相移系统时钟信号sCKp2(180)的上升沿之间的差异被定义为相移系统时钟的第二相位差Δtp2。
如图7所示，分频器2053接收相移系统时钟信号sCKp1(0)，sCKp3(90)，并相应地产生多相位存储时钟信号mCKmp。由于相移系统时钟信号sCKp1(0)，sCKp3(90)之间的相移系统时钟差等于1/4*Ts(即1/8*Tm)，分频器2053能够产生具有8个不同相位(0°，45°，90°，135°，180°，225°，270°，315°)的多相位存储时钟信号mCKmp。
在图8的中间部分中，波形Wt1，Wt2，Wt3，…，Wt8表示多相位存储时钟信号mCKmp。波形Wt1对应于具有0°相移的存储时钟信号mCKp1(0)，波形Wt2对应于具有45°相移的存储时钟信号mCKp2(45)，波形Wt3对应于具有90°相移的存储时钟信号mCKp3(90)，以及，波形Wt8对应于具有315°相移的存储时钟信号mCKp8(315)。
图8的下部是接收器203在理想情况中的接收输入数据DQrd和接收输入选通信号DQSrd。波形Wr1表示接收输入数据DQrd，以及，波形Wr2表示接收输入选通信号DQSrd。波形Wr2的上升沿与接收输入数据DQrd的中心是对齐的。
时钟产生模块205从外部的时钟源接收系统时钟信号sCKin。例如，时钟源可以是PLL电路。关于时钟产生模块205的设计和控制机制的更多细节在图9A和图9B中进一步示出。
图9A是示出时钟产生模块中的组件和信号的方框示意图。多相位信号产生器2051包括相位产生路径2051a，2051b，2051c。相位产生路径2051a产生相移系统时钟信号sCKp1(0)，相位产生路径2051b产生相移系统时钟信号sCKp2(180)，以及，相位产生路径2051c产生相移系统时钟信号sCKp3(90)。
相位产生路径2051a，2051b电连接到时钟源30并直接接收系统时钟信号sCKin。另一方面，相位产生路径2051c电连接到相位产生路径2051b中的对称端子(symmetricterminal)Nsym。换句话说，相位产生路径2051c从相位产生路径2051b内的端子处接收其输入。
相位产生路径2051b包括电连接到对称端子Nsym的对称子电路(symmetric sub-circuit)2061,2063。对称子电路2061,2063具有类似的内部组件和类似特征，以及，由对称子电路2061造成的相位延迟大致等于由对称子电路2063造成的相位延迟。对称子电路2061接收和延迟系统时钟信号sCKin。然后，对称子电路2061将其输出发送到对称端子Nsym。对称子电路2063从对称端子Nsym接收其输入。然后，对称子电路2063通过延迟其输入来产生相移系统时钟信号sCKp2(180)。
校准电路2055包括相位检测器2055a和延迟控制电路2055b。相位检测器2055a从相位产生路径2051a接收相移系统时钟信号sCKp1(0)，并从相位产生路径2051b接收相移系统时钟信号sCKp2(180)。然后，相位检测器2055a基于相移系统时钟信号sCKp1(0)，sCKp2(180)之间的相移系统时钟差，产生相位比较信号Spd到延迟控制电路2055b。
延迟控制电路2055b产生两种类型的相位控制信号，即，相位配置信号Scfg和相位补偿信号Scmp。相位配置信号Scfg(如第一相位配置信号Spcfg1，第一-第二相位配置信号Spcfg2a，第二-第二相位配置信号Spcfg2b，第三相位配置信号Spcfg3)被传送至多相位信号产生器2051，以及，相位补偿信号Scmp(SDQcmp，SDQScmp)被传送至相位补偿模块2058。
根据与数据接收路径或选通接收路径的相关性，可以将这些相位控制信号分为两组。第一组相位控制信号是与选通接收路径有关的信号，即相位配置信号Spcfg2a，Spcfg2b和选通相位补偿信号SDQScmp。第二组相位控制信号是与数据接收路径有关的信号，即相位配置信号Spcfg1，Spcfg3和数据相位补偿信号SDQcmp。为了说明起见，第一组相位控制信号(Spcfg2a，Spcfg2b，SDQScmp)以实线粗箭头示出，第二组相位控制信号(Spcfg1，Spcfg3，SDQcmp)以虚线粗箭头示出。
当相位比较信号Spd表明需要产生接收选通补偿θDQScmp时，延迟控制电路2055b产生第一组相位控制信号(Spcfg2a，Spcfg2b，SDQScmp)。在第一组相位控制信号(Spcfg2a，Spcfg2b，SDQScmp)中，相位配置信号Spcfg2a被传送至对称子电路2061，相位配置信号Spcfg2b被传送至对称子电路2063，以及，选通相位补偿信号SDQScmp被传送至相位补偿电路2058b。
当相位比较信号Spd表明需要产生接收数据补偿θDQcmp时，延迟控制电路2055b产生第二组相位控制信号(Spcfg1，Spcfg3，SDQcmp)。在第二组相位控制信号(Spcfg1，Spcfg3，SDQcmp)中，相位配置信号Spcfg1被传送至相位产生路径2051a，相位配置信号Spcfg3被传送至相位产生路径2051c，数据相位补偿信号SDQcmp被传送至相位补偿电路2058a。
图9B是示出多相位信号产生器中的组件和信号的方框示意图。相位产生路径2051a包括受相位配置信号Spcfg1控制的可控相位延迟电路2071。相位产生路径2051c包括受相位配置信号Spcfg3控制的可控相位延迟电路2081。在一些实施例中，可控相位延迟电路2071,2081是CDE电路。
相位产生路径2051b包括对称子电路2061,2063。对称子电路2061包括可控相位延迟电路2061a和半采样延迟匹配电路2061b。对称子电路2063包括可控相位延迟电路2063a和半采样延迟匹配电路2063b。在一些实施例中，可控相位延迟电路2061a，2063a是具有相同延迟设置的CDE电路。可控相位延迟电路2061a受相位配置信号Spcfg2a的控制，可控相位延迟电路2063a受相位配置信号Spcfg2b的控制。半采样延迟匹配电路2061b，2063b中的每一个提供等于默认采样相位的一半(1/2*θsmp_dft)的相位延迟。由半采样延迟匹配电路2061b，2063b提供的相位延迟被定义为半默认采样相位(1/2*θsmp_dft)，以及，半采样延迟匹配电路2061b，2063b可以利用时钟树实现。
在不存在PVT变化的情况下，不产生相位控制信号。对于多相位信号产生器2051，由于半采样延迟匹配电路2061b，2063b中的每一个提供等于默认采样相位的一半(1/2*θsmp_dft)的相位延迟，且相位产生路径2051a，2051b都接收系统时钟信号sCKin作为它们的输入，因此，相移系统时钟信号sCKp2(180)，sCKp1(0)之间的相位差大致等于默认采样相位θsmp_dft。对于接收器203，接收延迟选通信号DQSrd_dly和接收延迟数据DQrd_dly之间的接收电路相位差θrcDiff_dly大致等于默认采样相位θsmp_dft。
在存在PVT变化的情况下，产生第一组相位控制信号和第二组相位控制信号中的其中一组相位控制信号。无论相位控制信号的产生如何，如果存在PVT变化，则相移系统时钟信号sCKp2(180)，sCKp1(0)之间的相位差不再等于默认采样相位θsmp_dft，故视为接收电路相位差θrcDiff_dly。
同时，在数据接收电路2032a和选通接收电路2032b处造成的PVT变化类似于在半采样延迟匹配电路2061b，2063b处造成的PVT变化。因此，相移系统时钟信号sCKp2(180)，sCKp1(0)之间的相位差大致等于接收电路相位差θrcDiff_dly。
在本说明书中，用于产生相移系统时钟信号sCKp1(0)的相位产生路径2051a可以被认为是数据接收电路2032a的匹配路径，以及，用于产生相移系统时钟信号sCKp2(180)的相位产生路径2051b可以被认为是选通接收电路2032b的匹配路径。因此，在没有产生相位控制信号的情况下，相位检测器2055a的检测结果能够表示相移系统时钟信号sCKp2(180)，sCKp1(0)之间的相位差，即接收路径相位差θrxDiff。
响应于相位检测器2055a的检测结果，延迟控制电路2055b可以作出不同地反应。在一些实施例中，如果相移系统时钟信号sCKp1(0)，sCKp2(180)之间的相移系统时钟差等于默认采样相位θsmp_dft，则校准电路2055暂停(即不产生相位控制信号)相位控制信号的产生(图10和图11)。在另一些实施例中，如果相移系统时钟信号sCKp1(0)，sCKp2(180)之间的相移系统时钟差小于默认采样相位θsmp_dft，则校准电路2055产生第一组相位控制信号(图12和图13)。在又一些实施例中，如果相移系统时钟信号sCKp1(0)，sCKp2(180)之间的相移系统时钟差大于默认采样相位θsmp_dft，则校准电路2055产生第二组相位控制信号(图14和图15)。下面分别描述了这三种情况。
图10是说明不需要沿数据接收路径和选通接收路径补偿相位的波形示意图。当相位检测器2055a确定出相移系统时钟信号sCKp1(0)，sCKp2(180)之间的相移系统时钟差等于默认采样相位θsmp_dft时，这意味着数据接收电路的相位失配θdms等于选通接收电路的相位失配θsms。因此，延迟控制电路2055b不产生任何的相位控制信号。
图11是示出没有相位信号补偿的传输路径的示意图。由于没有产生相位控制信号，所以可控相位延迟电路2071，2081，2061a，2063a和相位补偿电路2058a，2058b都被禁用。
因此，通过直接使用系统时钟信号sCKin来产生相移系统时钟信号sCKp1(0)，以及，通过直接使用对称端子Nsym处的信号来产生相移系统时钟信号sCKp3(90)。通过利用对应于半采样延迟匹配电路2061b的半默认采样相位(1/2*θsmp_dft)延迟系统时钟信号sCKin来产生对称端子Nsym处的信号。通过利用对应于半采样延迟匹配电路2063b的半默认采样相位(1/2*θsmp_dft)延迟对称端子Nsym处的信号来产生相移系统时钟信号sCKp2(180)。
换句话说，通过利用默认采样相位θsmp_dft延迟系统时钟信号sCKin来产生相移系统时钟信号sCKp2(180)。此外，通过利用半默认采样相位(1/2*θsmp_dft)延迟系统时钟信号sCKin来产生相移系统时钟信号sCKp3(90)。
实践中，相移系统时钟信号sCKp1(0)，sCKp2(180)和sCKp3(90)的产生与图10中所示的不同。因此，表示相移系统时钟的第二相位差Δtp2与相移系统时钟的第一相位差Δtp1之间的差异的相位漂移误差(Δtp2-Δtp1)与默认采样相位θsmp_dft不相等。
图12是示出当相位漂移误差(Δtp2-Δtp1)小于默认采样相位θsmp_dft时系统时钟信号sCKin和相移系统时钟信号sCKp1(0)，sCKp3(90)，sCKp2(180)在校准操作之前和之后的波形示意图。在校准多相位信号产生器2051之前，相位漂移误差(Δtp2-Δtp1)小于默认采样相位θsmp_dft。在本说明书中，在校准电路2055产生任何的相位控制信号之前，接收电路相位差θrcDiff_dly大致等于相位漂移误差(Δtp2-Δtp1)(θrcDiff_dly＝(Δtp2-Δtp1))。因此，接收电路相位差θrcDiff_dly小于默认采样相位θsmp_dft。即，θrcDiff_dly＝(Δtp2-Δtp1)<θsmp_dft。
在这种情况下，延迟控制电路2055b产生第一组相位控制信号(Spcfg2a，Spcfg2b，SDQScmp)到可控相位延迟电路2061a，2063a和相位补偿电路2058b。然后，相应地调整沿相位产生路径2051b和选通接收路径的相位延迟。
对于图12，利用相位漂移误差(Δtp2-Δtp1)来确定接收选通补偿θDQScmp，即θDQScmp＝θsmp_dft-(Δtp2-Δtp1)。因此，相移系统时钟信号sCKp1(0)保持不变，相移系统时钟信号sCKp2(180)，sCKp3(90)和接收延迟选通信号DQSrd_dly被调整。相移系统时钟信号sCKp2(180)和sCKp3(90)的相位调整量由相位配置信号Spcfg2a，Spcfg2b确定。根据相位配置信号Spcfg2a，Spcfg2b，相移系统时钟信号sCKp2(180)应被移位该接收选通补偿θDQScmp。
因此，系统时钟信号sCKin与相移系统时钟信号sCKp2(180)的上升沿之间的差异被增大接收选通补偿θDQScmp。系统时钟信号sCKin和相移系统时钟信号sCKp2(180)的上升沿之间被增大后的差异被定义为相移系统时钟的更新第二相位差(updated second phase-difference)Δtp2'。此外，相移系统时钟的第二相位差Δtp2与相移系统时钟的更新第二相位差Δtp2'之间的关系可以表示为Δtp2'＝Δtp2+θDQScmp。同时，根据相位配置信号Spcfg2a，相移系统时钟信号sCKp3(90)应被移位1/2*θDQScmp。
在校准多相位信号产生器2051之后，相移系统时钟的更新第二相位差Δtp2'与相移系统时钟的第一相位差Δtp1之间的差异等于默认采样相位θsmp_dft。因此，接收路径相位差θrxDiff等于默认采样相位θsmp_dft。即，θrxDiff＝(Δtp2'-Δtp1)＝θsmp_dft。
图13是说明数据接收电路被数据相位补偿信号SDQcmp补偿以及用于产生相移系统时钟信号sCKp2(180)和sCKp3(90)的相位产生路径的调整的示意图。请一并参考图13和表1。
表1
当相位比较信号Spd表示(Δtp2-Δtp1)<θsmp_dft时，延迟控制电路2055b产生第一组相位控制信号，但暂停(不)产生第二组相位控制信号。相位配置信号Spcfg2a被传送至可控相位延迟电路2061a，相位配置信号Spcfg2b被传送至可控相位延迟电路2063a以及，选通相位补偿信号SDQScmp被传送至相位补偿电路2058b。
对于相位产生路径2051a，由于未产生相位配置信号Spcfg1，因此可控相位延迟电路2071被禁用。因此，在相位产生路径2051a处不会造成额外的延迟。因此，系统时钟信号sCKin被直接用作相移系统时钟信号sCkp1(0)。
对于相位产生路径2051c，由于未产生相位配置信号Spcfg3，因此可控相位延迟电路2081被禁用。因此，可以通过获取对称端子Nsym处的信号来获得相移系统时钟信号sCKp3(90)。此外，可以通过将sCKin移位(1/2*θDQScmp+1/2*θsmp_dft)来获得对称端子Nsym处的信号，(1/2*θDQScmp+1/2*θsmp_dft)为可控相位延迟电路2061a造成的可控延迟(1/2*θDQScmp)和半采样延迟匹配电路2061b造成的半默认采样相位(1/2*θsmp_dft)的总和。
对于相位产生路径2051b，由于产生了相位配置信号Spcfg2a，Spcfg2b，因此，可控相位延迟电路2061a，2063a被使能。因此，可以通过利用接收选通补偿θDQScmp和默认采样相位的总和(θDQScmp+θsmp_dft)延迟系统时钟信号sCKin来获得相移系统时钟信号sCKp2(180)，(θDQScmp+θsmp_dft)可以通过对可控相位延迟电路2061a，2063a造成的可控延迟(每一个为1/2*θDQScmp)和半采样延迟匹配电路2061b，2063b造成的半默认采样相位(每一个为1/2*θsmp_dft)求和来获得。
相位补偿电路2058b从延迟控制电路2055b接收选通相位补偿信号SDQScmp。然后，相位补偿电路2058b将接收延迟选通信号DQSrd_dly移位接收选通补偿θDQScmp，并相应地产生接收路径选通信号DQSrx。
图14是示出当相位漂移误差(Δtp2-Δtp1)大于默认采样相位θsmp_dft时系统时钟信号sCKin和相移系统时钟信号sCKp1(0)，sCKp3(90)，sCKp2(180)在校准操作之前和之后的波形示意图。在校准多相位信号产生器2051之前，相移系统时钟的第二相位差Δtp2与相移系统时钟的第一相位差Δtp1之间的差异大于默认采样相位θsmp_dft。在本说明书中，在校准电路2055产生任何的相位控制信号之前，接收电路相位差θrcDiff_dly大致等于相位漂移误差(Δtp2-Δtp1)(即θrcDiff_dly＝(Δtp2-Δtp1))。因此，接收电路相位差θrcDiff_dly大于默认采样相位θsmp_dft。即，θrcDiff_dly＝(Δtp2-Δtp1)>θsmp_dft。
在这种情况下，延迟控制电路2055b产生第二组相位控制信号(Spcfg1，Spcfg3，SDQcmp)到可控相位延迟电路2071,2081和相位补偿电路2058a。然后，相应地调整沿相位产生路径2051a，2051c和数据接收路径的相位延迟。
对于图14，利用相位漂移误差(Δtp2-Δtp1)来确定接收数据补偿θDQcmp，即θDQcmp＝(Δtp2-Δtp1)-θsmp_dft。因此，相移系统时钟信号sCKp2(180)保持不变，相移系统时钟信号sCKp1(0)，sCKp3(90)和接收延迟数据DQrd_dly被调整。相移系统时钟信号sCKp1(0)和sCKp3(90)的相位调整量分别由相位配置信号Spcfg1，Spcfg3确定。根据相位配置信号Spcfg1，相移系统时钟信号sCKp1(0)应被移位该接收选通补偿θDQScmp。
因此，系统时钟信号sCKin与相移系统时钟信号sCKp1(0)的上升沿之间的差异被增大了接收选通补偿θDQScmp。系统时钟信号sCKin与相移系统时钟信号sCKp1(0)的上升沿之间被增大后的差异被定义为相移系统时钟的更新第一相位差(updated first phase-difference)Δtp1'。此外，相移系统时钟的第一相位Δtp1与相移系统时钟的更新第一相位差Δtp1'之间的关系可以表示为Δtp1'＝Δtp1+θDQcmp。根据相位配置信号Spcfg3，系统时钟信号sCKp3(90)应被移位1/2*θDQScmp。
在校准多相位信号产生器2051之后，相移系统时钟的第二相位差Δtp2与相移系统时钟的更新第一相位差Δtp1'之间的差异等于默认采样相位θsmp_dft。因此，接收路径相位差θrxDiff等于默认采样相位θsmp_dft。即，θrxDiff＝(Δtp2-Δtp1')＝θsmp_dft。
图15是说明数据接收电路被选通相位补偿信号SDQScmp补偿以及用于产生相移系统时钟信号sCKp1(0)和sCKp3(90)的相位产生路径的调整的示意图。请一并参考图15和表2。
表2
当相位比较信号Spd表示(Δtp2-Δtp1)>θsmp_dft时，延迟控制电路2055b产生第二组相位控制信号，但暂停(不)产生第一组相位控制信号。相位配置信号Spcfg1被传送至可控相位延迟电路2071，相位配置信号Spcfg2b被传送至可控相位延迟电路2081，以及，数据相位补偿信号SDQcmp被传送至相位补偿电路2058a。
对于相位产生路径2051a，由于产生了相位配置信号Spcfg1，因此可控相位延迟电路2071被使能。因此，在相位产生路径2051a处造成额外的延迟。因此，可以通过利用θDQcmp(即，由可控相位延迟电路2071造成的可控延迟)延迟系统时钟信号sCKin来产生相移系统时钟信号sCkp1(0)。
对于相位产生路径2051c，由于产生了相位配置信号Spcfg2，因此可控相位延迟电路2081被使能。由于可控相位延迟电路2081的输入是从对称端子Nsym传导过来的，因此，可以通过将对称端子Nsym处的信号延迟1/2*θDQcmp(即由可控相位延迟电路2081造成的可控延迟)来获得相移系统时钟信号sCkp3(90)。此外，对称端子Nsym处的信号可以通过将系统时钟信号sCKin延迟1/2*θsmp_dft(即由半采样延迟匹配电路2061b提供的半默认采样相位造成的半采样预定延迟)来获得。因此，可以通过将系统时钟信号sCKin移位(1/2*θDQcmp+1/2*θsmp_dft)来获得相移系统时钟信号sCkp3(90)。
对于相位产生路径2051b，由于未生成相位配置信号Spcfg2a，Spcfg2b，因此可控相位延迟电路2061a，2063a被禁用。因此，可以通过利用接收电路相位差θrcDiff_dly(即，由半采样延迟匹配电路2061b，2063b造成的半默认采样相位的总和(1/2*θsmp_dft+1/2*θsmp_dft＝θsmp_dft))延迟系统时钟信号sCKin来获得相移系统时钟信号sCKp2(180)。
相位补偿电路2058a从延迟控制电路2055b接收数据相位补偿信号SDQcmp。然后，相位补偿电路2058a将接收延迟数据DQrd_dly移位接收数据补偿θDQcmp，并相应地产生接收路径数据DQrx。
图16是根据本发明实施例示出的收发器的示例性实现的示意图。收发器包括发送器301，时钟产生模块305和接收器303。
发送器301包括延迟调整电路(delay adjust circuit)3016a，3016b，串行器(serializer)3015a，3015b，数据输出缓冲器3015和选通输出缓冲器3015b，以及，数据输出缓冲器3015和选通输出缓冲器3017。串行器3015a和数据输出缓冲器3015的数量与数据位的数量有关。接收器303包括数据输入缓冲器3035，选通输入缓冲器3037，选通(DQS)产生器3032b和解串行器3039。解串行器3039的数量与数据位的数量有关。
时钟产生模块305包括多相位信号产生器3051，分频器3053，校准电路3055和相位补偿电路3058a，3058b。多相位信号产生器3051包括可控相位延迟电路3071a，3071b，3081，3061a，3063a和半采样延迟匹配电路3061b，3063b。可控相位延迟电路3071a，3071b构成相移系统时钟信号sCKp1(0)的相位产生路径。可控相位延迟电路3081电连接到对称端子Nsym，以构成相移系统时钟信号sCKp3(90)的相位产生路径。可控相位延迟电路3061a和半采样延迟匹配电路3061b共同构成对称子电路3061，可控相位延迟电路3063a和半采样延迟匹配电路3063b共同构成对称子电路3063。对称子电路3061,3063共同构成相移系统时钟信号sCKp2(180)的相位产生路径。
分频器3053接收相移系统时钟信号sCKp1(0)，sCKp3(90)，以产生多相位存储时钟信号mCKmp。校准电路3055包括相位检测器(PD)3055a和延迟控制电路3055b。
相位补偿电路3058a位于数据接收路径中，以及，相位补偿电路3058b位于选通接收路径中。选通相位补偿信号SDQScmp携带选通(DQS)偏移码，以设置相位补偿电路3058b中的级联DCDL对。数据相位补偿信号SDQcmp携带数据(DQ)偏移码，以设置相位补偿电路3058a中的DCDL对。
在实际应用中，相位补偿电路3058a，3058b可以被认为是接收器的一部分或者作为时钟产生模块305的一部分。此外，级联DCDL对3059可以由两个源控制。也就是说，级联DCDL对3059可以接收被同等应用于所有级联DCDL对3059的公共DQ偏移码，以及，分别应用于每个DCDL对3059的若干唯一DQ偏移码。公共DQ偏移码是由数据相位补偿信号SDQcmp确定的，以及，唯一DQ偏移码分别与不同的数据位相关。
如上所述，根据本发明实施例的收发器具有自适应功能，使得接收路径数据(DQrx)与接收路径选通信号(DQSrx)之间的接收路径相位差(θrxDiff)被以实时方式维持。利用时钟产生模块，收发器能够实时(instantaneously)或动态校准与发送器和/或接收器相关的信号的相位。尽管上面说明的示例基于DDR存储器，但是本发明实施例可以通过仅改变相位差设置而应用于单数据速率同步DRAM(SDR)或使用数据选通编码的其它类型的电路，本发明实施例对存储器的类型不做任何限制。
虽然本发明已经通过示例的方式以及依据优选实施例进行了描述，但是，应当理解的是，本发明并不限于公开的实施例。相反，它旨在覆盖各种变型和类似的结构(如对于本领域技术人员将是显而易见的)，例如，不同实施例中的不同特征的组合或替换。因此，所附权利要求的范围应被赋予最宽的解释，以涵盖所有的这些变型和类似的结构。

Claims (20)

1.一种收发器，其特征在于，该收发器包括接收器和时钟产生模块；
该接收器用于对接收输入数据和接收输入选通信号进行接收，其中，该接收输入数据和该接收输入选通信号具有接收输入相位差；
该接收器包括：
数据接收电路，用于延迟该接收输入数据并相应地产生接收延迟数据；以及，
选通接收电路，用于延迟该接收输入选通信号并相应地产生接收延迟选通信号；
该时钟产生模块电连接到该接收器，且包括校准电路、相位补偿模块和多相位信号产生器；
该校准电路用于选择性地产生包括选通相位补偿信号的第一组相位控制信号和包括数据相位补偿信号的第二组相位控制信号中的其中一组相位控制信号；
该相位补偿模块包括：
数据相位补偿电路，电连接到该数据接收电路和该校准电路，用于在该数据相位补偿信号被产生时通过利用接收数据补偿延迟该接收延迟数据来产生接收路径数据；以及，
选通相位补偿电路，电连接到该选通接收电路和该校准电路，用于在该选通相位补偿信号被产生时通过利用接收选通补偿延迟该接收延迟选通信号来产生接收路径选通信号；
其中，该接收路径数据和该接收路径选通信号具有不同于该接收输入相位差的接收路径相位差；
该多相位信号产生器电连接到该校准电路，用于基于系统时钟信号产生第一相移系统时钟信号和第二相移系统时钟信号，其中，该第二相移系统时钟信号和该第一相移系统时钟信号之间的第一相移系统时钟差等于该接收路径相位差。
2.根据权利要求1所述的收发器，其特征在于，该接收输入数据和该接收输入选通信号是边沿对齐的，以及，该接收路径选通信号与该接收路径数据异相90度。
3.根据权利要求1所述的收发器，其特征在于，该多相位信号产生器还产生第三相移系统时钟信号，以及，该第三相移系统时钟信号与该第一相移系统时钟信号之间的第二相移系统时钟差等于该第二相移系统时钟信号和该第三相移系统时钟信号之间的第三相移系统时钟差；
其中，该第一相移系统时钟差等于该第二相移系统时钟差和该第三相移系统时钟差的总和。
4.根据权利要求3所述的收发器，其特征在于，该收发器还包括发送器，以及，该时钟产生模块还包括：
分频器，电连接到该多相位信号产生器和该发送器，用于接收该第一相移系统时钟信号和该第三相移系统时钟信号，并相应地产生多相位存储时钟信号至该发送器。
5.根据权利要求4所述的收发器，其特征在于，该系统时钟信号的周期等于该多相位存储时钟信号的周期的一半。
6.根据权利要求1所述的收发器，其特征在于，该多相位信号产生器包括第一相位产生路径、第二相位产生路径和第三相位产生路径；
该第一相位产生路径用于接收该系统时钟信号，并根据来自该校准电路的第一相位配置信号产生该第一相移系统时钟信号；
该第二相位产生路径，包括：
第一子电路，电连接到对称端子，且用于接收该系统时钟信号，并从该校准电路选择性地接收第一-第二相位配置信号；以及，
第二子电路，电连接到该对称端子，用于选择性地接收来自该校准电路的第二-第二相位配置信号并产生该第二相移系统时钟信号，其中，该第一子电路和该第二子电路电路是对称的；
该第三相位产生路径电连接到该对称端子，用于选择性地接收来自该校准电路的第三相位配置信号并产生该第三系统时钟信号；
其中，该第一组相位控制信号还包括该第一-第二相位配置信号和该第二-第二相位配置信号，以及，该第二组相位控制信号还包括该第一相位配置信号和该第三相位配置信号。
7.根据权利要求6所述的收发器，其特征在于，
当该接收延迟选通信号和该接收延迟数据之间的相位差满足第一预定比较条件时，该校准电路产生该第一组相位控制信号；以及，
当该接收延迟选通信号和该接收延迟数据之间的相位差满足第二预定比较条件时，该校准电路产生该第二组相位控制信号；
其中，该接收延迟数据对应于该第一相移系统时钟信号，以及，该接收延迟选通信号对应于该第二相移系统时钟信号。
8.根据权利要求7所述的收发器，其特征在于，
当该第二相移系统时钟信号与该第一相移系统时钟信号之间的相位差大于默认采样相位时，该第一预定比较条件被满足；以及，
当该第二相移系统时钟信号和该第一相移系统时钟信号之间的相位差小于该默认采样相位时，该第二预定比较条件被满足。
9.根据权利要求8所述的收发器，其特征在于，该默认采样相位等于该系统时钟信号的周期的一半。
10.根据权利要求6所述的收发器，其特征在于，该第一相位产生路径包括：
第一可控相位延迟电路，用于在该第一相位配置信号被产生时，利用第一可控相位延迟对该系统时钟信号进行延迟，以产生该第一相移系统时钟信号。
11.根据权利要求6或10所述的收发器，其特征在于，
该第一子电路包括：
对应于第二可控相位延迟的第二可控相位延迟电路；以及，
对应于第一半默认采样相位的第一半采样延迟匹配电路；
该第二子电路包括：
对应于第三可控相位延迟的第三可控相位延迟电路；以及，
对应于第二半默认采样相位的第二半采样延迟匹配电路；
其中，该第二可控相位延迟等于该第三可控相位延迟，以及，该第一半默认采样相位等于该第二半默认采样相位。
12.根据权利要求11所述的收发器，其特征在于，该第一半默认采样相位和该第二半默认采样相位的总和等于该系统时钟信号的周期的一半。
13.根据权利要求11所述的收发器，其特征在于，
该第一子电路用于在该第一-第二相位配置信号被产生时利用该第二可控相位延迟和该第一半默认采样相位延迟该系统时钟信号，以在该对称端子处产生信号；以及，
该第二子电路，用于在该第二-第二相位配置信号被产生时利用该第三可控相位延迟和该第二半默认采样相位来延迟该对称端子处的信号，以产生该第二相移系统时钟信号。
14.根据权利要求13所述的收发器，其特征在于，该第三相位产生路径包括：
第四可控相位延迟电路，用于在该第三相位配置信号被产生时利用第四可控相位延迟对该对称端子处的信号进行延迟，以产生该第三相移系统时钟信号。
15.根据权利要求14所述的收发器，其特征在于，当该第三相位配置信号未被产生时，该第三相位产生路径利用该对称端子处的信号作为该第三相移系统时钟信号。
16.根据权利要求14所述的收发器，其特征在于，
当该第二相移系统时钟信号与该第一相移系统时钟信号之间的相位差小于或等于默认采样相位时，禁用该第一可控相延迟电路和该第四相延迟电路；以及，
当该第二相移系统时钟信号与该第一相移系统时钟信号之间的相位差大于默认采样相位时，禁用该第二可控相位延迟电路和该第三相位延迟电路。
17.根据权利要求6所述的收发器，其特征在于，该校准电路包括：
相位检测器，电连接到该第一相位产生路径和该第二相位产生路径，用于接收该第一相移系统时钟信号和该第二相移系统时钟信号，并根据该第一相移系统时钟信号和该第二相移系统时钟信号的相位的比较产生相位比较信号；以及，
延迟控制电路，电连接到该相位检测器，用于根据该相位比较信号产生该第一组相位控制信号和该第二组相位控制信号。
18.根据权利要求1所述的收发器，其特征在于，该多相位信号产生器从锁相环电路接收该系统时钟信号。
19.一种时钟产生模块，其特征在于，该时钟产生模块电连接到接收器，该接收器对接收输入数据和接收输入选通信号进行接收，该接收输入数据和该接收输入选通信号具有接收输入相位差，该接收输入数据被延迟以产生接收延迟数据，该接收输入选通信号被延迟以产生接收延迟选通信号，以及，该时钟产生模块包括校准电路、相位补偿模块和多相位信号产生器；
该校准电路用于选择性地产生包括选通相位补偿信号的第一组相位控制信号和包括数据相位补偿信号的第二组相位控制信号中的其中一组相位控制信号；
该相位补偿模块包括：
数据相位补偿电路，电连接到该接收器和该校准电路，用于在该数据相位补偿信号被产生时通过利用接收数据补偿延迟该接收延迟数据来产生接收路径数据；以及，
选通相位补偿电路，电连接到该接收器和该校准电路，用于在该选通相位补偿信号被产生时通过利用接收选通补偿延迟该接收延迟选通信号来产生接收路径选通信号；
其中，该接收路径数据和该接收路径选通信号具有不同于该接收输入相位差的接收路径相位差；
该多相位信号产生器电连接到该校准电路，用于基于系统时钟信号产生第一相移系统时钟信号和第二相移系统时钟信号，其中，该第二相移系统时钟信号和该第一相移系统时钟信号之间的第一相移系统时钟差等于该接收路径相位差。
20.一种收发器，其特征在于，该收发器包括接收器和时钟产生模块；
该接收器用于对接收输入数据和接收输入选通信号进行接收，其中，该接收输入数据和该接收输入选通信号具有接收输入相位差；
该接收器包括：
数据接收电路，用于延迟该接收输入数据并相应地产生接收延迟数据；以及，
选通接收电路，用于延迟该接收输入选通信号并相应地产生接收延迟选通信号；
该时钟产生模块电连接到该接收器，且包括校准电路和相位补偿模块；
该校准电路用于基于该接收延迟数据和该接收延迟选通数据之间的相位差选择性地产生数据相位补偿信号和选通相位补偿信号中的其中一个补偿信号；
该相位补偿模块包括：
数据相位补偿电路，电连接到该数据接收电路和该校准电路，用于根据该数据相位补偿信号通过利用接收数据补偿延迟该接收延迟数据来产生接收路径数据；以及，
选通相位补偿电路，电连接到该选通接收电路和该校准电路，用于根据该选通相位补偿信号通过利用接收选通补偿延迟该接收延迟选通信号来产生接收路径选通信号；
其中，该接收路径数据的相位和该接收路径选通信号的相位之间的接收路径相位差不同于该接收输入相位差。
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