TW201933807A - 收發器和時鐘產生模組 - Google Patents

收發器和時鐘產生模組 Download PDF

Info

Publication number
TW201933807A
TW201933807A TW107147841A TW107147841A TW201933807A TW 201933807 A TW201933807 A TW 201933807A TW 107147841 A TW107147841 A TW 107147841A TW 107147841 A TW107147841 A TW 107147841A TW 201933807 A TW201933807 A TW 201933807A
Authority
TW
Taiwan
Prior art keywords
phase
signal
data
system clock
circuit
Prior art date
Application number
TW107147841A
Other languages
English (en)
Other versions
TWI692217B (zh
Inventor
徐瑛佑
莊誌倫
郭柏均
Original Assignee
聯發科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 聯發科技股份有限公司 filed Critical 聯發科技股份有限公司
Publication of TW201933807A publication Critical patent/TW201933807A/zh
Application granted granted Critical
Publication of TWI692217B publication Critical patent/TWI692217B/zh

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H04L7/06—Speed or phase control by synchronisation signals the synchronisation signals differing from the information signals in amplitude, polarity or frequency or length
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/0033—Correction by delay
    • H04L7/0041—Delay of data signal
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0091—Transmitter details
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
    • H04L7/042—Detectors therefor, e.g. correlators, state machines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/107—Serial-parallel conversion of data or prefetch
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Dram (AREA)

Abstract

提供了收發器和時鐘產生模組。收發器包括接收器和時鐘產生模組。接收器對接收輸入資料和接收輸入選通信號進行接收。接收器包括用於延遲接收輸入資料的資料接收電路和用於延遲接收輸入選通信號的選通接收電路。時鐘產生模組包括校準電路，相位補償模組和多相位信號產生器。相位補償模組根據校準電路產生的資料相位補償信號和選通相位補償信號補償資料接收電路和選通接收電路中的其中一個。多相位信號產生器產生相移系統時鐘信號。第一相移系統時鐘信號和第二相移系統時鐘信號之間的相位差等於接收路徑資料和接收路徑選通信號之間的相位差。

Description

收發器和時鐘產生模組
本申請一般涉及收發器和時鐘產生模組，以及更特別地，涉及能夠自適應地校准（calibrate）信號的相位的收發器和時鐘產生模組。
資料選通編碼（data strobe encoding）是數位電路中用於發送/接收資料使用的編碼方案，例如，雙倍資料速率（double data rate，DDR）同步動態隨機存取記憶體（synchronous dynamic random access memory，SDRAM）。資料選通編碼涉及兩個信號，即資料信號（DQ）和選通信號（DQS）。簡而言之，選通信號（DQS）用於在保持選通信號（DQS）和資料信號（DQ）之間的相位差的情況下同步資料信號（DQ）。
資料信號（DQ）和選通信號（DQS）都是基於時鐘（clock）的信號，以及，資料選通編碼的不同相位依賴於多相位記憶時鐘信號（multi-phase memory-clock signals）。在傳統的收發器架構中，用於產生多相位記憶時鐘信號的鎖相環（phase-locked loop，PLL）時鐘產生器是所有必需的相位時鐘的源。由於提供至資料/選通接收/發送路徑的相位信號的佈線長度不同，因此不能保證相位關係的精確度（accuracy）。此外，在實際的操作環境中，工藝、電壓和溫度（process, voltage, and temperature，PVT）變化會導致多相位記憶時鐘信號的變化。
換句話說，資料信號（DQ）的相位和選通信號（DQS）的相位之間的關係可能反常（distort），這會降低性能和資料精確度。
本發明涉及收發器和時鐘產生模組。收發器包括發送器，接收器和時鐘產生模組。利用時鐘產生模組，可以自由且即時地調整與發送器和接收器相關的信號的相位。
本發明實施例提供了一種收發器。該收發器包括接收器和時鐘產生模組。接收器對接收輸入資料（DQrd ）和接收輸入選通信號（DQSrd ）進行接收，其中，接收輸入資料（DQrd ）和接收輸入選通信號（DQSrd ）具有接收輸入相位差（θrdDiff ）。接收器包括資料接收電路和選通接收電路。資料接收電路對接收輸入資料（DQrd ）進行延遲並相應地產生接收延遲資料（DQrd_dly ）。選通接收電路對接收輸入選通信號（DQSrd ）進行延遲並相應地產生接收延遲選通信號（DQSrd_dly ）。時鐘產生模組電連接到接收器。時鐘產生模組包括校準電路和相位補償模組。校準電路選擇性地產生包括選通相位補償信號（SDQScmp ）的第一組相位控制信號和包括資料相位補償信號（SDQcmp ）的第二組相位控制信號中的其中一組相位控制信號。相位補償模組包括資料相位補償電路，選通相位補償電路和多相位信號產生器。資料相位補償電路電連接到資料接收電路和校準電路。當資料相位補償信號（SDQcmp ）被產生時，資料相位補償電路通過用接收資料補償（θDQcmp ）延遲接收延遲資料（DQrd_dly ）來產生接收路徑資料（DQrx ）。選通相位補償電路電連接到選通接收電路和校準電路。當選通相位補償信號（SDQScmp ）被產生時，選通相位補償電路通過用接收選通補償（θDQScmp ）延遲接收延遲選通信號（DQSrd_dly ）來產生接收路徑選通信號（DQSrx ）。接收路徑資料（DQrx ）和接收路徑選通信號（DQSrx ）具有不同於接收輸入相位差（θrdDiff ）的接收路徑相位差（θrxDiff ）。多相位信號產生器電連接到校準電路。多相位信號產生器基於系統時鐘信號（sCKin）產生第一相移系統時鐘信號（sCKp1）和第二相移系統時鐘信號（sCKp2）。第二相移系統時鐘信號（sCKp2）和第一相移系統時鐘信號（sCKp1）之間的第一相移系統時鐘差等於接收路徑相位差（θrxDiff ）。
本發明實施例還提供了一種時鐘產生模組。時鐘產生模組電連接到接收器，其中，接收器對接收輸入資料（DQrd ）和接收輸入選通信號（DQSrd ）進行接收。接收輸入資料（DQrd ）和接收輸入選通信號（DQSrd ）具有接收輸入相位差（θrdDiff ）。接收輸入資料（DQrd ）被延遲以產生接收延遲資料（DQrd_dly ），以及，接收輸入選通信號（DQSrd ）被延遲以產生接收延遲選通信號（DQSrd_dly ）。時鐘產生模組包括校準電路，相位補償模組和多相位信號產生器。校準電路選擇性地產生包括選通相位補償信號（SDQScmp ）的第一組相位控制信號和包括資料相位補償信號（SDQcmp ）的第二組相位控制信號中的其中一組相位控制信號。相位補償模組包括資料相位補償電路和選通相位補償電路。資料相位補償電路電連接到接收器。當資料相位補償信號（SDQcmp ）被產生時，資料相位補償電路通過用接收資料補償（θDQcmp ）延遲接收延遲資料（DQrd_dly ）來產生接收路徑資料（DQrx ）。選通相位補償電路電連接到選通接收電路和校準電路。當選通相位補償信號（SDQScmp ）被產生時，選通相位補償電路通過用接收選通補償（θDQScmp ）延遲接收延遲選通信號（DQSrd_dly ）來產生接收路徑選通信號（DQSrx ）。接收路徑資料（DQrx ）和接收路徑選通信號（DQSrx ）具有與接收輸入相位差（θrdDiff ）不同的接收路徑相位差（θrxDiff ）。多相位信號產生器電連接到校準電路。多相位信號產生器基於系統時鐘信號（sCKin）產生第一相移系統時鐘信號（sCKp1）和第二相移系統時鐘信號（sCKp2）。第二相移系統時鐘信號（sCKp2）和第一相移系統時鐘信號（sCKp1）之間的第一相移系統時鐘差等於接收路徑相位差（θrxDiff ）。
本發明實施例還提供了一種收發器。收發器包括接收器和時鐘產生模組。接收器對接收輸入資料（DQrd ）和接收輸入選通信號（DQSrd ）進行接收，其中，接收輸入資料（DQrd ）和接收輸入選通信號（DQSrd ）具有接收輸入相位差（θrdDiff ）。接收器包括資料接收電路和選通接收電路。資料接收電路延遲接收輸入資料（DQrd ）並相應地產生接收延遲資料（DQrd_dly ）。選通接收電路延遲接收輸入選通信號（DQSrd ）並相應地產生接收延遲選通信號（DQSrd_dly ）。時鐘產生模組電連接到接收器。時鐘產生模組包括校準電路和相位補償模組。校準電路基於接收延遲資料（DQrd_dly ）和接收延遲選通信號（DQSrd_dly ）之間的相位差選擇性地產生資料相位補償信號（SDQcmp ）和選通相位補償信號（SDQScmp ）中的其中一個。相位補償模組包括資料相位補償電路和選通相位補償電路。資料相位補償電路電連接到資料接收電路和校準電路。資料相位補償電路根據資料相位補償信號（SDQcmp ）通過用接收資料補償（θDQcmp ）延遲接收延遲資料（DQrd_dly ）來產生接收路徑資料（DQrx ）。選通相位補償電路電連接到選通接收電路和校準電路。選通相位補償電路根據選通相位補償信號（SDQScmp ）通過用接收選通補償（θDQScmp ）延遲接收延遲選通信號（DQSrd_dly ）來產生接收路徑選通信號（DQSrx ）。接收路徑資料（DQrx ）和接收路徑選通信號（DQSrx ）具有與接收輸入相位差（θrdDiff ）不同的接收路徑相位差（θrxDiff ）。
如上所述，相位控制是記憶體訪問或使用選通信號的其它裝置中的基本問題。本發明提供了一種能夠自適應地校準選通信號和資料信號的相位的收發器。收發器可以是與記憶控制器或不同類型的功能電路一起使用的介面（interface）電路。
第1圖是說明一種利用雙向選通信號訪問記憶體的收發器的示意圖。收發器10包括用於記憶體寫操作的發送器（transmitter）101和用於記憶體讀操作的接收器（receiver）103。發送器101將寫資料發送到記憶體11，接收器103接收來自記憶體11的讀資料。發送器101和記憶體11使用雙向總線來交換記憶體資料信號（memory data signal）DQm和記憶體選通信號（memory strobe signal）DQSm。
發送器101包括資料發送路徑（data transmission path）1011，資料輸出緩衝器（data output buffer）1015，選通發送路徑（strobe transmission path）1013和選通輸出緩衝器（strobe output buffer）1017。記憶體寫操作的信號傳輸流被簡單地示出。資料發送路徑1011在接收到發送資料（transmission data）TX_data和多相位記憶時鐘信號（multi-phase memory-clock signals）mCKmp之後，資料發送路徑1011產生發送輸出資料（transmitting-output-data）DQwr 。然後，發送輸出資料DQwr 被傳送至資料輸出緩衝器1015。另一方面，選通發送路徑1013接收多相位記憶時鐘信號mCKmp並產生發送輸出選通信號（transmitting-output-strobe）DQSwr 。然後，發送輸出選通信號DQSwr 被傳送至選通輸出緩衝器1017。此後，發送輸出資料DQwr 和發送輸出選通信號DQSwr 被發送至雙向總線並被分別認為是記憶體資料信號DQm和記憶體選通信號DQSm。
接收器103包括解串行器（de-serializer）1039，資料接收路徑（data reception path）1031，資料輸入緩衝器（data input buffer）1035，選通接收路徑（strobe reception path）1033和選通輸入緩衝器（strobe input buffer）1037。記憶體讀操作的信號傳輸流被簡單地示出。從雙向總線接收記憶體資料信號DQm和記憶體選通信號DQSm。記憶體資料信號DQm用作接收輸入資料（receiving-input-data）DQrd （由記憶體11驅動的資料信號），以及，記憶體選通信號DQSm用作接收輸入選通信號（receiving-input-strobe）DQSrd （由記憶體11驅動的選通信號）。資料接收路徑1013接收來自資料輸入緩衝器1035的接收輸入資料DQrd ，並產生接收路徑資料（receiving-path-data）DQrx 到解串行器1039。選通接收路徑1033接收來自選通輸入緩衝器1037的接收輸入選通信號DQSrd 並產生接收路徑選通信號（receiving-input-strobe）DQSrx 到解串行器1039。然後，解串行器1039產生接收資料（reception data）RX_data。
在一示例中，第2A圖和第2B圖示出了與收發器的操作有關的資料信號和選通信號的波形示意圖。出於說明的目的，波形之間的差異是指說明書中的相位差或時間差。
通常，雙倍資料速率記憶體提供源同步設計，即每個時鐘週期捕獲資料信號兩次。因此，收發器10的操作涉及兩種類型的時鐘信號，即記憶時鐘信號（memory-clock signal）mCK和系統時鐘信號（system-clock signal）sCKin。記憶時鐘信號mCK的頻率等於系統時鐘信號sCKin的頻率的一半。若記憶時鐘信號mCK的週期表示為Tm，系統時鐘信號sCKin的週期表示為Ts，則記憶時鐘信號mCK的週期（Tm）等於系統時鐘信號sCKin的週期（Ts）的兩倍。即，Tm=2*Ts。第2A圖和第2B圖是基於記憶時鐘信號mCK的週期示出的波形。
第2A圖是示出發送器中的信號的相位之間的關係的示意圖。在第2A圖中，發送輸出選通信號DQSwr 相對於發送輸出資料DQwr 是居中對齊的（center-aligned）。也就是說，發送輸出選通信號DQSwr 的轉變（transition）與發送輸出資料DQwr 的轉變（相對於mCK）異相（out of phase）標稱的90度。因此，發送輸出選通信號DQSwr 能直接用於捕獲發送輸出資料DQwr 。如第1圖中所示，發送輸出資料DQwr 和發送輸出選通信號DQSwr 的產生是基於發送資料TX_data和多相位記憶時鐘信號mCKmp的。因此，能夠精確地產生發送輸出資料DQwr 和發送輸出選通信號DQSwr 的基本前提是多相位記憶時鐘信號mCKmp之間的相位差必須是精確的。
第2B圖是示出接收器中的信號的相位之間的關係的示意圖。對於記憶體讀操作，接收輸入選通信號DQSrd 與接收輸入資料DQrd 被假定為（is assumed to）是邊沿對齊的（edge-aligned）。也就是說，接收輸入選通信號DQSrd 和接收輸入資料DQrd 被相同的記憶時鐘信號mCK進行時鐘驅動。另一方面，接收路徑選通信號DQSrx 應與接收路徑資料DQrx 是居中對齊的。因此，接收路徑選通信號DQSrx 應與接收路徑資料DQrx 異相90度。
可選地，接收輸入選通信號DQSrd 的相位與接收輸入資料DQrd 的相位之間的相位差（例如，邊緣對齊）不同於接收路徑資料DQrx 的相位和接收路徑選通信號DQSrx 的相位之間的相位差（例如，居中對齊）。在這種情況下，接收輸入選通信號DQSrd 的相位與接收輸入資料DQrd 的相位之間的相位差被定義為接收輸入相位差（receiving-input phase difference）θrdDiff ，以及，接收路徑資料DQrx 的相位和接收路徑選通信號DQSrx 的相位之間的相位差被定義為接收路徑相位差（receiving-path phase difference）θrxDiff 。接收輸入相位差（θrdDiff ）和接收路徑相位差（θrxDiff ）是不同的。
在第2B圖中，接收輸入選通信號DQSrd 的上升沿（rising edge）與接收路徑選通信號DQSrx 的上升沿之間的差異被表示為選通接收延遲（strobe-receiving delay）TDQSrx （θDQSrx ），以及，接收輸入資料DQrd 的上升沿與接收路徑資料DQrx 的上升沿之間的差異被表示為資料接收延遲（data-receiving delay）TDQrx （θDQrx ）。此外，接收路徑資料DQrx 的上升沿與接收路徑選通信號DQSrx 的上升沿之間的差異被定義為接收路徑相位差（receiving-path phase difference）TrxDiff （θrxDiff ）。在理想情況下，由於接收路徑選通信號DQSrx 被假定為與接收路徑資料DQrx 是居中對齊的，因此，接收路徑相位差TrxDiff （θrxDiff ）應等於1/4*Tm（即，與記憶時鐘信號mCK相差90度相位）。
在本發明實施例中，90度相位差被定義為默認採樣相位（default sampling-phase）θsmp_dft ，該默認採樣相位θsmp_dft 被設計用於選通以對資料進行採樣。默認採樣相位θsmp_dft 等於記憶時鐘信號的四分之一個週期（即1/4*Tm）或系統時鐘信號的半個週期（即1/2*Ts）。
為了說明起見，選通接收延遲TDQSrx （θDQSrx ），資料接收延遲TDQrx （θDQrx ）和接收路徑相位差θrxDiff 之間的關係在第2B圖的底部以水平條（horizontal bar）圖案示出。在這種情況下，柵格網點（grid screentone）表示選通接收延遲θDQSrx ，垂直網點（vertical screentone）表示資料接收延遲θDQrx ，水平網點（horizontal screentone）表示默認採樣相位θsmp_dft 。第2B圖中所示的水平條的網點的長度和密度表示這些相位的理想值。
通常，資料接收路徑1031具有用於控制接收輸入資料DQrd 的相移（phase shift）的資料接收電路，以及，選通接收電路1032b具有用於控制接收輸入選通信號DQSrd 的相移的選通接收電路。然而，在資料接收路徑1031僅包括該資料接收電路1032a且選通接收路徑1033僅包括該選通接收電路1032b的情況下，由該資料接收電路與該選通接收電路直接輸出的信號之間的相位差不等於默認採樣相位θsmp_dft 。換句話說，由該資料接收電路和該選通接收電路直接輸出的信號不適合於解串行器1039。
第3圖是說明資料接收電路和選通接收電路分別將接收輸入資料DQrd 和接收輸入選通信號DQSrd 變換為接收延遲資料DQrd_dly 和接收延遲選通信號DQSrd_dly 的示意圖。資料接收電路1032a基於接收輸入資料DQrd 產生接收延遲資料DQrd_dly 。選通接收電路1032b基於接收輸入選通信號DQSrd 產生接收延遲選通信號DQSrd_dly 。接收延遲資料DQrd_dly 和接收延遲選通信號DQSrd_dly 之間的相位差被定義為接收電路相位差（receiving-circuit phase difference）θrcDiff_dly 。
簡而言之，由於PVT變化，資料接收電路1032a和選通接收電路1032b與預期的設計規範不匹配。因此，接收電路相位差θrcDiff_dly 不等於默認採樣相位θsmp_dft 。或者說，接收延遲資料DQrd_dly 和接收延遲選通信號DQSrd_dly 不能分別直接用作接收路徑資料DQrx 和接收路徑選通信號DQSrx 。第2B圖中所示的相位之間存在的一些不同關係在第4A圖、第4B圖、第5A圖和第5B圖中被討論。
第4A圖、第4B圖、第5A圖和第5B圖示出了由資料接收電路1032a和選通接收電路1032b造成的相位延遲的各種組合。在本發明實施例中，具有相似類型的網點（screentone）但具有不同密度的水平條表示相同類型的相位但具有非理想值。例如，具有更密集的柵格網點的水平條意味著選通接收延遲θDQSrx_dly 是非理想的，等等。除了柵格網點，垂直網點和水平網點之外，點綴網點（dotted screentone）也被用在第4A圖、第4B圖、第5A圖和第5B圖中來表示補償相位。補償相位可以是與選通接收電路1032b相關的接收選通補償θDQScmp 或與資料接收電路1032a相關的接收資料補償θDQcmp 。
第4A圖和第4B圖示出了當選通接收電路被補償時的情況的示意圖。
在第4A圖中，選通接收延遲θDQSrx_dly 被假定為等於選通接收電路1032b的預定延遲（predefined delay）θDQSrx_idl （θDQSrx_dly =θDQSrx_idl ），以及，資料接收延遲θDQrx_dly 被假定大為於資料接收電路1032a的預定延遲θDQrx_idl （θDQrx_dly ＞θDQrx_idl ）。由資料接收電路1032a造成的實際延遲（即，資料接收延遲θDQrx_dly ）與資料接收電路1032a的預定延遲θDQrx_idl 之間的相位差被定義為資料接收電路1032a的相位失配（phase mismatch）θdms （θdms =θDQrx_dly -θDQrx_idl ）。由於資料接收延遲θDQrx_dly 大於資料接收電路1032a的預定延遲θDQrx_idl （θDQrx_dly ＞θDQrx_idl ），因此，接收電路相位差θrcDiff_dly 變得小於默認採樣相位θsmp_dft 。
為了確保接收路徑相位差θrxDiff 等於默認採樣相位θsmp_dft ，需要將額外延遲插入選通接收路徑1033。被插入到選通接收路徑1033的額外延遲被定義為接收選通補償θDQScmp 。接收選通補償θDQScmp 被設計為等於資料接收電路1032a的相位失配θdms 。
通過額外向選通接收路徑1033提供接收選通補償θDQScmp ，表示沿選通接收路徑1033的相位延遲的匯總選通延遲（summarized strobe delay）θDQSrx_Ttl 可以通過對接收選通補償θDQScmp 和選通接收延遲θDQSrx_dly 求和來獲得，即θDQSrx_Ttl =（θDQScmp +θDQSrx_dly ）。因此，匯總選通延遲θDQSrx_Ttl 和資料接收延遲θDQrx_dly 之間的差異等於默認採樣相位θsmp_dft 。
在第4B圖中，選通接收延遲θDQSrx_dly 被假定為小於選通接收電路1032b的預定延遲θDQSrx_idl （θDQSrx_dly ＜θDQSrx_idl ），以及，資料接收延遲θDQrx_dly 被假定為等於資料接收電路1032a的預定延遲θDQrx_idl （θDQrx_dly =θDQrx_idl ）。由選通接收電路1032b造成的實際延遲（即，選通接收延遲θDQSrx_dly ）與選通接收電路1032b的預定延遲（θDQSrx_idl ）之間的相位差被定義為選通接收電路1032b的相位失配θsms（θsms=θDQSrx_idl -θDQSrx_dly ）。由於選通接收延遲θDQSrx_dly 小於選通接收電路1032b的預定延遲θDQSrx_idl （θDQSrx_dly ＜θDQSrx_idl ），因此，接收路徑相位差θrxDiff 變得小於默認採樣相位θsmp_dft 。
如第4A圖所示，接收選通補償θDQScmp 應被插入至選通接收路徑1033。在第4B圖中，接收選通補償（θDQScmp ）被設計為等於選通接收電路1032b的相位失配（θsms ），因此，匯總選通延遲θDQSrx_Ttl 與資料接收延遲θDQrx_dly 之間的差異等於默認採樣相位θsmp_dft 。
儘管第4A圖和第4B圖的場景是不同的，但第4A圖和第4B圖的共同部分是：接收電路相位差θrcDiff_dly 小於默認採樣相位θsmp_dft ，以及，接收選通補償θDQScmp 被插入至選通接收路徑1033。由於匯總選通延遲θDQSrx_Ttl 表示沿選通接收路徑1033的相位延遲，因此，匯總選通延遲θDQSrx_Ttl 與資料接收延遲θDQrx_dly 之間的差異等於接收路徑相位差θrxDiff 。通過插入接收選通補償θDQScmp ，匯總選通延遲θDQSrx_Ttl 被增大，以及，接收路徑相位差θrxDiff 變得等於默認採樣相位θsmp_dft 。
第5A圖和第5B圖示出了當資料接收電路被補償時的情況的示意圖。
在第5A圖中，選通接收延遲θDQSrx_dly 被假定為等於選通接收電路1032b的預定延遲θDQSrx_idl （θDQSrx_dly =θDQSrx_idl ），以及，資料接收延遲θDQrx_dly 被假定為小於資料接收電路1032a的預定延遲θDQrx_idl （θDQrx_dly ＜θDQrx_idl ）。由於資料接收延遲θDQrx_dly 小於資料接收電路1032a的預定延遲θDQrx_idl （θDQrx_dly ＜θDQrx_idl ），因此，接收電路相位差θrcDiff_dly 變得大於默認採樣相位θsmp_dft 。
為了確保接收路徑相位差θrxDiff 等於默認採樣相位θsmp_dft ，需要將額外延遲插入到資料接收路徑1031。被插入到資料接收路徑1031的額外延遲被定義為接收資料補償θDQcmp 。接收資料補償θDQcmp 被設計為等於資料接收電路1032a的相位失配θdms 。
通過額外提供接收資料補償θDQcmp ，表示沿資料接收路徑1031的相位延遲的匯總資料延遲（summarized data delay）θDQrx_Ttl 可以通過對接收資料補償θDQcmp 和資料接收延遲θDQrx_dly 求和來獲得，即θDQrx_Ttl =θDQcmp +θDQrx_dly 。因此，選通接收延遲θDQSrx_dly 與匯總資料延遲θDQsrx_Ttl 之間的差異等於默認採樣相位θsmp_dft 。
在第5B圖中，選通接收延遲θDQSrx_dly 被假定為大於選通接收電路1032b的預定延遲θDQSrx_idl （θDQSrx_dly ＞θDQSrx_idl ），以及，資料接收延遲θDQrx_dly 被假定為等於資料接收電路1032a的預定延遲θDQrx_idl （θDQrx_dly =θDQrx_idl ）。由於選通接收延遲θDQSrx_dly 大於選通接收電路1032b的預定延遲θDQSrx_idl （θDQSrx_dly ＞θDQSrx_id1 ），因此，接收路徑相位差θrxDiff 變得大於默認採樣相位θsmp_dft 。
如第5A圖所示，接收資料補償θDQScmp 應被插入到資料接收路徑1031中。在第5B圖中，接收資料補償θDQcmp 被設計為等於選通接收電路1031的相位失配θsms ，因此，選通接收延遲θDQrx_dly 與匯總資料延遲θDQrx_Ttl 之間的差異等於默認採樣相位θsmp_dft 。
儘管第5A圖和第5B圖的場景是不同的，但第5A圖和第5B圖的共同部分是：接收電路相位差θrcDiff_dly 大於默認採樣相位θsmp_dft ，以及，接收資料補償θDQcmp 被插入到資料接收路徑1031。由於匯總資料延遲θDQrx_Ttl 表示沿資料接收路徑1031的相位延遲，選通接收延遲θDQSrx_dly 與匯總選通延遲θDQSrx_Ttl 之間的差異等於接收路徑相位差θrxDiff 。通過插入接收資料補償θDQcmp ，匯總資料延遲θDQrx_Tt1 被增大，以及，接收路徑相位差θrxDiff 變得等於默認採樣相位θsmp_dft 。
第4A圖，第4B圖，第5A圖和第5B圖所示的示例通過假定選通接收延遲θDQSrx_dly 等於選通接收電路的預定延遲θDQSrx_idl （在第4A圖和第5A圖中，θDQSrx_dly =θDQSrx_idl ）或資料接收延遲θDQSrx_dly 等於資料接收電路的預定延遲θDQrx_idl （在第4B圖和第5B圖中，θDQrx_dly =θDQrx_idl ）來簡化各情況。在實際應用中，選通接收延遲θDQSrx_dly 和資料接收延遲θDQSrx_dly 中的任何一個可以大於/等於/小於其對應的預定延遲，具體地，本發明實施例不做限制。
當接收電路相位差θrcDiff_dly 小於默認採樣相位θsmp_dft 時，接收選通補償θDQScmp 被插入到選通接收路徑，以增大接收路徑相位差θrxDiff 。當接收電路相位差θrcDiff_dly 大於默認採樣相位θsmp_dft 時，接收資料補償θDQcmp 被插入到資料接收路徑，以減小接收路徑相位差θrxDiff 。
根據本發明實施例，可以在選通接收路徑1033中使用用於提供接收選通補償θDQScmp 的相位補償電路，以及，可以在資料接收路徑1031中使用用於提供接收資料補償θDQcmp 的另一相位補償電路。第6圖中示出了與沿著選通接收路徑1033和資料接收路徑1031的相位補償電路一起使用的接收器的實施例。
第6圖示出了接收器與時鐘產生模組一起使用的示意圖。收發器40包括發送器401，接收器403和時鐘產生模組405。時鐘產生模組405電連接到發送器401和接收器403。
時鐘產生模組405包括相位補償模組（phase-compensation module）4058，相位產生路徑（phase-generation-path）4051，分頻器（divider）4053和校準電路（calibration circuit）4055。校準電路4055電連接到相位產生路徑4051和相位補償模組4058，以及，分頻器4053電連接到相位產生路徑4051和發送器401。
相位補償模組4058包括相位補償電路（phase-compensation circuit）4058a和4058b，以及，相位補償模組4058可被集成到接收器403中。相位補償電路4058a電連接到資料接收電路4032a和解串行器4035。相位補償電路4058b電連接到選通接收電路4032b和解串行器4035。根據本發明實施例，相位補償電路4858a被配置為提供接收資料補償θDQcmp ，以及，相位補償電路4858b被配置為提供接收選通補償θDQScmp 。
校準電路4055包括相位檢測器（phase detector，PD）4055a和延遲控制電路（delay control circuit）4055b。相位檢測器4055a電連接到資料接收電路4032a，選通接收電路4032b和相位補償電路4058a、4058b。延遲控制電路4055b電連接到相位檢測器4055a，相位補償電路4058a、4058b和相位產生路徑4051。
相位檢測器4055a接收分別來自資料接收電路1032a和選通接收電路1032b的接收延遲資料DQrd_dly 和接收延遲選通信號DQSrd_dly 。相位檢測器4055a比較接收延遲資料DQrd_dly 和接收延遲選通信號DQSrd_dly 的相位，並產生表示接收電路相位差θrcDiff_dly 的相位比較信號Spd到延遲控制電路4055b。如第4A圖，第4B圖，第5A圖和第5B圖所示，接收電路相位差θrcDiff_dly 隨著選通接收延遲θDQSrx_dly 和資料接收延遲θDQrx_id1 的變化而變化。
延遲控制電路4055b比較接收電路相位差θrcDiff_dly 和默認採樣相位θsmp_dft 並確定它們是否相等。然後，延遲控制電路4055b選擇性地產生選通相位補償信號SDQScm 和資料相位補償信號SDQcmp 中的其中一個。
當接收電路相位差θrcDiff_dly 等於默認採樣相位θsmp_dft 時，接收延遲資料DQrd_dly 被直接用作接收路徑資料DQrx ，以及，接收延遲選通信號DQSrd_dly 被直接用作接收路徑選通信號DQSrx 。同時，延遲控制電路1055b不產生選通相位補償信號SDQScmp 和資料相位補償信號SDQcmp 。
當接收電路相位差θrcDiff_dly 小於默認採樣相位θsmp_dft 時，選通接收延遲θDQSrx_dly 與資料接收延遲θDQrx_dly 之間的關係類似於第4A圖和第4B圖中描述的那些。因此，延遲控制電路4055b產生選通相位補償信號SDQScmp 到相位補償電路4058b。相位補償電路4058b被選通相位補償信號SDQScmp 設置，以將接收選通補償θDQScmp 提供給選通接收路徑。通過利用相位補償電路4058b提供接收選通補償θDQScmp ，接收路徑相位差θrxDiff 大於接收電路相位差θrcDiff_dly ，以及，接收路徑相位差θrxDiff 能夠被調整為等於默認採樣相位θsmp_dft 。
當接收電路相位差θrcDiff_dly 大於默認採樣相位θsmp_dft 時，選通接收延遲θDQSrx_dly 與資料接收延遲θDQrx_dly 之間的關係類似於第5A圖和第5B圖中描述的那些。因此，延遲控制電路4055b產生資料相位補償信號SDQcmp 到相位補償電路4058a。相位補償電路4058a被資料相位補償信號SDQcmp 設置，以將接收資料補償θDQcmp 提供給資料接收路徑。通過利用相位補償電路4058a提供接收資料補償θDQcmp ，接收路徑相位差θrxDiff 能夠被調整為等於默認採樣相位θsmp_dft 。
利用校準電路4055和相位補償電路4058a、4058b，接收器403能夠將接收路徑相位差θrxDiff 保持為默認採樣相位θsmp_dft 。
關於發送器401的相位，提供相位產生路徑4051和分頻器4053產生多相位記憶時鐘信號mCKmp。相位產生路徑4051包括可控相位延遲電路（controllable phase-delay circuit）4051a和半採樣延遲匹配電路（semi-sampling-delay matching circuit）4051b。半採樣延遲匹配電路4051b提供半默認（semi-default）採樣相位，半默認採樣相位等於默認採樣相位θsmp_dft 的一半（即，1/2*θsmp_dft ）。
根據本發明實施例，延遲控制電路4055b將相位配置信號（phase-configuration signal）Spcfg 發送至可控相位延遲電路4051a。相位配置信號Spcfg 的產生是與資料相位補償信號SDQcmp 和選通相位補償信號SDQScmp 有關的。當產生資料相位補償信號SDQcmp 時，相位配置信號Spcfg 等於接收資料補償θDQcmp 的一半。當產生選通相位補償信號SDQScmp 時，相位配置信號Spcfg 等於接收選通補償θDQScmp 的一半。
第6圖所示的方框示意圖是具有用於發送器401和接收器403的共生（symbiont）多相生成和對齊功能的收發器的示例性設計。在該實施例中，發送器401的相位控制取決於接收器403中的信號。因此，可以在收發器40操作在初始階段時使用第6圖所示的實施例。
根據本發明實施例，相位補償電路4058a、4058b和可控相位延遲電路4051a是可控延遲元件（controllable delay element，CDE）。CDE的實現是不受限制的。例如，CDE可以是類比裝置或數位裝置（例如，數位控制延遲線（digitally controlled delay-line，DCDL））。
第6圖示出的方案直接利用接收器中的信號進行相位對齊（phase alignment）。而在第7圖所示的方案中，提供獨立的時鐘產生模組和來自外部源（external source）的系統時鐘信號sCKin用於相位對齊。由於時鐘產生模組獨立操作，因此，發送器和接收器能被同時校準。可選地，第7圖中所示的收發器具有實時自我相位調整功能（real time self-phase-adjusting function），且可應用於初始階段和正常操作階段（動態校準）。
第7圖是根據本發明實施例示出的具有自我相位調整功能的收發器的示意圖。收發器20包括發送器201，接收器203和時鐘產生模組205。接收器203包括資料輸入緩衝器2035，選通輸入緩衝器2037，資料接收電路2032a，選通接收電路2032b，以及解串行器2039。
時鐘產生模組205包括多相位信號產生器（multi-phase signal generator）2051，分頻器2053、校準電路2055和相位補償模組2058，其中，相位補償模組2058包括相位補償電路2058a和2058b。多相位信號產生器2051接收系統時鐘信號sCKin並相應地產生相移系統時鐘信號（shifted system-clock signals），如第一相移系統時鐘信號sCKp1（0），第二相移系統時鐘信號sCKp2（180），第三相移系統時鐘信號sCKp3（90）。第二相移系統時鐘信號和第一相移系統時鐘信號之間的第一相移系統時鐘差等於接收路徑相位差。相移系統時鐘信號sCKp1（0），sCKp3（90）之間存在90度差（相當於1/4*Ts），以及，相移系統時鐘信號sCKp3（90），sCKp2（180）之間存在另一90度差（相當於1/4*Ts）。在這種情況下，相移系統時鐘信號sCKp1（0），sCKp2（180），sCKp3（90）之間的相位差被定義為相移系統時鐘差。例如，第二相移系統時鐘信號sCKp2（180）和第一相移系統時鐘信號sCKp1（0）之間的第一相移系統時鐘差為180度，第三相移系統時鐘信號sCKp3（90）與第一相移系統時鐘信號sCKp1（0）之間的第二相移系統時鐘差（如90度）等於第二相移系統時鐘信號sCKp2（180）和第三相移系統時鐘信號sCKp3（90）之間的第三相移系統時鐘差（如90度）；其中，第一相移系統時鐘差等於第二相移系統時鐘差和第三相移系統時鐘差的總和。
分頻器2053接收來自多相位信號產生器2051的相移系統時鐘信號sCKp1（0），sCKp3（90），並相應地產生多相位記憶時鐘信號mCKmp。校準電路2055接收來自多相位信號產生器2051的相移系統時鐘信號sCKp1（0），sCKp2（180），並產生相位配置信號Spcfg 。另外，校準電路2055基於相移系統時鐘信號sCKp2（180）和sCKp1（0）之間的相移系統時鐘差（shifted system-clock difference）選擇性地產生資料相位補償信號SDQcmp 和選通相位補償信號SDQScmp 。
與校準電路4055相比，校準電路2055從多相位信號產生器2051接收其輸入，而不是直接從資料接收電路4032a和選通接收電路4032b接收。根據本發明實施例，相移系統時鐘信號sCKp1（0），sCKp2（180）的相位產生路徑被設計為使得接收路徑相位差θrxDiff 大致等於相移系統時鐘信號sCKp2（180）和相移系統時鐘信號sCKp1（0）之間的相移系統時鐘差。在本說明書中，通過將相移系統時鐘信號sCKp2（180）和相移系統時鐘信號sCKp1（0）之間的相移系統時鐘差保持等於默認採樣相位θsmp_dft ，接收路徑相位差θrxDiff 能被保持等於默認採樣相位θsmp_dft 。第8圖示出並說明了第7圖所示信號間的關係。
第8圖是示出與多相位信號產生器有關的信號的示意圖。第8圖包括表示由多相位信號產生器2051產生的信號的上部，表示多相位記憶時鐘信號mCKmp的中間部分，以及表示接收路徑資料DQrx 和接收路徑選通信號DQSrx 的下部。
在第8圖的上部中，波形Wc1，Wc2，Wc3，Wc4分別表示系統時鐘信號sCKin，以及相移系統時鐘信號sCKp1（0），sCKp3（90），sCKp2（180）。相移系統時鐘信號sCKp1（0），sCKp3（90）表示用於發送器201中的信號同步的時鐘信號。在理想情況下，相移系統時鐘信號sCKp1（0），sCKp2（180），sCKp3（90）之間的相移系統時鐘差應具有以下關係。
首先，相移系統時鐘信號sCKp2（180）與相移系統時鐘信號sCKp1（0）之間的相移系統時鐘差應等於系統時鐘信號sCKin的180度，這相當於系統時鐘信號的半個週期（1/2*Ts）。其次，相移系統時鐘信號sCKp3（90）與相移系統時鐘信號sCKp1（0）之間的相移系統時鐘差應等於系統時鐘信號sCKin的90度，這相當於系統時鐘信號的四分之一個週期（1/4*Ts）。此外，相移系統時鐘信號sCKp3（90）和相移系統時鐘信號sCKp1（0）之間的相移系統時鐘差應等於相移系統時鐘信號sCKp2（180）和相移系統時鐘信號sCKp3（90）之間的相移系統時鐘差。
在實際應用中，由於PVT變化，僅通過使用相位產生路徑2051a，2051b，2051c（如第9A圖所示）的默認設計，這些相移系統時鐘差無法滿足上述關係。因此，必要時必須動態地調整所產生相移系統時鐘信號sCKp1（0），sCKp2（180），sCKp3（90）被如何執行。通過動態調整，能夠保證相移系統時鐘信號sCKp1（0），sCKp2（180），sCKp3（90）之間的相移系統時鐘差與上述關係一致，而不管PVT如何變化。
根據本發明實施例，系統時鐘信號sCKin的上升沿與相移系統時鐘信號sCKp1（0）的上升沿之間的差異被定義為相移系統時鐘的第一相位差Δtp1，系統時鐘信號sCKin和相移系統時鐘信號sCKp2（180）的上升沿之間的差異被定義為相移系統時鐘的第二相位差Δtp2。
如第7圖所示，分頻器2053接收相移系統時鐘信號sCKp1（0），sCKp3（90），並相應地產生多相位記憶時鐘信號mCKmp。由於相移系統時鐘信號sCKp1（0），sCKp3（90）之間的相移系統時鐘差等於1/4*Ts（即1/8*Tm），分頻器2053能夠產生具有8個不同相位（0°，45°，90°，135°，180°，225°，270°，315°）的多相位記憶時鐘信號mCKmp。
在第8圖的中間部分中，波形Wt1，Wt2，Wt3，…，Wt8表示多相位記憶時鐘信號mCKmp。波形Wt1對應於具有0°相移的記憶時鐘信號mCKp1（0），波形Wt2對應於具有45°相移的記憶時鐘信號mCKp2（45），波形Wt3對應於具有90°相移的記憶時鐘信號mCKp3（90），以及，波形Wt8對應於具有315°相移的記憶時鐘信號mCKp8（315）。
第8圖的下部是接收器203在理想情況中的接收輸入資料DQrd 和接收輸入選通信號DQSrd 。波形Wr1表示接收輸入資料DQrd ，以及，波形Wr2表示接收輸入選通信號DQSrd 。波形Wr2的上升沿與接收輸入資料DQrd 的中心是對齊的。
時鐘產生模組205從外部的時鐘源接收系統時鐘信號sCKin。例如，時鐘源可以是PLL電路。關於時鐘產生模組205的設計和控制機制的更多細節在第9A圖和第9B圖中進一步示出。
第9A圖是示出時鐘產生模組中的組件和信號的方框示意圖。多相位信號產生器2051包括相位產生路徑2051a，2051b，2051c。相位產生路徑2051a產生相移系統時鐘信號sCKp1（0），相位產生路徑2051b產生相移系統時鐘信號sCKp2（180），以及，相位產生路徑2051c產生相移系統時鐘信號sCKp3（90）。
相位產生路徑2051a，2051b電連接到時鐘源30並直接接收系統時鐘信號sCKin。另一方面，相位產生路徑2051c電連接到相位產生路徑2051b中的對稱端子（symmetric terminal）Nsym。換句話說，相位產生路徑2051c從相位產生路徑2051b內的端子處接收其輸入。
相位產生路徑2051b包括電連接到對稱端子Nsym的對稱子電路（symmetric sub-circuit）2061,2063。對稱子電路2061,2063具有類似的內部組件和類似特徵，以及，由對稱子電路2061造成的相位延遲大致等於由對稱子電路2063造成的相位延遲。對稱子電路2061接收和延遲系統時鐘信號sCKin。然後，對稱子電路2061將其輸出發送到對稱端子Nsym。對稱子電路2063從對稱端子Nsym接收其輸入。然後，對稱子電路2063通過延遲其輸入來產生相移系統時鐘信號sCKp2（180）。
校準電路2055包括相位檢測器2055a和延遲控制電路2055b。相位檢測器2055a從相位產生路徑2051a接收相移系統時鐘信號sCKp1（0），並從相位產生路徑2051b接收相移系統時鐘信號sCKp2（180）。然後，相位檢測器2055a基於相移系統時鐘信號sCKp1（0），sCKp2（180）之間的相移系統時鐘差，產生相位比較信號Spd到延遲控制電路2055b。
延遲控制電路2055b產生兩種類型的相位控制信號，即，相位配置信號Scfg和相位補償信號Scmp。相位配置信號Scfg（如第一相位配置信號Spcfg1 ，第一-第二相位配置信號Spcfg2a ，第二-第二相位配置信號Spcfg2b ，第三相位配置信號Spcfg3 ）被傳送至多相位信號產生器2051，以及，相位補償信號Scmp（SDQcmp ，SDQScmp ）被傳送至相位補償模組2058。
根據與資料接收路徑或選通接收路徑的相關性，可以將這些相位控制信號分為兩組。第一組相位控制信號是與選通接收路徑有關的信號，即相位配置信號Spcfg2a ，Spcfg2b 和選通相位補償信號SDQScmp 。第二組相位控制信號是與資料接收路徑有關的信號，即相位配置信號Spcfg1 ，Spcfg3 和資料相位補償信號SDQcmp 。為了說明起見，第一組相位控制信號（Spcfg2a ，Spcfg2b ，SDQScmp ）以實線粗箭頭示出，第二組相位控制信號（Spcfg1 ，Spcfg3 ，SDQcmp ）以虛線粗箭頭示出。
當相位比較信號Spd表明需要產生接收選通補償θDQScmp 時，延遲控制電路2055b產生第一組相位控制信號（Spcfg2a ，Spcfg2b ，SDQScmp ）。在第一組相位控制信號（Spcfg2a ，Spcfg2b ，SDQScmp ）中，相位配置信號Spcfg2a 被傳送至對稱子電路2061，相位配置信號Spcfg2b 被傳送至對稱子電路2063，以及，選通相位補償信號SDQScmp 被傳送至相位補償電路2058b。
當相位比較信號Spd表明需要產生接收資料補償θDQcmp 時，延遲控制電路2055b產生第二組相位控制信號（Spcfg1 ，Spcfg3 ，SDQcmp ）。在第二組相位控制信號（Spcfg1 ，Spcfg3 ，SDQcmp ）中，相位配置信號Spcfg1 被傳送至相位產生路徑2051a，相位配置信號Spcfg3 被傳送至相位產生路徑2051c，資料相位補償信號SDQcmp 被傳送至相位補償電路2058a。
第9B圖是示出多相位信號產生器中的組件和信號的方框示意圖。相位產生路徑2051a包括受相位配置信號Spcfg1 控制的可控相位延遲電路2071。相位產生路徑2051c包括受相位配置信號Spcfg3 控制的可控相位延遲電路2081。在一些實施例中，可控相位延遲電路2071,2081是CDE電路。
相位產生路徑2051b包括對稱子電路2061,2063。對稱子電路2061包括可控相位延遲電路2061a和半採樣延遲匹配電路2061b。對稱子電路2063包括可控相位延遲電路2063a和半採樣延遲匹配電路2063b。在一些實施例中，可控相位延遲電路2061a，2063a是具有相同延遲設置的CDE電路。可控相位延遲電路2061a受相位配置信號Spcfg2a 的控制，可控相位延遲電路2063a受相位配置信號Spcfg2b 的控制。半採樣延遲匹配電路2061b，2063b中的每一個提供等於默認採樣相位的一半（1/2*θsmp_dft ）的相位延遲。由半採樣延遲匹配電路2061b，2063b提供的相位延遲被定義為半默認採樣相位（1/2*θsmp_dft ），以及，半採樣延遲匹配電路2061b，2063b可以利用時鍾樹實現。
在不存在PVT變化的情況下，不產生相位控制信號。對於多相位信號產生器2051，由於半採樣延遲匹配電路2061b，2063b中的每一個提供等於默認採樣相位的一半（1/2*θsmp_dft ）的相位延遲，且相位產生路徑2051a，2051b都接收系統時鐘信號sCKin作為它們的輸入，因此，相移系統時鐘信號sCKp2（180），sCKp1（0）之間的相位差大致等於默認採樣相位θsmp_dft 。對於接收器203，接收延遲選通信號DQSrd_dly 和接收延遲資料DQrd_dly 之間的接收電路相位差θrcDiff_dly 大致等於默認採樣相位θsmp_dft 。
在存在PVT變化的情況下，產生第一組相位控制信號和第二組相位控制信號中的其中一組相位控制信號。無論相位控制信號的產生如何，如果存在PVT變化，則相移系統時鐘信號sCKp2（180），sCKp1（0）之間的相位差不再等於默認採樣相位θsmp_dft ，故作為接收電路相位差θrcDiff_dly 。
同時，在資料接收電路2032a和選通接收電路2032b處造成的PVT變化類似於在半採樣延遲匹配電路2061b，2063b處造成的PVT變化。因此，相移系統時鐘信號sCKp2（180），sCKp1（0）之間的相位差大致等於接收電路相位差θrcDiff_dly 。
在本說明書中，用於產生相移系統時鐘信號sCKp1（0）的相位產生路徑2051a可以被認為是資料接收電路2032a的匹配路徑，以及，用於產生相移系統時鐘信號sCKp2（180）的相位產生路徑2051b可以被認為是選通接收電路2032b的匹配路徑。因此，在沒有產生相位控制信號的情況下，相位檢測器2055a的檢測結果能夠表示相移系統時鐘信號sCKp2（180），sCKp1（0）之間的相位差，即接收路徑相位差θrxDiff 。
響應於相位檢測器2055a的檢測結果，延遲控制電路2055b可以作出不同地反應。在一些實施例中，如果相移系統時鐘信號sCKp1（0），sCKp2（180）之間的相移系統時鐘差等於默認採樣相位θsmp_dft ，則校準電路2055暫停（即不產生相位控制信號）相位控制信號的產生（第10圖和第11圖）。在另一些實施例中，如果相移系統時鐘信號sCKp1（0），sCKp2（180）之間的相移系統時鐘差小於默認採樣相位θsmp_dft ，則校準電路2055產生第一組相位控制信號（第12圖和第13圖）。在又一些實施例中，如果相移系統時鐘信號sCKp1（0），sCKp2（180）之間的相移系統時鐘差大於默認採樣相位θsmp_dft ，則校準電路2055產生第二組相位控制信號（第14圖和第15圖）。下面分別描述了這三種情況。
第10圖是說明不需要沿資料接收路徑和選通接收路徑補償相位的波形示意圖。當相位檢測器2055a確定出相移系統時鐘信號sCKp1（0），sCKp2（180）之間的相移系統時鐘差等於默認採樣相位θsmp_dft 時，這意味著資料接收電路的相位失配θdms 等於選通接收電路的相位失配θsms 。因此，延遲控制電路2055b不產生任何的相位控制信號。
第11圖是示出沒有相位信號補償的傳輸路徑的示意圖。由於沒有產生相位控制信號，所以可控相位延遲電路2071，2081，2061a，2063a和相位補償電路2058a，2058b都被禁用。
因此，通過直接使用系統時鐘信號sCKin來產生相移系統時鐘信號sCKp1（0），以及，通過直接使用對稱端子Nsym處的信號來產生相移系統時鐘信號sCKp3（90）。通過利用對應於半採樣延遲匹配電路2061b的半默認採樣相位（1/2*θsmp_dft ）延遲系統時鐘信號sCKin來產生對稱端子Nsym處的信號。通過利用對應於半採樣延遲匹配電路2063b的半默認採樣相位（1/2*θsmp_dft ）延遲對稱端子Nsym處的信號來產生相移系統時鐘信號sCKp2（180）。
換句話說，通過利用默認採樣相位θsmp_dft 延遲系統時鐘信號sCKin來產生相移系統時鐘信號sCKp2（180）。此外，通過利用半默認採樣相位（1/2*θsmp_dft ）延遲系統時鐘信號sCKin來產生相移系統時鐘信號sCKp3（90）。
實踐中，相移系統時鐘信號sCKp1（0），sCKp2（180）和sCKp3（90）的產生與第10圖中所示的不同。因此，表示相移系統時鐘的第二相位差Δtp2與相移系統時鐘的第一相位差Δtp1之間的差異的相位漂移誤差（Δtp2-Δtp1）與默認採樣相位θsmp_dft 不相等。
第12圖是示出當相位漂移誤差（Δtp2-Δtp1）小於默認採樣相位θsmp_dft 時系統時鐘信號sCKin和相移系統時鐘信號sCKp1（0），sCKp3（90），sCKp2（180）在校準操作之前和之後的波形示意圖。在校準多相位信號產生器2051之前，相位漂移誤差（Δtp2-Δtp1）小於默認採樣相位θsmp_dft 。在本說明書中，在校準電路2055產生任何的相位控制信號之前，接收電路相位差θrcDiff_dly 大致等於相位漂移誤差（Δtp2-Δtp1）（θrcDiff_dly =（Δtp2-Δtp1））。因此，接收電路相位差θrcDiff_dly 小於默認採樣相位θsmp_dft 。即，θrcDiff_dly =（Δtp2-Δtp1）＜θsmp_dft 。
在這種情況下，延遲控制電路2055b產生第一組相位控制信號（Spcfg2a ，Spcfg2b ，SDQScmp ）到可控相位延遲電路2061a，2063a和相位補償電路2058b。然後，相應地調整沿相位產生路徑2051b和選通接收路徑的相位延遲。
對於第12圖，利用相位漂移誤差（Δtp2-Δtp1）來確定接收選通補償θDQScmp ，即θDQScmp =θsmp_dft -（Δtp2-Δtp1）。因此，相移系統時鐘信號sCKp1（0）保持不變，相移系統時鐘信號sCKp2（180），sCKp3（90）和接收延遲選通信號DQSrd_dly 被調整。相移系統時鐘信號sCKp2（180）和sCKp3（90）的相位調整量由相位配置信號Spcfg2a ，Spcfg2b 確定。根據相位配置信號Spcfg2a ，Spcfg2b ，相移系統時鐘信號sCKp2（180）應被移位該接收選通補償θDQScmp 。
因此，系統時鐘信號sCKin與相移系統時鐘信號sCKp2（180）的上升沿之間的差異被增大接收選通補償θDQScmp 。系統時鐘信號sCKin和相移系統時鐘信號sCKp2（180）的上升沿之間被增大後的差異被定義為相移系統時鐘的更新第二相位差（updated second phase-difference）Δtp2'。此外，相移系統時鐘的第二相位差Δtp2與相移系統時鐘的更新第二相位差Δtp2'之間的關係可以表示為Δtp2'=Δtp2+θDQScmp 。同時，根據相位配置信號Spcfg2a ，相移系統時鐘信號sCKp3（90）應被移位1/2*θDQScmp 。
在校準多相位信號產生器2051之後，相移系統時鐘的更新第二相位差Δtp2'與相移系統時鐘的第一相位差Δtp1之間的差異等於默認採樣相位θsmp_dft 。因此，接收路徑相位差θrxDiff 等於默認採樣相位θsmp_dft 。即，θrxDiff =（Δtp2'-Δtp1）=θsmp_dft 。
第13圖是說明資料接收電路被資料相位補償信號SDQcmp 補償以及用於產生相移系統時鐘信號sCKp2（180）和sCKp3（90）的相位產生路徑的調整的示意圖。請一併參考第13圖和表1。
表1
當相位比較信號Spd表示（Δtp2-Δtp1）＜θsmp_dft 時，延遲控制電路2055b產生第一組相位控制信號，但暫停（不）產生第二組相位控制信號。相位配置信號Spcfg2a 被傳送至可控相位延遲電路2061a，相位配置信號Spcfg2b 被傳送至可控相位延遲電路2063a以及，選通相位補償信號SDQScmp 被傳送至相位補償電路2058b。
對於相位產生路徑2051a，由於未產生相位配置信號Spcfg1 ，因此可控相位延遲電路2071被禁用。因此，在相位產生路徑2051a處不會造成額外的延遲。因此，系統時鐘信號sCKin被直接用作相移系統時鐘信號sCkp1（0）。
對於相位產生路徑2051c，由於未產生相位配置信號Spcfg3 ，因此可控相位延遲電路2081被禁用。因此，可以通過獲取對稱端子Nsym處的信號來獲得相移系統時鐘信號sCKp3（90）。此外，可以通過將sCKin移位（1/2*θDQScmp +1/2*θsmp_dft ）來獲得對稱端子Nsym處的信號，（1/2*θDQScmp +1/2*θsmp_dft ）為可控相位延遲電路2061a造成的可控延遲（1/2*θDQScmp ）和半採樣延遲匹配電路2061b造成的半默認採樣相位（1/2*θsmp_dft）的總和。
對於相位產生路徑2051b，由於產生了相位配置信號Spcfg2a ，Spcfg2b ，因此，可控相位延遲電路2061a，2063a被使能。因此，可以通過利用接收選通補償θDQScmp 和默認採樣相位的總和（θDQScmp +θsmp_dft ）延遲系統時鐘信號sCKin來獲得相移系統時鐘信號sCKp2（180），（θDQScmp +θsmp_dft ）可以通過對可控相位延遲電路2061a，2063a造成的可控延遲（每一個為1/2*θDQScmp ）和半採樣延遲匹配電路2061b，2063b造成的半默認採樣相位（每一個為1/2*θsmp_dft ）求和來獲得。
相位補償電路2058b從延遲控制電路2055b接收選通相位補償信號SDQScmp 。然後，相位補償電路2058b將接收延遲選通信號DQSrd_dly 移位接收選通補償θDQScmp ，並相應地產生接收路徑選通信號DQSrx 。
第14圖是示出當相位漂移誤差（Δtp2-Δtp1）大於默認採樣相位θsmp_dft 時系統時鐘信號sCKin和相移系統時鐘信號sCKp1（0），sCKp3（90），sCKp2（180）在校準操作之前和之後的波形示意圖。在校準多相位信號產生器2051之前，相移系統時鐘的第二相位差Δtp2與相移系統時鐘的第一相位差Δtp1之間的差異大於默認採樣相位θsmp_dft 。在本說明書中，在校準電路2055產生任何的相位控制信號之前，接收電路相位差θrcDiff_dly 大致等於相位漂移誤差（Δtp2-Δtp1）（即θrcDiff_dly =（Δtp2-Δtp1））。因此，接收電路相位差θrcDiff_dly 大於默認採樣相位θsmp_dft 。即，θrcDiff_dly =（Δtp2-Δtp1）＞θsmp_dft 。
在這種情況下，延遲控制電路2055b產生第二組相位控制信號（Spcfg1 ，Spcfg3 ，SDQcmp ）到可控相位延遲電路2071,2081和相位補償電路2058a。然後，相應地調整沿相位產生路徑2051a，2051c和資料接收路徑的相位延遲。
對於第14圖，利用相位漂移誤差（Δtp2-Δtp1）來確定接收資料補償θDQcmp ，即θDQcmp =（Δtp2-Δtp1）-θsmp_dft 。因此，相移系統時鐘信號sCKp2（180）保持不變，相移系統時鐘信號sCKp1（0），sCKp3（90）和接收延遲資料DQrd_dly 被調整。相移系統時鐘信號sCKp1（0）和sCKp3（90）的相位調整量分別由相位配置信號Spcfg1 ，Spcfg3 確定。根據相位配置信號Spcfg1 ，相移系統時鐘信號sCKp1（0）應被移位該接收選通補償θDQScmp 。
因此，系統時鐘信號sCKin與相移系統時鐘信號sCKp1（0）的上升沿之間的差異被增大了接收選通補償θDQScmp 。系統時鐘信號sCKin與相移系統時鐘信號sCKp1（0）的上升沿之間被增大後的差異被定義為相移系統時鐘的更新第一相位差（updated first phase-difference）Δtp1'。此外，相移系統時鐘的第一相位Δtp1與相移系統時鐘的更新第一相位差Δtp1'之間的關係可以表示為Δtp1'=Δtp1+θDQcmp 。根據相位配置信號Spcfg3 ，系統時鐘信號sCKp3（90）應被移位1/2*θDQScmp 。
在校準多相位信號產生器2051之後，相移系統時鐘的第二相位差Δtp2與相移系統時鐘的更新第一相位差Δtp1'之間的差異等於默認採樣相位θsmp_dft 。因此，接收路徑相位差θrxDiff 等於默認採樣相位θsmp_dft 。即，θrxDiff =（Δtp2-Δtp1'）=θsmp_dft 。
第15圖是說明資料接收電路被選通相位補償信號SDQScmp 補償以及用於產生相移系統時鐘信號sCKp1（0）和sCKp3（90）的相位產生路徑的調整的示意圖。請一併參考第15圖和表2。
表2
當相位比較信號Spd表示（Δtp2-Δtp1）＞θsmp_dft 時，延遲控制電路2055b產生第二組相位控制信號，但暫停（不）產生第一組相位控制信號。相位配置信號Spcfg1 被傳送至可控相位延遲電路2071，相位配置信號Spcfg2b 被傳送至可控相位延遲電路2081，以及，資料相位補償信號SDQcmp 被傳送至相位補償電路2058a。
對於相位產生路徑2051a，由於產生了相位配置信號Spcfg1，因此可控相位延遲電路2071被使能。因此，在相位產生路徑2051a處造成額外的延遲。因此，可以通過利用θDQcmp （即，由可控相位延遲電路2071造成的可控延遲）延遲系統時鐘信號sCKin來產生相移系統時鐘信號sCkp1（0）。
對於相位產生路徑2051c，由於產生了相位配置信號Spcfg2 ，因此可控相位延遲電路2081被使能。由於可控相位延遲電路2081的輸入是從對稱端子Nsym傳導過來的，因此，可以通過將對稱端子Nsym處的信號延遲1/2*θDQcmp （即由可控相位延遲電路2081造成的可控延遲）來獲得相移系統時鐘信號sCkp3（90）。此外，對稱端子Nsym處的信號可以通過將系統時鐘信號sCKin延遲1/2*θsmp_dft （即由半採樣延遲匹配電路2061b提供的半默認採樣相位造成的半採樣預定延遲）來獲得。因此，可以通過將系統時鐘信號sCKin移位（1/2*θDQcmp +1/2*θsmp_dft ）來獲得相移系統時鐘信號sCkp3（90）。
對於相位產生路徑2051b，由於未生成相位配置信號Spcfg2a ，Spcfg2b ，因此可控相位延遲電路2061a，2063a被禁用。因此，可以通過利用接收電路相位差θrcDiff_dly （即，由半採樣延遲匹配電路2061b，2063b造成的半默認採樣相位的總和（1/2*θsmp_dft +1/2*θsmp_dft =θsmp_dft ））延遲系統時鐘信號sCKin來獲得相移系統時鐘信號sCKp2（180）。
相位補償電路2058a從延遲控制電路2055b接收資料相位補償信號SDQcmp 。然後，相位補償電路2058a將接收延遲資料DQrd_dly 移位接收資料補償θDQcmp ，並相應地產生接收路徑資料DQrx 。
第16圖是根據本發明實施例示出的收發器的示例性實現的示意圖。收發器包括發送器301，時鐘產生模組305和接收器303。
發送器301包括延遲調整電路（delay adjust circuit）3016a，3016b，串行器（serializer）3015a，3015b，資料輸出緩衝器3015和選通輸出緩衝器3015b，以及，資料輸出緩衝器3015和選通輸出緩衝器3017。串行器3015a和資料輸出緩衝器3015的數量與資料位元的數量有關。接收器303包括資料輸入緩衝器3035，選通輸入緩衝器3037，選通（DQS）產生器3032b和解串行器3039。解串行器3039的數量與資料位元的數量有關。
時鐘產生模組305包括多相位信號產生器3051，分頻器3053，校準電路3055和相位補償電路3058a，3058b。多相位信號產生器3051包括可控相位延遲電路3071a，3071b，3081，3061a，3063a和半採樣延遲匹配電路3061b，3063b。可控相位延遲電路3071a，3071b構成相移系統時鐘信號sCKp1（0）的相位產生路徑。可控相位延遲電路3081電連接到對稱端子Nsym，以構成相移系統時鐘信號sCKp3（90）的相位產生路徑。可控相位延遲電路3061a和半採樣延遲匹配電路3061b共同構成對稱子電路3061，可控相位延遲電路3063a和半採樣延遲匹配電路3063b共同構成對稱子電路3063。對稱子電路3061,3063共同構成相移系統時鐘信號sCKp2（180）的相位產生路徑。
分頻器3053接收相移系統時鐘信號sCKp1（0），sCKp3（90），以產生多相位記憶時鐘信號mCKmp。校準電路3055包括相位檢測器（PD）3055a和延遲控制電路3055b。
相位補償電路3058a位於資料接收路徑中，以及，相位補償電路3058b位於選通接收路徑中。選通相位補償信號SDQScmp 攜帶選通（DQS）偏移碼，以設置相位補償電路3058b中的級聯DCDL對。資料相位補償信號SDQcmp 攜帶資料（DQ）偏移碼，以設置相位補償電路3058a中的DCDL對。
在實際應用中，相位補償電路3058a，3058b可以被認為是接收器的一部分或者作為時鐘產生模組305的一部分。此外，級聯DCDL對3059可以由兩個源控制。也就是說，級聯DCDL對3059可以接收被同等應用於所有級聯DCDL對3059的公共DQ偏移碼，以及，分別應用於每個DCDL對3059的若干唯一DQ偏移碼。公共DQ偏移碼是由資料相位補償信號SDQcmp 確定的，以及，唯一DQ偏移碼分別與不同的資料位元相關。
如上所述，根據本發明實施例的收發器具有自我調整功能，使得接收路徑資料（DQrx ）與接收路徑選通信號（DQSrx ）之間的接收路徑相位差（θrxDiff ）被以實時方式維持。利用時鐘產生模組，收發器能夠即時（instantaneously）或動態校準與發送器和/或接收器相關的信號的相位。儘管上面說明的示例基於DDR記憶體，但是本發明實施例可以通過僅改變相位差設置而應用於單資料速率同步DRAM（SDR）或使用資料選通編碼的其它類型的電路，本發明實施例對記憶體的類型不做任何限制。
以上描述為本發明實施的較佳實施例。以上實施例僅用來例舉闡釋本發明的技術特徵，並非用來限制本發明的範疇。在通篇說明書及申請專利範圍當中使用了某些詞彙來指稱特定的組件。所屬技術領域中具有通常知識者應可理解，製造商可能會用不同的名詞來稱呼同樣的組件。本說明書及申請專利範圍並不以名稱的差異來作為區別組件的方式，而係以組件在功能上的差異來作為區別的基準。本發明的範圍應當參考后附的申請專利範圍來確定。在以上描述和申請專利範圍當中所提及的術語“包含”和“包括”為開放式用語，故應解釋成“包含，但不限定於…”的意思。此外，術語“耦接”意指間接或直接的電氣連接。因此，若文中描述一個裝置耦接至另一裝置，則代表該裝置可直接電氣連接於該另一裝置，或者透過其它裝置或連接手段間接地電氣連接至該另一裝置。文中所用術語“基本”或“大致”係指在可接受的範圍內，所屬技術領域中具有通常知識者能夠解決所要解決的技術問題，基本達到所要達到的技術效果。舉例而言，“大致等於”係指在不影響結果正確性時，所屬技術領域中具有通常知識者能夠接受的與“完全等於”有一定誤差的方式。
雖然已經對本發明實施例及其優點進行了詳細說明，但應當理解的係，在不脫離本發明的精神以及申請專利範圍所定義的範圍內，可以對本發明進行各種改變、替換和變更，例如，可以通過結合不同實施例的若干部分來得出新的實施例。所描述的實施例在所有方面僅用於說明的目的而並非用於限制本發明。本發明的保護範圍當視所附的申請專利範圍所界定者為准。所屬技術領域中具有通常知識者皆在不脫離本發明之精神以及範圍內做些許更動與潤飾。
1011‧‧‧資料發送路徑
1013‧‧‧選通發送路徑
1015、3015‧‧‧資料輸出緩衝器
1017、3017‧‧‧選通輸出緩衝器
11‧‧‧記憶體
1031‧‧‧資料接收路徑
1033‧‧‧選通接收路徑
4051‧‧‧相位產生路徑
4051a‧‧‧可控相位延遲電路
4051b‧‧‧半採樣延遲匹配電路
2055a、4055a、3055a‧‧‧相位檢測器（PD）
2055b、4055b、3055b‧‧‧延遲控制電路
10、20、40‧‧‧收發器
101、201、401、301‧‧‧發送器
103、203、403、303‧‧‧接收器
205、405、305‧‧‧時鐘產生模組
2051、3051‧‧‧多相位信號產生器
2053、4053、3053‧‧‧分頻器
2055、4055、2055、3055‧‧‧校準電路
1039、2039、403、3039‧‧‧解串行器
2058、4058‧‧‧相位補償模組
2058a、2058b、4058a、4058b‧‧‧相位補償電路
1032a、2032a、4032a‧‧‧資料接收電路
1032b、2032b、4032b‧‧‧選通接收電路
1035、2035、3035‧‧‧資料輸入緩衝器
1037、2037、3037‧‧‧選通輸入緩衝器
30‧‧‧時鐘源
2051a、2051b、2051c‧‧‧相位產生路徑
2061、2063、3061、3063‧‧‧對稱子電路
2071、2061a、2063a‧‧‧可控相位延遲電路
2061b、2063b、3061b、3063b‧‧‧半採樣延遲匹配電路
3016a、3016b‧‧‧延遲調整電路
3015a、3015b‧‧‧串行器
3071a、3071b、3081、3061a、3063a‧‧‧可控相位延遲電路
3058a、3058b‧‧‧相位補償電路
3059‧‧‧DCDL對
3032b‧‧‧選通（DQS）產生器
第1圖是說明一種收發器的示意圖。
第2A圖是示出發送器中的信號的相位之間的關係的示意圖。
第2B圖是示出接收器中的信號的相位之間的關係的示意圖。
第3圖是說明資料接收電路和選通接收電路分別將接收輸入資料DQrd 和接收輸入選通信號DQSrd 變換為接收延遲資料DQrd_dly 和接收延遲選通信號DQSrd_dly 的示意圖。
第4A圖和第4B圖示出了當選通接收電路被補償時的情況的示意圖。
第5A圖和第5B圖示出了當資料接收電路被補償時的情況的示意圖。
第6圖示出了接收器與時鐘產生模組一起使用的示意圖。
第7圖是根據本發明實施例示出的具有自我相位調整功能的收發器的示意圖。
第8圖是示出與多相位信號產生器有關的信號的示意圖。
第9A圖是示出時鐘產生模組中的組件和信號的方框示意圖。
第9B圖是示出多相位信號產生器中的組件和信號的方框示意圖。
第10圖是說明不需要沿資料接收路徑和選通接收路徑補償相位的波形示意圖。
第11圖是示出沒有補償的相位信號的傳輸路徑的示意圖。
第12圖是示出當相位漂移誤差（Δtp2-Δtp1）小於默認採樣相位θsmp_dft 時系統時鐘信號sCKin和相移系統時鐘信號sCKp1（0），sCKp3（90），sCKp2（180）在校準操作之前和之後的波形示意圖。
第13圖是說明資料接收電路被資料相位補償信號SDQcmp 補償以及用於產生相移系統時鐘信號sCKp2（180）和sCKp3（90）的相位產生路徑的調整的示意圖。
第14圖是示出當相位漂移誤差（Δtp2-Δtp1）大於默認採樣相位θsmp_dft 時系統時鐘信號sCKin和相移系統時鐘信號sCKp1（0），sCKp3（90），sCKp2（180）在校準操作之前和之後的波形示意圖。
第15圖是說明資料接收電路被選通相位補償信號SDQScmp 補償以及用於產生相移系統時鐘信號sCKp1（0）和sCKp3（90）的相位產生路徑的調整的示意圖。
第16圖是根據本發明實施例示出的收發器的示例性實現的示意圖。
在下面的詳細描述中，為了說明的目的，闡述了許多具體細節，以便所屬技術領域中具有通常知識者能夠更透徹地理解本發明實施例。然而，顯而易見的是，可以在沒有這些具體細節的情況下實施一個或複數個實施例，不同的實施例或不同實施例中披露的不同特徵可根據需求相結合，而並不應當僅限於附圖所列舉的實施例。

Claims (20)

  1. 一種收發器，包括接收器和時鐘產生模組； 該接收器用於對接收輸入資料和接收輸入選通信號進行接收，其中，該接收輸入資料和該接收輸入選通信號具有接收輸入相位差； 該接收器包括： 資料接收電路，用於延遲該接收輸入資料並相應地產生接收延遲資料；以及， 選通接收電路，用於延遲該接收輸入選通信號並相應地產生接收延遲選通信號； 該時鐘產生模組電連接到該接收器，且包括校準電路、相位補償模組和多相位信號產生器； 該校準電路用於選擇性地產生包括選通相位補償信號的第一組相位控制信號和包括資料相位補償信號的第二組相位控制信號中的其中一組相位控制信號； 該相位補償模組包括： 資料相位補償電路，電連接到該資料接收電路和該校準電路，用於在該資料相位補償信號被產生時通過利用接收資料補償延遲該接收延遲資料來產生接收路徑資料；以及， 選通相位補償電路，電連接到該選通接收電路和該校準電路，用於在該選通相位補償信號被產生時通過利用接收選通補償延遲該接收延遲選通信號來產生接收路徑選通信號； 其中，該接收路徑資料和該接收路徑選通信號具有不同於該接收輸入相位差的接收路徑相位差； 該多相位信號產生器電連接到該校準電路，用於基於系統時鐘信號產生第一相移系統時鐘信號和第二相移系統時鐘信號，其中，該第二相移系統時鐘信號和該第一相移系統時鐘信號之間的第一相移系統時鐘差等於該接收路徑相位差。
  2. 根據申請專利範圍第1項所述的收發器，其中，該接收輸入資料和該接收輸入選通信號是邊沿對齊的，以及，該接收路徑選通信號與該接收路徑資料異相90度。
  3. 根據申請專利範圍第1項所述的收發器，其中，該多相位信號產生器還產生第三相移系統時鐘信號，以及，該第三相移系統時鐘信號與該第一相移系統時鐘信號之間的第二相移系統時鐘差等於該第二相移系統時鐘信號和該第三相移系統時鐘信號之間的第三相移系統時鐘差； 其中，該第一相移系統時鐘差等於該第二相移系統時鐘差和該第三相移系統時鐘差的總和。
  4. 根據申請專利範圍第3項所述的收發器，其中，該收發器還包括發送器，以及，該時鐘產生模組還包括： 分頻器，電連接到該多相位信號產生器和該發送器，用於接收該第一相移系統時鐘信號和該第三相移系統時鐘信號，並相應地產生多相位記憶時鐘信號至該發送器。
  5. 根據申請專利範圍第4項所述的收發器，其中，該系統時鐘信號的週期等於該多相位記憶時鐘信號的週期的一半。
  6. 根據申請專利範圍第1項所述的收發器，其中，該多相位信號產生器包括第一相位產生路徑、第二相位產生路徑和第三相位產生路徑； 該第一相位產生路徑用於接收該系統時鐘信號，並根據來自該校準電路的第一相位配置信號產生該第一相移系統時鐘信號； 該第二相位產生路徑，包括： 第一子電路，電連接到對稱端子，且用於接收該系統時鐘信號，並從該校準電路選擇性地接收第一-第二相位配置信號；以及， 第二子電路，電連接到該對稱端子，用於選擇性地接收來自該校準電路的第二-第二相位配置信號並產生該第二相移系統時鐘信號，其中，該第一子電路和該第二子電路電路是對稱的； 該第三相位產生路徑電連接到該對稱端子，用於選擇性地接收來自該校準電路的第三相位配置信號並產生該第三系統時鐘信號； 其中，該第一組相位控制信號還包括該第一-第二相位配置信號和該第二-第二相位配置信號，以及，該第二組相位控制信號還包括該第一相位配置信號和該第三相位配置信號。
  7. 根據申請專利範圍第6項所述的收發器，其中， 當該接收延遲選通信號和該接收延遲資料之間的相位差滿足第一預定比較條件時，該校準電路產生該第一組相位控制信號；以及， 當該接收延遲選通信號和該接收延遲資料之間的相位差滿足第二預定比較條件時，該校準電路產生該第二組相位控制信號； 其中，該接收延遲資料對應於該第一相移系統時鐘信號，以及，該接收延遲選通信號對應於該第二相移系統時鐘信號。
  8. 根據申請專利範圍第7項所述的收發器，其中， 當該第二相移系統時鐘信號與該第一相移系統時鐘信號之間的相位差大於默認採樣相位時，該第一預定比較條件被滿足；以及， 當該第二相移系統時鐘信號和該第一相移系統時鐘信號之間的相位差小於該默認採樣相位時，該第二預定比較條件被滿足。
  9. 根據申請專利範圍第8項所述的收發器，其中，該默認採樣相位等於該系統時鐘信號的週期的一半。
  10. 根據申請專利範圍第6項所述的收發器，其中，該第一相位產生路徑包括： 第一可控相位延遲電路，用於在該第一相位配置信號被產生時，利用第一可控相位延遲對該系統時鐘信號進行延遲，以產生該第一相移系統時鐘信號。
  11. 根據申請專利範圍第6項或第10項所述的收發器，其中， 該第一子電路包括： 對應於第二可控相位延遲的第二可控相位延遲電路；以及， 對應於第一半默認採樣相位的第一半採樣延遲匹配電路； 該第二子電路包括： 對應於第三可控相位延遲的第三可控相位延遲電路；以及， 對應於第二半默認採樣相位的第二半採樣延遲匹配電路； 其中，該第二可控相位延遲等於該第三可控相位延遲，以及，該第一半默認採樣相位等於該第二半默認採樣相位。
  12. 根據申請專利範圍第11項所述的收發器，其中，該第一半默認採樣相位和該第二半默認採樣相位的總和等於該系統時鐘信號的週期的一半。
  13. 根據申請專利範圍第11項所述的收發器，其中， 該第一子電路用於在該第一-第二相位配置信號被產生時利用該第二可控相位延遲和該第一半默認採樣相位延遲該系統時鐘信號，以在該對稱端子處產生信號；以及， 該第二子電路，用於在該第二-第二相位配置信號被產生時利用該第三可控相位延遲和該第二半默認採樣相位來延遲該對稱端子處的信號，以產生該第二相移系統時鐘信號。
  14. 根據申請專利範圍第13項所述的收發器，其中，該第三相位產生路徑包括： 第四可控相位延遲電路，用於在該第三相位配置信號被產生時利用第四可控相位延遲對該對稱端子處的信號進行延遲，以產生該第三相移系統時鐘信號。
  15. 根據申請專利範圍第14項所述的收發器，其中，當該第三相位配置信號未被產生時，該第三相位產生路徑利用該對稱端子處的信號作為該第三相移系統時鐘信號。
  16. 根據申請專利範圍第14項所述的收發器，其中， 當該第二相移系統時鐘信號與該第一相移系統時鐘信號之間的相位差小於或等於默認採樣相位時，禁用該第一可控相延遲電路和該第四相延遲電路；以及， 當該第二相移系統時鐘信號與該第一相移系統時鐘信號之間的相位差大於默認採樣相位時，禁用該第二可控相位延遲電路和該第三相位延遲電路。
  17. 根據申請專利範圍第6項所述的收發器，其中，該校準電路包括： 相位檢測器，電連接到該第一相位產生路徑和該第二相位產生路徑，用於接收該第一相移系統時鐘信號和該第二相移系統時鐘信號，並根據該第一相移系統時鐘信號和該第二相移系統時鐘信號的相位的比較產生相位比較信號；以及， 延遲控制電路，電連接到該相位檢測器，用於根據該相位比較信號產生該第一組相位控制信號和該第二組相位控制信號。
  18. 根據申請專利範圍第1項所述的收發器，其中，該多相位信號產生器從鎖相環電路接收該系統時鐘信號。
  19. 一種時鐘產生模組，電連接到接收器，其中，該接收器對接收輸入資料和接收輸入選通信號進行接收，該接收輸入資料和該接收輸入選通信號具有接收輸入相位差，該接收輸入資料被延遲以產生接收延遲資料，該接收輸入選通信號被延遲以產生接收延遲選通信號，以及，該時鐘產生模組包括校準電路、相位補償模組和多相位信號產生器； 該校準電路用於選擇性地產生包括選通相位補償信號的第一組相位控制信號和包括資料相位補償信號的第二組相位控制信號中的其中一組相位控制信號； 該相位補償模組包括： 資料相位補償電路，電連接到該接收器和該校準電路，用於在該資料相位補償信號被產生時通過利用接收資料補償延遲該接收延遲資料來產生接收路徑資料；以及， 選通相位補償電路，電連接到該接收器和該校準電路，用於在該選通相位補償信號被產生時通過利用接收選通補償延遲該接收延遲選通信號來產生接收路徑選通信號； 其中，該接收路徑資料和該接收路徑選通信號具有不同於該接收輸入相位差的接收路徑相位差； 該多相位信號產生器電連接到該校準電路，用於基於系統時鐘信號產生第一相移系統時鐘信號和第二相移系統時鐘信號，其中，該第二相移系統時鐘信號和該第一相移系統時鐘信號之間的第一相移系統時鐘差等於該接收路徑相位差。
  20. 一種收發器，包括接收器和時鐘產生模組； 該接收器用於對接收輸入資料和接收輸入選通信號進行接收，其中，該接收輸入資料和該接收輸入選通信號具有接收輸入相位差； 該接收器包括： 資料接收電路，用於延遲該接收輸入資料並相應地產生接收延遲資料；以及， 選通接收電路，用於延遲該接收輸入選通信號並相應地產生接收延遲選通信號； 該時鐘產生模組電連接到該接收器，且包括校準電路和相位補償模組； 該校準電路用於基於該接收延遲資料和該接收延遲選通資料之間的相位差選擇性地產生資料相位補償信號和選通相位補償信號中的其中一個補償信號； 該相位補償模組包括： 資料相位補償電路，電連接到該資料接收電路和該校準電路，用於根據該資料相位補償信號通過利用接收資料補償延遲該接收延遲資料來產生接收路徑資料；以及， 選通相位補償電路，電連接到該選通接收電路和該校準電路，用於根據該選通相位補償信號通過利用接收選通補償延遲該接收延遲選通信號來產生接收路徑選通信號； 其中，該接收路徑資料的相位和該接收路徑選通信號的相位之間的接收路徑相位差不同於該接收輸入相位差。
TW107147841A 2018-01-18 2018-12-28 收發器和時鐘產生模組 TWI692217B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862618657P 2018-01-18 2018-01-18
US62/618,657 2018-01-18
US16/229,155 US10447466B2 (en) 2018-01-18 2018-12-21 Transceiver and clock generation module
US16/229,155 2018-12-21

Publications (2)

Publication Number Publication Date
TW201933807A true TW201933807A (zh) 2019-08-16
TWI692217B TWI692217B (zh) 2020-04-21

Family

ID=67214411

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107147841A TWI692217B (zh) 2018-01-18 2018-12-28 收發器和時鐘產生模組

Country Status (3)

Country Link
US (1) US10447466B2 (zh)
CN (1) CN110060716B (zh)
TW (1) TWI692217B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10522204B1 (en) * 2018-11-07 2019-12-31 Realtek Semiconductor Corporation Memory signal phase difference calibration circuit and method
CN112260814B (zh) * 2020-12-18 2021-03-30 杭州长川科技股份有限公司 高速串行通信的数据相位校正方法、电子装置和存储介质
US11569805B2 (en) * 2021-03-15 2023-01-31 Mediatek Inc. Minimum intrinsic timing utilization auto alignment on multi-die system

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1677123A (zh) * 2001-06-07 2005-10-05 株式会社艾德温特斯特 半导体试验装置的校准方法
US6804494B2 (en) * 2001-06-11 2004-10-12 Qualcomm Inc. System and method for the detection and compensation of radio signal time of arrival errors
JP3784823B1 (ja) * 2005-07-15 2006-06-14 国立大学法人徳島大学 距離測定装置、距離測定方法および距離測定プログラム
US7362107B2 (en) * 2005-11-08 2008-04-22 Mediatek Inc. Systems and methods for automatically eliminating imbalance between signals
US8122275B2 (en) * 2006-08-24 2012-02-21 Altera Corporation Write-leveling implementation in programmable logic devices
US8008954B2 (en) * 2008-10-03 2011-08-30 Micron Technology, Inc. Multi-phase signal generator and method
CN101644913B (zh) * 2009-08-20 2013-05-29 中国科学院声学研究所 一种水下授时和同步方法及其系统
CN102035506B (zh) * 2009-09-25 2014-01-15 慧荣科技股份有限公司 时钟产生电路、收发器以及时钟产生方法
US8456353B2 (en) * 2011-01-14 2013-06-04 Deere & Company Method and system for determining clock corrections
JP5568057B2 (ja) * 2011-05-30 2014-08-06 株式会社東芝 メモリアクセス回路及びメモリシステム
CN104467927B (zh) * 2014-11-17 2018-04-10 四川九洲电器集团有限责任公司 一种用于补偿接收信道相位的方法及装置

Also Published As

Publication number Publication date
US10447466B2 (en) 2019-10-15
CN110060716A (zh) 2019-07-26
TWI692217B (zh) 2020-04-21
CN110060716B (zh) 2021-01-26
US20190222410A1 (en) 2019-07-18

Similar Documents

Publication Publication Date Title
US11115179B2 (en) Signaling system with adaptive timing calibration
US9741423B2 (en) Methods and apparatus for synchronizing communication with a memory controller
US10290336B2 (en) Methods and apparatuses including command delay adjustment circuit
US8516292B2 (en) Method and apparatus for providing symmetrical output data for a double data rate DRAM
US7571340B2 (en) Eliminating receiver clock drift caused by voltage and temperature change in a high-speed I/O system that uses a forwarded clock
TWI692217B (zh) 收發器和時鐘產生模組
US10892032B1 (en) Write and read common leveling for 4-bit wide DRAMS
JP2020113987A (ja) クロック信号に同期される信号生成回路及びこれを用いる半導体装置
KR101699787B1 (ko) 지연동기루프 회로, 이를 포함하는 반도체 장치 및 메모리 시스템
US8024599B2 (en) Bias and random delay cancellation
US11424735B2 (en) Duty correction device and method, and semiconductor apparatus using the same
US8782458B2 (en) System and method of data communications between electronic devices
TWI806487B (zh) 信號同步系統
US10554211B2 (en) Data receiver circuit
TW202410642A (zh) 時脈產生電路及使用其的半導體裝置
KR20090024918A (ko) 주파수 조정 장치 및 이를 포함하는 ｄｌｌ 회로