KR20090024918A - 주파수 조정 장치 및 이를 포함하는 ｄｌｌ 회로 - Google Patents

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KR20090024918A
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Abstract

본 발명의 주파수 조정 장치는, 기준 클럭의 주파수를 복수 개의 분주비로 분주하여 복수 비트의 주파수 제어 신호를 생성하는 주파수 제어 신호 생성부; 및 상기 복수 비트의 주파수 제어 신호에 응답하여, 입력되는 상기 기준 클럭의 주파수를 조정하는 주파수 조정부;를 포함하는 것을 특징으로 한다.
Figure P1020070089885
DLL 회로, 주파수 조정, 전자 방해

Description

주파수 조정 장치 및 이를 포함하는 ＤＬＬ 회로{Apparatus for Adjusting Frequency and DLL Circuit with the Same}
본 발명은 주파수 조정 장치 및 이를 포함하는 DLL(Delay Locked Loop) 회로에 관한 것으로, 보다 상세하게는 전자 방해를 감소시키는 주파수 조정 장치 및 이를 포함하는 DLL 회로에 관한 것이다.
일반적으로 DLL 회로는 외부 클럭을 변환하여 얻은 기준 클럭에 대하여 일정 시간 위상이 앞서는 내부 클럭을 제공하는 데 사용된다. DLL 회로는 반도체 집적 회로 내에서 활용되는 내부 클럭이 클럭 버퍼 및 전송 라인을 통해 지연됨으로써 외부 클럭과의 위상차가 발생하게 되고, 그에 따라 출력 데이터 액세스 시간이 길어지는 문제점을 해결하기 위하여 사용된다. DLL 회로는 이와 같이 유효 데이터 출력 구간을 증가시키기 위해 내부 클럭의 위상을 외부 클럭에 대해 소정 시간 앞서도록 제어하는 기능을 수행한다.
한편, 최근의 반도체 집적 회로는 점점 더 고속화 및 고집적화 구현되어 가는 추세에 있으며, 이에 따라 전자 방해(EMI, Electromagnetic Interference)가 중요한 문제로 대두되고 있다. 이와 같은 전자 방해 현상은 각 클럭 및 신호들이 기 설정된 주파수에서 정확한 타이밍에 동작할수록 더 크게 나타난다. 이처럼, 반도체 집적 회로의 동작이 정밀하게 수행될수록, 전자 방해 현상이 더 크게 나타나고 있으나, 종래의 기술에 있어서는 이를 해결할 만한 기술적 수단이 존재하지 않았다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 반도체 집적 회로의 전자 방해를 감소시키는 주파수 조정 장치 및 이를 포함하는 DLL 회로를 제공하는 데에 그 기술적 과제가 있다.
또한 본 발명은, 반도체 집적 회로의 안정적인 동작을 지원하는 주파수 조정 장치 및 이를 포함하는 DLL 회로를 제공하는 데에 다른 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 주파수 조정 장치는, 기준 클럭의 주파수를 복수 개의 분주비로 분주하여 복수 비트의 주파수 제어 신호를 생성하는 주파수 제어 신호 생성부; 및 상기 복수 비트의 주파수 제어 신호에 응답하여, 입력되는 상기 기준 클럭의 주파수를 조정하는 주파수 조정부;를 포함하는 것을 특징으로 한다.
또한 본 발명의 다른 실시예에 따른 DLL 회로는, 기준 클럭의 주파수를 주기적으로 증가 또는 감소시켜 주파수 조정 클럭을 생성하는 주파수 조정 장치; 지연 제어 신호에 응답하여 상기 주파수 조정 클럭을 지연시켜 지연 클럭을 생성하는 지연 장치; 상기 지연 클럭의 출력 경로의 지연량을 모델링한 지연 시간을 상기 지연 클럭에 부여하여 피드백 클럭을 생성하는 지연 보상 장치; 상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 위상 비교 신호를 생성하는 위상 비교 장치; 및 상기 위상 비교 신호에 응답하여 상기 지연 제어 신호를 생성하는 지연 제어 장치;를 포함하는 것을 특징으로 한다.
본 발명의 주파수 조정 장치 및 이를 포함하는 DLL 회로는, 주기적으로 출력 클럭의 주파수를 증감시킴으로써, 반도체 집적 회로의 전자 방해를 감소시키는 효과가 있다.
아울러, 본 발명의 주파수 조정 장치 및 이를 포함하는 DLL 회로는, 전자 방해 현상의 발생 확률을 감소시켜 반도체 집적 회로의 보다 안정적인 동작을 지원하는 효과가 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 DLL 회로의 구성을 나타낸 블록도이다.
도시한 바와 같이, 외부 클럭(clk_ext)을 버퍼링하여 기준 클럭(clk_ref)을 생성하는 클럭 입력 버퍼(10), 상기 기준 클럭(clk_ref)의 주파수를 주기적으로 증가 또는 감소시켜 주파수 조정 클럭(clk_adf)을 생성하는 주파수 조정 장치(20), 지연 제어 신호(dlcnt)에 응답하여 상기 주파수 조정 클럭(clk_adf)을 지연시켜 지연 클럭(clk_dly)을 생성하는 지연 장치(30), 상기 지연 클럭(clk_dly)을 구동하여 출력 클럭(clk_out)을 생성하는 클럭 드라이버(40), 상기 지연 클럭(clk_dly)의 출력 경로의 지연량을 모델링한 지연 시간을 상기 지연 클럭(clk_dly)에 부여하여 피드백 클럭(clk_fb)을 생성하는 지연 보상 장치(50), 상기 기준 클럭(clk_ref)과 상 기 피드백 클럭(clk_fb)의 위상을 비교하여 위상 비교 신호(phcmp)를 생성하는 위상 비교 장치(60) 및 상기 위상 비교 신호(phcmp)에 응답하여 상기 지연 제어 신호(dlcnt)를 생성하는 지연 제어 장치(70)를 포함한다.
이와 같이 구성된 상기 DLL 회로에서, 상기 위상 비교 장치(60)는 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb) 중 어느 클럭의 위상이 앞서는지에 대한 정보를 상기 위상 비교 신호(phcmp)에 담아 상기 지연 제어 장치(70)에 전달한다. 상기 지연 제어 장치(70)는 상기 위상 비교 신호(phcmp)에 의해 전달되는 정보에 대응하여 상기 지연 제어 신호(dlcnt)를 생성하여 상기 지연 장치(30)에 전달함으로써, 상기 지연 장치(30)가 상기 기준 클럭(clk_ref)에 부여하는 지연량을 제어한다. 한편, 상기 지연 보상 장치(50)는 상기 지연 클럭(clk_dly)이 데이터 출력 버퍼까지 출력되는 경로에 존재하는 지연 소자의 지연값을 모델링하여 그에 대응되는 지연량을 상기 지연 클럭(clk_dly)에 부여함으로써 상기 피드백 클럭(clk_fb)을 생성한다.
상기 지연 장치(30)에 입력되는 클럭이 기 설정된 주파수를 정확히 유지하면, 상기 지연 장치(30) 및 상기 DLL 회로 내에서 전자 방해가 발생하게 된다. 이와 같은 전자 방해 현상은 신호 간섭 등의 부작용으로 이어지므로, 이를 방지하기 위해 상기 주파수 조정 장치(20)가 구비된다. 상기 주파수 조정 장치(20)는 상기 기준 클럭(clk_ref)의 주파수를 주기적으로 증가 또는 감소시킨다. 이와 같은 상기 주파수 조정 장치(20)의 동작에 의해 상기 지연 장치(30) 및 상기 DLL 회로는 전자 방해 현상을 감소시킬 수 있다.
도 2는 도 1에 도시한 주파수 조정 장치의 구성을 나타낸 블록도이다.
상기 주파수 조정 장치(20)는, 상기 기준 클럭(clk_ref)의 주파수를 n 개의 분주비로 분주하여 n 비트의 주파수 제어 신호(fqcnt<1:n>)를 생성하는 주파수 제어 신호 생성부(210) 및 상기 n 비트의 주파수 제어 신호(fqcnt<1:n>)에 응답하여 상기 기준 클럭(clk_ref)의 주파수를 조정하여 상기 주파수 조정 클럭(clk_adf)을 생성하는 주파수 조정부(220)를 포함한다.
상기 주파수 제어 신호 생성부(210)는 상기 기준 클럭(clk_ref)의 주파수를 소정 분주비로 분주하여 상기 n 비트의 주파수 제어 신호(fqcnt<1:n>)를 생성한다. 상기 n 비트의 주파수 제어 신호(fqcnt<1:n>)는 상기 기준 클럭(clk_ref)에 응답하여 주기적으로 각 비트의 논리값이 변화하게 된다.
상기 주파수 조정부(220)는 상기 n 비트의 주파수 제어 신호(fqcnt<1:n>)에 응답하여 상기 기준 클럭(clk_ref)을 지연시킨다. 즉, 상기 n 비트의 주파수 제어 신호(fqcnt<1:n>)의 논리값의 변화에 따라 상기 기준 클럭(clk_ref)에 대한 지연량을 증가 또는 감소시킨다. 이 때, 상기 n 비트의 주파수 제어 신호(fqcnt<1:n>)는 주기적으로 상기 기준 클럭(clk_ref)에 대한 지연량의 증가 또는 감소를 지시한다.
도 3은 도 2에 도시한 주파수 제어 신호 생성부의 상세 구성도로서, 주파수 제어 신호는 4비트의 신호로서 구현되는 것을 예시적으로 나타낸 것이다.
도시한 바와 같이, 상기 주파수 제어 신호 생성부(210)는, 리셋 신호(rst)에 응답하여 상기 기준 클럭(clk_ref)을 1분주하여 주파수 제어 신호 1(fqcnt<1>)을 생성하는 제 1 분주부(212), 상기 리셋 신호(rst)에 응답하여 상기 주파수 제어 신 호 1(fqcnt<1>)을 2분주하여 주파수 제어 신호 2(fqcnt<2>)를 생성하는 제 2 분주부(214), 상기 리셋 신호(rst)에 응답하여 상기 주파수 제어 신호 2(fqcnt<2>)를 2분주하여 주파수 제어 신호 3(fqcnt<3>)을 생성하는 제 3 분주부(216) 및 상기 리셋 신호(rst)에 응답하여 상기 주파수 제어 신호 3(fqcnt<3>)을 2분주하여 주파수 제어 신호 4(fqcnt<4>)를 생성하는 제 4 분주부(218)를 포함한다.
이와 같은 구성에 의해 상기 주파수 제어 신호 1(fqcnt<1>)은 상기 기준 클럭(clk_ref)과 같은 주파수를 갖게 되고, 상기 주파수 제어 신호 2(fqcnt<2>)는 상기 기준 클럭(clk_ref)의 1/2의 주파수를 갖게 되며, 상기 주파수 제어 신호 3(fqcnt<3>)은 상기 기준 클럭(clk_ref)의 1/4의 주파수를 갖게 되고, 상기 주파수 제어 신호 4(fqcnt<4>)는 상기 기준 클럭(clk_ref)의 1/8의 주파수를 갖게 된다.
도 4는 도 3의 주파수 제어 신호 생성부에서 출력되는 주파수 제어 신호의 파형도이다.
도면을 보면, 상기 기준 클럭(clk_ref)의 토글 타이밍마다 상기 4비트의 주파수 제어 신호(fqcnt<1:4>)의 전체적인 논리값이 변화하는 것을 알 수 있다. 즉, 상기 주파수 제어 신호 1(fqcnt<1>)이 2진수의 최하위 비트이고, 상기 주파수 제어 신호 3(fqcnt<3>)이 2진수의 최상위 비트라고 가정하여, 상기 3 비트의 주파수 제어 신호(fqcnt<1:3>)의 전체적인 논리값 변화를 십진수로 치환하여 보면, 상기 3비트의 주파수 제어 신호(fqcnt<1:3>)의 논리값은 반복적으로 7에서 0으로 감소하는 형태로 구현된다. 이후, 상기 주파수 제어 신호 4(fqcnt<4>)는 상기 3 비트의 주파수 제어 신호(fqcnt<1:3>)의 위상을 제어하기 위한 신호로서 활용된다.
도 5는 도 2에 도시한 주파수 조정부의 상세 구성도로서, 4비트의 주파수 제어 신호(fqcnt<1:4>)에 응답하여 동작하는 주파수 조정부를 예시적으로 나타낸 것이다.
도시한 바와 같이, 상기 주파수 조정부(220)는 상기 주파수 제어 신호 4(fqcnt<4>)에 응답하여 상기 주파수 제어 신호 1~3(fqcnt<1:3>)을 선택적으로 반전시켜 상기 주파수 제어 신호 1~3(fqcnt<1:3>) 또는 부 주파수 제어 신호 1~3(/fqcnt<1:3>)를 출력하는 스위칭부(222) 및 상기 주파수 제어 신호 1~3(fqcnt<1:3>) 또는 부 주파수 제어 신호 1~3(/fqcnt<1:3>)에 응답하여 상기 기준 클럭(clk_ref)을 지연시키는 지연부(224)를 포함한다.
여기에서 상기 스위칭부(222)는 상기 주파수 제어 신호 4(fqcnt<4>)가 하이 레벨(High Level)일 때 상기 주파수 제어 신호 1~3(fqcnt<1:3>)을 각각 통과시키는 제 1 ~ 제 3 패스게이트(PG1 ~ PG3), 상기 주파수 제어 신호 1~3(fqcnt<1:3>)을 각각 반전시켜 상기 부 주파수 제어 신호 1~3(/fqcnt<1:3>)를 출력하는 제 1 ~ 제 3 인버터(IV1 ~ IV3) 및 상기 주파수 제어 신호 4(fqcnt<4>)가 로우 레벨(Low Level)일 때 상기 부 주파수 제어 신호 1~3(/fqcnt<1:3>)을 각각 통과시키는 제 4 ~ 제 6 패스게이트(PG4 ~ PG6)를 포함한다.
상기 지연부(224)는 상기 기준 클럭(clk_ref)을 입력 받는 제 4 인버터(IV4), 상기 제 4 인버터(IV4)의 출력 신호를 입력 받아 상기 주파수 조정 클럭(clk_adf)을 출력하는 제 5 인버터(IV5) 및 제 1 단이 상기 제 4 인버터(IV4)와 상기 제 5 인버터(IV5)의 사이에 연결되고 제 2 단이 각각 상기 주파수 제어 신호 1~3(fqcnt<1:3>) 또는 부 주파수 제어 신호 1~3(/fqcnt<1:3>)를 한 비트씩 입력 받는 제 1 ~ 제 3 캐패시터(CAP1 ~ CAP3)를 포함한다.
상기 제 1 ~ 제 3 캐패시터(CAP1 ~ CAP3)는 PMOS 타입의 캐패시터인 것을 나타내었으나, NMOS 타입의 캐패시터를 구현하여도 동일한 동작을 수행할 수 있다.
여기에서, 상기 제 3 캐패시터(CAP3)는 상기 제 2 캐패시터(CAP2)보다 2배 큰 캐패시턴스를 갖고, 상기 제 2 캐패시터(CAP2)는 상기 제 1 캐패시터(CAP1)보다 2배 큰 캐패시턴스를 갖는다.
이와 같이 구성된 주파수 조정부(220)에서, 상기 주파수 제어 신호 4(fqcnt<4>)가 하이 레벨일 때에는 상기 지연부(224)의 상기 제 1 ~ 제 3 캐패시터(CAP1 ~ CAP3)에 반전되지 않은 상기 주파수 제어 신호 1~3(fqcnt<1:3>)이 입력된다. 이 때, 상기 주파수 제어 신호 1~3(fqcnt<1:3>)이 모두 하이 레벨이면, 상기 지연부(224)가 상기 기준 클럭(clk_ref)에 부여하는 지연량은 최소화된다. 이후, 상기 주파수 제어 신호 1~3(fqcnt<1:3>) 각각의 논리값이 변화하여, 앞서 설명한 것처럼 십진수로 치환하였을 때 7에서 0으로 변화하는 형태를 보이게 되면, 상기 지연부(224)가 상기 기준 클럭(clk_ref)에 부여하는 지연량도 이와 같이 증가하게 된다.
상기 지연부(224)가 상기 기준 클럭(clk_ref)에 부여하는 지연량이 최대화된 이후에, 상기 주파수 제어 신호 4(fqcnt<4>)의 논리값이 로우 레벨로 변화하게 된다. 이에 따라, 상기 지연부(224)의 상기 제 1 ~ 제 3 캐패시터(CAP1 ~ CAP3)에는 상기 부 주파수 제어 신호 1~3(/fqcnt<1:3>)이 입력된다. 따라서, 상기 부 주파수 제어 신호 1~3(/fqcnt<1:3>)의 논리값은, 십진수로 치환하였을 때 0에서 7로 변화하는 형태를 갖게 되고, 이에 따라 상기 지연부(224)가 상기 기준 클럭(clk_ref)에 부여하는 지연량도 감소하게 된다.
이는 상기 제 1 내지 제 3 캐패시터(CAP1 ~ CAP3)가 각각 상기 주파수 제어 신호 1~3(fqcnt<1:3>) 간의 주파수 비율과 같은 캐패시턴스 비율을 갖기 때문에 발생하는 현상이다.
이처럼, 상기 4비트의 주파수 제어 신호(fqcnt<1:4>)가 상기 지연부(224)의 지연량을 주기적으로 증감시킴에 따라, 상기 주파수 조정 클럭(clk_adf)은 주파수가 주기적으로 증감하는 클럭으로서 구현되며, 이에 따라 상기 DLL 회로는 고정적인 주파수를 갖는 클럭을 이용할 때보다 전자 방해 현상을 감소시킬 수 있게 된다.
도 6 내지 도 8은 본 발명의 일 실시예에 따른 DLL 회로의 동작을 설명하기 위한 도면이다.
도 6에서 (A)는 본 발명의 주파수 조정 장치를 사용하지 않은 DLL 회로에서의 출력 클럭(clk_out)의 집중도를 나타내고, (B)는 본 발명의 주파수 조정 장치를 사용한 DLL 회로에서의 출력 클럭(clk_out)의 집중도를 나타낸다. 여기에서 출력 클럭(clk_out)의 정격 주기는 500psec이다.
도 6에서 (A)는 출력 클럭(clk_out)의 주기가 500psec에 더 집중되고, (B)는 출력 클럭(clk_out)의 주기가 500psec로부터 더 분산되는 것을 보여준다. (A)와 같이, 클럭의 주기가 정격 주기에 집중될수록 전자 방해가 발생할 확률은 더욱 높아지게 된다. 그러나 본 발명의 구현으로 인해, (B)와 같이 클럭의 주기가 정격 주기 로부터 분산되면 전자 방해의 발생 확률은 낮아지게 된다.
도 7 및 도 8은 각각 종래의 기술과 본 발명을 비교하여 실험한 결과를 나타낸다. 도 7 및 도 8은 시간에 대한 클럭의 지터(Jitter) 특성을 각각 다른 각도로 관찰한 것이다. 종래의 기술이 적용된 DLL 회로에서의 클럭에 비해 본 발명의 주파수 조정 장치가 구현된 DLL 회로에서의 클럭이 보다 많은 지터의 변화량을 갖는다.
상술한 바와 같이, 본 발명의 주파수 조정 장치 및 이를 포함하는 DLL 회로는, 기준 클럭의 주파수를 주기적으로 증감시켜 출력 클럭이 정확하게 정격 주기를 갖는 것을 방지한다. 따라서 DLL 회로 및 반도체 집적 회로 내에서 발생하는 전자 방해를 방지할 수 있게 되고, 반도체 집적 회로의 안정적인 동작을 지원할 수 있게 된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 DLL 회로의 구성을 나타낸 블록도,
도 2는 도 1에 도시한 주파수 조정 장치의 구성을 나타낸 블록도,
도 3은 도 2에 도시한 주파수 제어 신호 생성부의 상세 구성도,
도 4는 도 3의 주파수 제어 신호 생성부에서 출력되는 주파수 제어 신호의 파형도,
도 5는 도 2에 도시한 주파수 조정부의 상세 구성도,
도 6 내지 도 8은 본 발명의 일 실시예에 따른 DLL 회로의 동작을 설명하기 위한 도면이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 클럭 입력 버퍼 20 : 주파수 조정 장치
30 : 지연 장치 40 : 클럭 드라이버
50 : 지연 보상 장치 60 : 위상 비교 장치
70 : 지연 제어 장치

Claims (12)

  1. 기준 클럭의 주파수를 복수 개의 분주비로 분주하여 복수 비트의 주파수 제어 신호를 생성하는 주파수 제어 신호 생성부; 및
    상기 복수 비트의 주파수 제어 신호에 응답하여, 입력되는 상기 기준 클럭의 주파수를 조정하는 주파수 조정부;
    를 포함하는 것을 특징으로 하는 주파수 조정 장치.
  2. 제 1 항에 있어서,
    상기 주파수 제어 신호 생성부는, 상기 기준 클럭에 응답하여 주기적으로 각 비트의 논리값이 변화하는 상기 복수 비트의 주파수 제어 신호를 생성하는 것을 특징으로 하는 주파수 조정 장치.
  3. 제 2 항에 있어서,
    상기 주파수 제어 신호 생성부는,
    리셋 신호에 응답하여 상기 기준 클럭을 1분주하여 제 1 주파수 제어 신호를 생성하는 제 1 분주부; 및
    상기 리셋 신호에 응답하여 상기 제 1 주파수 제어 신호를 2분주하여 제 2 주파수 제어 신호를 생성하는 제 2 분주부;
    를 포함하는 것을 특징으로 하는 주파수 조정 장치.
  4. 제 2 항에 있어서,
    상기 주파수 조정부는, 주기적인 상기 주파수 제어 신호의 논리값 변화에 대응하여 상기 기준 클럭에 부여하는 지연 시간을 주기적으로 증가 또는 감소시키는 것을 특징으로 하는 주파수 조정 장치.
  5. 제 4 항에 있어서,
    상기 복수 비트의 주파수 제어 신호 중 최상위 비트에 응답하여 나머지 비트의 상기 주파수 제어 신호를 선택적으로 반전시켜 상기 주파수 제어 신호 또는 부 주파수 제어 신호를 출력하는 스위칭부; 및
    상기 주파수 제어 신호 또는 상기 부 주파수 제어 신호에 응답하여 상기 기준 클럭을 지연시키는 지연부;
    를 포함하는 것을 특징으로 하는 주파수 조정 장치.
  6. 제 5 항에 있어서,
    상기 지연부는, 상기 복수 비트의 주파수 제어 신호를 각 한 비트씩 입력 받는 복수 개의 지연 소자를 포함하며, 상기 복수 개의 지연 소자가 갖는 각각의 지연량에 가중치가 부여되는 것을 특징으로 하는 주파수 조정 장치.
  7. 기준 클럭의 주파수를 주기적으로 증가 또는 감소시켜 주파수 조정 클럭을 생성하는 주파수 조정 장치;
    지연 제어 신호에 응답하여 상기 주파수 조정 클럭을 지연시켜 지연 클럭을 생성하는 지연 장치;
    상기 지연 클럭의 출력 경로의 지연량을 모델링한 지연 시간을 상기 지연 클럭에 부여하여 피드백 클럭을 생성하는 지연 보상 장치;
    상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 위상 비교 신호를 생성하는 위상 비교 장치; 및
    상기 위상 비교 신호에 응답하여 상기 지연 제어 신호를 생성하는 지연 제어 장치;
    를 포함하는 것을 특징으로 하는 DLL(Delay Locked Loop) 회로.
  8. 제 7 항에 있어서,
    상기 주파수 조정 장치는,
    상기 기준 클럭의 주파수를 복수 개의 분주비로 분주하여 복수 비트의 주파수 제어 신호를 생성하는 주파수 제어 신호 생성부; 및
    상기 복수 비트의 주파수 제어 신호에 응답하여, 입력되는 상기 기준 클럭의 주파수를 조정하는 주파수 조정부;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  9. 제 8 항에 있어서,
    상기 주파수 제어 신호 생성부는, 상기 기준 클럭에 응답하여 주기적으로 각 비트의 논리값이 변화하는 상기 복수 비트의 주파수 제어 신호를 생성하는 것을 특징으로 하는 DLL 회로.
  10. 제 8 항에 있어서,
    상기 주파수 조정부는, 주기적인 상기 주파수 제어 신호의 논리값 변화에 대응하여 상기 기준 클럭에 부여하는 지연 시간을 주기적으로 증가 또는 감소시키는 것을 특징으로 하는 DLL 회로.
  11. 제 10 항에 있어서,
    상기 주파수 조정부는, 상기 복수 비트의 주파수 제어 신호를 각 한 비트씩 입력 받는 복수 개의 지연 소자를 포함하며, 상기 복수 개의 지연 소자가 갖는 각각의 지연량에 가중치가 부여되는 것을 특징으로 하는 DLL 회로.
  12. 제 7 항에 있어서,
    외부 클럭을 버퍼링하여 상기 기준 클럭을 생성하는 클럭 입력 버퍼를 추가로 포함하는 것을 특징으로 하는 DLL 회로.
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