JP2008059738A

JP2008059738A - 半導体メモリ装置

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Publication number: JP2008059738A
Application number: JP2007180558A
Authority: JP
Inventors: Hoon Choi; ▲ふん▼ 崔
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2006-09-01
Filing date: 2007-07-10
Publication date: 2008-03-13
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Also published as: US20080054947A1; JP5105978B2; US8624643B2; KR100806140B1

Abstract

【課題】電圧、温度、製造状態の変化にかかわらず、デューティ比の補正された遅延固定クロックを出力可能な遅延固定ループを備える半導体メモリ装置を提供すること。
【解決手段】基準クロックと、立ち上がりフィードバッククロック及び立ち下がりフィードバッククロックとの位相差にそれぞれ対応して制御信号を出力する位相比較部と、該制御信号に応答して前記基準クロックを遅延させ、立ち上がり遅延クロック及び立ち下がり遅延クロックとして出力する遅延ラインと、前記立ち上がりフィードバッククロックと前記立ち下がりフィードバッククロックとの位相が異なる場合、前記遅延ラインから出力される立ち上がり遅延クロックを反転して伝達するクロック伝達部と、該クロック伝達部から出力される立ち上がりクロック及び前記立ち下がり遅延クロックを用いて、デューティ比の補正された遅延固定クロックを出力するデューティ補正部と、遅延モデルとを備える。
【選択図】図４

Description

本発明は、半導体メモリ装置に関し、特に、半導体メモリ装置の遅延固定ループに関する。

複数の半導体装置で構成されたシステムにおいて、半導体メモリ装置は、データを格納するためのものである。半導体メモリ装置は、データ処理装置、例えば、中央処理装置（ＣＰＵ）などからデータを要求されると、データを要求する装置から入力されたアドレスに対応するデータを出力するか、若しくはそのアドレスに対応する位置にデータ要求装置から提供されたデータを格納する。

半導体メモリ装置は、半導体装置で構成されたシステムの動作速度の増加や、半導体集積回路関連技術の発達に伴い、より速い速度でデータを出力又は格納することが求められてきた。データの高速入出力のため、システムクロックの入力後、その入力されたシステムクロックに同期したデータの入出力が可能な同期式メモリ装置が開発されている。しかし、同期式メモリ装置でも、要求されるデータの入出力速度を満足させることはできなかった。したがって、システムクロックの立ち上がりエッジ及び立ち下がりエッジにそれぞれデータを入出力させるＤＤＲ（ＤｏｕｂｌｅＤａｔａＲａｔｅ）同期式メモリ装置が開発されるようになった。

ＤＤＲ同期式メモリ装置は、システムクロックの立ち上がりエッジ及び立ち下がりエッジにそれぞれデータを入出力させなければならないことから、システムクロックの１周期内に２つのデータを処理することが必要である。すなわち、ＤＤＲ同期式メモリ装置は、システムクロックの立ち上がりエッジ及び立ち下がりエッジに同期してそれぞれデータを出力又は受信して格納しなければならないのである。特に、ＤＤＲメモリ装置がデータを出力するタイミングは、システムクロックの立ち上がりエッジ又は立ち下がりエッジに正確に同期させて出力しなければならない。このため、ＤＤＲ同期式半導体メモリ装置のデータ出力回路は、入力されたシステムクロックの立ち上がりエッジ及び立ち下がりエッジに同期させてデータを出力する。

しかし、ＤＤＲ同期式半導体メモリ装置に入力されたシステムクロックは、半導体メモリ装置の内部に配置されたクロック入力バッファや、クロック信号を伝送する伝送ラインなどによって必然的に生じる遅延時間を有してデータ出力回路に到達する。そのため、データ出力回路が必然的な遅延時間を有して伝達されるシステムクロックに同期してデータを出力すると、半導体メモリ装置の出力データを受け取る外部の装置は、システムクロックの立ち上がりエッジ及び立ち下がりエッジに同期していないデータを受け取るようになる。

これを解決するため、ＤＤＲ同期式半導体メモリ装置は、システムクロックの遅延を固定させる遅延固定ループ回路を備えている。遅延固定ループ回路は、システムクロックが半導体メモリ装置に入力されてからデータ出力回路に伝達されるまで、半導体メモリ装置の内部回路によって遅延された値を補償するための回路である。遅延固定ループ回路は、システムクロックが半導体メモリ装置のクロック入力バッファ及びクロック信号伝送ラインなどによって遅延された時間を探し出し、探し出した値に対応してシステムクロックを遅延させてデータ出力回路に出力する。すなわち、半導体メモリ装置に入力されたシステムクロックは、遅延固定ループ回路により、遅延値が一定に固定された状態でデータ出力回路に伝達される。データ出力回路は、遅延固定クロックに同期してデータを出力し、外部では、データがシステムクロックに正確に同期して出力されたように見える。

実際の動作は、データの出力されるべき時点よりも１周期前の時点で遅延固定ループ回路から出力される遅延固定クロックが出力バッファに伝達され、伝達された遅延固定クロックに同期してデータを出力する。したがって、システムクロックが半導体メモリ装置の内部回路によって遅延された分よりも早くデータを出力させることとなる。これにより、半導体メモリ装置の外部では、データがメモリ装置に入力されたシステムクロックの立ち上がりエッジ及び立ち下がりエッジにそれぞれ正確に同期して出力されたように見えるのである。結局、遅延固定ループ回路は、データをどれだけ早く出力させれば、半導体メモリ装置の内部におけるシステムクロックの遅延値が補償できるかを求めるものである。

図１は、従来の遅延固定ループの動作を示すタイミング図である。同図に示すように、遅延固定ループは、入力された内部クロックＣＬＫＩより早いタイミングを有する遅延固定クロックＤＬＬ＿ＯＵＴを出力する。半導体メモリ装置は、データＤ０、Ｄ１、Ｄ２を遅延固定クロックＤＬＬ＿ＯＵＴに同期させて出力する。このように半導体メモリ装置がデータを出力すると、半導体メモリ装置の外部では、データが外部クロックＣＬＫＯに正確に同期して出力されたように見える。

一方、半導体メモリ装置に入力されるシステムクロックの周波数が高くなるにつれ、システムクロックの立ち上がりエッジ及び立ち下がりエッジに同期させて複数のデータを出力させる、ＤＤＲ同期式半導体メモリ装置によるデータ出力動作マージンは、減少しつつある。これにより、半導体メモリ装置において、遅延固定ループから出力される遅延固定クロックのデューティ比の調整がより重要となっている。遅延固定クロックのデューティ比が５０：５０に設定されなければ、半導体メモリ装置によるデータ出力動作マージンをより多く確保することができないからである。近年、半導体メモリ装置に備えられている遅延固定ループは、遅延固定クロックのデューティ比を調整する回路を備えている。

しかしながら、半導体メモリ装置を動作させる周辺温度の変化、提供される電圧レベルの変化、及び製造状態の変化により、遅延固定ループから出力される遅延固定クロックのデューティ比の調整は、ますます困難になっている。遅延固定ループから出力される遅延固定クロックのデューティ比が正確に設定されなければ、半導体メモリ装置は、データを予定されたタイミングで外部へ出力させることができなくなる。
特開２００４−１０３２２０

そこで、本発明の目的は、電圧、温度、製造状態の変化にかかわらず、デューティ比の補正された遅延固定クロックを出力可能な遅延固定ループを備える半導体メモリ装置を提供することにある。

本発明は、基準クロックと、立ち上がりフィードバッククロック及び立ち下がりフィードバッククロックとの位相差にそれぞれ対応して制御信号を出力する位相比較部と、該制御信号に応答して前記基準クロックを遅延させ、立ち上がり遅延クロック及び立ち下がり遅延クロックとして出力する遅延ラインと、前記立ち上がりフィードバッククロックと前記立ち下がりフィードバッククロックとの位相が実質的に異なる場合、前記遅延ラインから出力される立ち上がり遅延クロックを反転して伝達するクロック伝達部と、該クロック伝達部から出力される立ち上がりクロック及び前記立ち下がり遅延クロックを用いて、デューティ比の補正された遅延固定クロックを出力するデューティ補正部と、該デューティ補正部から出力される遅延固定クロック及びその反転されたクロックをモデル化した遅延値だけそれぞれ遅延させ、前記立ち上がりフィードバッククロック及び前記立ち下がりフィードバッククロックとして出力する遅延モデルとを備える半導体メモリ装置を提供する。

また、本発明は、基準クロックと、立ち上がりフィードバッククロック及び立ち下がりフィードバッククロックとの位相差にそれぞれ対応して、第１の制御信号及び第２の制御信号を出力する位相比較部と、該第１の制御信号及び第２の制御信号に対応する遅延値だけ前記基準クロックを遅延させ、立ち上がり遅延クロック及び立ち下がり遅延クロックを出力する遅延ラインと、前記立ち上がりフィードバッククロックと前記立ち下がりフィードバッククロックとの位相が実質的に等しい場合は、前記立ち上がりクロックの反転された信号及び前記立ち下がり遅延クロックを用いてデューティ比を補正し、位相が異なる場合は、前記立ち上がりクロック及び前記立ち下がり遅延クロックを用いてデューティ比を補正し、遅延固定された立ち上がりクロック及び遅延固定された立ち下がりクロックとして出力するデューティ補正部と、該デューティ補正部から出力される立ち上がりクロック及び立ち下がりクロックをモデル化した遅延値だけそれぞれ遅延させ、前記立ち上がりフィードバッククロック及び前記立ち下がりフィードバッククロックとして出力する遅延モデルとを備える半導体メモリ装置を提供する。

更に、本発明は、基準クロックと、立ち上がりフィードバッククロック及び立ち下がりフィードバッククロックとの位相差に対応する制御信号を出力するステップと、該制御信号に対応する遅延値で前記基準クロックを遅延させ、立ち上がり遅延クロック及び立ち下がり遅延クロックを出力するステップと、該立ち上がりフィードバッククロックと立ち下がりフィードバッククロックとの位相差に対応して、前記立ち上がり遅延クロック及び前記立ち下がり遅延クロックを用いて、デューティ比の補正された遅延固定された立ち上がりクロック及び遅延固定された立ち下がりクロックを出力するか、若しくは前記立ち上がり遅延クロックを反転したクロック及び前記立ち下がり遅延クロックを用いて、デューティ比の補正された遅延固定された立ち上がりクロック及び遅延固定された立ち下がりクロックを出力する信号選択ステップと、前記遅延固定された立ち上がりクロック及び前記遅延固定された立ち下がりクロックをモデル化した遅延値だけ遅延させ、前記立ち上がりフィードバッククロック及び前記立ち下がりフィードバッククロックとして出力するステップとを含む半導体メモリ装置の駆動方法を提供する。

また、本発明は、基準クロックと、立ち上がりフィードバッククロック及び立ち下がりフィードバッククロックとの位相差に対応する制御信号を出力するステップと、該制御信号に対応する遅延値で前記基準クロックを遅延させ、立ち上がり遅延クロック及び立ち下がり遅延クロックを出力するステップと、前記立ち上がりフィードバッククロックと立ち下がりフィードバッククロックとの位相差に対応して、前記立ち上がり遅延クロック及び前記立ち下がり遅延クロックをモデル化した遅延値だけ遅延させ、前記立ち上がりフィードバッククロック及び前記立ち下がりフィードバッククロックとして出力するか、若しくは前記立ち上がり遅延クロックを反転したクロック及び前記立ち下がり遅延クロックを前記モデル化した遅延値だけ遅延させ、前記立ち上がりフィードバッククロック及び前記立ち下がりフィードバッククロックとして出力するモデル化ステップとを含む半導体メモリ装置の駆動方法を提供する。

なお、本発明は、基準クロックと、立ち上がりフィードバッククロック及び立ち下がりフィードバッククロックとの位相差にそれぞれ対応して制御信号を出力する位相比較部と、前記基準クロックを遅延させ、立ち上がり遅延クロック及び立ち下がり遅延クロックとして出力する遅延ラインと、前記制御信号に対応して、前記遅延ラインで遅延される遅延値を制御する遅延制御部と、前記立ち上がりフィードバッククロックと前記立ち下がりフィードバッククロックとの位相が実質的に異なる場合、前記遅延ラインから出力される立ち上がり遅延クロックを反転して伝達するクロック伝達部と、該クロック伝達部から出力される立ち上がりクロック及び前記立ち下がり遅延クロックを用いてモデル化した遅延値だけそれぞれ遅延させ、前記立ち上がりフィードバッククロック及び前記立ち下がりフィードバッククロックとして出力する遅延モデルとを備える半導体メモリ装置を提供する。

すなわち、第一の発明としては、基準クロックと、立ち上がりフィードバッククロック及び立ち下がりフィードバッククロックとの位相差にそれぞれ対応して制御信号を出力する位相比較部と、該制御信号に応答して前記基準クロックを遅延させ、立ち上がり遅延クロック及び立ち下がり遅延クロックとして出力する遅延ラインと、前記立ち上がりフィードバッククロックと前記立ち下がりフィードバッククロックとの位相が実質的に異なる場合、前記遅延ラインから出力される立ち上がり遅延クロックを反転して伝達するクロック伝達部と、該クロック伝達部から出力される立ち上がりクロック及び前記立ち下がり遅延クロックを用いて、デューティ比の補正された遅延固定クロックを出力するデューティ補正部と、該デューティ補正部から出力される遅延固定クロック及びその反転されたクロックをモデル化した遅延値だけそれぞれ遅延させ、前記立ち上がりフィードバッククロック及び前記立ち下がりフィードバッククロックとして出力する遅延モデルとを備えることを特徴とする半導体メモリ装置。

第二の発明としては、前記クロック伝達部が、前記立ち上がりフィードバッククロックと前記立ち下がりフィードバッククロックとの位相が等しい場合、前記立ち上がり遅延クロック及び前記立ち下がり遅延クロックを第１の立ち上がりクロック及び第１の立ち下がりクロックとして出力し、位相が異なる場合、第２の立ち上がりクロック及び第２の立ち下がりクロックとして出力する信号選択部と、前記第１の立ち上がりクロックを受信し、バッファリングして出力する第１の立ち上がりクロック伝達部と、前記第１の立ち下がりクロックを反転して出力する第１の立ち下がりクロック伝達部と、前記第２の立ち上がりクロックを反転して出力する第２の立ち上がりクロック伝達部と、前記第２の立ち下がりクロックを反転して出力する第２の立ち下がりクロック伝達部とを備え、前記デューティ補正部が、前記第１の立ち上がりクロック及び第１の立ち下がりクロックを用いて遅延固定クロックのデューティ比を補正するか、若しくは前記第２の立ち上がりクロック及び第２の立ち下がりクロックを用いてデューティ比を補正することを特徴とする第一の発明に記載の半導体メモリ装置。

第三の発明としては、前記信号選択部が、前記立ち上がりフィードバッククロックと前記立ち下がりフィードバッククロックとの位相が等しい場合、イネーブルされる伝達信号を生成する比較部と、前記伝達信号の第１のレベルに応答して、前記立ち上がり遅延クロックを前記第１の立ち上がりクロックとして出力する第１のトランスファゲートと、前記伝達信号の第１のレベルに応答して、前記立ち下がり遅延クロックを前記第１の立ち下がりクロックとして出力する第２のトランスファゲートと、前記伝達信号の第２のレベルに応答して、前記立ち上がり遅延クロックを前記第２の立ち上がりクロックとして出力する第３のトランスファゲートと、前記伝達信号の第２のレベルに応答して、前記立ち下がり遅延クロックを前記第２の立ち下がりクロックとして出力する第４のトランスファゲートとを備えることを特徴とする第二の発明に記載の半導体メモリ装置。

第四の発明としては、前記比較部が、前記位相比較部から、前記基準クロックと、前記立ち上がりフィードバッククロック及び前記立ち下がりフィードバッククロックとの位相差に対応して出力する立ち上がり信号及び立ち下がり信号を受信し、排他的論理和演算を行う論理ゲートを備えることを特徴とする第三の発明に記載の半導体メモリ装置。

第五の発明としては、前記クロック伝達部が、前記基準クロックと前記立ち上がりフィードバッククロックとの位相差に対応する第１の制御信号と、前記基準クロックと前記立ち下がりフィードバッククロックとの位相差に対応する第２の制御信号とを受信し、排他的論理和演算を行う論理回路と、該論理回路の出力に応答して、前記遅延ラインから出力される立ち上がり遅延クロックをバッファリングして出力するバッファ手段と、前記論理回路の出力に応答して、前記遅延ラインから出力される立ち上がり遅延クロックを反転して出力する反転手段とを備えることを特徴とする第一の発明に記載の半導体メモリ装置。

第六の発明としては、基準クロックと、立ち上がりフィードバッククロック及び立ち下がりフィードバッククロックとの位相差にそれぞれ対応して、第１の制御信号及び第２の制御信号を出力する位相比較部と、該第１の制御信号及び第２の制御信号に対応する遅延値だけ前記基準クロックを遅延させ、立ち上がり遅延クロック及び立ち下がり遅延クロックを出力する遅延ラインと、前記立ち上がりフィードバッククロックと前記立ち下がりフィードバッククロックとの位相が実質的に等しい場合は、前記立ち上がりクロックの反転された信号及び前記立ち下がり遅延クロックを用いてデューティ比を補正し、位相が異なる場合は、前記立ち上がりクロック及び前記立ち下がり遅延クロックを用いてデューティ比を補正し、遅延固定された立ち上がりクロック及び遅延固定された立ち下がりクロックとして出力するデューティ補正部と、該デューティ補正部から出力される立ち上がりクロック及び立ち下がりクロックをモデル化した遅延値だけそれぞれ遅延させ、前記立ち上がりフィードバッククロック及び前記立ち下がりフィードバッククロックとして出力する遅延モデルとを備えることを特徴とする半導体メモリ装置。

第七の発明としては、前記デューティ補正部が、前記立ち上がりフィードバッククロックと前記立ち下がりフィードバッククロックとの位相が実質的に等しい場合は、前記立ち上がり遅延クロック及び立ち下がり遅延クロックの出力を第１のノード及び第２のノードに出力し、位相が異なる場合は、第３のノード及び第４のノードに出力する信号選択部と、前記第１のノードを介して伝達される信号を受信し、第１の立ち上がりクロックとして出力する第１の立ち上がりクロック伝達部と、前記第２のノードを介して伝達される信号を反転し、第１の立ち下がりクロックとして出力する第１の立ち下がりクロック伝達部と、前記第３のノードを介して伝達される信号を反転し、第２の立ち上がりクロックとして出力する第２の立ち上がりクロック伝達部と、前記第４のノードを介して伝達される信号を反転し、第２の立ち下がりクロックとして出力する第２の立ち下がりクロック伝達部と、前記第１の立ち上がりクロック及び前記第１の立ち下がりクロックを用いて、デューティ比の補正された前記遅延固定された立ち上がりクロック及び遅延固定された立ち下がりクロックを出力するか、若しくは前記第２の立ち上がりクロック及び前記第２の立ち下がりクロックを用いて、デューティ比の補正された前記遅延固定された立ち上がりクロック及び遅延固定された立ち下がりクロックを出力するデューティ補正部とを備えることを特徴とする第六の発明に記載の半導体メモリ装置。

第八の発明としては、前記信号選択部が、前記立ち上がり遅延クロックを前記第１のノードに出力する第１のトランスファゲートと、前記立ち下がり遅延クロックを前記第２のノードに出力する第２のトランスファゲートと、前記立ち上がり遅延クロックを前記第３のノードに出力する第３のトランスファゲートと、前記立ち下がり遅延クロックを前記第４のノードに出力する第４のトランスファゲートと、前記立ち上がりフィードバッククロックと前記立ち下がりフィードバッククロックとの位相が実質的に等しいか否かを比較して、前記第１のトランスファゲート及び第２のトランスファゲート、又は前記第３のトランスファゲート及び第４のトランスファゲートを選択的にターンオンさせる比較部とを備えることを特徴とする第七の発明に記載の半導体メモリ装置。

第九の発明としては、前記比較部が、前記位相比較部から、前記基準クロックと、前記立ち上がりフィードバッククロック及び前記立ち下がりフィードバッククロックとの位相差に対応して出力する立ち上がり信号及び立ち下がり信号を受信し、排他的論理和演算を行う論理ゲートを備えることを特徴とする第八の発明に記載の半導体メモリ装置。

第十の発明としては、基準クロックと、立ち上がりフィードバッククロック及び立ち下がりフィードバッククロックとの位相差に対応する制御信号を出力するステップと、該制御信号に対応する遅延値で前記基準クロックを遅延させ、立ち上がり遅延クロック及び立ち下がり遅延クロックを出力するステップと、該立ち上がりフィードバッククロックと立ち下がりフィードバッククロックとの位相差に対応して、前記立ち上がり遅延クロック及び前記立ち下がり遅延クロックを用いて、デューティ比の補正された遅延固定された立ち上がりクロック及び遅延固定された立ち下がりクロックを出力するか、若しくは前記立ち上がり遅延クロックを反転したクロック及び前記立ち下がり遅延クロックを用いて、デューティ比の補正された遅延固定された立ち上がりクロック及び遅延固定された立ち下がりクロックを出力する信号選択ステップと、前記遅延固定された立ち上がりクロック及び前記遅延固定された立ち下がりクロックをモデル化した遅延値だけ遅延させ、前記立ち上がりフィードバッククロック及び前記立ち下がりフィードバッククロックとして出力するステップとを含むことを特徴とする半導体メモリ装置の駆動方法。

第十一の発明としては、前記信号選択ステップが、前記立ち上がりフィードバッククロックと立ち下がりフィードバッククロックとの位相差が実質的にないとき、前記立ち上がり遅延クロック及び前記立ち下がり遅延クロックを用いて、デューティ比の補正された遅延固定された立ち上がりクロック及び遅延固定された立ち下がりクロックを出力するステップと、前記立ち上がりフィードバッククロックと立ち下がりフィードバッククロックとの位相差があるとき、前記立ち上がり遅延クロックを反転したクロック及び前記立ち下がり遅延クロックを用いて、デューティ比の補正された遅延固定された立ち上がりクロック及び遅延固定された立ち下がりクロックを出力するステップとを含むことを特徴とする第十の発明に記載の半導体メモリ装置の駆動方法。

第十二の発明としては、基準クロックと、立ち上がりフィードバッククロック及び立ち下がりフィードバッククロックとの位相差に対応する制御信号を出力するステップと、該制御信号に対応する遅延値で前記基準クロックを遅延させ、立ち上がり遅延クロック及び立ち下がり遅延クロックを出力するステップと、前記立ち上がりフィードバッククロックと立ち下がりフィードバッククロックとの位相差に対応して、前記立ち上がり遅延クロック及び前記立ち下がり遅延クロックをモデル化した遅延値だけ遅延させ、前記立ち上がりフィードバッククロック及び前記立ち下がりフィードバッククロックとして出力するか、若しくは前記立ち上がり遅延クロックを反転したクロック及び前記立ち下がり遅延クロックを前記モデル化した遅延値だけ遅延させ、前記立ち上がりフィードバッククロック及び前記立ち下がりフィードバッククロックとして出力するモデル化ステップとを含むことを特徴とする半導体メモリ装置の駆動方法。

第十三の発明としては、前記モデル化ステップが、前記立ち上がりフィードバッククロックと立ち下がりフィードバッククロックとの位相が実質的に等しいとき、前記立ち上がり遅延クロック及び前記立ち下がり遅延クロックをモデル化した遅延値だけ遅延させ、前記立ち上がりフィードバッククロック及び前記立ち下がりフィードバッククロックとして出力するステップと、前記立ち上がりフィードバッククロックと立ち下がりフィードバッククロックとの位相が実質的に異なるとき、前記立ち上がり遅延クロックを反転したクロック及び前記立ち下がり遅延クロックを前記モデル化した遅延値だけ遅延させ、前記立ち上がりフィードバッククロック及び前記立ち下がりフィードバッククロックとして出力するステップとを含むことを特徴とする第十二の発明に記載の半導体メモリ装置の駆動方法。

第十四の発明としては、基準クロックと、立ち上がりフィードバッククロック及び立ち下がりフィードバッククロックとの位相差にそれぞれ対応して制御信号を出力する位相比較部と、前記基準クロックを遅延させ、立ち上がり遅延クロック及び立ち下がり遅延クロックとして出力する遅延ラインと、前記制御信号に対応して、前記遅延ラインで遅延される遅延値を制御する遅延制御部と、前記立ち上がりフィードバッククロックと前記立ち下がりフィードバッククロックとの位相が実質的に異なる場合、前記遅延ラインから出力される立ち上がり遅延クロックを反転して伝達するクロック伝達部と、該クロック伝達部から出力される立ち上がりクロック及び前記立ち下がり遅延クロックを用いてモデル化した遅延値だけそれぞれ遅延させ、前記立ち上がりフィードバッククロック及び前記立ち下がりフィードバッククロックとして出力する遅延モデルとを備えることを特徴とする半導体メモリ装置。

第十五の発明としては、前記クロック伝達部が、前記立ち上がりフィードバッククロックと前記立ち下がりフィードバッククロックとの位相が等しい場合、イネーブルされる伝達信号を生成する比較部と、前記伝達信号に応答して、前記遅延ラインから出力される立ち上がり遅延クロックを反転して出力する反転手段とを備えることを特徴とする第十四の発明に記載の半導体メモリ装置。

第十六の発明としては、前記比較部が、前記位相比較部から、前記基準クロックと、前記立ち上がりフィードバッククロック及び前記立ち下がりフィードバッククロックとの位相差に対応して出力する立ち上がり信号及び立ち下がり信号を受信し、排他的論理和演算を行う論理ゲートを備えることを特徴とする第十五の発明に記載の半導体メモリ装置。

以下、添付された図面を参照して本発明の好ましい実施形態をより詳細に説明する。

図２は、半導体メモリ装置を示すブロック図である。特に、半導体メモリ装置の遅延固定ループを中心に示したものである。同図を参照して説明すると、半導体メモリ装置は、クロックバッファ１０と、分配器２０と、遅延ライン３０Ａ、３０Ｂと、位相比較器４０と、遅延制御部５０Ａ、５０Ｂと、遅延モデル６０と、立ち上がりクロック伝達部７０と、立ち下がりクロック伝達部８０と、デューティ補正部９０と、伝送ラインＣＳＬと、データ出力バッファ９５とを備える。

クロックバッファ１０は、外部から入力されるクロック信号ＣＬＫ、ＣＬＫＢをバッファリングして出力する。分配器２０は、クロックバッファ１０から出力されるクロック信号を１／Ｎ（Ｎは、正の整数、通常、８〜４の範囲の値を有する。）に分周して位相比較器４０に出力する。クロック信号を分周して位相比較器に出力する理由は、遅延固定クロックの生成に消耗される電力を減らすためである。遅延ライン３０Ａ、３０Ｂは、クロックバッファ１０から出力されるクロック信号を、遅延制御部５０Ａ、５０Ｂから出力される制御信号に対応する遅延値で遅延させて出力する。遅延ライン３０Ａ、３０Ｂは、それぞれ立ち上がりクロック及び立ち下がりクロックを遅延させるためのものである。

位相比較器４０は、遅延モデル６０から出力される立ち上がりフィードバッククロックＦＥＣＬＫＲ及び立ち下がりフィードバッククロックＦＥＣＬＫＦと、分配器２０から出力される基準クロックＲＥＣＬＫとの位相を比較して、その結果を遅延制御部５０Ａ、５０Ｂに出力する。遅延制御部５０Ａ、５０Ｂは、位相比較器４０から出力される信号にそれぞれ応答して、遅延ライン３０Ａ、３０Ｂで遅延させる遅延値を制御する。

遅延モデル６０は、デューティ補正部９０から出力されるクロック信号ＤＣＲ、ＤＣＦを予定された遅延値だけ遅延させ、立ち上がりフィードバッククロックＦＥＣＬＫＲ及び立ち下がりフィードバッククロックＦＥＣＬＫＦを出力する。遅延モデル６０で遅延させた遅延値は、クロック信号の入力後、半導体メモリ装置の内部経路によって遅延された値をモデル化したものである。立ち上がりクロック伝達部７０及び立ち下がりクロック伝達部８０は、遅延ライン３０Ａ、３０Ｂからそれぞれ出力される信号を、それぞれ立ち上がりクロックＲＣＬＫ及び立ち下がりクロックＦＣＬＫとしてデューティ補正部９０に伝達する回路ブロックである。立ち上がりクロック伝達部７０は、遅延ライン３０Ａから出力される立ち上がり遅延クロックをバッファリングしてデューティ補正部９０に出力する。立ち下がりクロック伝達部８０は、遅延ライン３０Ｂから出力される立ち下がり遅延クロックを反転してデューティ補正部９０に出力する。

デューティ補正部９０は、立ち上がりクロックＲＣＬＫと立ち下がりクロックＦＣＬＫとのデューティ比を補正して出力する。伝送ラインＣＳＬは、デューティ補正部９０から出力される遅延固定クロックＤＬＬ＿ＯＵＴをデータ出力バッファ９５に伝達する。データ出力バッファ９５は、伝送ラインＣＳＬを介して伝達される遅延固定クロックＤＬＬ＿ＯＵＴの遷移に同期させてデータ信号ＤＡＴＡを外部に出力する。

位相比較器４０は、基準クロックＲＥＣＬＫと、立ち上がりフィードバッククロックＦＥＣＬＫＲ及び立ち下がりフィードバッククロックＦＥＣＬＫＦとの位相が等しくなるまで比較する。遅延制御部５０Ａ、５０Ｂは、位相比較器４０での比較結果に基づき、遅延ライン３０Ａ、３０Ｂでのクロック信号の遅延値を制御する。遅延制御部５０Ａ、５０Ｂは、位相比較器４０で比較するクロック信号の位相が等しくなると、それ以上遅延ライン３０Ａ、３０Ｂの遅延値は調整しない。したがって、このとき、遅延ライン３０Ａ、３０Ｂから出力される信号は、遅延固定クロック信号となる。

図３は、図２における半導体メモリ装置の動作を示すタイミング図である。同図は、提供される電圧、動作時の周辺温度、製造過程の変化に応じた遅延固定ループの動作の変化を示している。

第一に、<ノーマル動作>は、電圧、温度、製造過程といった外部環境の変化が比較的少なく、遅延固定ループが正常な動作を行っていることを示している。遅延固定ループの遅延固定動作が終了すると、基準クロックＲＥＣＬＫと、立ち上がりクロックＲＣＬＫ及び立ち下がりクロックＦＣＬＫの遷移時点が同期してロック状態となる。デューティ補正部９０は、立ち上がりクロックＲＣＬＫと立ち下がりクロックＦＣＬＫとのデューティ比を調整した遅延固定クロックＤＬＬ＿ＯＵＴを出力する。

第二に、<エラー１>と表記された状況は、半導体メモリ装置が配置されたシステムの外部環境の変化（電圧、温度、製造過程の変化）や、パワーダウンモードの起動及び終了動作を繰り返すことにより、遅延固定されていた立ち上がりクロックＲＣＬＫと立ち下がりクロックＦＣＬＫとの位相差が発生した場合である。立ち上がりクロックＲＣＬＫ及び立ち下がりクロックＦＣＬＫは、それぞれ外部環境の変化による影響を受ける程度が異なり、位相差は更に顕著になり得る。この差によって、デューティ補正部９０によるデューティ比の補正動作は、ますます困難になる。

第三に、<エラー２>と表記された状況は、第二の状況において、経時変化による周辺環境の影響が大きく、立ち上がりクロックＲＣＬＫと立ち下がりクロックＦＣＬＫとの位相差が非常に顕著な場合である。２つのクロック信号の位相差が顕著になると、デューティ補正部９０では、立ち上がりクロックＲＣＬＫと立ち下がりクロックＦＣＬＫとのデューティ比の補正動作が不可能になる。

立ち上がりクロックＲＣＬＫと立ち下がりクロックＦＣＬＫとの位相差が基準クロックＲＥＣＬＫの１／２周期を超えると、遅延固定ループの遅延固定動作が進むにつれ、Ｎ番目の立ち上がりクロックＲＥＣＬＫの位相は、Ｎ＋１番目の基準クロックＲＥＣＬＫの位相に合わされる。こうなると、立ち上がりクロックＲＣＬＫと立ち下がりクロックＦＣＬＫとは、１／２周期だけの位相差が生じてしまう。これが最悪のケースであって、デューティ補正部９０は、立ち上がりクロックＲＣＬＫ及び立ち下がりクロックＦＣＬＫを用いたデューティ比の補正動作を全く行うことができなくなる。

本発明では、この問題を解決するため、位相比較器に入力される立ち上がりクロックＲＣＬＫと立ち下がりクロックＦＣＬＫとの位相が等しい場合は、従来と同様のデューティ比の補正動作を行い、立ち上がりクロックＲＣＬＫと立ち下がりクロックＦＣＬＫとの位相が異なる場合は、２つの信号のうちの１つを反転した後、デューティ比の補正動作を行う遅延固定ループを提案する。

図４は、本発明の好ましい実施形態に係る半導体メモリ装置を示すブロック図である。特に、半導体メモリ装置の遅延固定ループを中心に示したものである。同図を参照して説明すると、本実施形態に係る半導体メモリ装置は、クロックバッファ１００と、分配器２００と、遅延ライン３００Ａ、３００Ｂと、位相比較器４００と、遅延制御部５００Ａ、５００Ｂと、遅延モデル６００と、第１の立ち上がりクロック伝達部７１０と、第１の立ち下がりクロック伝達部７２０と、第２の立ち上がりクロック伝達部７３０と、第２の立ち下がりクロック伝達部７４０と、伝送ラインＣＳＬと、信号選択部８００と、デューティ補正部９００とを備える。

クロックバッファ１００は、外部から入力されるクロック信号ＣＬＫ、ＣＬＫＢをバッファリングして出力する。分配器２００は、クロックバッファ１００から出力されるクロック信号を１／Ｎ（Ｎは、正の整数、通常、８〜４の範囲の値を有する。）に分周して位相比較器４００に出力する。クロック信号を分周して位相比較器４００に出力する理由は、遅延固定クロックの生成に消耗される電力を減らすためである。遅延ライン３００Ａ、３００Ｂは、クロックバッファ１００から出力されるクロック信号を、遅延制御部５００Ａ、５００Ｂから出力される制御信号ＲＡ、ＦＡに対応する遅延値でそれぞれ遅延させて出力する。遅延ライン３００Ａ、３００Ｂは、それぞれ立ち上がりクロック及び立ち下がりクロックを遅延させるためのものである。

位相比較器４００は、遅延モデル６００から出力される立ち上がりフィードバッククロックＦＥＣＬＫＲ及び立ち下がりフィードバッククロックＦＥＣＬＫＦと、分配器２００から出力される基準クロックＲＥＣＬＫとの位相を比較して、その結果信号である立ち上がり信号ＲＣＴＲＬ及び立ち下がり信号ＦＣＴＲＬを遅延制御部５００Ａ、５００Ｂにそれぞれ出力する。遅延制御部５００Ａ、５００Ｂは、位相比較器４００から出力される立ち上がり信号ＲＣＴＲＬ及び立ち下がり信号ＦＣＴＲＬに応答して、遅延ライン３００Ａ、３００Ｂで遅延させる遅延値をそれぞれ制御する。

遅延モデル６００は、デューティ補正部９００から出力されるクロック信号ＤＣＲ、ＤＣＦをモデル化した遅延値だけ遅延させ、立ち上がりフィードバッククロックＦＥＣＬＫＲ及び立ち下がりフィードバッククロックＦＥＣＬＫＦを出力する。遅延モデル６００で遅延させた遅延値は、クロック信号が半導体メモリ装置に入力され、内部の伝達経路によって遅延された値をモデル化したものである。

第１の立ち上がりクロック伝達部７１０及び第２の立ち上がりクロック伝達部７３０と、第１の立ち下がりクロック伝達部７２０及び第２の立ち下がりクロック伝達部７４０とは、信号選択部８００から出力される第１の立ち上がりクロックＳＡＲ及び第２の立ち上がりクロックＤＲと、第１の立ち下がりクロックＳＡＦ及び第２の立ち下がりクロックＤＦとをデューティ補正部９００に伝達する回路ブロックである。

信号選択部８００は、位相比較器４００から出力される立ち上がり信号ＲＣＴＲＬ及び立ち下がり信号ＦＣＴＲＬに応答して、遅延ライン３００Ａ、３００Ｂから出力される立ち上がり遅延クロックＬＲ及び立ち下がり遅延クロックＬＦを受信し、第１の立ち上がりクロックＳＡＲ及び第１の立ち下がりクロックＳＡＦ、又は第２の立ち上がりクロックＤＲ及び第２の立ち下がりクロックＤＦとして出力する。立ち上がり信号ＲＣＴＲＬ及び立ち下がり信号ＦＣＴＲＬは、基準クロックＲＥＣＬＫに比べて立ち上がりフィードバッククロックＦＥＣＬＫＲと立ち下がりフィードバッククロックＦＥＣＬＫＲＦとの位相差がどの程度になるかを通知する信号である。したがって、立ち上がりフィードバッククロックＦＥＣＬＫＲと立ち下がりフィードバッククロックＦＥＣＬＫＲＦとの位相が実質的に等しければ、立ち上がり信号ＲＣＴＲＬと立ち下がり信号ＦＣＴＲＬとは同じ値を有し、位相が異なる場合、立ち上がり信号ＲＣＴＲＬと立ち下がり信号ＦＣＴＲＬとは異なる値を有する。

信号選択部８００は、立ち上がり信号ＲＣＴＲＬと立ち下がり信号ＦＣＴＲＬとの入力が等しい場合、すなわち、立ち上がりフィードバッククロックＦＥＣＬＫＲと立ち下がりフィードバッククロックＦＥＣＬＫＲＦとの位相が等しい場合は、遅延ライン３００Ａ、３００Ｂから出力される立ち上がり遅延クロックＬＲ及び立ち下がり遅延クロックＬＦを受信し、第１の立ち上がりクロックＳＡＲ及び第１の立ち下がりクロックＳＡＦとしてそれぞれ出力する。また、信号選択部８００は、立ち上がり信号ＲＣＴＲＬと立ち下がり信号ＦＣＴＲＬとの入力が異なる場合、すなわち、立ち上がりフィードバッククロックＦＥＣＬＫＲと立ち下がりフィードバッククロックＦＥＣＬＫＲＦとの位相が異なる場合は、遅延ライン３００Ａ、３００Ｂから出力される立ち上がり遅延クロックＬＲ及び立ち下がり遅延クロックＬＦを受信し、第２の立ち上がりクロックＤＲ及び第２の立ち下がりクロックＤＦとしてそれぞれ出力する。

第１の立ち上がりクロック伝達部７１０は、第１の立ち上がりクロックＳＡＲをバッファリングしてデューティ補正部９００に出力する。第１の立ち下がりクロック伝達部７２０は、第１の立ち下がりクロックＳＡＦを反転してデューティ補正部９００に出力する。第２の立ち上がりクロック伝達部７３０は、第２の立ち上がりクロックＤＲを反転してデューティ補正部９００に出力する。第２の立ち下がりクロック伝達部７４０は、第２の立ち下がりクロックＤＦを反転してデューティ補正部９００に出力する。

デューティ補正部９００は、第１の立ち上がりクロック伝達部７１０及び第１の立ち下がりクロック伝達部７２０から出力される信号Ｒ１及びＦ１を用いて、デューティ比の補正された遅延固定クロックＤＬＬ＿ＯＵＴを生成するか、若しくは第２の立ち上がりクロック伝達部７３０及び第２の立ち下がりクロック伝達部７４０から出力される信号Ｒ２及びＦ２を用いて、デューティ比の補正された遅延固定クロックＤＬＬ＿ＯＵＴを生成する。第１の立ち下がりクロック伝達部７２０及び第２の立ち下がりクロック伝達部７４０で第１の立ち下がりクロックＳＡＦ及び第２の立ち下がりクロックＤＦを反転して出力する理由は、デューティ補正部９００でデューティ比の補正を行うための基準信号を生成するためである。デューティ補正部９００は、反転された立ち下がりクロックＦ１、Ｆ２及び反転された立ち上がりクロックＲ２と、バッファリングされた立ち上がりクロックＲ１との遷移時点を比較してデューティ比を調整するのである。また、デューティ補正部９００は、遅延固定クロックＤＬＬ＿ＯＵＴを用いて、遅延固定された立ち上がりクロックＤＣＲ及び遅延固定された立ち下がりクロックＤＣＦを生成して遅延モデル６００に出力する。

位相比較器４００に入力される基準クロックＲＥＣＬＫと、立ち上がりフィードバッククロックＦＥＣＬＫＲ及び立ち下がりフィードバッククロックＦＥＣＬＫＦとの位相差がなくなると、ロック状態になり、遅延制御部５００Ａ、５００Ｂは、それ以上遅延ライン３００Ａ、３００Ｂの遅延値を調整しない。このとき、遅延ライン３００Ａ、３００Ｂから出力される信号を用いて、デューティ補正部９００がデューティ比を補正して遅延固定クロックＤＬＬ＿ＯＵＴとして出力する。

図５は、図４における信号選択部を示す回路図である。同図に示すように、信号選択部８００は、比較部８１０と、伝達部８２０とを備える。比較部８１０は、立ち上がりフィードバッククロックと立ち下がりフィードバッククロックとの位相が等しい場合、イネーブルされる伝達信号Ｙ、／Ｙを生成するため、位相比較器４００から出力される立ち上がり信号ＲＣＴＲＬ及び立ち下がり信号ＦＣＴＲＬを受信し、伝達信号Ｙ、／Ｙを生成する。伝達信号Ｙ、／Ｙは、それぞれ互いに異なる位相を有して出力される。比較部８１０は、立ち上がり信号ＲＣＴＲＬ及び立ち下がり信号ＦＣＴＲＬを受信し、排他的論理和演算を行う論理ゲートを備える。論理ゲートは、排他的論理和演算を行うため、ＮＯＲゲートＮＯＲ１、ＮＯＲ２と、ＮＡＮＤゲートＮＤ１と、インバータＩ１、Ｉ２とを備える。

伝達部８２０は、伝達信号Ｙ、／Ｙのハイレベルに応答して、立ち上がり遅延クロックＬＲを第１の立ち上がりクロックＳＡＲとして出力する第１のトランスファゲートＴ１と、伝達信号Ｙ、／Ｙのハイレベルに応答して、立ち下がり遅延クロックＬＦを第１の立ち下がりクロックＳＡＦとして出力する第２のトランスファゲートＴ２と、伝達信号Ｙ、／Ｙのローレベルに応答して、立ち上がり遅延クロックＬＲを第２の立ち上がりクロックＤＲとして出力する第３のトランスファゲートＴ３と、伝達信号Ｙ、／Ｙのローレベルに応答して、立ち下がり遅延クロックＬＦを第２の立ち下がりクロックＤＦとして出力する第４のトランスファゲートＴ４とを備える。

図６は、図４における４つのクロック伝達部を示す回路図である。同図を参照して説明すると、第１の立ち上がりクロック伝達部７１０は、第１の立ち上がりクロックＳＡＲをバッファリングして出力するため、インバータＩ３、Ｉ４を備える。第１の立ち下がりクロック伝達部７２０は、第１の立ち下がりクロックＳＡＦを反転して出力するため、インバータＩ５、Ｉ６、Ｉ７を備える。第２の立ち上がりクロック伝達部７３０は、第２の立ち上がりクロックＤＲを反転して出力するため、インバータＩ８、Ｉ９、Ｉ１０を備える。第２の立ち下がりクロック伝達部７４０は、第２の立ち下がりクロックＤＦを反転して出力するため、インバータＩ１１、Ｉ１２、Ｉ１３を備える。

図７は、図４における半導体メモリ装置の動作を示すタイミング図である。本実施形態に係る半導体メモリ装置は、信号選択部８００と、４つのクロック伝達部７１０〜７４０とを備えていることが、核心的な特徴である。信号選択部８００は、立ち上がり信号ＲＣＴＲＬと立ち下がり信号ＦＣＴＲＬとの出力が等しければ、遅延ライン３００Ａ、３００Ｂから出力される立ち上がり遅延クロックＬＲ及び立ち下がり遅延クロックＬＦを受信し、第１の立ち上がりクロックＳＡＲ及び第１の立ち下がりクロックＳＡＦとして出力し、出力が異なる場合は、第２の立ち上がりクロックＤＲ及び第２の立ち下がりクロックＤＦとして出力する。信号選択部８００が第１の立ち上がりクロックＳＡＲ及び第１の立ち下がりクロックＳＡＦを出力した場合、第１の立ち上がりクロック伝達部７１０は、第１の立ち上がりクロックＳＡＲをバッファリングしてデューティ補正部９００に出力し、第１の立ち下がりクロック伝達部７２０は、第１の立ち下がりクロックＳＡＦを反転してデューティ補正部９００に出力する。デューティ補正部９００は、これらの信号を用いて、デューティ比の補正された遅延固定クロックＤＬＬ＿ＯＵＴを生成する。遅延固定クロックＤＬＬ＿ＯＵＴは、伝送ラインＣＳＬを介してデータ出力バッファに伝達される。データ出力バッファは、遅延固定クロックＤＬＬ＿ＯＵＴの遷移に応答してデータを外部に出力させる。

信号選択部８００が第２の立ち上がりクロックＤＲ及び第２の立ち下がりクロックＤＦを出力した場合、第２の立ち上がりクロック伝達部７３０は、第２の立ち上がりクロックＤＲを反転してデューティ補正部９００に出力し、第２の立ち下がりクロック伝達部７４０は、第２の立ち下がりクロックＤＦを反転してデューティ補正部９００に出力する。デューティ補正部９００は、これらの信号を用いて、デューティ比の補正された遅延固定クロックＤＬＬ＿ＯＵＴを生成する。

このように、位相比較器４００から出力される立ち上がり信号ＲＣＴＲＬと立ち下がり信号ＦＣＴＲＬとの出力が等しいときは、従来と同様のロック動作が行われ、デューティ比の補正されたクロック信号を出力する。しかし、位相比較器４００から出力される立ち上がり信号ＲＣＴＲＬと立ち下がり信号ＦＣＴＲＬとの出力が異なるときは、第２の立ち上がりクロック伝達部７３０によって、遅延された立ち上がり遅延クロックＬＲが反転されてデューティ補正部９００に伝達される。したがって、位相比較器４００から出力される立ち上がり信号ＲＣＴＲＬと立ち下がり信号ＦＣＴＲＬとの出力が異なるときは、立ち上がり遅延クロックＬＲの出力が反転された状態でクロック動作が行われる。立ち上がり遅延クロックＬＲが基準クロックＲＥＣＬＫのＮ＋１番目の遷移タイミングに同期することを予め遮断することが可能となる。

図７に示す<ケース１>を説明すると、位相比較器４００から出力される立ち上がり信号ＲＣＴＲＬと立ち下がり信号ＦＣＴＲＬとの出力が等しい正常な場合には、従来と同様のロック動作が行われる。

<ケース２>を説明すると、ノイズによる電源電圧の変化や、パワーダウンモードの起動及び終了動作を繰り返すことにより、遅延固定ループで遅延固定させる立ち上がりクロックＲＣＬＫ（Ｒ１、Ｒ２）と立ち下がりクロックＦＣＬＫ（Ｆ１、Ｆ２）との位相差が生じてしまう。このとき、立ち上がりクロックＲＣＬＫ（Ｒ１、Ｒ２）は、Ｎ＋１番目の基準クロックＲＥＣＬＫの遷移に同期し、立ち下がりクロックＦＣＬＫ（Ｆ１、Ｆ２）は、Ｎ番目の基準クロックＲＥＣＬＫの遷移に同期する。

したがって、<ケース３>のように、位相比較器４００に入力される２つのフィードバッククロックＦＥＣＬＫＲ、ＦＥＣＬＫＦの位相が異なり、それにより、位相比較器４００から出力される立ち上がり信号ＲＣＴＲＬと立ち下がり信号ＦＣＴＲＬとの出力が異なる。この場合、立ち上がり遅延クロックＬＲの位相を１８０度反転させてデューティ補正部９００に入力すると、Ｎ＋１番目の基準クロックＲＥＣＬＫの遷移に同期していた立ち上がりクロックＲＣＬＫ（Ｒ１、Ｒ２）の立ち下がりエッジが、Ｎ番目の基準クロックＲＥＣＬＫの遷移に同期する。したがって、ロック動作が終了すれば、Ｎ番目の基準クロックＲＥＣＬＫに同期したＮ番目の立ち上がりクロック及びＮ番目の立ち下がりクロックを遅延固定された立ち上がりクロック及び立ち下がりクロックとして出力することができる。これにより、立ち下がりクロックの歪みも予め防ぐことができる。

図８は、本発明の概念をより明確に示すための図である。同図に示すように、半導体メモリ装置は、位相比較部と、遅延回路部と、信号選択部と、デューティ補正部と、遅延モデルとを備える。各部の機能は、上述した本実施形態と同様である。特に、信号選択部は、位相比較部から出力される位相比較信号ＣＡ、ＣＢを用いて、遅延回路から出力された信号をそのまま出力するか、若しくは反転して出力するかを決めることができる。

本発明によると、動作電圧、周辺温度などの変化により、半導体メモリ装置の環境が変化しても、遅延固定ループから安定した遅延固定クロックを提供することができる。また、遅延固定ループから出力される遅延固定クロックのデューティ比が補正されない問題を大幅に減少することができる。

以上、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。

例えば、本発明において、デューティ補正部は、反転された立ち上がりクロック又はバッファリングされたクロックを受信するとしているが、デューティ補正部を備えていない場合にも適用可能である。この場合、クロック伝達部の出力は、遅延モデルに直接入力される。

遅延固定ループの動作を示すタイミング図である。半導体メモリ装置を示すブロック図である。図２における半導体メモリ装置の動作を示すタイミング図である。本発明の好ましい実施形態に係る半導体メモリ装置を示すブロック図である。図４における信号選択部を示す回路図である。図４における４つのクロック伝達部を示す回路図である。図４における半導体メモリ装置の動作を示すタイミング図である。本発明の概念をより明確に示すための図である。

符号の説明

１００クロックバッファ
２００分配器
３００Ａ、３００Ｂ遅延ライン
４００位相比較器
５００Ａ、５００Ｂ遅延制御部
６００遅延モデル
７１０第１の立ち上がりクロック伝達部
７２０第１の立ち下がりクロック伝達部
７３０第２の立ち上がりクロック伝達部
７４０第２の立ち下がりクロック伝達部
８００信号選択部
９００デューティ補正部

Claims

基準クロックと、立ち上がりフィードバッククロック及び立ち下がりフィードバッククロックとの位相差にそれぞれ対応して制御信号を出力する位相比較部と、
該制御信号に応答して前記基準クロックを遅延させ、立ち上がり遅延クロック及び立ち下がり遅延クロックとして出力する遅延ラインと、
前記立ち上がりフィードバッククロックと前記立ち下がりフィードバッククロックとの位相が実質的に異なる場合、前記遅延ラインから出力される立ち上がり遅延クロックを反転して伝達するクロック伝達部と、
該クロック伝達部から出力される立ち上がりクロック及び前記立ち下がり遅延クロックを用いて、デューティ比の補正された遅延固定クロックを出力するデューティ補正部と、
該デューティ補正部から出力される遅延固定クロック及びその反転されたクロックをモデル化した遅延値だけそれぞれ遅延させ、前記立ち上がりフィードバッククロック及び前記立ち下がりフィードバッククロックとして出力する遅延モデルと
を備えることを特徴とする半導体メモリ装置。
前記クロック伝達部が、
前記立ち上がりフィードバッククロックと前記立ち下がりフィードバッククロックとの位相が等しい場合、前記立ち上がり遅延クロック及び前記立ち下がり遅延クロックを第１の立ち上がりクロック及び第１の立ち下がりクロックとして出力し、位相が異なる場合、第２の立ち上がりクロック及び第２の立ち下がりクロックとして出力する信号選択部と、
前記第１の立ち上がりクロックを受信し、バッファリングして出力する第１の立ち上がりクロック伝達部と、
前記第１の立ち下がりクロックを反転して出力する第１の立ち下がりクロック伝達部と、
前記第２の立ち上がりクロックを反転して出力する第２の立ち上がりクロック伝達部と、
前記第２の立ち下がりクロックを反転して出力する第２の立ち下がりクロック伝達部とを備え、
前記デューティ補正部が、前記第１の立ち上がりクロック及び第１の立ち下がりクロックを用いて遅延固定クロックのデューティ比を補正するか、若しくは前記第２の立ち上がりクロック及び第２の立ち下がりクロックを用いてデューティ比を補正することを特徴とする請求項１に記載の半導体メモリ装置。
前記信号選択部が、
前記立ち上がりフィードバッククロックと前記立ち下がりフィードバッククロックとの位相が等しい場合、イネーブルされる伝達信号を生成する比較部と、
前記伝達信号の第１のレベルに応答して、前記立ち上がり遅延クロックを前記第１の立ち上がりクロックとして出力する第１のトランスファゲートと、
前記伝達信号の第１のレベルに応答して、前記立ち下がり遅延クロックを前記第１の立ち下がりクロックとして出力する第２のトランスファゲートと、
前記伝達信号の第２のレベルに応答して、前記立ち上がり遅延クロックを前記第２の立ち上がりクロックとして出力する第３のトランスファゲートと、
前記伝達信号の第２のレベルに応答して、前記立ち下がり遅延クロックを前記第２の立ち下がりクロックとして出力する第４のトランスファゲートと
を備えることを特徴とする請求項２に記載の半導体メモリ装置。
前記比較部が、
前記位相比較部から、前記基準クロックと、前記立ち上がりフィードバッククロック及び前記立ち下がりフィードバッククロックとの位相差に対応して出力する立ち上がり信号及び立ち下がり信号を受信し、排他的論理和演算を行う論理ゲートを備えることを特徴とする請求項３に記載の半導体メモリ装置。
前記クロック伝達部が、
前記基準クロックと前記立ち上がりフィードバッククロックとの位相差に対応する第１の制御信号と、前記基準クロックと前記立ち下がりフィードバッククロックとの位相差に対応する第２の制御信号とを受信し、排他的論理和演算を行う論理回路と、
該論理回路の出力に応答して、前記遅延ラインから出力される立ち上がり遅延クロックをバッファリングして出力するバッファ手段と、
前記論理回路の出力に応答して、前記遅延ラインから出力される立ち上がり遅延クロックを反転して出力する反転手段と
を備えることを特徴とする請求項１に記載の半導体メモリ装置。
基準クロックと、立ち上がりフィードバッククロック及び立ち下がりフィードバッククロックとの位相差にそれぞれ対応して、第１の制御信号及び第２の制御信号を出力する位相比較部と、
該第１の制御信号及び第２の制御信号に対応する遅延値だけ前記基準クロックを遅延させ、立ち上がり遅延クロック及び立ち下がり遅延クロックを出力する遅延ラインと、
前記立ち上がりフィードバッククロックと前記立ち下がりフィードバッククロックとの位相が実質的に等しい場合は、前記立ち上がりクロックの反転された信号及び前記立ち下がり遅延クロックを用いてデューティ比を補正し、位相が異なる場合は、前記立ち上がりクロック及び前記立ち下がり遅延クロックを用いてデューティ比を補正し、遅延固定された立ち上がりクロック及び遅延固定された立ち下がりクロックとして出力するデューティ補正部と、
該デューティ補正部から出力される立ち上がりクロック及び立ち下がりクロックをモデル化した遅延値だけそれぞれ遅延させ、前記立ち上がりフィードバッククロック及び前記立ち下がりフィードバッククロックとして出力する遅延モデルと
を備えることを特徴とする半導体メモリ装置。
前記デューティ補正部が、
前記立ち上がりフィードバッククロックと前記立ち下がりフィードバッククロックとの位相が実質的に等しい場合は、前記立ち上がり遅延クロック及び立ち下がり遅延クロックの出力を第１のノード及び第２のノードに出力し、位相が異なる場合は、第３のノード及び第４のノードに出力する信号選択部と、
前記第１のノードを介して伝達される信号を受信し、第１の立ち上がりクロックとして出力する第１の立ち上がりクロック伝達部と、
前記第２のノードを介して伝達される信号を反転し、第１の立ち下がりクロックとして出力する第１の立ち下がりクロック伝達部と、
前記第３のノードを介して伝達される信号を反転し、第２の立ち上がりクロックとして出力する第２の立ち上がりクロック伝達部と、
前記第４のノードを介して伝達される信号を反転し、第２の立ち下がりクロックとして出力する第２の立ち下がりクロック伝達部と、
前記第１の立ち上がりクロック及び前記第１の立ち下がりクロックを用いて、デューティ比の補正された前記遅延固定された立ち上がりクロック及び遅延固定された立ち下がりクロックを出力するか、若しくは前記第２の立ち上がりクロック及び前記第２の立ち下がりクロックを用いて、デューティ比の補正された前記遅延固定された立ち上がりクロック及び遅延固定された立ち下がりクロックを出力するデューティ補正部と
を備えることを特徴とする請求項６に記載の半導体メモリ装置。
前記信号選択部が、
前記立ち上がり遅延クロックを前記第１のノードに出力する第１のトランスファゲートと、
前記立ち下がり遅延クロックを前記第２のノードに出力する第２のトランスファゲートと、
前記立ち上がり遅延クロックを前記第３のノードに出力する第３のトランスファゲートと、
前記立ち下がり遅延クロックを前記第４のノードに出力する第４のトランスファゲートと、
前記立ち上がりフィードバッククロックと前記立ち下がりフィードバッククロックとの位相が実質的に等しいか否かを比較して、前記第１のトランスファゲート及び第２のトランスファゲート、又は前記第３のトランスファゲート及び第４のトランスファゲートを選択的にターンオンさせる比較部と
を備えることを特徴とする請求項７に記載の半導体メモリ装置。
前記比較部が、
前記位相比較部から、前記基準クロックと、前記立ち上がりフィードバッククロック及び前記立ち下がりフィードバッククロックとの位相差に対応して出力する立ち上がり信号及び立ち下がり信号を受信し、排他的論理和演算を行う論理ゲートを備えることを特徴とする請求項８に記載の半導体メモリ装置。
基準クロックと、立ち上がりフィードバッククロック及び立ち下がりフィードバッククロックとの位相差に対応する制御信号を出力するステップと、
該制御信号に対応する遅延値で前記基準クロックを遅延させ、立ち上がり遅延クロック及び立ち下がり遅延クロックを出力するステップと、
該立ち上がりフィードバッククロックと立ち下がりフィードバッククロックとの位相差に対応して、前記立ち上がり遅延クロック及び前記立ち下がり遅延クロックを用いて、デューティ比の補正された遅延固定された立ち上がりクロック及び遅延固定された立ち下がりクロックを出力するか、若しくは前記立ち上がり遅延クロックを反転したクロック及び前記立ち下がり遅延クロックを用いて、デューティ比の補正された遅延固定された立ち上がりクロック及び遅延固定された立ち下がりクロックを出力する信号選択ステップと、
前記遅延固定された立ち上がりクロック及び前記遅延固定された立ち下がりクロックをモデル化した遅延値だけ遅延させ、前記立ち上がりフィードバッククロック及び前記立ち下がりフィードバッククロックとして出力するステップと
を含むことを特徴とする半導体メモリ装置の駆動方法。
前記信号選択ステップが、
前記立ち上がりフィードバッククロックと立ち下がりフィードバッククロックとの位相差が実質的にないとき、前記立ち上がり遅延クロック及び前記立ち下がり遅延クロックを用いて、デューティ比の補正された遅延固定された立ち上がりクロック及び遅延固定された立ち下がりクロックを出力するステップと、
前記立ち上がりフィードバッククロックと立ち下がりフィードバッククロックとの位相差があるとき、前記立ち上がり遅延クロックを反転したクロック及び前記立ち下がり遅延クロックを用いて、デューティ比の補正された遅延固定された立ち上がりクロック及び遅延固定された立ち下がりクロックを出力するステップと
を含むことを特徴とする請求項１０に記載の半導体メモリ装置の駆動方法。
基準クロックと、立ち上がりフィードバッククロック及び立ち下がりフィードバッククロックとの位相差に対応する制御信号を出力するステップと、
該制御信号に対応する遅延値で前記基準クロックを遅延させ、立ち上がり遅延クロック及び立ち下がり遅延クロックを出力するステップと、
前記立ち上がりフィードバッククロックと立ち下がりフィードバッククロックとの位相差に対応して、前記立ち上がり遅延クロック及び前記立ち下がり遅延クロックをモデル化した遅延値だけ遅延させ、前記立ち上がりフィードバッククロック及び前記立ち下がりフィードバッククロックとして出力するか、若しくは前記立ち上がり遅延クロックを反転したクロック及び前記立ち下がり遅延クロックを前記モデル化した遅延値だけ遅延させ、前記立ち上がりフィードバッククロック及び前記立ち下がりフィードバッククロックとして出力するモデル化ステップと
を含むことを特徴とする半導体メモリ装置の駆動方法。
前記モデル化ステップが、
前記立ち上がりフィードバッククロックと立ち下がりフィードバッククロックとの位相が実質的に等しいとき、前記立ち上がり遅延クロック及び前記立ち下がり遅延クロックをモデル化した遅延値だけ遅延させ、前記立ち上がりフィードバッククロック及び前記立ち下がりフィードバッククロックとして出力するステップと、
前記立ち上がりフィードバッククロックと立ち下がりフィードバッククロックとの位相が実質的に異なるとき、前記立ち上がり遅延クロックを反転したクロック及び前記立ち下がり遅延クロックを前記モデル化した遅延値だけ遅延させ、前記立ち上がりフィードバッククロック及び前記立ち下がりフィードバッククロックとして出力するステップと
を含むことを特徴とする請求項１２に記載の半導体メモリ装置の駆動方法。
基準クロックと、立ち上がりフィードバッククロック及び立ち下がりフィードバッククロックとの位相差にそれぞれ対応して制御信号を出力する位相比較部と、
前記基準クロックを遅延させ、立ち上がり遅延クロック及び立ち下がり遅延クロックとして出力する遅延ラインと、
前記制御信号に対応して、前記遅延ラインで遅延される遅延値を制御する遅延制御部と、
前記立ち上がりフィードバッククロックと前記立ち下がりフィードバッククロックとの位相が実質的に異なる場合、前記遅延ラインから出力される立ち上がり遅延クロックを反転して伝達するクロック伝達部と、
該クロック伝達部から出力される立ち上がりクロック及び前記立ち下がり遅延クロックを用いてモデル化した遅延値だけそれぞれ遅延させ、前記立ち上がりフィードバッククロック及び前記立ち下がりフィードバッククロックとして出力する遅延モデルと
を備えることを特徴とする半導体メモリ装置。
前記クロック伝達部が、
前記立ち上がりフィードバッククロックと前記立ち下がりフィードバッククロックとの位相が等しい場合、イネーブルされる伝達信号を生成する比較部と、
前記伝達信号に応答して、前記遅延ラインから出力される立ち上がり遅延クロックを反転して出力する反転手段と
を備えることを特徴とする請求項１４に記載の半導体メモリ装置。
前記比較部が、
前記位相比較部から、前記基準クロックと、前記立ち上がりフィードバッククロック及び前記立ち下がりフィードバッククロックとの位相差に対応して出力する立ち上がり信号及び立ち下がり信号を受信し、排他的論理和演算を行う論理ゲートを備えることを特徴とする請求項１５に記載の半導体メモリ装置。