KR20120004146A - 지연고정루프 - Google Patents

지연고정루프 Download PDF

Info

Publication number
KR20120004146A
KR20120004146A KR1020100064844A KR20100064844A KR20120004146A KR 20120004146 A KR20120004146 A KR 20120004146A KR 1020100064844 A KR1020100064844 A KR 1020100064844A KR 20100064844 A KR20100064844 A KR 20100064844A KR 20120004146 A KR20120004146 A KR 20120004146A
Authority
KR
South Korea
Prior art keywords
delay
delay information
unit
preliminary
clock
Prior art date
Application number
KR1020100064844A
Other languages
English (en)
Other versions
KR101131893B1 (ko
Inventor
김용훈
이현우
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020100064844A priority Critical patent/KR101131893B1/ko
Priority to US12/981,052 priority patent/US8351284B2/en
Publication of KR20120004146A publication Critical patent/KR20120004146A/ko
Application granted granted Critical
Publication of KR101131893B1 publication Critical patent/KR101131893B1/ko
Priority to US13/725,065 priority patent/US8610471B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input

Landscapes

  • Dram (AREA)
  • Pulse Circuits (AREA)

Abstract

지연고정루프는, 예비 지연정보를 생성하는 폐루프 회로, 제어신호에 응답하여 상기 예비 지연정보를 지연정보로 업데이트하는 제어부 및 상기 지연정보에 의해 결정되는 지연값으로 입력클럭을 지연시켜 출력클럭을 생성하는 제 1 지연부를 포함한다.

Description

지연고정루프{DELAYED LOCKED LOOP}
본 발명은 지연고정루프에 관한 것이다.
일반적으로 각종 시스템이나 회로에서는 여러 소자들의 동작의 타이밍을 맞추기 위한 클럭이 사용된다. 이때 외부로부터 입력되는 클럭이 내부에서 사용되는 경우에는 내부 회로에 의한 시간 지연(이를 스큐라고 한다)이 발생하게 되는데, 이러한 시간 지연을 보상하여 내부 클럭이 외부 클럭과 동일한 위상을 갖도록 하기 위해 지연고정루프(Delay Locked Loop)가 사용된다.
도 1은 종래의 지연고정루프의 간단한 구성도이며, 지연부(101), 레플리카 지연부(103) 및 지연정보 생성부(105)를 포함한다.
도 1을 통해 종래의 지연고정루프가 출력클럭을 생성하는 방법을 살펴보면 다음과 같다.
지연부(101)는 먼저 입력클럭(CLK_IN)을 지연시켜 출력클럭(CLK_OUT)을 생성한다. 일반적으로 지연부(101)는 다수의 지연셀들을 포함하며, 각 지연셀은 입력클럭(CLK_IN)을 단위 지연량만큼 지연시킨다.
레플리카 지연부(103)는 지연고정루프의 출력클럭(CLK_OUT)이 시스템 내에서 거쳐갈 지연요소들을 모델링한 지연값을 가지며, 출력클럭(CLK_OUT)을 이러한 지연값만큼 지연시켜 피드백클럭(CLK_FB)을 생성한다.
지연정보 생성부(105)는 입력클럭(CLK_IN)과 피드백클럭(CLK_FB)의 위상 차이를 측정하고, 이를 바탕으로 지연부(101)가 적절한 지연값을 가지도록 하는 지연정보를 생성한다. 지연부(101)가 N개의 지연셀들로 이루어져 있는 경우, 지연정보는 N개의 비트 단위 지연정보를 가질 수 있다.
지연부(101)는 지연정보 생성부(105)로부터 받은 지연정보에 따라 지연값을 결정하여 다시 출력클럭(CLK_OUT)을 생성한다.
이러한 동작을 통해, 지연고정루프를 통해 제공된 메모리 등의 내부클럭이 외부클럭과 동일한 위상을 가지도록 조정된다.
일반적으로 지연고정루프는 일정한 주기(cycle)를 가지고 동작한다. 즉, 지연정보 생성부(105)에서 입력클럭(CLK_IN)과 피드백클럭(CLK_FB) 간의 상대적인 위상이 감지되고, 그 결과가 지연부(101)에 반영되어 새로운 출력클럭(CLK_OUT)이 발생하는 과정이 주기적으로 반복된다. 이를 통해 입력클럭(CLK_IN) 또는 외부환경의 변화(예를 들어, 회로 내부 온도의 변화 등에 의한 시스템 내부 지연값의 변화 등)에 따라 출력클럭(CLK_OUT)을 변화시킬 수 있다.
그런데, 지연고정루프의 출력클럭(CLK_OUT)이 사용되고 있는 도중에도 주기적인 지연값의 업데이트에 따라 출력클럭(CLK_OUT)이 변화하게 된다면, 데이터의 손실 또는 중첩이 발생하여 데이터 처리가 불안정해지는 문제가 생길 수 있다.
본 발명은 상기한 문제점을 해결하기 위해 제안된 것으로, 시스템의 안정적인 데이터 처리를 도모하는 지연고정루프를 제공하는 것을 목적으로 한다.
이러한 목적을 달성하기 위한 본 발명에 의한 지연고정루프는, 예비 지연정보를 생성하는 폐루프 회로, 제어신호에 응답하여 상기 예비 지연정보를 지연정보로 업데이트하는 제어부 및 상기 지연정보에 의해 결정되는 지연값으로 입력클럭을 지연시켜 출력클럭을 생성하는 제 1 지연부를 포함한다.
상기 제어신호는 상기 지연고정루프를 포함하는 시스템이 상기 출력클럭을 사용하지 않는 구간에 활성화화되고, 상기 제 1 지연부는 상기 제어신호의 활성화시에는 비활성화된다. 상기 예비 지연정보는 상기 제어신호의 비활성화시에도 주기적으로 갱신된다.
상기 제어부는 상기 제어신호에 응답하여 상기 예비 지연정보를 상기 지연정보로 업데이트하는 전달부 및 상기 전달부에 의해 업데이트된 상기 지연정보를 저장하는 저장부를 포함한다.
또한 본 발명에 의한 반도체 메모리 장치는, 리드 구간을 나타내는 리드신호를 생성하는 리드신호 생성부, 외부클럭을 지연시켜 내부클럭을 생성하고, 상기 리드신호의 활성화시에는 자신의 지연값을 변경시키지 않는 지연고정루프 및 상기 내부클럭에 동기하여 데이터를 출력하는 데이터 출력부를 포함한다.
본 발명에 의하면, 지연고정루프의 출력클럭이 사용되지 않는 동안에만 출력클럭의 지연값을 업데이트하고, 출력클럭이 사용되는 동안에는 그 지연값을 변화시키지 않고 마지막으로 업데이트된 지연값을 유지하도록 함으로써, 시스템의 안정적인 데이터 처리를 가능하게 한다.
또한, 출력클럭이 사용되지 않는 동안에도 지연고정루프 내에서는 지속적으로 지연정보의 갱신이 이루어지도록 하여, 소자 내부 환경의 변화를 즉각적으로 반영할 수 있다.
또한, 2개의 지연부를 두고, 출력클럭이 사용되지 않는 동안에는 출력클럭을 생성하는 지연부는 동작하지 않도록 제어함으로써, 전류 소모를 줄일 수 있는 효과가 있다.
도 1은 종래의 지연고정루프의 간단한 구성도.
도 2는 본 발명의 일 실시예에 의한 지연고정루프의 구성도.
도 3은 도 2의 지연정보 생성부(211)의 일 실시예 구성도.
도 4는 도 2의 제어부(203)의 일 실시예 구성도.
도 5는 도 4의 전달부(401) 및 저장부(403)의 회로도.
도 6은 본 발명에 의한 지연고정루프를 사용하는 반도체 메모리 장치의 일 실시예 구성을 간략하게 도시한 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명에 의한 지연고정루프의 일 실시예 구성도이다.
도 2를 참조하면, 본 발명에 의한 지연고정루프는, 예비 지연정보(D[1:N])를 생성하는 폐루프 회로(201), 제어신호(CTL)에 응답하여 예비 지연정보(D[1:N])를 지연정보(D'[1:N])로 업데이트하는 제어부(203) 및 지연정보(D'[1:N])에 의해 결정되는 지연값으로 입력클럭(CLK_IN)을 지연시켜 출력클럭(CLK_OUT)을 생성하는 제 1 지연부(205)를 포함한다.
폐루프 회로(201)는 출력클럭(CLK_OUT)이 가지는 지연값을 결정하기 위한 예비 지연정보(D[1:N])를 생성하며, 입력클럭(CLK_IN)을 지연시켜 피드백클럭(FBCLK)을 생성하는 제 2 지연부(207), 피드백클럭(FBCLK)을 지연시켜 지연된 피드백클럭(FBCLK_D)을 생성하는 레플리카 지연부(209) 및 입력클럭(CLK_IN)과 지연된 피드백클럭(FBCLK_D)을 비교하여 예비 지연정보(D[1:N])를 생성하는 지연정보 생성부(211)를 포함할 수 있다.
폐루프 회로(201)의 제 2 지연부(207)는 예비 지연정보(D[1:N])에 의해 결정되는 지연값으로 입력클럭(CLK_IN)을 지연시켜 피드백클럭(FBCLK)을 생성한다. 생성된 피드백클럭(FBCLK)은 예비 지연정보(D[1:N])의 생성을 위한 것으로, 피드백(feedback)을 제공하기 위해 레플리카 지연부(209)로 입력되며, 지연고정루프의 출력클럭(CLK_OUT)으로는 되지 않는다.
레플리카 지연부(209)는 피드백클럭(FBCLK)을 입력받아 소정의 지연값으로 이를 지연시킨 지연된 피드백클럭(FBCLK_D)을 생성한다. 레플리카 지연부(209)의 지연값은 지연고정루프의 출력클럭(CLK_OUT)이 지연고정루프를 포함하는 시스템 내의 여러 회로소자들을 거치면서 받을 지연량을 미리 예상하여 모델링해 놓은 것이다. 이 값은 지연고정루프를 사용하는 시스템에 따라 다르게 설정될 수 있다.
지연정보 생성부(211)는 입력클럭(CLK_IN)과 지연된 피드백클럭(FBCLK_D)을 비교하여 위상 차이를 측정하고, 이를 바탕으로 예비 지연정보(D[1:N])를 생성한다. 지연정보 생성부(211)의 구성 및 예비 지연정보(D[1:N])의 생성 방법에 대해서는 도 3을 통해 후술한다.
제 2 지연부(207)는 예비 지연정보(D[1:N])에 의해 결정되는 지연값에 따라 입력클럭(CLK_IN)을 지연시켜 피드백클럭(FBCLK)을 생성한다. 이렇게 제 2 지연부(207), 레플리카 지연부(209) 및 지연정보 생성부(211)의 폐루프 동작이 반복됨으로써 입력클럭(CLK_IN)과 지연된 피드백클럭(FBCLK_D)의 위상이 동일하게 조정된다.
제어부(203)는 시스템으로부터 제어신호(CTL)를 입력받아, 폐루프 회로(201)에서 생성된 예비 지연정보(D[1:N])를 지연정보(D'[1:N])로 업데이트하여 제 1 지연부(205)로 전달할지 여부를 결정한다. 즉, 제어신호(CTL)가 활성화되면 예비 지연정보(D[1:N])를 지연정보(D'[1:N])로 업데이트하고, 제어신호(CTL)가 비활성화되면 업데이트를 하지 않고 기존의 지연정보(D'[1:N])가 유지되도록 한다.
제어신호(CTL)는 지연고정루프의 출력클럭(CLK_OUT)이 사용되지 않는 동안에 활성화된다. 일반적으로, 지연고정루프를 사용하는 시스템이 항상 그 출력클럭(CLK_OUT)을 사용하지는 않는다. 예를 들어 DRAM과 같은 메모리 장치 내부에 있는 지연고정루프의 경우, 메모리 장치의 데이터 리드(Read) 구간에서만 지연고정루프의 출력클럭(CLK_OUT)이 사용된다. 데이터 라이트(Write) 구간에서는 외부의 클럭에 그대로 동기되어 데이터 처리가 가능하므로, 메모리로부터 데이터를 읽어내야 하는 구간에서만 메모리 내부 지연고정루프의 출력클럭(CLK_OUT)을 사용할 필요가 있기 때문이다.
제어신호(CTL)가 활성화되면, 제어부(203)는 폐루프 회로(201)에 의해 주기적으로 갱신되는 예비 지연정보(D[1:N])를 지연정보(D'[1:N])로 업데이트하고, 업데이트된 지연정보(D'[1:N])가 제 1 지연부(205)로 전달되어 제 1 지연부(205)의 지연값이 결정된다.
시스템이 지연고정루프의 출력클럭(CLK_OUT)을 사용하는 동안에는 제어신호(CTL)는 비활성화되며, 지연정보(D'[1:N])의 업데이트는 이루어지지 않는다. 만약 출력클럭(CLK_OUT)이 사용되어 데이터를 리드하는 도중에도 주기적인 지연값의 업데이트에 따라 출력클럭(CLK_OUT)이 변화하게 된다면, 그 순간 리드되는 데이터의 손실 또는 중첩이 생길 수 있고, 이러한 출력클럭(CLK_OUT)에 의존하는 데이터 처리는 상당히 불안정해질 수 있기 때문이다. 그러나 이 때에도 폐루프 회로(201)에 의한 예비 지연정보(D[1:N])의 생성은 지속적으로 이루어지며, 일정한 주기를 가지고 갱신될 수 있다. 이렇게 예비 지연정보(D[1:N])를 주기적으로 갱신하여 둠으로써, 제어신호(CTL)가 활성화되었을 때 즉각적으로 가장 최근의 시스템 상태를 반영한 출력클럭(CLK_OUT)을 생성할 수 있다.
여기에서 제어신호(CTL)는, 반도체 메모리 장치의 경우 리드/논-리드(Read/Non-read) 신호일 수 있다. 즉, 리드 신호에 의한 메모리 리드 구간에는 제어신호(CTL)가 비활성화되어 제어부(203)에 의한 지연정보(D'[1:N])의 업데이트가 이루어지지 않으나, 논-리드 구간에는 제어신호(CTL)가 활성화되어 지연정보(D'[1:N])가 업데이트되고, 제 1 지연부(205)의 지연값이 변경되도록 구성될 수 있다.
제 1 지연부(205)는 제어부(203)에서 업데이트된 지연정보(D'[1:N])에 의해 결정되는 지연값으로 입력클럭(CLK_IN)을 지연시켜 출력클럭(CLK_OUT)을 생성한다. 제 1 지연부(205)는 제어신호(CTL)를 입력받으며, 제어신호(CTL)의 비활성화시에, 예를 들어 반도체 메모리 장치의 리드 구간에서 출력클럭(CLK_OUT)을 발생시킨다. 그러나 제어신호(CTL)의 활성화시에는 동작이 정지되어 출력클럭(CLK_OUT)을 발생시키지 않도록 설계될 수 있으며, 이 경우 지연고정루프의 전류 소모를 줄일 수 있다.
제 1 지연부(205) 및 제 2 지연부(207)는 동일하게 설계될 수 있고, 각각 단위 지연량을 가지고 지연값을 결정하는 N개의 지연셀들로 이루어질 수 있다. 이런 경우 예비 지연정보(D[1:N]) 및 지연정보(D'[1:N])는 입력클럭(CLK_IN)을 지연시키기 위해 몇 개의 지연셀을 사용할 것인지를 결정하는 정보를 포함하고 있으며, 지연정보 생성부(211)에서는 N개의 비트 단위의 예비 지연정보(D[1:N])를 생성하여 이를 각 지연셀들로 보내게 된다.
도 3은 도 2의 지연정보 생성부(211)의 일 실시예 구성도이다.
도 3을 참조하면, 지연정보 생성부(211)는, 입력클럭(CLK_IN)과 지연된 피드백클럭(FBCLK_D)의 위상을 비교하는 위상비교부(301) 및 위상비교부(301)의 비교결과에 따라 예비 지연정보(D[1:N])를 생성하는 쉬프트 레지스터부(303)를 포함한다.
위상비교부(301)는 지연된 피드백클럭(FBCLK_D)과 입력클럭(CLK_IN)을 비교하여 위상 차이를 측정한다. 측정 결과, 입력클럭(CLK_IN)의 위상이 앞서는 구간에 대응되는 업(UP) 신호, 또는 지연된 피드백클럭(FBCLK_D)의 위상이 앞서는 구간에 대응되는 다운(DN) 신호를 출력하는 형태로 될 수 있다.
쉬프트 레지스터부(303)는 위상비교부(301)의 비교 결과에 따른 신호를 받아 예비 지연정보(D[1:N])를 생성하고 이를 제 2 지연부(207) 및 제어부(203)로 보낸다. 제 1 지연부(205)와 제 2 지연부(207)가 N개의 지연셀들로 이루어져 있는 경우, 쉬프트 레지스터부(303)에서는 N개의 비트 단위의 예비 지연정보(D[1:N])를 생성하여 이들 각각을 대응되는 제 2 지연부(207)의 지연셀로 보내도록 할 수 있다.
도 4는 도 2의 제어부(203)의 일 실시예 구성도이고, 도 5는 이를 회로로 표현한 것이다.
도 4를 참조하면, 제어부(203)는 제어신호(CTL)에 응답하여 예비 지연정보(D[1:N])를 지연정보(D'[1:N])로 업데이트하는 전달부(401) 및 업데이트된 지연정보(D'[1:N])를 저장하는 저장부(403)를 포함한다.
전달부(401)는 제어신호(CTL)가 활성화되는 경우에 폐루프회로(201)에서 생성된 예비 지연정보(D[1:N])를 지연정보(D'[1:N])로 업데이트한다. 이러한 역할을 수행하기 위해, 전달부(401)는 도 5의 아래 블록과 같이 지연정보 생성부(211)로부터 N개의 단위 지연정보(D'[1:N])를 각각 입력받는 N개의 패스게이트를 포함할 수 있다. 패스게이트는 제어신호(CTL)의 활성화(high)시에 예비 지연정보(D[1:N])를 지연정보(D'[1:N])로 업데이트하고, 제어신호(CTL)의 비활성화(low)시에는 업데이트를 하지 않는다.
저장부(403)는 전달부(401)를 통해 업데이트된 지연정보(D'[1:N])를 저장하여 다음 업데이트시까지 유지하고 있는 동시에, 이를 제 1 지연부(205)에 제공한다. 이를 위해 저장부(403)는 도 5의 위 블록과 같이 전달부(401)의 패스게이트들에 각각 연결된 N개의 래치(Latch)들로 구성될 수 있다. 이러한 래치들은 또한 제 1 지연부(205)의 N개의 지연셀들과 각각 연결되어 있고, 각 래치에 저장된 비트 단위의 지연정보(D'[1:N])는 제 1 지연부(205)의 지연셀들로 전달되어, 출력클럭(CLK_OUT)을 생성하기 위한 지연값을 결정하게 된다.
전달부(401)의 업데이트 기능 수행에 의해, 제어신호(CTL)의 활성화(high)시에는 전달부(401)로 입력되는 예비 지연정보(D[1:N]), 즉 N개의 비트 단위의 예비 지연정보(D[1:N])와 그에 대응되는 업데이트된 지연정보(D'[1:N])는 동일한 값을 가진다. 그러나 제어신호(CTL)의 비활성화(low)시에는 예비 지연정보(D[1:N])는 폐루프 회로(201)에 의해 주기적으로 계속 갱신되더라도, 저장부(403)에는 제어신호(CTL)의 활성화(high)시에 마지막으로 업데이트된 지연정보(D'[1:N]) 값이 그대로 유지된다. 따라서 제어신호(CTL)의 비활성화(low)시 제 1 지연부(205)는 지연값의 변화 없이 일정한 출력클럭(CLK_OUT)을 생성할 수 있게 된다.
도 6은 본 발명에 의한 지연고정루프를 사용하는 반도체 메모리 장치의 일 실시예 구성을 간략하게 도시한 것이다.
도 6을 참조하면, 반도체 메모리 장치(601)는, 시스템으로부터 커맨드(CMD)와 어드레스 신호(ADD)를 입력받아 리드신호(RD)를 포함하는 다수의 컨트롤 신호(CONTROL)를 생성하는 커맨드 디코더(603), 데이터를 저장하는 코어영역(605), 외부클럭(CLK_IN)을 지연시켜 내부클럭(CLK_OUT)을 생성하고, 리드신호(RD)의 활성화시에는 자신의 지연값을 변경시키지 않는 지연고정루프(607) 및 생성된 내부클럭(CLK_OUT)에 동기하여 데이터를 출력하는 데이터 출력부(609)를 포함한다.
여기에서 외부클럭(CLK_IN)은 도 2의 입력클럭(CLK_IN)에 대응되고, 내부클럭(CLK_OUT)은 도 2의 출력클럭(CLK_OUT)에 대응된다.
리드신호(RD)는 데이터 리드(READ) 구간에서 활성화(high)되는 신호이며, 리드신호(RD)를 반전한 신호가 도 2에 도시된 지연고정루프의 제어부(203) 및 제 1 지연부(205)에 입력되는 제어신호(CTL)에 대응된다. 즉, 리드신호(RD)의 활성화(high)는 도 2의 제어신호(CTL)의 비활성화(low)를 의미한다.
커맨드 디코더(603)는, 반도체 메모리 장치(601)를 포함하는 시스템으로부터 메모리에 저장된 데이터를 출력하라는 커맨드(CMD) 및 어드레스 신호(ADD)를 받을 경우 코어영역(605)에 저장된 데이터를 읽기 위해 리드신호(RD)를 포함한 다수의 컨트롤 신호(CONTROL)를 생성한다. 리드신호(RD)는 데이터 리드 구간에서 활성화 상태를 유지하며, 생성된 리드신호(RD)는 코어영역(605)으로 전달되어 데이터 처리를 수행하도록 하는 동시에 지연고정루프(607)에도 전달되어 내부클럭(CLK_OUT)을 생성하도록 한다.
코어영역(605)은 데이터를 저장하고 이를 입/출력하기 위한 것으로, 데이터가 저장되는 메모리 어레이, 컬럼(Column) 동작을 제어하는 컬럼회로 및 로우(Row) 동작을 제어하는 로우회로를 포함할 수 있다.
지연고정루프(607)는 반전된 리드신호(RD)를 입력받고, 리드신호(RD)의 활성화시에 외부클럭(CLK_IN)을 지연시켜 내부클럭(CLK_OUT)을 생성한다. 반도체 메모리 장치(601)는 데이터 리드 구간에서 내부클럭(CLK_OUT)을 사용한다. 지연고정루프(607)의 구체적인 구성 및 역할에 대해서는 도 2 내지 도 5를 통해 상술하였다.
데이터 출력부(609)는 지연고정루프(607)에서 생성된 내부클럭(CLK_OUT)에 동기하여, 코어영역(605)으로부터 출력된 데이터(DATA)를 반도체 메모리 장치(601)의 외부로 출력한다.
전술한 바와 같이, 본 발명에서는 지연고정루프의 출력클럭이 생성되지 않는 동안에만 출력클럭의 지연값을 업데이트하고, 출력클럭이 생성되어 사용되는 동안에는 그 지연값을 변화시키지 않고 마지막으로 업데이트된 지연값을 유지하도록 함으로써, 시스템의 안정적인 데이터 처리를 가능하게 하는 지연고정루프를 제안하였다. 또한, 출력클럭이 생성되는 동안에도 지연고정루프 내에서는 지속적으로 지연정보의 갱신이 이루어지도록 하여 소자 내부 환경의 변화를 즉각적으로 반영할 수 있도록 하였으며, 2개의 지연부를 두어 출력클럭이 사용되지 않는 동안에는 출력클럭을 생성하는 지연부는 동작하지 않도록 제어함으로써 전류 소모를 줄일 수 있는 효과도 얻을 수 있도록 하였다.
전술한 본 발명은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다.

Claims (15)

  1. 예비 지연정보를 생성하는 폐루프 회로;
    제어신호에 응답하여 상기 예비 지연정보를 지연정보로 업데이트하는 제어부; 및
    상기 지연정보에 의해 결정되는 지연값으로 입력클럭을 지연시켜 출력클럭을 생성하는 제 1 지연부
    를 포함하는 지연고정루프.
  2. 제 1항에 있어서,
    상기 제어신호는
    상기 지연고정루프를 포함하는 시스템이 상기 출력클럭을 사용하지 않는 구간에 활성화되는
    지연고정루프.
  3. 제 2항에 있어서,
    상기 제 1 지연부는
    상기 제어신호의 활성화시에는 비활성화되는
    지연고정루프.
  4. 제 1항에 있어서,
    상기 제어신호의 비활성화시에도 상기 예비 지연정보는 주기적으로 갱신되는
    지연고정루프.
  5. 제 4항에 있어서,
    상기 제어신호의 활성화시에 상기 예비 지연정보와 상기 지연정보는 동일한 값을 가지며,
    상기 제어신호의 비활성화시에 상기 지연정보는 마지막으로 업데이트된 값을 유지하는
    지연고정루프.
  6. 제 1항에 있어서,
    상기 제어부는
    상기 제어신호에 응답하여 상기 예비 지연정보를 상기 지연정보로 업데이트하는 전달부; 및
    상기 전달부에 의해 업데이트된 상기 지연정보를 저장하는 저장부를 포함하는
    지연고정루프.
  7. 제 1항에 있어서,
    상기 폐루프 회로는,
    상기 예비 지연정보에 의해 결정되는 지연값으로 상기 입력클럭을 지연시켜 피드백클럭을 생성하는 제 2 지연부;
    상기 피드백클럭을 지연시켜 지연된 피드백클럭을 생성하는 레플리카 지연부; 및
    상기 입력클럭과 상기 지연된 피드백클럭을 비교하여 상기 예비 지연정보를 생성하는 지연정보 생성부를 포함하는
    지연고정루프.
  8. 제 7항에 있어서,
    상기 지연정보 생성부는,
    상기 입력클럭과 상기 지연된 피드백클럭의 위상을 비교하는 위상비교부; 및
    상기 위상비교부의 비교결과에 따라 상기 예비 지연정보를 생성하는 쉬프트 레지스터부를 포함하는
    지연고정루프.
  9. 제 7항에 있어서,
    상기 제 1 지연부와 상기 제 2 지연부는 동일하게 구성되는
    지연고정루프.
  10. 리드 구간을 나타내는 리드신호를 생성하는 커맨드 디코더;
    외부클럭을 지연시켜 내부클럭을 생성하고, 상기 리드신호의 활성화시에는 자신의 지연값을 변경시키지 않는 지연고정루프; 및
    상기 내부클럭에 동기하여 데이터를 출력하는 데이터 출력부
    를 포함하는 반도체 메모리 장치.
  11. 제 10항에 있어서,
    상기 지연고정루프는
    예비 지연정보를 생성하는 폐루프 회로;
    상기 리드신호에 응답하여 상기 예비 지연정보를 지연정보로 업데이트하는 제어부; 및
    상기 지연정보에 의해 결정되는 지연값으로 상기 외부클럭을 지연시켜 상기 내부클럭을 생성하는 제 1 지연부를 포함하는
    반도체 메모리 장치.
  12. 제 11항에 있어서,
    상기 리드신호는 상기 반도체 메모리 장치가 상기 내부클럭을 사용하는 구간에 활성화되고,
    상기 제 1 지연부는 상기 리드신호의 비활성화시에는 비활성화되는
    반도체 메모리 장치.
  13. 제 11항에 있어서,
    상기 리드신호가 활성화되어도 상기 예비 지연정보는 주기적으로 갱신되는
    반도체 메모리 장치.
  14. 제 13항에 있어서,
    상기 리드신호의 비활성화시에 상기 예비 지연정보와 상기 지연정보는 동일한 값을 가지고,
    상기 리드신호의 활성화시에 상기 지연정보는 마지막으로 업데이트된 값을 유지하는
    반도체 메모리 장치.
  15. 제 11항에 있어서,
    상기 제어부는
    상기 리드신호에 응답하여 상기 예비 지연정보를 상기 지연정보로 업데이트하는 전달부; 및
    상기 전달부에 의해 업데이트된 상기 지연정보를 저장하는 저장부를 포함하는
    반도체 메모리 장치.
KR1020100064844A 2010-07-06 2010-07-06 지연고정루프 KR101131893B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020100064844A KR101131893B1 (ko) 2010-07-06 2010-07-06 지연고정루프
US12/981,052 US8351284B2 (en) 2010-07-06 2010-12-29 Delay locked loop
US13/725,065 US8610471B2 (en) 2010-07-06 2012-12-21 Delay locked loop

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100064844A KR101131893B1 (ko) 2010-07-06 2010-07-06 지연고정루프

Publications (2)

Publication Number Publication Date
KR20120004146A true KR20120004146A (ko) 2012-01-12
KR101131893B1 KR101131893B1 (ko) 2012-04-03

Family

ID=45438490

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100064844A KR101131893B1 (ko) 2010-07-06 2010-07-06 지연고정루프

Country Status (2)

Country Link
US (2) US8351284B2 (ko)
KR (1) KR101131893B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150078015A (ko) * 2013-12-30 2015-07-08 에스케이하이닉스 주식회사 반도체 장치

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120311490A1 (en) * 2011-06-03 2012-12-06 Apple Inc. Methods for launching applications with efficient user impression
KR101418045B1 (ko) * 2013-01-18 2014-07-14 연세대학교 산학협력단 온도 감지 회로 및 온도 감지 방법
US11063597B1 (en) 2020-03-24 2021-07-13 SiFive, Inc. Wide frequency range step size programmability for delay-locked loops using variable bias voltage generation

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4613775A (en) * 1984-06-08 1986-09-23 International Business Machines Corporation Apparatus or method for stabilizing the frequency of a clock signal generated from an on-chip clock generator
US5266850A (en) * 1992-06-30 1993-11-30 International Business Machines Corporation Clock delay trim adjustment with stopping feature for eliminating differential delay between clock signal and analog signal
US6285226B1 (en) * 1999-10-25 2001-09-04 Xilinx, Inc. Duty cycle correction circuit and method
US6552955B1 (en) * 2001-10-30 2003-04-22 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device with reduced power consumption
DE10210726B4 (de) * 2002-03-12 2005-02-17 Infineon Technologies Ag Latenz-Zeitschaltung für ein S-DRAM
KR100468776B1 (ko) * 2002-12-10 2005-01-29 삼성전자주식회사 클락 지터의 영향을 감소시킬 수 있는 동기식 반도체메모리장치
US7054205B2 (en) * 2003-10-28 2006-05-30 Agilent Technologies, Inc. Circuit and method for determining integrated circuit propagation delay
KR100540472B1 (ko) * 2003-10-31 2006-01-11 주식회사 하이닉스반도체 데이터 출력에 관한 동작마진이 향상된 메모리 장치
US7027336B2 (en) * 2004-05-10 2006-04-11 Hynix Semiconductor Inc. Semiconductor memory device for controlling output timing of data depending on frequency variation
KR100638747B1 (ko) * 2004-12-28 2006-10-30 주식회사 하이닉스반도체 반도체 기억 소자의 클럭 생성 장치 및 방법
KR100755371B1 (ko) * 2005-05-03 2007-09-04 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 스트로우브 신호발생방법
KR100609621B1 (ko) * 2005-07-19 2006-08-08 삼성전자주식회사 메모리 블락별로 레이턴시 제어가 가능한 동기식 반도체메모리 장치
KR100711547B1 (ko) * 2005-08-29 2007-04-27 주식회사 하이닉스반도체 지연 고정 루프
KR100753137B1 (ko) * 2005-09-29 2007-08-30 주식회사 하이닉스반도체 지연고정루프 및 지연고정루프 클럭 생성방법
KR100712539B1 (ko) * 2005-11-23 2007-04-30 삼성전자주식회사 반도체 메모리 장치의 칼럼 디코더 및 반도체 메모리장치의 칼럼 선택 라인 신호 발생 방법
KR100719377B1 (ko) * 2006-01-19 2007-05-17 삼성전자주식회사 데이터 패턴을 읽는 반도체 메모리 장치
KR100800483B1 (ko) * 2006-09-06 2008-02-04 삼성전자주식회사 고주파수 동작을 위한 동기식 반도체 메모리 장치
US7656745B2 (en) * 2007-03-15 2010-02-02 Micron Technology, Inc. Circuit, system and method for controlling read latency
KR101022669B1 (ko) * 2008-12-02 2011-03-22 주식회사 하이닉스반도체 지연고정루프회로
US7839716B2 (en) * 2008-12-19 2010-11-23 Lsi Corporation Apparatus and systems for VT invariant DDR3 SDRAM write leveling
JP2010192031A (ja) * 2009-02-17 2010-09-02 Elpida Memory Inc 半導体記憶装置及びこれを備えるメモリモジュール、並びに、データ処理システム

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150078015A (ko) * 2013-12-30 2015-07-08 에스케이하이닉스 주식회사 반도체 장치

Also Published As

Publication number Publication date
US8610471B2 (en) 2013-12-17
US20130120042A1 (en) 2013-05-16
KR101131893B1 (ko) 2012-04-03
US20120008435A1 (en) 2012-01-12
US8351284B2 (en) 2013-01-08

Similar Documents

Publication Publication Date Title
JP5011485B2 (ja) 半導体メモリ装置
US7489172B2 (en) DLL driver control circuit
US6768690B2 (en) Register controlled DLL for reducing current consumption
KR101018706B1 (ko) 반도체 메모리 장치 및 그 구동방법
CN1941170B (zh) 延迟锁定环路电路和用于生成延迟锁定环路时钟的方法
US7782105B2 (en) Semiconductor memory device for generating a delay locked clock in early stage
US8643416B2 (en) Semiconductor device including a delay locked loop circuit
KR100815185B1 (ko) 동기식 반도체 메모리 소자의 지연고정루프 및 그 구동방법
US7605622B2 (en) Delay locked loop circuit
KR100753101B1 (ko) 락킹 페일 방지 위한 지연고정루프 클럭 생성 방법 및 장치
US7948289B2 (en) Delay locked loop circuit and semiconductor memory device using the same
KR100883140B1 (ko) 데이터 출력 제어회로, 반도체 메모리 장치 및 그의 동작방법
US8233339B2 (en) Semiconductor memory device
JP2010287304A (ja) 半導体メモリ装置および出力イネーブル信号生成方法
KR101131893B1 (ko) 지연고정루프
JP5105978B2 (ja) 半導体メモリ装置
US7667510B2 (en) Delay locked loop circuit and method thereof
US7848163B2 (en) Semiconductor memory device and method for driving the same
KR100856062B1 (ko) 반도체 메모리 장치 및 그 구동방법
KR20100076766A (ko) 지연고정루프회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150223

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160223

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170223

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180223

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190220

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20200226

Year of fee payment: 9