CN111863103A - 用于非易失性存储器的编程验证技术 - Google Patents

Abstract

用于非易失性存储器的编程验证技术。描述了一种用于针对非易失性存储器的读取或编程验证（PV）操作的技术。在一个示例中，在编程验证操作的结束时（例如在编程验证恢复阶段期间），所选字线近旁的多个字线一次一个地斜降。使所选字线近旁的字线一次一个地斜降可以显著减少沟道中的所捕获的电荷，从而使能实现较低的编程扰乱率以及经改进的阈值电压分布。在一个示例中，使所选字线近旁的字线斜降的相同技术可以被应用到读取操作。

Description

用于非易失性存储器的编程验证技术

技术领域

说明书一般地涉及非易失性存储介质，诸如NAND闪速存储器。

背景技术

诸如NAND闪速存储器之类的闪速存储装置是非易失性存储介质。非易失性存储装置是指即使中断给设备的电力也具有确定的状态的存储装置。三维（3D）NAND闪速存储器是指NAND闪速存储器，在所述NAND闪速存储器中，NAND串可以被垂直地构建，使得该串的场效应晶体管（FET）被堆叠在彼此的顶上。3D NAND和其它3D架构部分地由于相对于二维（2D）架构能够实现的显著更高的位密度而是有吸引力的。因而，闪速存储装置越来越多地跨移动、客户端和企业区段而被使用。除了高的位密度之外，诸如低误差率之类的其它度量在存储技术中也是合期望的。

附图说明

以下描述包括对各图的讨论，其具有作为本发明实施例的实现示例而给出的说明。附图应当作为示例、而不是作为限制来被理解。如本文中使用的，对一个或多个“实施例”或“示例”的提及要被理解为对被包括在本发明的至少一个实现方式中的特定特征、结构和/或特性进行描述。因而，出现在本文中的诸如“在一个实施例中”或“在一个示例中”的短语描述本发明的各种实施例和实现方式，并且不一定全部指代相同的实施例。然而，它们也不一定相互排斥。

图1描绘了其中可以实现编程验证技术的NAND闪速存储器阵列的示例部分。

图2图示了针对NAND闪存单元的阈值电压分布的示例。

图3描绘了示例系统。

图4A图示了其中所有字线的电压同时斜降的示例波形。

图4B图示了其中过量电荷被捕获在沟道中的3D NAND串的横截面的示例。

图5A图示了其中字线逐一斜降的波形的示例。

图5B图示了其中字线一次一个地斜降的3D NAND串的横截面。

图6是执行验证或读取操作的方法的示例的流程图。

图7提供了其中可以实现编程验证恢复技术的计算系统的示例性描绘。

随后有对某些细节和实现方式的描述，包括对各图的描述，以及讨论本文中提出的发明概念的其它潜在实施例或实现方式，所述各图可以描绘下述实施例中的一些或全部。

具体实施方式

在本文中描述用于非易失性存储器的编程验证技术。

在常规的3D NAND设备中，在编程验证操作的结束，被施加到所有字线的电压同时斜降。立刻关停所有字线可导致一些不合期望的后果，诸如电子被捕获在沟道中。电子被捕获在沟道中可导致在后续编程操作中的不想要的热电子注入，其不利地影响管芯操作。例如，不想要的电子注入可导致编程扰乱，编程扰乱可导致不同级别的阈值电压分布中的重叠。

相比之下，在一个示例中，在所选字线近旁的多个字线一次一个地斜降。使所选字线近旁的字线一次一个地斜降可以显著减少沟道中的所捕获的电荷，从而使能实现较低的编程扰乱率以及经改进的阈值电压分布。在一个示例中，使所选字线近旁的字线斜降的相同技术可以被应用到读取操作。

图1描绘了其中可以实现用于编程验证的逐字线斜降的NAND闪速存储器阵列100的示例部分。NAND闪速存储器阵列100包括按列布置的多个非易失性存储器单元102A-102F（被缩写为102），诸如系列串104A和104B（被缩写为104）。在一个示例中，存储器单元102包括晶体管，所述晶体管具有替换栅极。具有替换栅极的单元典型地具有低电阻栅极（例如钨栅极）以及在所述栅极与沟道之间的电荷捕获层，电荷在所述电荷捕获层处被捕获或存储以表示一个或多个位值。在另一示例中，存储器单元102可以包括晶体管，所述晶体管具有浮动栅极（例如高电阻多聚栅极），所述浮动栅极（例如高电阻多聚栅极）存储对一个或多个位值进行指示的电荷。其它架构也是可能的。在系列串104中，单元102的漏极区（除了顶部单元之外）被耦合到另一单元102的源极区。

阵列100还包括字线106A-106C。字线106A-106C可以跨越过多个系列串104（例如字线可以被耦合到每个系列串104的一个存储器单元），并且被连接到阵列100的一行的每个存储器单元102的控制栅极，并且用于偏置该行中的存储器单元102的控制栅极。位线108A和108B（缩写为108）各自通过漏极选择栅极114被耦合到系列串104以及感测电路120A和120B，所述感测电路120A和120B通过感测特定位线108上的电压或电流来检测每个单元的状态。

存储器单元的多个系列串104通过源极选择栅极112A和112B（被缩写为112）被耦合到源极线110，并且通过漏极选择栅极114A和114B（被缩写为114）被耦合到单独的位线108。源极选择栅极112由源极选择栅极控制线116控制，并且漏极选择栅极114由源极选择栅极控制线118控制。

在一些示例中，每个存储器单元102可以根据各种编码方案来被编程，所述各种编码方案诸如SLC（单级单元）、MLC（多级单元）、TLC（三级单元）、QLC（四级单元）或其它编码方案。每个单元的阈值电压（Vt）指示被存储在单元中的数据。例如，图2图示了针对具有四级或四个状态的单元的阈值电压分布的示例。第0级（L0）对应于11的擦除状态，第1级（L1）对应于10的第一程序级，第2级（L2）对应于00的第二程序级，并且第3级（L3）对应于01的程序级。因而，图2中的示例是针对可以存储2位数据的多级单元。

在一个示例中，被设置成存储多个位的单元状态可以形成多个不同页面的一部分，其中单元的每个位对应于不同的页面。例如，对于将进入存储2位（例如通过使用MLC编码方案）的状态的单元，一个位可以对应于上部页面（UP）并且另一位可以对应于下部页面（LP）。对于将进入存储3位（即通过使用TLC编码方案）的状态的单元，一个位可以对应于LP，一个位可以对应于UP，并且另一位可以对应于额外的页面（XP）。对于将存储4位（即通过使用QLC编码方案）的单元，一个位可以对应于LP，另一位可以对应于UP，并且另一位可以对应于XP，并且最后的位可以对应于顶部页面（TP）。每个页面（例如LP、UP、XP或TP）可以包括由字线的多个不同单元所存储的对应位的聚合。

用于单元群组的编程序列可以包括将所有预期的页面编程到单元的群组中。编程序列可以包括一个或多个编程遍（programming pass）。编程遍（其可以包括一个或多个编程循环）可以对一个或多个页面进行编程。编程遍可以包括将一个或多个有效的编程电压施加到待编程的单元，继之以将一个或多个验证电压施加到这些单元，以便确定哪些单元已经结束了编程（后续的编程遍一般将不把有效的编程电压和/或验证电压施加到已经结束了编程的单元）。将有效的编程电压施加到一单元可以包括改变在该单元的沟道与控制栅极之间的电压差以便改变该单元的阈值电压。因此，单元的沟道和/或（被耦合到目标单元的控制栅极的）字线的电压可以被设置以便实现有效编程电压的施加。由于编程电压通常用于指代被施加到字线的电压，因此有效的编程电压可以是在单元的沟道与控制栅极之间的电压差（其在其中沟道被保持在0 V处的实例中可以与编程电压同义）。

图3描绘了示例系统。所述系统包括主机350以及非易失性存储装置或存储器设备300。主机350和存储器设备300可以是存在于计算机封装的界限内（例如膝上型电脑/笔记本电脑、服务器或其它计算机内）的系统的示例。在其它示例中，存储器设备300还可以经由较大的网络来被访问，所述较大的网络诸如局域网（例如以太网网络）或广域网（诸如无线蜂窝式网络、因特网等等）。这样的示例可以遵从诸如NVMe-oF（通过构造的快速非易失性存储器）之类的标准。主机350包括一个或多个处理器352、存储器354以及为了清楚而从附图中省略的其它部件。

存储器设备包括用于存储数据的存储器介质302。存储器介质302可以是能在存储器单元中存储一个或多个位的存储器或存储介质。在一个示例中，存储器介质302包括存储阵列，所述存储阵列包括存储器单元串，诸如图1中图示的NAND串。存储器介质302可以包括非易失性和/或易失性类型的存储器。在一个示例中，存储器介质302包括一个或多个非易失性存储器管芯，所述一个或多个非易失性存储器管芯各自被划分成多个平面或群组。在一些示例中，存储器介质302可以包括块可寻址的存储器设备，诸如NAND技术。在一个示例中，存储器介质302包括NAND闪速存储器阵列，诸如图1中的阵列。存储器介质302还可以包括诸如3D交叉点存储器（3DxP）的非易失性类型的存储器或其它字节可寻址的非易失性存储器。诸如某种NOR闪速存储器之类的其它技术可以是字节可寻址的以用于读取和/或写入，并且是块可寻址的以用于擦除。存储器介质302可以包括使用硫族化物相变材料（例如硫族化物玻璃）的存储器设备、多阈值级别NAND闪速存储器、NOR闪速存储器、单级或多级相变存储器（PCM）、电阻性存储器、纳米线存储器、铁电晶体管随机存取存储器（FeTRAM）、并入忆阻器技术的磁阻式随机存取存储器（MRAM）存储器、或自旋转移矩MRAM（STT-MRAM）、或以上中的任何的组合、或其它存储器类型。存储器介质302可以包括单级单元（SLC）NAND存储设备、多级单元（MLC）NAND存储设备、三级单元（TLC）NAND存储设备、四级单元（QLC）存储设备。

根据一些示例，被包括在存储器介质302中的易失性类型的存储器可以包括但不限于随机存取存储器（RAM）、动态RAM（D-RAM）、双数据速率同步动态RAM（DDR SDRAM）、静态随机存取存储器（SRAM）、晶闸管RAM（T-RAM）或零电容器RAM（Z-RAM）。易失性类型的存储器可以与多个存储器技术兼容，所述存储器技术诸如DDR4（DDR版本4，由JEDEC于2012年9月公布的初始规范），LPDDR4（低功率双数据速率（LPDDR）版本4，JESD209-4，其最初由JEDEC于2014年8月公布），WIO2（宽I/O 2（WideIO2），JESD229-2，其最初由JEDEC于2014年8月公布），HBM（高带宽存储器DRAM，JESD235，其最初由JEDEC于2013年10月公布），DDR5（DDR版本5，其当前在JEDEC的讨论中），LPDDR5（LPDDR版本5，其当前在JEDEC的讨论中），HBM2（HBM版本2，其当前在JEDEC的讨论中），或/其它存储器技术，以及基于这样的规范的衍生物或扩展物的技术。

存储器设备300可以使用相应的接口320和356与主机系统350通信。在一个示例中，接口356是外围控制中心（PCH）的一部分。在所图示的示例中，控制器304使用接口320与诸如主机350之类的计算平台耦合。在一个示例中，控制器304是ASIC（专用集成电路）。在一个示例中，接口遵从诸如以下各项之类的标准：快速PCI（PCIe）、串行高级技术附件（ATA）、并行ATA、通用串行总线（USB）和/或其它接口协议。控制器304可以与计算平台的元件通信，以从存储器介质302读取数据或向存储器介质302写入数据。尽管在本公开内容中，术语“主机”是指具有处理器（或发送访问被存储在非易失性存储器中的数据的请求的其它设备）以及用于与NAND通信的接口的系统（例如主机350），但是一些实现方式可以将控制器304称为相对于非易失性存储器介质302的“主机”。

控制器304可以被配置成从主机350接收请求，并且生成和执行命令，所述命令涉及存储器介质302的使用（例如用于读取数据、写入或擦除数据）。其它命令可以包括例如用于读取状态的命令、用于改变配置设置的命令、重置命令等等。可以利用硬件（例如逻辑电路）、软件、固件、或者硬件、软件和固件的组合来实现控制器。逻辑电路的示例包括专用硬连线的逻辑电路（包括例如一个或多个状态机逻辑电路）、可编程逻辑电路（例如现场可编程门阵列（FPGA））以及可编程逻辑阵列（PLA）。在一个示例中，逻辑电路被设计成执行某种形式的程序代码，诸如SSD固件（例如嵌入式处理器、嵌入式控制器等等）。存储器设备典型地还包括被耦合到逻辑电路311的存储器317，其可以用于高速缓存来自非易失性介质的数据并且存储由控制器304执行的固件315。术语“控制逻辑”可以用于指代逻辑电路、固件、软件、或组合二者。例如，控制逻辑可以指代控制逻辑311、固件315或二者。

控制器304与存储器介质302耦合以控制或命令存储器，用于使得发生操作（例如读取、编程、擦除、挂起、恢复以及其它操作）。在存储器介质302与控制器304之间的通信可以包括向特定的寄存器（例如寄存器308）写入和/或从特定的寄存器（例如寄存器308）读取。这样的寄存器可以驻留在控制器304中、存储器介质302中、或者在控制器304和存储器介质302外部。存储器介质302内的寄存器或存储器可以由控制器304通过例如存储器设备300的内部接口可达，所述存储器设备300的内部接口存在于控制器304与存储器介质302之间（例如开放NAND闪存接口（ONFI）接口、专有接口或其它接口）以通信地耦合控制器304和存储器介质302。输入/输出（I/O）引脚和信号线通信地耦合控制器304与存储器介质302，以使能实现读取和写入数据在控制器304与存储器介质302之间的传送。I/O引脚还可以用于传送其它数据，诸如存储器介质302的管芯或平面的状态信息。存储器介质302还可以包括其它引脚，诸如命令引脚（例如命令锁存使能（CLE）、地址锁存使能（ALE）、芯片使能（CE#）、读取使能（RE#）以及写入使能（WE#））、电源和接地引脚（例如Vcc、Vss等等）。

控制器304可以被耦合到存储器介质302的字线，用于选择字线中的一个、施加读取电压、施加与位线电势水平相组合的编程电压、施加验证电压或施加擦除电压。控制器304可以被耦合到存储器介质302的位线，用于读取被存储在存储器单元中的数据、在编程操作期间确定存储器单元的状态以及控制位线的电势水平以促进或抑制编程和擦除。

存储器介质302可以包括NAND存储器。典型的NAND管芯具有每管芯的多个平面。平面包括多个存储器单元，所述多个存储器单元可以被分组到块中。块典型地是NAND闪存管芯中的最小可擦除实体。在一个示例中，块包括被耦合到相同位线的多个单元。块包括单元的一个或多个页面。页面的大小可以取决于实现方式而变化。在一个示例中，页面具有16kB的大小。小于或多于16kB的页面大小也是可能的（例如512B、2kB、4kB等等）。

如以上所提及的，在典型的NAND设备中，编程遍可以包括向单元施加一个或多个验证电压（编程验证），以便确定哪些单元已经结束了编程。在常规的NAND设备中，在编程验证（PV）的结束时，所有字线（WL）（例如被施加到所有字线的（一个或多个）电压）同时斜降。例如，图4A图示了同时斜降的所有字线的字线电压。

同时针对所有单元使字线电压斜降可导致支柱中的过量电荷，所述支柱中的过量电荷可导致编程扰乱。例如，典型的3D NAND具有浮动主体结构。作为结果，如果过量的电子不能从支柱被放电，则主体电势可转为负电压。当这发生在编程验证操作之后以及下一个编程脉冲之前的时候，沟道提升电压可变成小于所期望的，从而导致编程扰乱。例如，对于没有主体接触的3D NAND，在编程验证（PV）的结束时，随着WL电压斜降，高Vt单元将首先被关断。当高Vt单元首先被关断的时候，串被关掉，从而防止存在于沟道中的低Vt单元的电子被放电。在下一个编程脉冲期间，不能从最后的编程验证脉冲放电的这些电子将移动到编程WL（WLn），并且降低被抑制的单元的提升电压，因而导致编程扰乱降级。

图4B图示了其中过量电荷被捕获在沟道中的3D NAND串的横截面的示例。在图4B中，水平地示出了3D NAND支柱的横截面。SGS（选择栅极源极）408和SGD（选择栅极漏极）410在支柱的端部处是选择栅极。在沟道402的任一侧上是在其中存储或编程电荷的存储元件406以及字线404。元件406可以是浮动栅极、电荷陷阱或其它存储元件。

在各种阵列操作期间，字线404被充电和放电。图4B图示了其中单元416被编程和验证的示例。如以上所提及的，对单元进行编程可以包括向待编程的单元施加一个或多个编程电压脉冲，继之以施加一个或多个验证电压脉冲。因而，编程电压脉冲被施加到编程字线421以对单元进行编程，继之以验证脉冲以验证单元的级别。在一个示例中，在编程和验证操作期间抑制没有正被编程的其它字线。抑制典型地涉及减小控制栅极到沟道的电压偏置。例如，抑制电压可以被施加到针对没有正被编程的单元的一个或多个周围的字线。对于页面中没有正被编程的单元，还可以增大（例如提升）沟道电压。在一个示例中，通过减小跨控制栅极和浮动栅极的电压电势，对于那些单元而言可以抑制Fowler-Nordheim隧穿，以防止往浮动栅极中的电子注入。尽管在编程和验证操作期间被施加到字线的电压可以取决于实现方式而变化，但是典型地某个电压（例如在0-10V之间）将在编程和验证操作期间被施加到串的所有字线。

在图4B中所图示的示例中假定在将编程脉冲施加到编程字线421之后，执行编程验证。在一个示例中，编程验证操作具有在验证操作结束处的“编程验证恢复阶段”。在所图示的示例中，在验证被完成之后，在验证恢复阶段的开始时，每个字线被取至相同的电压（例如“vpass重置”电压）。在验证恢复阶段之后，字线被放电。尽管在所图示的示例中，所有字线被示出为在验证恢复阶段中被带至相同的电压，但是在另一示例中，字线可以不全部被取至相同的电压水平。在编程验证操作的结束时，串的一个或多个字线可以被取至不同的电压水平。取决于实现方式，WL在编程验证期间可处于的电压范围可以是在0到10V之间的任何地方。无论字线在编程验证期间被充电到的电压水平如何，在验证操作之后，字线421和404都被放电。如关于图4A所提及的，常规的NAND设备同时对所有字线进行放电。

当对字线进行放电的时候，存储器单元从源极408以及漏极410被电“切断”。给定单元被切断的时间取决于单元的阈值电压（Vt）。单元的阈值电压取决于单元已经被编程到什么级别。被编程到较高级别的存储器单元具有高Vt，并且在单元被编程到具有较低Vt的较低级别之前被关断。因而，NAND串中的高Vt单元将首先关断，这可以将该串从源极和漏极电切断。一旦发生此，一些低Vt单元中的电子就不能被放电。

参考图4B，一些单元被编程到L7（TLC单元的第7级）并且一些被编程到L0（第0级）。在图4B中所图示的示例中，一些L0单元位于串上的L7单元（单元412）之间。当单元412关断的时候，来自单元412之间的单元的电子可以变得被捕获在沟道402的区414中。沟道402上的X指示：L7单元已经切断了任一侧上的沟道，从而将电子捕获在区414中。这类似地可适用于具有较少或较多级别的单元。例如，QLC单元可以在第0级（L0）至第15级（L15）之间的任何地方。在一个这样的示例中，较高级别的单元（例如L15单元）首先关断，从而潜在地将其它单元从沟道切断并且将电子捕获在沟道中。

在沟道402中剩下的所捕获的电荷载流子可引起后续阵列操作中的问题。例如，被捕获在沟道中的这些电子可以在下一个编程（pgm）脉冲期间移动到近邻Vpgm WL，并且使提升窗口降级。经降级的提升窗口可引起编程扰乱。编程扰乱是指存储器单元的无意的编程。在一个示例中，编程扰乱导致存储器单元级的误编程，其中具有Fowler-Nordheim隧穿，这是由于正被编程或抑制的存储器单元的沟道中的电子过多所致。

代替于使所有字线一起斜降，在编程验证的结束时使字线逐一地斜降可以减小编程扰乱。图5A图示了其中字线逐一斜降的波形的一个示例。图5B图示了其中字线一次一个地斜降的3D NAND串的横截面。

在图5A和图5B中所图示的示例中，两个或更多个字线一次一个地并且在从串的至少一个端部至编程字线的方向上顺序地斜降。编程字线被标注为WLn。编程字线还可以被称为目标字线或所选的字线。在编程字线WLn下方存在x个字线，并且在编程字线WLn上方存在y个字线。在一个示例中，在编程字线WLn之前的预定义数目的字线逐一地斜降。在所图示的示例中，在编程字线“之前”或“下方”的字线是在串的更靠近于在源极侧的选择栅极508的侧边上的字线。在图5A中所图示的示例中，将被放电的第一字线是WLn-11，其是活动的字线WLn下方的11个字线。在WLn-11斜降之后，WLn-10斜降，并且以此类推直到WLn-1斜降为止。在一个示例中，在WLn-1斜降之后，所选的字线WLn斜降。在所图示的示例中，WLn以及在WLn上方的任何字线同时斜降。在该示例中，在编程字线“上方”或“之后”的字线是在串的更靠近于漏极处的选择栅极510的侧边上的字线。

在一个示例中，在编程字线近旁的预定义数目的字线逐一地斜降，其中在每个斜降之间具有某个时间延迟（例如~0.1-0.5µS）。在相邻字线的斜降之间的较短延迟可以使能实现较短的总验证时间，但是可以导致一些电子不放电。在一个这样的示例中，延迟被设置使得在相邻字线的斜降中存在重叠。例如，在一个字线仍然在斜降（在那之前字线已经达到其最终斜降电压）的时候，下一个字线开始斜降。在相邻字线的斜降之间的较长延迟可以使得电子能够在编程验证的结束时完全放电，但是导致更大的编程时间惩罚。在一个这样的示例中，在先前的字线已经达到其最终斜降电压（例如0V）之后，字线开始斜降。在一个示例中，在使两个相邻的字线斜降之间的时间延迟可以利用模式寄存器来被调整。在每个字线的斜降之间添加时间延迟可以使得在WLn时间近旁的过量电子能够在编程验证的结束时放电。

当使WLn放电的时候，在WLn之前的字线（例如＜=WLn-1的字线）将已经斜降，并且将切断去往源极侧处的选择栅极的电子放电路径（如通过沟道502中的X所图示的）。然而，在WLn上方的字线（例如＞=WLn+1的字线）将仍然处于高电压，并且因此将存在从WLn到漏极侧处的选择栅极的电子放电路径，以允许WLn电子放电。作为结果，在编程验证之后，在低Vt单元下方将没有过量电子剩下。在没有任何过量电子被捕获在NAND串中的情况下，在下一个编程脉冲中将没有提升电压的降级来引起编程扰乱。

注意到，尽管图5A将序列图示为开始于使WLn-11斜降，但是序列可以开始于较早前或较后的字线处。例如，斜降序列可以通过如下而开始：使字线WLn-12、WLn-10、WLn-5、WLn-4、WLn-2、WLn-1等等斜降，并且逐一地使字线斜降直到WLn为止。在一个示例中，在编程字线Wn的一侧上的所有字线一次一个地斜降。在另一示例中，仅最靠近于编程字线Wn的多个字线一次一个地斜降，并且在它之前或之后的字线同时斜降。

另外，尽管图5A中使字线斜降的方向是从源极到漏极，但是在其它实现方式中，在编程字线之后的预定义数目的字线可以从漏极到源极地斜降（例如首先使WLn+y斜降，继之以WLn+y-1等等）。

另外，在所图示的示例中，WLn以及在它上方的任何其余的字线同时斜降。在另一实现方式中，在编程字线之前和之后，预定义数目的字线逐一地斜降。例如，WLn-1斜降，继之以WLn，继之以WL+1等等。

尽管当字线逐一地斜降的时候在减小的编程扰乱方面存在益处，但是使所有WL逐一地斜降可引起显著的编程时间惩罚。在一个示例中，为了减小编程时间惩罚，在编程验证（VRCV或验证恢复）的结束时使序列一个WL接一个WL斜降仅仅被应用到正被编程的字线（WLn）近旁的多个WL。如先前所提及的，图5A图示了其中WLn之前的11个字线一次一个地斜降的示例。在其它示例中，在所选字线近旁的更少或更多的字线（例如2-15个字线直到所有字线）可以逐一地斜降。通过使编程字线近旁的预定义数目的字线、而不是所有字线斜降，可以实现类似的编程扰乱改进（例如类似于当关于所有WL斜降的时候所见的改进），但是具有小得多的编程时间惩罚。虽然可存在过量的电子被捕获在＜=~WLn-11处，但是这些电子离WLn足够远，使得它们在编程脉冲期间不引起提升电压损失。

逐字线的斜降可以应用到所有级别或少于所有级别。在典型的NAND设备中，验证操作按其中级别被编程的次序发生。例如，第1级（L1）被编程并且然后L1被验证；第2级（L2）被编程，并且然后L2被验证，以此类推直到最高级别的单元（例如，如果是TLC则L7或者如果是QLC则直到L15）被编程为止。在一个示例中，一个或多个模式寄存器用于指定哪个级别开始使用逐字线的斜降序列。在一个这样的示例中，如果模式寄存器指示序列开始于L5，那么逐字线的斜降序列被应用到L5、L6和L7（对于TLC而言）。如果寄存器指示L7，则该序列将仅仅被应用到L7（对于TLC而言）。在一个示例中，其它较低的级别应用常规的序列（例如所有字线一起斜降）。例如，如果模式寄存器指示了对于TLC而言序列开始于L7，那么对于L1-L6级别而言，在编程验证的结束时字线同时斜降，并且对于L7编程验证，至少一些字线一次一个地斜降。用于使逐字线的斜降序列开始的级别的具体示例包括：对于TLC的L5或L7，以及对于QLC的L9、L13或L15。虽然可以通过将逐字线的斜降序列应用到上部的级别而实现最大益处，但是其它示例也可以将逐字线的斜降序列应用到下部的级别中的一个或多个或应用到所有级别。为仅仅一些级别应用逐字线的斜降可以最小化验证时间影响，而同时仍然改进编程扰乱，因为大多数不合期望的扰乱效应发生在对最高级别进行编程/验证的时候。

因而，该技术涉及改变序列，在所述序列中，WL在PV结束时斜降以使NAND串中的过量电子放电。被施加到在所选字线与串的至少一个端部之间的两个或更多个字线的电压一次一个地斜降，从而使能实现过量电荷的放电。在编程验证结束时使来自支柱的过量电子放电可以使能实现在下一个编程脉冲之前的负主体电势问题的减轻，从而导致经改进的编程扰乱。

图6是执行验证或读取操作的方法的示例的流程图。在一个示例中，方法600由非易失性存储器设备的逻辑来执行。在一个这样的示例中，由3D NAND管芯上的微代码和/或电路来执行方法600。

方法600通过如下而开始：在操作602处，向字线施加电压以执行编程验证或读取操作。在一个这样的示例中，作为编程序列的一部分，在施加了编程电压脉冲之后执行编程验证。向字线施加电压可以涉及向所选的字线施加一个电压以及向未选的字线施加不同的电压，以抑制针对未选字线的操作。在一个这样的示例中，被施加到未选字线的电压高于被施加到所选字线的电压。在另一示例中，相同的电压被施加到一串的所有字线。施加电压涉及施加一个或多个脉冲。脉冲可以具有各种形状和持续时间。对于典型的3D NAND管芯，所施加的电压的波形典型地由在NAND管芯上的只读存储器（ROM）上存储的微代码来控制。所施加的电压还可以基于被存储在一个或多个模式寄存器（例如图3的寄存器308）中的值来被调整。

在验证或读取操作的结束时，使施加到字线的电压斜降。使电压斜降是指使电压从初始量值减小到更低的量值（例如到0V或低于初始量值的另一电压量值）。在一个示例中，在编程验证的结束时，在所选的字线与该串的至少一个端部（例如源极或漏极端部）之间的两个或更多个字线一次一个地斜降。在一个示例中，在操作604处，将一次一个地斜降的所述两个或更多个字线包括近邻或靠近于所选字线的字线。靠近于或近邻编程字线的预定义数目的字线是指在编程字线的一侧或两侧上的多个接连的字线。例如，被施加到所选字线的一侧上的字线的电压顺序地逐一斜降直到所选字线。在被施加到那些字线的电压已经一次一个地斜降之后，使所选字线斜降。取决于实现方式，在被施加到编程字线近旁的所述两个或更多个字线的电压的斜降之后，该串上的所有其余的字线可以同时斜降，或逐一的斜降可以在编程字线的另一侧上的字线的情况下继续。例如，在被施加到所选字线与该串的一个端部之间的所述两个或更多个字线的电压的斜降之后，被施加到该串上的两个或更多个其余字线的电压可以一次一个地并且从所选字线朝向该串的另一端部顺序地斜降。

图7提供了计算系统700（例如智能电话、平板计算机、膝上型计算机、台式计算机、服务器计算机等等）的示例性描绘。如图7中所观察到的，系统700可以包括一个或多个处理器或处理单元701。（一个或多个）处理器701可以包括一个或多个中央处理单元（CPU），所述一个或多个中央处理单元（CPU）中的每一个可以包括例如多个通用处理核。（一个或多个）处理器701还可以或可替换地包括一个或多个图形处理单元（GPU）或其它处理单元。（一个或多个）处理器701可以包括存储器管理逻辑（例如存储器控制器）和I/O控制逻辑。（一个或多个）处理器701可以与图3的处理器352类似或相同。

系统700还包括存储器702（例如系统存储器）、非易失性存储装置704、通信接口706以及其它部件708，其也可以与图3的主机350的部件类似或相同。所述其它部件可以包括例如显示器（例如触摸屏、平坦面板）、功率供给（例如电池或/或其它功率供给）、传感器、功率管理逻辑或其它部件。通信接口706可以包括用于支持通信接口的逻辑和/或特征。对于这些示例，通信接口706可以包括一个或多个通信接口，其根据各种通信协议或标准而运作以通过直接或网络通信链路或信道而通信。直接通信可以经由使用在一个或多个行业标准（包括后代和变体）中描述的通信协议或标准、诸如与PCIe规范相关联的那些而发生。网络通信可以经由使用通信协议或标准、诸如在IEEE所发布的一个或多个标准中描述的那些而发生。例如，一个这样的以太网标准可以包括IEEE 802.3。网络通信还可以根据一个或多个OpenFlow规范、诸如OpenFlow切换规范而发生。通信接口的其它示例包括例如本地有线点对点链路（例如USB）接口、无线局域网（例如WiFi）接口、无线点对点链路（例如蓝牙）接口、全局定位系统接口和/或其它接口。

计算系统还包括非易失性存储装置704，非易失性存储装置704可以是系统的大容量存储部件。非易失性存储装置704可以与上述图3的存储器设备300类似或相同。非易失性存储装置704可以包括固态驱动器（SSD）、双列直插式存储器模块（DIMM）或其它非易失性存储装置。非易失性存储装置704可以包括具有3维（3D）交叉点存储器结构的字节或块可寻址类型的非易失性存储器，其包括在下文中被称为“3D交叉点存储器”的硫族化物相变材料（例如硫族化物玻璃）。非易失性类型的存储器还可以包括其它类型的字节或块可寻址的非易失性存储器，诸如但不限于多阈值级别NAND闪速存储器（例如3D NAND闪速存储器）、NOR闪速存储器、单级或多级相变存储器（PCM）、电阻性存储器、纳米线存储器、铁电晶体管随机存取存储器（FeTRAM）、并入忆阻器技术的磁阻式随机存取存储器（MRAM）、自旋转移矩MRAM（STT-MRAM）或以上中的任何的组合。在一个示例中，非易失性存储装置704可以包括由一个或多个SSD组成的大容量存储装置。SSD可以由闪速存储器芯片组成，所述闪速存储器芯片能够实现上述的阵列访问序列。

因而，描述了用于编程验证的技术。通过使阵列中的字线一次一个地斜降，阵列沟道内部的残余的自由载流子总体可以显著减小，从而导致编程扰乱以及阈值电压分布中的改进。

本发明的实施例可以包括如上文所阐明的各种过程。所述过程可以被具体化在机器可执行的指令中。所述指令可以用于使得通用或专用处理器执行某些过程。可替换地，这些过程可以由包含用于执行所述过程的硬连线的逻辑电路或可编程逻辑电路（例如FPGA、PLD）的特定/定制硬件部件来执行，或由经编程的计算机部件和定制硬件部件的任何组合来执行。

本发明的元素还可以被提供为用于存储机器可执行指令的机器可读介质。机器可读介质可以包括但不限于软盘、光盘、CD-ROM、以及磁光盘、闪速存储器、ROM、RAM、EPROM、EEPROM、磁性或光学卡、传播介质或适合用于存储电子指令的其它类型的介质/机器可读介质。例如，本发明可以作为计算机程序来被下载，所述计算机程序可以经由通信链路（例如，调制解调器或网络连接）作为被具体化在载波或其它传播介质中的数据信号而从远程计算机（例如服务器）传递到作出请求的计算机（例如，客户端）。

如本文中所图示的流程图提供各种过程动作的序列的示例。流程图可以指示将由软件或固件例程执行的操作，以及物理操作。在一个示例中，流程图可以图示有限状态机（FSM）的状态，所述有限状态机（FSM）可以用硬件、软件或组合来实现。尽管以特定的序列或次序被示出，但是除非另行指定，否则动作的次序可以被修改。因而，所图示的实施例应当仅仅被理解为示例，并且过程可以用不同的次序被执行，并且一些动作可以并行地被执行。另外，在各种示例中可以省略一个或多个动作；因而，不是所有动作在每个实施例中都被需要。其它过程流是可能的。

在本文中描述各种操作或功能的程度上，所述各种操作或功能可以被描述或被定义为软件代码、指令、配置、数据或组合。内容可以是直接可执行的（“对象”或“可执行”形式）、源代码或差（difference）代码（“增量（delta）”或“补块（patch）”代码）。本文中描述的实施例的软件内容可以经由具有被存储在其上的内容的制品、或经由操作通信接口以经由该通信接口来发送数据的方法而被提供。机器可读存储介质可以使得机器执行所述的功能或操作，并且包括以机器（例如计算设备、电子系统等等）可访问的形式存储信息的任何机制，诸如可记录/不可记录的介质（例如只读存储器（ROM）、随机存取存储器（RAM）、磁盘存储介质、光学存储介质、闪速存储器设备等等）。通信接口包括如下任何机制：所述机制对接到硬接线的、无线的、光学的等等介质中的任一个以与另一设备通信，所述另一设备诸如存储器总线接口、处理器总线接口、因特网连接、盘控制器等等。通信接口可以通过提供配置参数或发送信号或这二者来被配置，以预备用以提供对软件内容进行描述的数据信号的通信接口。可以经由被发送到通信接口的一个或多个命令或信号来访问通信接口。

本文中描述的各种部件可以是用于执行所述操作或功能的构件。本文中描述的每个部件包括软件、硬件或这些的组合。部件可以被实现为软件模块、硬件模块、特殊用途硬件（例如专用硬件、专用集成电路（ASIC）、数字信号处理器（DSP）等等）、嵌入式控制器、硬连线的电路等等。

除了本文中描述的内容之外，在不脱离本发明所公开的实施例和实现方式的范围的情况下，可以对本发明所公开的实施例和实现方式做出各种修改。因此，应当以说明性而不是限制性的意义来解释本文中的说明和示例。本发明的范围应当仅仅通过参考随后的权利要求书来被判断。

Claims (20)

1.一种非易失性存储设备，包括：

存储阵列，其包括存储器单元串；

用于进行以下各项的逻辑：

向一串的字线施加电压以执行编程验证；以及

使被施加到在所选字线与所述串的至少一个端部之间的两个或更多个字线的电压一次一个地斜降。

2.根据权利要求1所述的非易失性存储设备，其中：

所述串的所述至少一个端部包括所述串的源极或漏极。

3.根据权利要求1所述的非易失性存储设备，其中：

所述存储阵列包括3D NAND阵列；

所述串包括3D NAND串；并且

所述串的所述至少一个端部包括选择栅极源极（SGS）或选择栅极漏极（SGD）。

4.根据权利要求1所述的非易失性存储设备，其中：

将一次一个地斜降的所述两个或更多个字线包括近邻所选字线的字线。

5.根据权利要求1所述的非易失性存储设备，其中所述用于使电压斜降的逻辑用于：

使被施加到所述两个或更多个字线的电压一次一个地并且在从所述串的至少一个端部至所选字线的方向上顺序地斜降。

6.根据权利要求1所述的非易失性存储设备，其中所述逻辑用于：

在被施加到所述两个或更多个字线的电压的斜降之后，使被施加到所述串上的两个或更多个其余字线的电压一次一个地并且从所选字线朝向所述串的另一端部顺序地斜降。

7.根据权利要求1所述的非易失性存储设备，其中所述逻辑用于：

在被施加到所述两个或更多个字线的电压的斜降之后，使被施加到所述串上的其余字线的电压同时斜降。

8.根据权利要求1所述的非易失性存储设备，其中所述用于使电压斜降的逻辑用于：

使被施加到所述两个或更多个字线的电压一次一个地并且在从所述串的源极到漏极的方向上顺序地斜降。

9.根据权利要求1所述的非易失性存储设备，其中所述用于使电压斜降的逻辑用于：

使被施加到所述两个或更多个字线的电压一次一个地并且在从所述串的漏极到源极的方向上顺序地斜降。

10.根据权利要求1所述的非易失性存储设备，进一步包括：

模式寄存器，其用于存储一值，所述值用于指示将一次一个地斜降的字线的数目。

11.根据权利要求1所述的非易失性存储设备，进一步包括：

模式寄存器，其用于存储一值，所述值用于指示在使字线一次一个地斜降之间的时间延迟。

12.根据权利要求1所述的非易失性存储设备，其中：

所述非易失性存储设备包括固态驱动器（SSD）。

13.一种三维（3D）NAND管芯，包括：

3D NAND阵列，其包括存储器单元的NAND串；

用于进行以下各项的逻辑：

向一串的字线施加电压以执行编程验证；以及

使被施加到在所选字线与所述串的至少一个端部之间的两个或更多个字线的电压一次一个地斜降。

14.根据权利要求13所述的3D NAND管芯，其中：

将一次一个地斜降的所述两个或更多个字线包括近邻所选字线的字线。

15.根据权利要求13所述的3D NAND管芯，其中：

所述串的端部包括选择栅极源极（SGS）和选择栅极漏极（SGD）。

16.根据权利要求13所述的3D NAND管芯，其中所述用于使电压斜降的逻辑用于：

使被施加到所述两个或更多个字线的电压一次一个地并且在从所述串的至少一个端部至所选字线的方向上顺序地斜降。

17.根据权利要求13所述的3D NAND管芯，其中所述逻辑用于：

在被施加到所述两个或更多个字线的电压的斜降之后，使被施加到所述串上的两个或更多个其余字线的电压一次一个地并且从所选字线朝向所述串的另一端部顺序地斜降。

18.根据权利要求13所述的3D NAND管芯，其中所述逻辑用于：

在被施加到所述两个或更多个字线的电压的斜降之后，使被施加到所述串上的其余字线的电压同时斜降。

19.一种系统，包括：

非易失性存储设备，其包括：

存储阵列，其包括存储器单元串；

用于进行以下各项的逻辑：

向一串的字线施加电压以执行编程验证；以及

使被施加到在所选字线与所述串的至少一个端部之间的两个或更多个字线的电压一次一个地斜降；以及

与非易失性存储设备耦合的处理器。

20.根据权利要求19所述的系统，其中：

所述存储阵列包括3D NAND阵列；

所述串包括3D NAND串；并且

所述串的所述至少一个端部包括选择栅极源极（SGS）或选择栅极漏极（SGD）。

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