DE102020116188B4 - Verbesserung der sourceseitigen vorladung und verstärkung für das programmieren in umgekehrter reihenfolge - Google Patents

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Abstract

Vorrichtung, aufweisend:ein dreidimensionales Speicherarray aus NAND-Ketten, jede NAND-Kette aufweisend:ein sourceseitiges Auswahlgate auf einer Sourceseite der NAND-Kette, wobei das sourceseitige Auswahlgate eingerichtet ist, um die NAND-Kette mit einer Sourceleitung zu koppeln;ein drainseitiges Auswahlgate auf einer Drainseite der NAND-Kette, wobei das drainseitige Auswahlgate eingerichtet ist, um die NAND-Kette mit einer Bitleitung zu koppeln;einen Satz von Speicherzellen, der entlang der NAND-Kette zwischen dem sourceseitigen Auswahlgate und dem drainseitigen Auswahlgate positioniert ist,wobei die Speicherzellen an Wortleitungen gekoppelt sind; undeinen Kanal, der sich von der Sourceseite zu der Drainseite der NAND-Ketteerstreckt; undeine Die-Steuerung, die so eingerichtet ist, dass sie die Bildung eines Potentialgradienten im Kanal der NAND-Ketten während einer Vorladephase eines Programmier-Speichervorgangs abschwächt, wobei das dreidimensionale Speicherarray aufweist:mindestens eine Dummy-Wortleitung, die zwischen dem sourceseitigen Auswahlgate jeder NAND-Kette und den Wortleitungen positioniert ist, wobei die mindestens eine Dummy-Wortleitung über ein Dummy-Wortleitung-Auswahlgate mit dem Kanal jeder NAND-Kette gekoppelt ist;wobei das sourceseitige Auswahlgate eine erste Schwellenspannung aufweist, und das Dummy-Wortleitung-Auswahlgate eine zweite Schwellenspannung aufweist; undwobei die Die-Steuerung eine Entladeschaltung aufweist, die so eingerichtet ist, dass sie das sourceseitige Auswahlgate nach dem Entladen des mindestens einen Dummy-Wortleitung-Auswahlgates als Reaktion darauf entlädt, dass die erste Schwellenspannung größer als die zweite Schwellenspannung ist.

Description

  • HINTERGRUND
  • In dreidimensionalen Speicherarray-Lösungen kann die Programmierung in umgekehrter Reihenfolge (Reverse Order Programming - ROP) verwendet werden, um eine Reihe von Wortleitungen zu programmieren, beginnend mit einer Wortleitung, die der Drainseite des Speicherarrays am nächsten liegt, und sich sequentiell zu den nachfolgenden Wortleitungen fortsetzend, die jeweils näher an der Sourceseite des Arrays liegen. Dies steht im Gegensatz zu den Verfahren der Programmierung in normaler Reihenfolge (normal order programming - NOP), die mit der Programmierung von Wortleitungen auf der Sourceseite beginnen und sich zur Drainseite hin fortsetzen. „Wortleitung“ nimmt Bezug auf eine Struktur innerhalb eines Speicherarrays, das einen Satz von Speicherzellen aufweist. Das Speicherarray ist so eingerichtet, dass die aktiven Speicherzellen der Wortleitung während eines Lesevorgangs gelesen oder abgetastet werden. Ebenso ist das Speicherarray so eingerichtet, dass die aktiven Speicherzellen der Wortleitung während eines Schreib-/Programmiervorgangs programmiert oder beschrieben werden.
  • Beispielsweise kann in einem Speicherarray mit 96 Wortleitungen die Wortleitung, die der Sourceseite des Arrays am nächsten liegt, als WL0 bezeichnet werden, und die Wortleitung, die der Drainseite am nächsten liegt, kann dann WL95 sein. Bei NOP-Verfahren würde die Programmierung mit WL0 beginnen und zu WL1, WL2 usw. fortschreiten, bis WL95 erreicht ist. Folglich wird bei den ROP-Programmierverfahren WL95 als erste Wortleitung programmiert, dann WL94, WL93 usw., bis WL0 erreicht ist.
  • ROP-Verfahren stellen eine engere Verteilung von Speicherzuständen bereit. Das heißt, für eine Speicherzelle, die auf mehrere Speicherzustände programmiert werden kann, bestimmt eine Schwellenspannung, auf welchen Zustand die Speicherzelle programmiert wird. „Schwellenspannung“ nimmt Bezug auf einen Spannungspegel, der, wenn er an einen Gateanschluss eines Transistors angelegt wird, bewirkt, dass der Transistor einen Strom zwischen dem Drainanschluss und dem Sourceanschluss leitet.
  • Zum Beispiel in Flash-Speicherzellen, in denen jede Speicherzelle einen Transistor mit einem Sourceanschluss, einem Drainanschluss und einem Gateanschluss aufweist, ist die bestimmbare Eigenschaft ein Spannungspegel, der, wenn er an den Gateanschluss angelegt wird, die Speicherzelle veranlasst, einen Strom zwischen dem Drain- und dem Sourceanschluss zu leiten. Eine Schwellenspannung kann auch als eine Steuergate-Referenzspannung (control gate reference voltage - CGRV), eine Lesespannung oder eine Referenzspannung bezeichnet werden.
  • US 2012/081 962 A1 zeigt eine Speichervorrichtung mit mehreren Speicherzellen, die in Reihe in dem Halbleiterkörper angeordnet sind, wie beispielsweise eine NAND-Kette, die mehrere Wortleitungen aufweist. Eine ausgewählte Speicherzelle wird durch Heißträgerinjektion programmiert. Die Programmoperation basiert auf der Messung eines Trägerflusses zwischen einem ersten Halbleiterkörperbereich auf einer ersten Seite der ausgewählten Zelle in der NAND-Kette und einem zweiten Halbleiterkörperbereich auf einer zweiten Seite der ausgewählten Zelle. Ein Programmpotential, das höher als ein Heißträgerinjektionsbarrierenpegel ist, wird an die ausgewählte Zelle angelegt, und dann erreichen die Drain-Source-Spannung über der ausgewählten Zelle und der Trägerfluss in der ausgewählten Zelle einen Pegel, der ausreicht, um die Heißträgerinjektion zu unterstützen, d.h. gesteuert durch eine Schaltzelle neben der ausgewählten Zelle.
  • US 2016/0336 071 A1 zeigt ein Verfahren zum Betreiben einer Halbleiterspeichervorrichtung, die mehrere mit Dummy-Wortleitungen und normalen Wortleitungen gekoppelte Zellketten aufweist, umfassend ein Durchführen einer ersten Unterprogrammoperation an ausgewählten normalen Speicherzellen durch sequentielles Anlegen erster Programmimpulse an eine ausgewählte normale Wortleitung und Durchführen eine zweite Unterprogrammoperation an den ausgewählten normalen Speicherzellen durch sequentielles Anlegen von zweiten Programmimpulsen, die größer als die ersten Programmimpulse sind, an die ausgewählte normale Wortleitung, wobei mindestens eine der Dummy-Wortleitungen auf die gleiche Weise wie die ausgewählte normale Wortleitung vorgespannt ist, wenn jeder der ersten Programmimpulse an die ausgewählte normale Wortleitung angelegt wird.
  • NOP-Verfahren führen zu einer breiteren Verteilungskurve von Schwellenspannungen zwischen Zellen, die auf den gleichen Zustand programmiert sind, was bedeutet, dass mehr Zellen auf eine Schwellenspannung nahe einer Flanke oder Grenze von dem, was als der korrekte Zustand betrachtet werden kann, programmiert werden können. Eine sich aus ROP-Verfahren ergebende engere Verteilung bedeutet, dass Zellen um einen Schwellenspannungswert enger gruppiert sind, was zu einer geringeren Bitfehlerrate führen kann, da weniger Zellen fälschlicherweise als Teil eines anderen Zustands gelesen werden können.
  • Jedoch weist ROP einige Nachteile auf. Während die Verteilung der Schwellenspannungen für programmierte Speicherzustände enger ist, was zu einer geringeren Bitfehlerrate führt, ist die Verteilung der Schwellenspannungen für den gelöschten Zustand breiter. Konkret weist die Löschzustandsverteilung einen breiteren oberen „Schwanz“ auf. Das bedeutet, dass eine höhere Anzahl von gelöschten Zellen eine höhere als die erwartete Schwellenspannung aufweist, so dass Zellen im gelöschten Zustand häufiger als Zellen in einem programmierten Zustand gelesen werden können. Dies gilt insbesondere für Speicherzellen in unteren Wortleitungen (d. h. WL0, WL1 usw., die näher an der Sourceseite liegen). Dieses Problem kann aus einem sourceseitigen Vorlademechanismus resultieren, der bei ROP-Verfahren verwendet wird.
  • Sowohl bei dem NOP- als auch bei dem ROP-Verfahren gibt es vor der Programmierung eine Vorladephase, in der die Kanäle der NAND-Ketten im Array eine Vorladespannung erhalten. Alle nicht programmierten Wortleitungen werden eingeschaltet und eine positive Spannung wird durch den Kanal geleitet. Dies hilft bei der Sperrung nicht ausgewählter, nicht zur Programmierung bestimmter Wortleitungen während einer Programmierphase. Während des Programmierens werden nicht ausgewählte Wortleitungen gesperrt, indem sie auf ein höheres Spannungspotential verstärkt werden, und die Vorladephase ermöglicht, dass diese Verstärkung bei einem höheren Potential beginnt, anstatt dass die Verstärkung von einem niedrigeren oder Nullpotential aus durchgeführt werden muss.
  • Die NOP-Vorladung erfolgt durch Anlegen eines Potentials auf der Drainseite der NAND-Ketten. Da sich bereits programmierte Wortleitungen auf der Sourceseite des Speicherarrays befinden, könnten diese programmierten Wortleitungen verhindern, dass ein Potential auf der Sourceseite die Kanäle unterhalb der zu programmierenden Wortleitungen auflädt. Für ROP gilt das Gegenteil, so dass die Vorladespannungsverstärkung an die Sourceseite angelegt wird. Diese Vorladung auf der Sourceseite kann, wie oben beschrieben, den bei der Verwendung von ROP beobachteten oberen „Schwanz“ der Löschung verursachen oder dazu beitragen. Daher besteht die Notwendigkeit, den Ursachen für den breiteren oberen „Schwanz“ der Löschung bei den ROP-Programmierverfahren entgegenzuwirken, um deren Vorteile zu nutzen.
  • KU RZDARSTELLU NG
  • Diese Offenbarung nimmt Bezug auf eine Vorrichtung, die ein dreidimensionales Speicherarray von NAND-Ketten und eine Die-Steuerung aufweist. Jede NAND-Kette weist ein sourceseitiges Auswahlgate, ein drainseitiges Auswahlgate, einen Satz von Speicherzellen und einen Kanal auf. Das sourceseitige Auswahlgate auf der Sourceseite der NAND-Kette ist eingerichtet, um die NAND-Kette mit einer Sourceleitung zu koppeln. Das drainseitige Auswahlgate auf der Drainseite der NAND-Kette ist eingerichtet, um die NAND-Kette mit einer Bitleitung zu koppeln. Der Satz von Speicherzellen ist entlang der NAND-Kette zwischen dem sourceseitigen Auswahlgate und dem drainseitigen Auswahlgate positioniert. Jede Speicherzelle ist mit einer Wortleitung gekoppelt. Der Kanal erstreckt sich von der Sourceseite zu der Drainseite der NAND-Kette. Die Die-Steuerung ist so eingerichtet, dass sie die Bildung eines Potentialgradienten im Kanal der NAND-Ketten während einer Vorladephase des Programmier-Speichervorgangs abschwächt.
  • Diese Offenbarung bezieht sich ferner auf eine Vorrichtung, die ein dreidimensionales Speicherarray von NAND-Ketten, die jeweils an eine Bitleitung gekoppelt sind, aufweist. Die Vorrichtung weist ferner eine Vielzahl von Drain-Steuerleitungen, die mit der Drainseite jeder NAND-Kette verbunden sind, und eine Vielzahl von Source-Steuerleitungen, die mit der Sourceseite jeder NAND-Kette verbunden sind, auf. Die Vorrichtung schließt auch eine Vielzahl von Wortleitungen ein, die Speicherzellen aufweisen, die zwischen den Drain-Steuerleitungen und Source-Steuerleitungen angeordnet sind. Die Vorrichtung weist ferner eine Vielzahl von drainseitigen Dummy-Wortleitungen auf, die mit jeder NAND-Kette zwischen den Drain-Steuerleitungen und den Wortleitungen gekoppelt sind, sowie eine Vielzahl von sourceseitigen Dummy-Wortleitungen, die mit jeder NAND-Kette zwischen den Source-Steuerleitungen und den Wortleitungen gekoppelt sind. Die Vorrichtung schließt eine Sourceleitung ein, die mit der Sourceseite jeder NAND-Kette gekoppelt ist. Schließlich schließt die Vorrichtung eine Die-Steuerung ein, die zum Vorladen und Verstärken einer Spannung innerhalb jeder NAND-Kette einer nicht ausgewählten Speicherzelle entlang einer ausgewählten Wortleitung eingerichtet ist. Auf diese Weise wird die nicht ausgewählte Speicherzelle an der Programmierung gehindert.
  • Schließlich bezieht sich diese Offenbarung auf ein Verfahren zur Beibehaltung einer Vorspannung in einem Kanal einer NAND-Kette während der Vorladung auf der Sourceseite. Zuerst wird eine Vielzahl von sourceseitigen Auswahlgates aktiviert (vorgespannt). Die sourceseitigen Auswahlgates sind zwischen einer Sourceleitung und einer Vielzahl von sourceseitigen Dummy-Wortleitung-Auswahlgates gekoppelt. Die sourceseitigen Dummy-Wortleitung-Auswahlgates liegen neben einer Speicherzelle der NAND-Kette, die mit einer Wortleitung gekoppelt ist. Als nächstes wird jedes der Vielzahl von sourceseitigen Dummy-Wortleitung-Auswahlgates aktiviert (vorgespannt). Ein Kanal einer NAND-Kette wird dann durch die Vorspannung der Sourceleitung, die mit der NAND-Kette durch die Vielzahl von sourceseitigen Auswahlgates gekoppelt ist, vorgespannt. Schließlich werden die Vielzahl von sourceseitigen Auswahlgates und die Vielzahl von sourceseitigen Dummy-Wortleitung-Auswahlgates so entladen, dass der Kanal einen elektrischen Pfad zur Sourceleitung aufrechterhält.
  • Figurenliste
  • Um die Diskussion über ein bestimmtes Element oder eine bestimmte Handlung leicht zu identifizieren, nehmen die wichtigsten Ziffern in einem Bezugszeichen auf die Nummer der Figur Bezug, in der dieses Element zum ersten Mal eingeführt wird.
    • 1 veranschaulicht ein System 100 gemäß einer Ausführungsform.
    • 2 ist ein Blockdiagramm einer exemplarischen Speichervorrichtung 202 in einer Ausführungsform.
    • 3 ist ein schematisches Blockdiagramm, das eine Ausführungsform einer NAND-Kette 300 veranschaulicht.
    • 4 ist ein schematisches Blockdiagramm, das eine Ausführungsform eines Speicherarrays 400 veranschaulicht.
    • 5 veranschaulicht eine Ausführungsform einer Draufsicht eines Abschnitts eines Speicherarrays 500.
    • 6 veranschaulicht eine Ausführungsform einer Querschnittsansicht eines Abschnitts eines Speicherarrays 600.
    • 7 veranschaulicht Schwellenspannungsverteilungskurven 700.
    • 8 veranschaulicht einen Speicherzellen-Programmierprozess 800 gemäß einer Ausführungsform.
    • 9 veranschaulicht eine NAND-Kette während und nach einer Vorladephase 900 gemäß einer Ausführungsform.
    • 10 veranschaulicht eine verzögerte Entladesequenz 1000 gemäß einer Ausführungsform.
    • 11 veranschaulicht eine verzögerte Entladesequenz 1100 gemäß einer Ausführungsform.
    • 12 veranschaulicht eine verzögerte Entladesequenz 1200 gemäß einer Ausführungsform.
    • 13 veranschaulicht eine verzögerte Entladesequenz 1300 gemäß einer Ausführungsform.
    • 14 veranschaulicht eine Entladesequenz mit einem Negativ-Kick 1400 gemäß einer Ausführungsform.
    • 15 veranschaulicht eine Entladesequenz mit einem Positiv-Kick 1500 gemäß einer Ausführungsform.
    • 16 veranschaulicht eine Die-Steuerung 1600 gemäß einer Ausführungsform.
    • 17 veranschaulicht eine Routine zum Halten einer Vorspannung in einem Kanal einer NAND-Kette während der Sourceseite-Vorladung gemäß einer Ausführungsform.
  • DETAILLIERTE BESCHREIBUNG
  • Am Ende der Vorladephase für die ROP-Programmierung können das oder die sourceseitigen Auswahlgate(s) abgetrennt werden, wodurch das an den Kanal angelegte positive Potential entfernt wird. Die Vorladephase erhöht das Potenzial im Kanal, um eine verstärkende Spannung im Kanal zu verbessern, die zur Sperrung von Zellen benötigt wird, die im Löschzustand verbleiben sollen. Da das oder die sourceseitige(n) Auswahlgate(s) abgeschaltet werden, ist der Kanal isoliert (z. B. der Kanal ist potentialfrei). Wenn bestimmte sourceseitige Auswahlgates noch entladen werden, wenn der Kanal von der Sourceleitung abgetrennt wird, kann dies einen negativen Kopplungseffekt auf das Vorladepotential innerhalb des Kanals verursachen. Der negative Kopplungseffekt kann das durch die Vorladephase aufgebaute Potential entfernen, insbesondere bei Speicherzellen, die den Steuerleitungen am nächsten liegen, die den negativen Kopplungseffekt verursachen. So können Vorgänge, wie z. B. das Verstärken, um die Programmierung zu sperren, nur unzureichend verhindern, dass Zellen in einem gelöschten Zustand nach Abschluss der Programmierung eine höhere Schwellenspannung aufweisen. Infolgedessen kann es vorkommen, dass diese Speicherzellen unbeabsichtigt eine Änderung der Schwellenspannung erfahren (z. B. eine Programmierstörung), die sie in einen programmierten Zustand versetzt, anstatt dass sie in einem gelöschten Zustand verbleiben.
  • „Vorladephase“ nimmt Bezug auf eine Phase innerhalb eines Programmier-Speichervorgangs. Eine Vorladephase ist eine bestimmte Phase, die zum Anheben eines Kanalpotentials (z. B. Spannung) für die NAND-Ketten eines Speicherarrays eingerichtet ist. Die Vorladephase kann eine Spannung (z. B. Vorspannung; hierin als eine Kanal-Vorladespannung bezeichnet) liefern, um das Kanalpotential von jeder Seite der NAND-Ketten zu erhöhen.
  • In einer Ausführungsform implementiert eine Die-Steuerung eine Vorladephase von der Sourceseite der NAND-Ketten (Speicherarray). Dieser Typ von Vorladephase wird hierin als eine sourceseitige Vorladephase bezeichnet. In einer sourceseitigen Vorladephase kann die Die-Steuerung jedes Auswahlgate auf der Sourceseite und jede Dummy-Wortleitung auf der Sourceseite aktivieren. Dies kann durch Senden einer Spannung auf den Steuerleitungen der einzelnen Auswahlgates auf der Sourceseite erfolgen, die eine Schwellenspannung der Auswahlgates überschreitet. Die Die-Steuerung sendet auch eine Kanal-Vorladespannung auf einer Sourceleitung, die mit jeder NAND-Kette verbunden ist. Sobald die Kanal-Vorladespannung über einen ausreichenden Zeitraum geliefert wurde, wird die Spannung an den sourceseitigen Auswahlgates dergestalt entladen, dass der Kanal von der Sourceleitung abgetrennt wird und potentialfrei ist.
  • „Auswahlgate“ nimmt Bezug auf einen Transistor, der strukturell und/oder elektrisch so eingerichtet ist, dass er als Schalter fungiert, um eine erste elektrische Struktur, die mit einem Sourceanschluss des Transistors verbunden ist, mit einer zweiten elektrischen Struktur, die mit dem Drainanschluss verbunden ist, elektrisch zu verbinden. Bei der Funktion als Schalter wird der Transistor hierin als ,Auswahlgate‘ bezeichnet und dient dazu, (selektiv) zu „gaten“ oder zu steuern, wann und in welcher Menge ein Strom fließt oder eine Spannung zwischen der ersten elektrischen Struktur und der zweiten elektrischen Struktur hindurchgeht. Je nach Kontext können Verweise auf das Auswahlgate hierin auf den gesamten Transistor oder auf den Gateanschluss des Transistors Bezug nehmen.
  • „Transistor“ nimmt Bezug auf ein elektronisches Bauteil, das so eingerichtet ist, dass es als Signalverstärker oder als elektronischer Schalter dient. Ein Transistor weist einen Gateanschluss, einen Sourceanschluss, einen Drainanschluss und einen Körperanschluss oder nur einen Körper auf. Ein Transistor kann ein diskretes elektronisches oder Halbleiterbauelement aufweisen oder Strukturen oder Teile von Strukturen oder Vorrichtungen aufweisen, die in einer integrierten Schaltung oder einem Halbleiterbauelement oder einer Halbleitervorrichtung eingebettet sind.
  • Ein als Schalter arbeitender Transistor ist so eingerichtet, dass der Sourceanschluss elektrisch mit einer ersten elektrischen Struktur und der Drainanschluss elektrisch mit einer zweiten elektrischen Struktur verbunden ist. In einer Schalterkonfiguration wird ein Gateanschluss des Transistors mit einer Steuerleitung verbunden. Der Transistor wird durch Erhöhen einer Spannung auf der Steuerleitung auf oder über eine Schwellenspannung aktiviert und durch Absenken der Spannung auf der Steuerleitung unter eine Schwellenspannung deaktiviert. Die Aktivierung eines Transistors über die Steuerleitung wird hierin als Versetzen des Transistors in einen eingeschalteten Zustand bezeichnet.
  • Die Aktivierung des Transistors bildet einen elektrisch leitenden Pfad und/oder veranlasst den Transistor, einen Strom zu leiten und/oder die Übertragung einer Spannung oder Vorspannung zwischen dem Sourceanschluss und dem Drainanschluss zuzulassen.
  • „Potentialgradient“ nimmt Bezug auf eine Änderung eines elektrischen oder magnetischen Feldes oder Potentials, wie z. B. einer Spannung, innerhalb eines leitenden Körpers. Konkret ist ein Potentialgradient eine Änderung des Potentials zwischen einem ersten Abschnitt des leitenden Körpers und einem zweiten Abschnitt des leitenden Körpers.
  • Für den Fachmann ist Folgendes ersichtlich: wenn der Potentialgradient einer Steigung einer Linie auf einem Diagramm entspricht (elektrisches/magnetisches Potential auf der x-Achse, Position innerhalb des leitenden Körpers auf der y-Achse), dann gilt bei einer visuellen Darstellung, dass eine Linie mit einer größeren Steigung einen größeren Potentialgradienten darstellt und eine Linie mit einer allmählichen oder nicht vorhandenen Steigung einen kleineren Potentialgradienten bzw. keinen Potentialgradienten darstellt. Ein höherer Potentialgradient bedeutet, dass Elektronen oder Löcher innerhalb eines elektrischen oder magnetischen Feldes oder Potentials, das durch den Potentialgradienten repräsentiert wird, sich durch den leitenden Körper beschleunigen können, um einen Gleichgewichtszustand zu erreichen. In ähnlicher Weise bedeutet ein niedriger oder kein Potentialgradient, dass Elektronen oder Löcher innerhalb eines elektrischen oder magnetischen Feldes oder Potentials, das durch den Potentialgradienten repräsentiert wird, durch den leitenden Körper mit dem niedrigeren Potentialgradienten abgebremst werden können.
  • Die hierin offenbarten Vorrichtungen und Verfahren beziehen sich auf Einstellungen der Art und Weise, wie das sourceseitige Auswahlgate am Ende einer Vorladephase ausgeschaltet wird, und insbesondere, wie der Kanal elektrisch von einer Vorspannungsquelle entkoppelt wird. Diese Änderungen bei der Verwaltung des sourceseitigen Auswahlgates können den entstandenen Potentialgradienten reduzieren oder einer während der Programmierphase erfahrenen Wirkung dieses Potentialgradienten entgegenwirken, wie unten beschrieben wird.
  • 1 ist ein schematisches Blockdiagramm, das eine Ausführungsform eines Systems 100 zur Verbesserung der Leistung in einer Festkörperspeichervorrichtung gemäß der/den beanspruchten Lösung(en) veranschaulicht. Das System 100 schließt eine Speichervorrichtung 102, einen Host 108, einen oder mehrere Hosts 114 und ein Computernetzwerk 116 ein, die im Folgenden beschrieben werden.
  • Das System 100 schließt mindestens eine Speichervorrichtung 102 ein, die eine Speichersteuerung 104 und einen oder mehrere Speicher-Dies 106 aufweist. „Speichersteuerung“ nimmt Bezug auf eine Hardware, eine Vorrichtung, ein Bauteil, ein Element oder eine Schaltung, die zur Verwaltung von Datenvorgängen auf nichtflüchtigen Speichermedien eingerichtet ist, und kann einen oder mehrere Prozessoren, programmierbare Prozessoren (z. B. FPGAs), ASICs, Mikrocontroller oder dergleichen aufweisen. In einigen Ausführungsformen ist die Speichersteuerung dazu eingerichtet, Daten auf den nichtflüchtigen Speichermedien zu speichern und/oder Daten davon zu lesen, Daten zu/von der (den) nichtflüchtigen Speichervorrichtung(en) zu übertragen und so weiter.
  • „Speicher-Die“ nimmt Bezug auf einen kleinen Block aus Halbleitermaterial, auf dem eine gegebene Funktionsschaltung hergestellt wird. Üblicherweise werden integrierte Schaltkreise in großen Chargen auf einem einzigen Wafer aus elektronischem Silizium (Electronic-Grade Silicon - EGS) oder einem anderen Halbleiter (wie GaAs) durch Prozesse wie Fotolithografie hergestellt. Der Wafer wird in viele Stücke geschnitten (zerteilt), die jeweils eine Kopie der Schaltung enthalten. Jedes dieser Stücke wird als Die bezeichnet. (Schlagen Sie unter „Die“ auf Wikipedia.com nach, 9. Oktober 2019. Zugriffsdatum 18. November 2019.)
  • In einigen Ausführungsformen kann das System 100 zwei oder mehr Speichervorrichtungen einschließen. Jede Speichervorrichtung 102 kann ein oder mehrere Speicher-Dies 106 einschließen, wie z. B. Flash-Speicher, Nano-Direktzugriffsspeicher („Nano-RAM oder NRAM“), magnetoresistives RAM („MRAM“), dynamisches RAM („DRAM“), Phasenwechsel-RAM („PRAM“), usw. In weiteren Ausführungsformen kann die Datenspeichervorrichtung 102 andere Arten von nichtflüchtiger und/oder flüchtiger Datenspeicherung einschließen, wie dynamisches RAM („DRAM“), statisches RAM („SRAM“), magnetische Datenspeicherung, optische Datenspeicherung und/oder andere Datenspeichertechnologien. Die Speichervorrichtung 102 wird in Bezug auf 2 detaillierter beschrieben.
  • Die Speichervorrichtung 102, die hierin auch als Speichereinrichtung bezeichnet wird, kann eine Komponente innerhalb eines Host 108 sein, wie hier dargestellt, und kann über einen Systembus verbunden sein, wie z. B. einen „PCI-e“-Bus (Peripheral Component Interconnect Express), einen „seriellen ATA“-Bus (Serial Advanced Technology Attachment) oder dergleichen. „Host“ nimmt Bezug auf eine Rechnervorrichtung oder einen Computer oder ein Computersystem, die bzw. das zum Senden und Empfangen von Speicherbefehlen eingerichtet ist. Beispiele für einen Host schließen unter anderem einen Computer, einen Laptop, eine mobile Vorrichtung, eine Appliance, eine virtuelle Maschine, einen Unternehmensserver, einen Desktop, ein Tablet, einen Hauptrechner und dergleichen ein. In einer anderen Ausführungsform befindet sich die Speichervorrichtung 102 außerhalb des Host 108 und ist daran angeschlossen, über eine „USB“-Verbindung (Universal Serial Bus), eine „IEEE“-1394-Bus-Verbindung (Institute of Electrical and Electronics Engineers) („FireWire“) oder dergleichen. In anderen Ausführungsformen ist die Speichervorrichtung 102 mit dem Host 108 über einen „PCI“-Express-Bus (Peripheral Component Interconnect) verbunden, wobei eine externe elektrische oder optische Buserweiterung oder eine Busnetzwerklösung wie Infiniband oder „PCIe-AS“ (PCI Express Advanced Switching) oder dergleichen verwendet wird.
  • In verschiedenen Ausführungsformen kann die Speichervorrichtung 102 in Form eines „DIMM“-Moduls (Dual-Inline-Speichermoduls), einer Tochterkarte oder eines Mikromoduls vorliegen. In einer anderen Ausführungsform ist die Speichervorrichtung 102 eine Komponente innerhalb eines im Rack montierten Blades. In einer anderen Ausführungsform ist die Speichervorrichtung 102 in einer Vorrichtung enthalten, die direkt in eine übergeordnete Baugruppe integriert ist (z. B. Hauptplatine, Laptop, Grafikprozessor). In einer anderen Ausführungsform werden einzelne Komponenten, die die Speichervorrichtung 102 aufweisen, ohne Zwischenverpackung direkt auf einer übergeordneten Baugruppe integriert.
  • In einer weiteren Ausführungsform kann die Speichervorrichtung 102 über ein Datennetzwerk mit dem Host 108 verbunden werden, anstatt direkt als DAS mit dem Host 108 verbunden zu sein. Beispielsweise kann die Datenspeichervorrichtung 102 eine „SAN“-Speichervorrichtung (Storage Area Network), eine „NAS“-Speichervorrichtung (Network Attached Storage), eine Netzwerkfreigabe oder dergleichen einschließen. In einer Ausführungsform kann das System 100 ein Datennetzwerk wie das Internet, ein „WAN“ (Wide Area Network), ein „MAN“ (Metropolitan Area Network), ein „LAN“ (Local Area Network), einen Token-Ring, ein drahtloses Netzwerk, ein Glasfaserkanalnetzwerk, ein SAN, ein NAS, ESCON oder dergleichen oder eine beliebige Kombination von Netzwerken einschließen. Ein Datennetzwerk kann auch ein Netzwerk aus der IEEE-802-Familie von Netzwerktechnologien einschließen, wie Ethernet, Token-Ring, Wi-Fi, Wi-Max und dergleichen. Ein Datennetzwerk kann Server, Switches, Router, Verkabelung, Funkgeräte und andere Geräte einschließen, die zur Erleichterung der Vernetzung zwischen dem Host 108 und der Speichervorrichtung 102 verwendet werden.
  • Das System 100 schließt mindestens einen Host 108 ein, der mit der Speichervorrichtung 102 verbunden ist. Es können mehrere Hosts verwendet werden, die einen Host, einen Server, eine Speichersteuerung eines „SAN“ (Storage Area Network), eine Arbeitsstation, einen PC, einen Laptop-Computer, einen tragbaren Computer, einen Supercomputer, ein Computer-Cluster, einen Netzwerk-Switch, Router oder eine Appliance, eine Datenbank oder eine Speicher-Appliance, ein Datenabruf- oder Datenerfassungssystem, ein Diagnosesystem, ein Testsystem, einen Roboter, eine tragbare elektronische Vorrichtung, eine drahtlose Vorrichtung oder dergleichen aufweisen können. In einer anderen Ausführungsform kann ein Host 108 ein Client sein, und die Speichervorrichtung 102 arbeitet autonom, um von dem Host 108 gesendete Datenanforderungen zu bedienen. In dieser Ausführungsform können der Host 108 und die Speichervorrichtung 102 über ein Computernetzwerk, einen Systembus, DAS (Direct Attached Storage) oder andere Kommunikationsmittel verbunden werden, die für die Verbindung zwischen einem Computer und einer autonomen Speichervorrichtung 102 geeignet sind.
  • Die dargestellte Ausführungsform zeigt eine Benutzeranwendung 110 in Kommunikation mit einem Speicherclient 112 als Teil des Host 108. In einer Ausführungsform ist die Benutzeranwendung 110 eine Software-Anwendung, die auf oder in Verbindung mit dem Speicherclient 112 arbeitet. Der Speicherclient 112 verwaltet Dateien und Daten und nutzt die Funktionen und Merkmale der Speichersteuerung 104 und des zugehörigen Speicher-Dies 106. Repräsentative Beispiele für Speicherclients schließen einen Server, ein Dateisystem, ein Betriebssystem, ein Datenbankmanagementsystem („DBMS“), einen Volume-Manager und dergleichen ein, sind aber nicht beschränkt darauf. Der Speicherclient 112 steht in Kommunikation mit der Speichersteuerung 104 innerhalb der Speichervorrichtung 102.
  • In einer Ausführungsform schließt das System 100 einen oder mehrere Clients ein, die über ein oder mehrere Computernetzwerke mit einem oder mehreren Hosts 108 verbunden sind. Ein Host 114 kann ein Host, ein Server, eine Speichersteuerung eines SAN, eine Workstation, ein PC, ein Laptop-Computer, ein tragbarer Computer, ein Supercomputer, ein Computer-Cluster, ein Netzwerk-Switch, Router oder eine Appliance, eine Datenbank oder Speicher-Appliance, ein Datenabruf- oder Datenerfassungssystem, ein Diagnosesystem, ein Testsystem, ein Roboter, eine tragbare elektronische Vorrichtung, eine drahtlose Vorrichtung oder dergleichen sein. Das Computernetzwerk 116 kann das Internet, ein „WAN“ (Wide Area Network), ein „MAN“ (Metropolitan Area Network), ein „LAN“ (Local Area Network), einen Token-Ring, ein drahtloses Netzwerk, ein Glasfaserkanalnetzwerk, ein SAN, ein „NAS“ (Network Attached Storage), ESCON oder dergleichen oder eine beliebige Kombination von Netzwerken einschließen. Das Computernetzwerk 116 kann auch ein Netzwerk aus der IEEE-802-Familie von Netzwerktechnologien einschließen, wie Ethernet, Token-Ring, WiFi, WiMax und dergleichen einschließen.
  • Das Computernetzwerk 116 kann Server, Switches, Router, Verkabelung, Funkgeräte und andere Geräte einschließen, die zur Erleichterung der Vernetzung zwischen dem Host 108 oder den Hostvorrichtungen und dem Host 114 oder Clients verwendet werden. In einer Ausführungsform schließt das System 100 mehrere Hosts ein, die als Peers über ein Computernetzwerk 116 kommunizieren. In einer weiteren Ausführungsform schließt das System 100 mehrere Speichervorrichtungen 102 ein, die als Peers über ein Computernetzwerk 116 kommunizieren. Ein Fachmann wird andere Computernetzwerke erkennen, die ein oder mehrere Computernetzwerke und zugehörige Ausrüstungen mit einer einzelnen oder redundanten Verbindung zwischen einem oder mehreren Clients oder einem anderen Computer mit einer oder mehreren Speichervorrichtungen 102 oder einer oder mehreren Speichervorrichtungen 102, die mit einem oder mehreren Hosts verbunden sind, aufweisen. In einer Ausführungsform schließt das System 100 zwei oder mehr Speichervorrichtungen 102 ein, die über das Computernetzwerk 116 mit einem Host 114 ohne einen Host 108 verbunden sind.
  • In einer Ausführungsform kommuniziert der Speicherclient 112 mit der Speichersteuerung 104 über eine Host-Vorrichtung-Schnittstelle, die eine E/A-Schnittstelle (Eingabe/Ausgabe) aufweist. Zum Beispiel kann eine Speichervorrichtung 102 den ATA-Schnittstellenstandard, den „ATAPI“-Standard (ATA Packet Interface), den „SCSI“-Standard (Small Computer System Interface) und/oder den Faserkanal-Standard unterstützen, die vom „INCITS“ (International Committee for Information Technology Standards) gepflegt werden.
  • In bestimmten Ausführungsformen ist das Speichermedium einer Speichervorrichtung in Volumes oder Partitionen unterteilt. Jedes Volume oder jede Partition kann eine Vielzahl von Sektoren einschließen. Traditionell stellt ein Sektor 512 Bytes von Daten dar. Ein oder mehrere Sektoren sind in einem Block (hierin austauschbar als Block und Datenblock bezeichnet,) organisiert.
  • In einer beispielhaften Ausführungsform schließt ein Datenblock acht Sektoren ein, was 4 KB entspricht. In bestimmten Speichersystemen, wie z. B. denen, die eine Schnittstelle zu Windows®-Betriebssystemen haben, werden die Datenblöcke als Cluster bezeichnet. In anderen Speichersystemen, z. B. solchen, die eine Schnittstelle zu UNIX, Linux oder ähnlichen Betriebssystemen haben, werden die Datenblöcke einfach als Blöcke bezeichnet. Ein Block oder Datenblock oder Cluster stellt die kleinste physische Menge an Speicherplatz auf den Speichermedien dar, die von einem Speichermanager verwaltet wird, wie z. B. einer Speichersteuerung, einem Speichersystem, einer Speichereinheit, einer Speichervorrichtung oder dergleichen.
  • In einigen Ausführungsformen kann die Speichersteuerung 104 so eingerichtet werden, dass sie Daten auf einem oder mehreren asymmetrischen, einmal beschreibbaren Medien, wie z. B. Festkörperspeicher-Speicherzellen innerhalb des Speicher-Dies 106, speichert. Wie hierin verwendet, nimmt ein „einmal beschreibbares“ Speichermedium Bezug auf ein Speichermedium, das jedes Mal neu initialisiert (z. B. gelöscht) wird, wenn neue Daten darauf geschrieben oder programmiert werden. Wie hierin verwendet, nimmt ein „asymmetrisches“ Speichermedium Bezug auf ein Speichermedium mit unterschiedlichen Latenzen für unterschiedliche Speichervorgänge. Viele Arten von Festkörperspeichermedien (z. B. Speicher-Die) sind asymmetrisch; Beispielsweise kann ein Lesevorgang viel schneller als ein Schreib-/Programmiervorgang sein, und ein Schreib-/Programmiervorgang kann viel schneller als ein Löschvorgang sein (z. B. kann das Lesen der Speichermedien hundertemale schneller als Löschen und zehnmal schneller als die Programmierung der Speichermedien sein). „Programmieren“ nimmt Bezug auf einen Speichervorgang, bei dem eine Eigenschaft einer Speicherzelle von einem ersten Zustand (oft ein gelöschter Zustand) in einen zweiten Zustand überführt wird. Ein Programmier-Speichervorgang kann hierin auch als ein Schreibvorgang bezeichnet werden.
  • In bestimmten Ausführungsformen kann ein Programmier-Speichervorgang eine Reihe von Iterationen einschließen, die das Merkmal inkrementell ändern, bis mindestens ein Zielpegel der Änderung erreicht ist. In anderen Ausführungsformen kann ein Programmier-Speichervorgang dazu führen, dass das Attribut mit einer einzigen Iteration auf einen Zielpegel wechselt.
  • „Programmier-Speichervorgang“ nimmt Bezug auf einen Speichervorgang, bei dem eine Eigenschaft einer Speicherzelle von einem ersten Zustand (oft ein gelöschter Zustand) in einen zweiten Zustand überführt wird. Ein Programmier-Speichervorgang kann hierin auch als ein Schreibvorgang bezeichnet werden. „Speichervorgang“ nimmt Bezug auf einen Vorgang, der an einer Speicherzelle durchgeführt wird, um den Wert von Daten zu ändern, die durch einen für die Speicherzelle charakteristischen Zustand dargestellt werden. In bestimmten Ausführungsformen kann ein Speichervorgang eine Reihe von Schritten einschließen, die in sequentieller Reihenfolge ausgeführt werden, um den Speichervorgang abzuschließen. Beispiele für Speichervorgänge schließen das Lesen von Daten aus einer Speicherzelle, das Schreiben (oder Programmieren) von Daten in eine Speicherzelle und/oder das Löschen von in einer Speicherzelle gespeicherten Daten ein, sind aber nicht darauf beschränkt.
  • Das Speicher-Die 106 kann in Speicherbereiche partitioniert werden, die als eine Gruppe (z. B. Löschblöcke) in sequentieller Reihenfolge gelöscht werden können, um unter anderem die asymmetrischen Eigenschaften des Speicher-Dies 106 oder dergleichen zu berücksichtigen. Somit kann das Modifizieren eines einzelnen Datensegments an Ort und Stelle das Löschen des gesamten Löschblocks, der die Daten aufweist, und das Neuschreiben der modifizierten Daten in den Löschblock zusammen mit den ursprünglichen, unveränderten Daten erfordern. Dies kann zu einer ineffizienten „Schreibverstärkung“ führen, was eine Überbeanspruchung des Speicher-Dies 106 bewirken kann. Daher kann in einigen Ausführungsformen die Speichersteuerung 104 so eingerichtet sein, dass sie Daten deplatziert schreibt.
  • Wie hierin verwendet, nimmt das „deplatzierte“ Schreiben von Daten Bezug auf das Schreiben von Daten auf einen oder mehrere andere Medienspeicherorte anstatt des Überschreibens der Daten „am Ort“ (z. B. Überschreiben des ursprünglichen physischen Standorts der Daten). Das deplatzierte Ändern von Daten kann Schreibverstärkung vermeiden, da die mit den zu ändernden Daten auf dem Löschblock existierenden validen Daten nicht gelöscht und wieder kopiert werden müssen. Darüber hinaus kann das deplatzierte Schreiben von Daten das Löschen aus dem Latenzpfad vieler Speichervorgänge verhindern (z. B. ist die Löschlatenz nicht mehr Teil des kritischen Pfads eines Schreibvorgangs).
  • Die Verwaltung eines Datenblocks durch einen Speichermanager schließt das spezifische Adressieren eines bestimmten Datenblocks für einen Lesevorgang, Schreibvorgang oder Wartungsvorgang ein. Eine Blockspeichervorrichtung kann n Blöcke, die für die Benutzerdatenspeicherung auf den Speichermedien zur Verfügung stehen, einer logischen Adresse, die von 0 bis n nummeriert ist, zuordnen. In bestimmten Blockspeichervorrichtungen können die logischen Adressen zwischen 0 und n pro Volume oder Partition liegen. Bei herkömmlichen Blockspeichervorrichtungen wird eine logische Adresse, die auch als logische Blockadresse (LBA) bezeichnet wird, direkt einem bestimmten Datenblock auf physischen Speichermedien zugeordnet. Bei herkömmlichen Blockspeichervorrichtungen wird jeder Datenblock einem bestimmten Satz physischer Sektoren auf den physischen Speichermedien zugeordnet.
  • Bestimmte Speichervorrichtungen weisen jedoch logische Adressen nicht direkt oder notwendigerweise bestimmten physischen Datenblöcken zu. Diese Speichervorrichtungen können eine herkömmliche Blockspeicherschnittstelle emulieren, um Kompatibilität mit einem Blockspeicherclient 112 aufrechtzuerhalten.
  • In einer Ausführungsform stellt die Speichersteuerung 104 eine Block-E/A-Emulationsschicht bereit, die als Blockvorrichtungsschnittstelle oder API dient. In dieser Ausführungsform kommuniziert der Speicherclient 112 mit der Speichervorrichtung über diese Blockvorrichtungsschnittstelle. In einer Ausführungsform empfängt die Block-E/A-Emulationsschicht Befehle und logische Adressen vom Speicherclient 112 gemäß dieser Blockvorrichtungsschnittstelle. Infolgedessen sorgt die Block-E/A-Emulationsschicht für die Kompatibilität der Speichervorrichtung mit einem Blockspeicherclient 112.
  • In einer Ausführungsform kommuniziert der Speicherclient 112 mit der Speichersteuerung 104 über eine Host-Vorrichtung-Schnittstelle, die eine direkte Schnittstelle aufweist. In dieser Ausführungsform tauscht die Speichervorrichtung direkt Informationen aus, die für nichtflüchtige Speichervorrichtungen spezifisch sind. Eine Vorrichtung, die eine direkte Schnittstelle verwendet, kann Daten im Speicher-Die 106 unter Verwendung einer Vielzahl von organisatorischen Konstrukten speichern, einschließlich, aber nicht beschränkt auf Blöcke, Sektoren, Seiten, logische Blöcke, logische Seiten, Löschblöcke, logische Löschblöcke, ECC-Codewörter, logische ECC-Codewörter oder in jedem anderen Format oder jeder anderen Struktur, die für die technischen Eigenschaften des Speicher-Dies 106 vorteilhaft ist.
  • Die Speichersteuerung 104 empfängt eine logische Adresse und einen Befehl von dem Speicherclient 112 und führt den entsprechenden Vorgang in Bezug auf das Speicher-Die 106 durch. Die Speichersteuerung 104 kann eine Block-E/A-Emulation, eine direkte Schnittstelle oder beides unterstützen.
  • 2 ist ein Blockdiagramm einer beispielhaften Speichervorrichtung 202. Die Speichervorrichtung 202 kann eine Speichersteuerung 208 und ein Speicherarray 204 einschließen. Jedes Speicher-Die 210 kann eine Die-Steuerung 206 und mindestens ein nichtflüchtiges Speicherarray 212 in Form eines dreidimensionalen Speicherarrays sowie Lese-/Schreibschaltungen 214 einschließen.
  • „Nichtflüchtige Speichermedien“ nimmt Bezug auf jede Hardware, Vorrichtung, Komponente, jedes Element oder jeden Schaltkreis, die bzw. der so eingerichtet ist, dass sie bzw. er eine veränderbare physikalische Eigenschaft beibehält, die verwendet wird, um einen binären Wert von Null oder eins darzustellen, nachdem eine primäre Stromquelle entfernt wurde. „Nichtflüchtiger Speicher“ nimmt Bezug auf eine Kurzform für nichtflüchtige Speichermedien. In bestimmten Ausführungsformen nehmen nichtflüchtige Speichermedien Bezug auf die nichtflüchtigen Speichermedien und die Logik, Steuerungen, Prozessor(en), Zustandsmaschine(n) und/oder andere Peripherieschaltungen, die die nichtflüchtigen Speichermedien verwalten und den Zugriff auf die nichtflüchtigen Speichermedien ermöglichen.
  • „Logik“ nimmt Bezug auf Maschinenspeicherschaltkreise, nicht vorübergehende maschinenlesbare Medien und/oder Schaltkreise, die über ihr Material und/oder über ihre Material-Energie-Konfiguration Steuer- und/oder Verfahrenssignale und/oder Einstellungen und Werte (wie Widerstand, Impedanz, Kapazität, Induktivität, Strom-/Spannungswerte usw.) aufweisen, die angewendet werden können, um den Betrieb einer Vorrichtung zu beeinflussen. Magnetische Medien, elektronische Schaltungen, elektrischer und optischer Speicher (sowohl flüchtig als auch nichtflüchtig) und Firmware sind Beispiele für Logik. Logik schließt insbesondere reine Signale oder Software per se aus (schließt jedoch nicht Maschinenspeicher aus, die Software aufweisen und dadurch wichtige Konfigurationen ausbilden).
  • „Speicherarray“ nimmt Bezug auf einen Satz von Speicherzellen (auch als Speicherungszellen bezeichnet), die in einer Arraystruktur mit Zeilen und Spalten organisiert sind. Folglich ist ein nichtflüchtiges Speicherarray ein Speicherarray mit Speicherzellen, die so eingerichtet sind, dass eine Eigenschaft (z. B. Schwellenspannungspegel, Widerstandspegel, Leitfähigkeit usw.) der Speicherzelle, die zur Darstellung gespeicherter Daten verwendet wird, eine Eigenschaft der Speicherzelle bleibt, ohne dass eine Stromquelle zur Aufrechterhaltung der Eigenschaft erforderlich ist.
  • Ein Speicherarray ist unter Verwendung einer Zeilenkennung und einer Spaltenkennung adressierbar. Ein Fachmann erkennt, dass ein Speicherarray den Satz von Speicherzellen innerhalb einer Ebene, den Satz von Speicherzellen innerhalb eines Speicher-Dies, den Satz von Speicherzellen innerhalb eines Satzes von Ebenen, den Satz von Speicherzellen innerhalb eines Satzes von Speicher-Dies, den Satz von Speicherzellen innerhalb eines Speicherpakets, den Satz von Speicherzellen innerhalb eines Satzes von Speicherpaketen oder mit anderen bekannten Speicherzellensatz-Architekturen und -Konfigurationen aufweisen kann.
  • Ein Speicherarray kann einen Satz von Speicherzellen auf einer Reihe von Organisationsebenen innerhalb eines Speichers oder Speichersystems einschließen. In einer Ausführungsform können Speicherzellen innerhalb einer Ebene zu einem Speicherarray organisiert sein. In einer Ausführungsform können Speicherzellen innerhalb einer Vielzahl von Ebenen eines Speicher-Dies zu einem Speicherarray organisiert werden. In einer Ausführungsform können Speicherzellen innerhalb einer Vielzahl von Speicher-Dies einer Speichervorrichtung zu einem Speicherarray organisiert sein. In einer Ausführungsform können Speicherzellen innerhalb einer Vielzahl von Speichervorrichtungen eines Speichersystems zu einem Speicherarray organisiert sein.
  • „Nichtflüchtiges Speicherarray“ nimmt Bezug auf einen Satz nichtflüchtiger Speicherzellen (auch als Speicherzellen oder nichtflüchtige Speicherzellen bezeichnet), die in einer Arraystruktur mit Zeilen und Spalten organisiert sind. Ein Speicherarray ist unter Verwendung einer Zeilenkennung und einer Spaltenkennung adressierbar.
  • „Speicherzelle“ nimmt Bezug auf einen Typ von Speichermedien, die so eingerichtet sind, dass sie einen oder mehrere binäre Werte mittels einer bestimmbaren Eigenschaft des Speichermediums darstellen, wenn das Speichermedium abgetastet, gelesen oder erkannt wird, um einen oder mehrere binäre Werte zu bestimmen, die in der Speicherzelle gespeichert sind oder durch die bestimmbare Eigenschaft der Speicherzelle dargestellt werden. Speicherzelle und Speicherungszelle werden hierin austauschbar verwendet.
  • Die Art der bestimmbaren Eigenschaft, die zum Speichern von Daten in einer Speicherzelle verwendet wird, kann je nach Art des Speichers oder der verwendeten Speichertechnologie variieren. Zum Beispiel in Flash-Speicherzellen, in denen jede Speicherzelle einen Transistor mit einem Sourceanschluss, einem Drainanschluss und einem Gate aufweist, ist die bestimmbare Eigenschaft ein Spannungspegel, der, wenn er an das Gate angelegt wird, die Speicherzelle veranlasst, einen Strom zwischen dem Drain- und dem Sourceanschluss zu leiten. Der Spannungspegel in diesem Beispiel wird hierin als Schwellenspannung bezeichnet. Eine Schwellenspannung kann auch als eine Steuergate-Referenzspannung (control gate reference voltage - CGRV), eine Lesespannung oder eine Referenzspannung bezeichnet werden.
  • Beispiele für bestimmbare physikalische Eigenschaften schließen eine Schwellenspannung für einen Transistor, ein elektrischer Widerstandswert einer Speicherzelle, ein Strompegel durch eine Speicherzelle, eine Magnetpolausrichtung, ein Spin-Transfer-Drehmoment und dergleichen ein, ohne darauf beschränkt zu sein.
  • Ein „dreidimensionales Speicherarray“ nimmt Bezug auf eine physische Anordnung von Komponenten eines Speicherarrays, die im Gegensatz zu einem zweidimensionalen (2D) Speicherarray steht. 2D-Speicherarrays sind entlang einer ebenen Oberfläche eines Halbleiterwafers oder eines anderen Substrats ausgebildet. Ein dreidimensionales (3D) Speicherarray erstreckt sich von der Waferoberfläche/dem Wafersubstrat nach oben und schließt im Allgemeinen Stapel oder Spalten von Speicherzellen ein, die sich in z-Richtung nach oben erstrecken. In einem 3D-Speicherarray weisen Wortleitungen Schichten auf, die übereinander gestapelt sind, wobei sich das Speicherarray nach oben erstreckt. Verschiedene 3D-Anordnungen sind möglich. In einer Anordnung ist eine NAND-Kette vertikal mit einem Ende (z. B. Source) an der Waferoberfläche und dem anderen Ende (z. B. Drain) an der Oberseite ausgebildet.
  • Das nichtflüchtige Speicherarray 212 ist durch Wortleitungen über einen Zeilendecoder 216 und durch Bitleitungen über einen Spaltendecoder 218 adressierbar. „Bitleitung“ nimmt Bezug auf eine Schaltungsstruktur, die eingerichtet ist, um an eine Spalte eines Speicherarrays eine Spannung zu liefern und/oder einen Strom zu leiten. In einer Ausführungsform weist die Spalte eine NAND-Kette auf, die auch als Kanal bezeichnet wird. In einer Ausführungsform ist eine Bitleitung mit einer NAND-Kette an einem Drain-Ende der NAND-Kette verbunden. Ein Speicherarray kann eine Bitleitung für jede Speicherzelle entlang der Wortleitungen des Speicherarrays aufweisen.
  • Die Lese-/Schreibschaltungen 214 enthalten mehrere Abtastblöcke SB1, SB2, ..., SBp (Abtastschaltkreise) und ermöglichen, dass eine Seite von Speicherzellen parallel gelesen oder programmiert wird. In bestimmten Ausführungsformen weist ein Abtastblock eine Abtastschaltung auf. „Abtastschaltung“ nimmt Bezug auf eine Schaltung, einen Teilschaltkreis, eine elektronische Komponente, Hardware, Software, Firmware, ein Modul, eine Logik, eine Vorrichtung oder ein Gerät, das eingerichtet, programmiert, ausgeführt, angeordnet oder konstruiert ist, um einen Speicherzustand für eine Speicherzelle zu bestimmen, die mit der Abtastschaltung gekoppelt ist. Eine Abtastschaltung kann hierin als Abtastverstärker oder Abtast-Amp bezeichnet werden und kann einen oder mehrere Abtastverstärker einschließen oder auch nicht.
  • In einer Ausführungsform bestimmt eine Abtastschaltung, ob eine mit der Abtastschaltung gekoppelte Speicherzelle als Reaktion auf bestimmte Vorspannungen, die an eine ausgewählte Wortleitung, an nichtausgewählte Wortleitungen, an eine oder mehrere Bitleitungen und an eine mit der Abtastschaltung gekoppelte Bitleitung angelegt werden, einen Strom leitet. Bei einer bestimmten Referenzspannung, die an eine ausgewählte Wortleitung angelegt wird, bestimmt die Abtastschaltung, ob eine mit der ausgewählten Wortleitung gekoppelte Speicherzelle bei der Referenzspannung leitend ist. Diese Bestimmung wird hierin als ein Abtastvorgang bezeichnet. Wenn die Speicherzelle nicht leitend ist, hilft dies bei der Bestimmung des Speicherzustands der Speicherzelle. In bestimmten Ausführungsformen wird eine Vielzahl von Referenzspannungen und eine Vielzahl von Abtast-/Lesevorgängen durchgeführt, um einen Speicherzustand für eine Speicherzelle zu bestimmen. Abtastvorgänge können während eines Lese-Speichervorgangs und eines Programmier-Speichervorgangs durchgeführt werden, um zu bestätigen/verifizieren, dass ein Speicherzustand einer Speicherzelle einen Zielspeicherzustand aufweist. In bestimmten Ausführungsformen bildet jede Speicherzelle über eine Zeile des Speicherarrays zusammen eine physische Seite.
  • „Leitende Speicherzellen“ nimmt Bezug auf Speicherzellen, die während eines an der Speicherzelle ausgeführten Abtastvorgangs oder Lesevorgangs einen elektrischen Strom leiten. In bestimmten Ausführungsformen, wie z. B. Flash-Speicher, kann ein Abtastvorgang oder Lesevorgang einen bestimmten Spannungspegel, der als Referenzspannung bezeichnet wird, an eine ausgewählte Wortleitung von Speicherzellen anlegen. Speicherzellen entlang der ausgewählten Wortleitung, die elektrischen Strom leiten, können durch eine oder mehrere Abtastschaltungen (alias Abtastverstärker) erkannt werden, die mit Bitleitungen verbunden sind, die mit den Speicherzellen der ausgewählten Wortleitung verbunden sind.
  • In bestimmten Ausführungsformen ist, sobald ein Satz leitender Speicherzellen identifiziert ist, ein Satz nichtleitender Speicherzellen leicht bestimmbar als jede Speicherzelle auf der ausgewählten Wortleitung, die nicht leitend war, als die Referenzspannung an die ausgewählte Wortleitung angelegt wurde. Zum Beispiel kann in einer Ausführungsform bei einem Satz aller Speicherzellen einer ausgewählten Wortleitung der Satz der nichtleitenden Speicherzellen eine Satzergänzungsfunktion aufweisen, die auf den Satz der leitenden Speicherzellen angewandt wird.
  • Ein Fachmann wird erkennen, dass die Abtastschaltung, der Abtastverstärker, je nachdem, wie die Abtastschaltung eingerichtet ist, entweder erkennen kann, welche Speicherzellen elektrischen Strom leiten oder welche Speicherzellen keinen elektrischen Strom leiten. Darüber hinaus werden Fachleute wissen, wie man eine Abtastschaltung, die leitende Speicherzellen bestimmt, in eine Abtastschaltung umwandelt, die nichtleitende Speicherzellen bestimmt.
  • In bestimmten Ausführungsformen bestimmt eine Abtastschaltung einen Satz von leitenden Speicherzellen auf der Grundlage einer an eine ausgewählte Wortleitung angelegten Referenzspannung. In einer Ausführungsform ist die Referenzspannung eine Lesespannung, die über einen oder mehrere Schritte angelegt wird, um einen von den Speicherzellen gespeicherten Datenwert zu bestimmen. In einer anderen Ausführungsform ist die Referenzspannung eine einmal angelegte Abtastspannung, um zu bestimmen, welche Speicherzellen bei der Lesespannung leiten, und nicht ein von den Speicherzellen gespeicherter Datenwert.
  • „Abtastspannung“ nimmt Bezug auf einen Spannungspegel, der so eingerichtet ist, dass er Speicherzellen aktiviert (zum Leiten veranlasst), die eine Schwellenspannung aufweisen, die gleich oder kleiner als die Abtastspannung ist. In bestimmten Ausführungsformen kann eine Abtastspannung zum Lesen oder Abtasten eines Speicherzustands für Speicherzellen verwendet werden, die eine Schwellenspannung bei oder unter der Abtastspannung aufweisen. In anderen Ausführungsformen wird eine Abtastspannung nicht zum Lesen eines Speicherzustands für Speicherzellen verwendet, die eine Schwellenspannung bei oder unter der Abtastspannung aufweisen, sondern um zu bestimmen, welche Speicherzellen entlang einer Wortleitung eine Schwellenspannung bei oder unter der Abtastspannung aufweisen.
  • „Nichtleitende Speicherzellen“ nimmt Bezug auf Speicherzellen, die während eines an der Speicherzelle ausgeführten Abtastvorgangs oder Lesevorgangs einen elektrischen Strom nicht leiten. In bestimmten Ausführungsformen, wie z. B. Flash-Speicher, kann ein Abtastvorgang oder Lesevorgang einen bestimmten Spannungspegel, der als Referenzspannung bezeichnet wird, an eine ausgewählte Wortleitung von Speicherzellen anlegen. Speicherzellen entlang der ausgewählten Wortleitung, die elektrischen Strom nicht leiten, können durch eine oder mehrere Abtastschaltungen (alias Abtastverstärker) erkannt werden, die mit Bitleitungen verbunden sind, die mit den Speicherzellen der ausgewählten Wortleitung verbunden sind. In bestimmten Ausführungsformen kann bei der Bestimmung von leitenden Speicherzellen oder bei der Bestimmung von nichtleitenden Speicherzellen die ausgewählte Wortleitung eine beliebige Wortleitung eines Speicherarrays aufweisen.
  • In bestimmten Ausführungsformen ist, sobald ein Satz nichtleitender Speicherzellen identifiziert ist, ein Satz leitender Speicherzellen leicht bestimmbar als aufweisend jede Speicherzelle auf der ausgewählten Wortleitung, die leitend war, als die Referenzspannung an die ausgewählte Wortleitung angelegt wurde. Zum Beispiel kann in einer Ausführungsform bei einem Satz aller Speicherzellen einer ausgewählten Wortleitung der Satz der leitenden Speicherzellen eine Satzergänzungsfunktion aufweisen, die auf den Satz der nichtleitenden Speicherzellen angewandt wird.
  • Ein Fachmann wird erkennen, dass die Abtastschaltung, der Abtastverstärker, je nachdem, wie die Abtastschaltung eingerichtet ist, entweder erkennen kann, welche Speicherzellen elektrischen Strom leiten oder welche Speicherzellen keinen elektrischen Strom leiten. Darüber hinaus werden Fachleute wissen, wie man eine Abtastschaltung, die nichtleitende Speicherzellen bestimmt, in eine Abtastschaltung umwandelt, die leitende Speicherzellen bestimmt.
  • In bestimmten Ausführungsformen bestimmt eine Abtastschaltung einen Satz von nichtleitenden Speicherzellen auf der Grundlage einer an eine ausgewählte Wortleitung angelegten Referenzspannung. In einer Ausführungsform ist die Referenzspannung eine Lesespannung, die über einen oder mehrere Schritte angelegt wird, um einen von den Speicherzellen gespeicherten Datenwert zu bestimmen. In einer anderen Ausführungsform ist die Referenzspannung eine einmal angelegte Abtastspannung, um zu bestimmen, welche Speicherzellen bei der Lesespannung nicht leiten, und nicht ein von den Speicherzellen gespeicherter Datenwert.
  • Eine physische Seite kann Speicherzellen entlang einer Zeile des Speicherarrays für eine einzelne Ebene oder für ein einzelnes Speicher-Die einschließen. In einer Ausführungsform schließt das Speicher-Die ein Speicherarray ein, das aus zwei gleich großen Ebenen besteht. „Ebene“ nimmt Bezug auf eine Unterteilung eines Speicherarrays, die es erlaubt, bestimmte Speichervorgänge an beiden Orten unter Verwendung bestimmter physischer Zeilenadressen und bestimmter physischer Spaltenadressen durchzuführen. In einer Ausführungsform schließt eine physische Seite einer Ebene eines Speicher-Dies vier Datenblöcke (z. B. 16 KB) ein. In einer Ausführungsform schließt eine physische Seite (auch „Die-Seite“ genannt) eines Speicher-Dies zwei Ebenen mit jeweils vier Datenblöcken (z. B. 32 KB) ein.
  • Befehle und Daten werden zwischen dem Host 108 und der Speichersteuerung 208 über einen Datenbus 228 und zwischen der Speichersteuerung 208 und dem einen oder den mehreren Speicher-Dies 210 über den Bus 226 übertragen.
  • Das nichtflüchtige Speicherarray 212 kann zweidimensional (2D - in einer einzigen Fertigungsebene angeordnet) oder dreidimensional (3D - in mehreren Fertigungsebenen angeordnet) sein. Das nichtflüchtige Speicherarray 212 kann ein oder mehrere Arrays von Speicherzellen einschließlich eines 3D-Arrays aufweisen. In einer Ausführungsform kann das nichtflüchtige Speicherarray 212 eine monolithische dreidimensionale Speicherstruktur (3D-Array) aufweisen, in der mehrere Speicherebenen über (und nicht in) einem einzelnen Substrat, wie einem Wafer, ohne dazwischenliegende Substrate ausgebildet sind. Das nichtflüchtige Speicherarray 212 kann jede Art von nichtflüchtigem Speicher aufweisen, der monolithisch in einer oder mehreren physischen Ebenen von Speicherzellenarrays ausgebildet ist, die über einen aktiven Bereich verfügen, der über einem Siliziumsubstrat angeordnet ist. Das nichtflüchtige Speicherarray 212 kann sich in einem nichtflüchtigen Festkörperlaufwerk mit Schaltkreisen befinden, die dem Betrieb der Speicherzellen zugeordnet sind, ganz gleich, ob sich der zugehörige Schaltkreis oberhalb oder innerhalb des Substrats befindet. Wortleitungen können Abschnitte der Schichten mit Speicherzellen aufweisen, die in Schichten über dem Substrat angeordnet sind. Mehrere Wortleitungen können auf einer einzigen Schicht mittels Gräben oder andere nicht leitende isolierende Merkmale gebildet werden.
  • „Schaltkreis“ nimmt auf elektrische Schaltkreise mit mindestens einer diskreten elektrischen Schaltung Bezug, wobei der elektrische Schaltkreis mindestens eine integrierte Schaltung aufweist, wobei der elektrische Schaltkreis mindestens eine anwendungsspezifische integrierte Schaltung aufweist, wobei der Schaltkreis eine Universal-Rechenvorrichtung ausbildet, die durch ein Computerprogramm eingerichtet ist (z. B. einen Universalcomputer, der durch ein Computerprogramm eingerichtet ist, das zumindest teilweise Prozesse oder Vorrichtungen ausführt, die hierin beschrieben sind, oder einen Mikroprozessor, der durch ein Computerprogramm eingerichtet ist, das zumindest teilweise Prozesse oder Vorrichtungen ausführt, die hierin beschrieben sind), wobei der Schaltkreis eine Speichervorrichtung ausbildet (z. B. Formen von Direktzugriffsspeichern), wobei der Schaltkreis eine Kommunikationsvorrichtung ausbildet (z. B. ein Modem, einen Kommunikationsschalter oder eine optisch-elektrische Ausrüstung) und dergleichen.
  • Die Die-Steuerung 206 arbeitet mit den Lese-/Schreibschaltungen 214 zusammen, um Speichervorgänge (z. B. Speicherungsvorgänge) auf Speicherzellen des nichtflüchtigen Speicherarrays 212 auszuführen, und schließt eine Zustandsmaschine 220, einen Adressdecoder 222 und eine Leistungssteuerung 224 ein. Die Zustandsmaschine 220 stellt eine Chipebenensteuerung von Speichervorgängen bereit.
  • „Die-Steuerung“ nimmt Bezug auf einen Satz von Schaltungen, Schaltkreisen, Logik oder Komponenten, die eingerichtet sind, um den Betrieb eines Die zu verwalten. In einer Ausführungsform ist die Die-Steuerung eine integrierte Schaltung. In einer anderen Ausführungsform ist die Die-Steuerung eine Kombination diskreter Komponenten. In einer anderen Ausführungsform ist die Die-Steuerung eine Kombination von einer oder mehreren integrierten Schaltungen und einer oder mehreren diskreten Komponenten.
  • Der Adressdecoder 222 stellt eine Adressschnittstelle zwischen der vom Host oder einer Speichersteuerung 208 verwendeten Adresse und der vom Zeilendecoder 216 und Spaltendecoder 218 verwendeten Hardwareadresse bereit. Die Leistungssteuerung 224 steuert die Leistung und Spannungen, die den verschiedenen Steuerleitungen während der Speichervorgänge zugeführt werden. Die Leistungssteuerung 224 und/oder Lese-/Schreibschaltungen 214 können Treiber für Wortleitungen, Source-Gate-Auswahltransistoren (SGS-Transistoren), Drain-Gate-Auswahltransistoren (DGS-Transistoren), Bitleitungen, Substrate (in 2D-Speicherstrukturen), Ladepumpen und Sourceleitungen einschließen. In bestimmten Ausführungsformen kann die Leistungssteuerung 224 einen plötzlichen Leistungsverlust erkennen und vorbeugende Maßnahmen ergreifen. Die Leistungssteuerung 224 kann verschiedene Erstspannungsgeneratoren (z. B. die Treiber) einschließen, um die hierin beschriebenen Spannungen zu erzeugen. Die Abtastblöcke können Bitleitungstreiber und Abtastverstärker in einem Ansatz einschließen.
  • In einigen Implementierungen können einige der Komponenten kombiniert werden. Bei verschiedenen Ausführungen können eine oder mehrere der Komponenten (allein oder in Kombination), die sich von dem nichtflüchtigen Speicherarray 212 unterscheiden, als mindestens eine Steuerschaltung oder Speichersteuerung betrachtet werden, die zur Durchführung der hierin beschriebenen Techniken eingerichtet ist. Zum Beispiel kann eine Steuerschaltung eine beliebige der Komponenten oder eine Kombination aus einer Die-Steuerung 206, Zustandsmaschine 220, Adressdecoder 222, Spaltendecoder 218, Leistungssteuerung 224, Abtastblöcken SB1, SB2, ..., SBp, Lese/Schreibschaltungen 214, Speichersteuerung 208 usw. einschließen.
  • In einer Ausführungsform ist der Host eine Rechenvorrichtung (z. B. ein Laptop, ein Desktop, ein Smartphone, ein Tablet, eine Digitalkamera), die einen oder mehrere Prozessoren, eine oder mehrere prozessorlesbare Speichervorrichtungen (RAM, ROM, Flash-Speicher, Festplattenlaufwerk, Festkörperspeicher) einschließt, die einen prozessorlesbaren Code (z. B. eine Software) zum Programmieren der Speichersteuerung 208 speichert, um die hierin beschriebenen Verfahren durchzuführen. Der Host kann auch zusätzlichen Systemspeicher, eine oder mehrere Ein-/Ausgabeschnittstellen und/oder eine oder mehrere Ein-/Ausgabevorrichtungen in Kommunikation mit dem einem oder den mehreren Prozessoren sowie andere in der Technik bekannte Komponenten einschließen.
  • Eine zugehörige Schaltung ist üblicherweise für den Betrieb der Speicherzellen und für die Kommunikation mit den Speicherzellen erforderlich. Als nicht einschränkende Beispiele können Speichervorrichtungen Schaltungen aufweisen, die zum Steuern und Ansteuern von Speicherzellen verwendet werden, um Funktionen, wie Programmieren und Lesen, auszuführen. Diese zugehörige Schaltung kann sich auf demselben Substrat wie die Speicherzellen und/oder auf einem separaten Substrat befinden. Zum Beispiel kann eine Speichersteuerung für Schreib-/Lesevorgänge des Speichers auf einem separaten Speichersteuerungschip und/oder auf demselben Substrat wie die Speicherzellen angeordnet sein.
  • Ein Fachmann wird erkennen, dass die offenbarten Techniken und Vorrichtungen nicht auf die beschriebenen zweidimensionalen und dreidimensionalen beispielhaften Strukturen beschränkt sind, sondern alle relevanten Speicherstrukturen in dem Geist und innerhalb des Schutzumfangs der Technologie abdecken, wie hierin beschrieben und wie es von einem Fachmann verstanden wird.
  • 3 stellt eine Ausführungsform einer NAND-Kette 300 dar, die eine Vielzahl von Speicherzellen aufweist. Eine NAND-Kette 300 weist eine Reihe oder einen Satz von Speicherzellen 302 (z. B. n=4, 8, 16 oder höher) auf, die durch ihre Sources und Drains verkettet sind. „NAND-Kette“ oder „Speicher-Kette“ nimmt Bezug auf ein Schaltung, die eine Vielzahl von Speicherzellen einschließt. Eine NAND-Kette schließt eine Reihe von Speicherzellen ein, die als Transistor (z. B. n=4, 8, 16 oder höher) eingerichtet sind, die durch die Source- und Drain-Anschlüsse jeder Speicherzelle verkettet sind. Mindestens ein Paar von Auswahltransistoren (z. B. Auswahlgates) verbindet die Speichertransistorkette, die NAND-Kette, über den Drainanschluss der NAND-Kette mit einer Vorspannungsquelle und über den Sourceanschluss der NAND-Kette mit einer Erdungsquelle.
  • Der verkettete Satz von Speicherzellen einer NAND-Kette richtet einen Sourceanschluss einer Speicherzelle in der Kette an einem Ende der NAND-Kette (hierin als Sourceanschluss der NAND-Kette bezeichnet) und einen Drainanschluss einer Speicherzelle in der Kette an einem entgegengesetzten Ende der NAND-Kette (hierin als Drainanschluss der NAND-Kette bezeichnet) ein. Schaltungen, Schaltungskomponenten, Auswahlgates, Steuergateleitungen, und auf oder um den Sourceanschluss der NAND-Kette herum positioniert sind, werden als sourceseitig positioniert bezeichnet. Schaltungen, Schaltungskomponenten, Auswahlgates, Steuergateleitungen, die auf oder um den Drainanschluss der NAND-Kette herum positioniert sind, werden als drainseitig positioniert bezeichnet.
  • Wenn in einer Speicherarray-Konfiguration ein Auswahltransistor, der mit einem Sourceanschluss einer ersten Speicherzelle in der NAND-Kette gekoppelt ist, eingeschaltet wird, ist der Sourceanschluss mit einer Sourceleitung gekoppelt. In ähnlicher Weise gilt, wenn ein Auswahltransistor, der mit einem Drainanschluss einer Speicherzelle in der NAND-Kette gekoppelt ist, eingeschaltet wird, ist der Drainanschluss mit einer Bitleitung des Speicherarrays gekoppelt. Eine NAND-Kette kann auch als Speicherkette bezeichnet werden.
  • Ein Paar von Auswahltransistoren (z. B. Auswahlgates) verbindet die Speichertransistorketten über den Drainanschluss der NAND-Kette mit einer Vorspannung und über den Sourceanschluss mit einer Erdungsquelle. Wenn in einem Speicherarray der Auswahltransistor 304 eingeschaltet wird, ist der Sourceanschluss mit einer Sourceleitung 306 gekoppelt. In ähnlicher Weise ist beim Einschalten des Auswahltransistors 308 der Drainanschluss der NAND-Kette mit einer Bitleitung 310 des Speicherarrays gekoppelt.
  • Jede Speicherzelle in der Kette kann einen Transistor aufweisen. Die Speicherzelle weist ein Ladungsspeicherelement zum Speichern einer bestimmten Ladungsmenge auf, um einen beabsichtigten Speicherzustand darzustellen. „Speicherzustand“ nimmt Bezug auf einen Zustand einer Speicherzelle, der so ausgelegt und/oder eingerichtet ist, dass er eine Codierung für einen oder mehrere Datenbitwerte darstellt. In bestimmten Ausführungsformen kann der Speicherzustand durch einen Speichervorgang geändert werden. In einer nichtflüchtigen Speicherzelle behält die Speicherzelle ihren Speicherzustand ohne Stromquelle bei.
  • Ein Steuergate jedes Speichertransistors ermöglicht die Steuerung von Lese- und Schreibvorgängen. Die Steuergates von zugehörigen Speichertransistoren einer Zeile eines Speicherarrays (eines von jeder NAND-Kette) sind alle mit der gleichen Wortleitung verbunden. In ähnlicher Weise stellt ein Steuergate von jedem der Auswahltransistoren den kontrollierten Zugriff auf die NAND-Kette über deren Source- bzw. Drainanschluss bereit.
  • Wenn eine adressierte Speicherzelle (z. B. Transistor 312) innerhalb einer NAND-Kette gelesen oder während des Programmierens geprüft wird, wird ihr Steuergate (z. B. Steuergate 314) mit einer entsprechenden Spannung versorgt, die auch als Referenzspannung oder Lesespannung bezeichnet wird. Gleichzeitig werden die restlichen nicht adressierten Speicherzellen der NAND-Kette 300 durch Anlegen einer ausreichenden Spannung (auch als Durchlassspannung bezeichnet) an ihre Steuergates (z. B. Steuergate 316, Steuergate 318 und Steuergate 320 in 3) vollständig eingeschaltet. Auf diese Weise wird wirksam ein leitender Pfad von der Source der einzelnen Speicherzelle zum Sourceanschluss (z. B. Sourceleitung 306) der NAND-Kette 300 und ebenso für den Drain der einzelnen Speicherzelle zum Drainanschluss (z. B. Bitleitung 310) der Speicherzelle erzeugt. Dieser leitende Pfad kann sich durch eine oder mehrere Strukturen einer NAND-Kette bewegen und wird hierin als Kanal bezeichnet.
  • „Lesespannung“ nimmt Bezug auf einen Spannungspegel, der eingerichtet ist, um zu testen oder zu prüfen, welche Speicherzellen auf dem Spannungspegel leiten. In bestimmten Ausführungsformen kann in Abhängigkeit von der Art der Codierung, die zur Speicherung von Daten auf der Speicherzelle verwendet wird, und der Anzahl der auf jeder Speicherzelle codierten Bits ein einziger Lese-/Abtastvorgang unter Verwendung einer einzigen Lesespannung für den Speicherzustand der Speicherzelle bestimmend sein. In anderen Ausführungsformen kann eine Anzahl von Lese-/Abtastvorgängen, die jeweils mit unterschiedlicher Lesespannung durchgeführt werden, verwendet werden, um den Speicherzustand der Speicherzelle zu bestimmen. Der bestimmte Speicherzustand kann dann in eine Darstellung der in der Speicherzelle gespeicherten Datenbits decodiert werden.
  • Anders ausgedrückt, eine oder mehrere Lesespannungen werden verwendet, um einen Speicherzustand für eine Speicherzelle zu bestimmen, und der Speicherzustand ist repräsentativ für einen oder mehrere Datenwerte für in der Speicherzelle gespeicherte/codierte Datenbits.
  • In bestimmten Ausführungsformen kann eine Lesespannung als eine Referenzspannung bezeichnet werden. Dementsprechend können in bestimmten Beispielen und/oder Ausführungsformen unterschiedliche Lesespannungen durch eine Abkürzung und eine Zahl dargestellt werden. Zum Beispiel können zwei Lesespannungen als Steuergatespannung 1 (Control Gate Voltage 1 = VCG1) oder VCG2 usw. bezeichnet werden.
  • In anderen Ausführungsformen, in denen jeder Speicherzustand mit einer Abkürzung wie ER für den gelöschten Speicherzustand verknüpft ist, kann A für einen Speicherzustand mit dem nächsthöheren Spannungsbereich, B für einen Speicherzustand mit dem nächsthöheren Spannungsbereich, C für einen Speicherzustand mit dem nächsthöheren Spannungsbereich, D für einen Speicherzustand mit dem nächsthöheren Spannungsbereich, E für einen Speicherzustand mit dem nächsthöheren Spannungsbereich, F für einen Speicherzustand mit dem nächsthöheren Spannungsbereich und G für einen Speicherzustand mit dem nächsthöheren Spannungsbereich verknüpft sein kann. In solchen Ausführungsformen kann die Lesespannung einen Spannungspegel aufweisen, der die den Speicherzustand definierende niedrigere Spannung kennzeichnet und auf den mit einer Abkürzung verwiesen werden kann, die das Buchstabenkürzel einschließt. Zum Beispiel kann VrA, VrB, VrC, VrD, VrE, VrF, und VrG verwendet werden.
  • „Durchlassspannung“ nimmt Bezug auf einen Spannungspegel, der so eingerichtet ist, dass er Speicherzellen aktiviert (zum Leiten veranlasst), unabhängig vom Speicherzustand, der auf der Speicherzelle gespeichert/aufrechterhalten wird. Eine Durchlassspannung wird auf eine ausreichend hohe Spannung gesetzt, so dass Speicherzellen mit einer hohen Schwellenspannung (z. B. größer als 6 Volt) aktiviert/leitend werden, wenn die Durchlassspannung an ein Gate der als Transistor implementierten Speicherzelle angelegt wird.
  • In bestimmten Ausführungsformen besteht der Zweck einer Durchlassspannung darin, einen Leitungspfad zwischen einem Abtastverstärker, der mit einer Bitleitung an einem Ende einer NAND-Kette (auch als Kanal bezeichnet) verbunden ist, die die Speicherzelle einschließt, und einer Sourceleitung zu erzeugen, die am anderen Ende der NAND-Kette angeschlossen ist. Der Leitungspfad kann erwünscht sein, damit eine Speicherzelle entlang der NAND-Kette, die mit einer ausgewählten Wortleitung gekoppelt ist, gelesen, abgetastet oder programmiert werden kann. In einer Ausführungsform wird nicht ausgewählten Wortleitungen eine Durchlassspannung bereitgestellt, so dass ein Speichervorgang an Speicherzellen einer ausgewählten Wortleitung durchgeführt werden kann. In bestimmten Ausführungsformen wird eine Durchlassspannung nicht verwendet, um einen Speicherzustand einer Speicherzelle zu lesen.
  • Die in 3 dargestellte beispielhafte NAND-Kette 300 schließt in einigen Ausführungsformen vier Transistoren (Transistor 312, Transistor 322, Transistor 324 und Transistor 326) ein, die in Reihe geschaltet und zwischen einem ersten Auswahltransistor 308 und einem zweiten Auswahltransistor 304 angeordnet sind. In einigen Ausführungsformen schließen der Transistor 312, der Transistor 322, der Transistor 324 und der Transistor 326 jeweils ein Steuergate mit einer Charge-Trap-Schicht 328 ein. Steuergate 314, Steuergate 316, Steuergate 318 und Steuergate 320 sind in einer Ausführung mit einer Wortleitung verbunden oder weisen einen Abschnitt davon auf. In einer weiteren Ausführungsform sind Transistor 312, Transistor 322, Transistor 324 und Transistor 326 Speicherzellen, Speicherelemente oder dergleichen, die hierin auch als Speicherzellen bezeichnet werden. In einigen Ausführungsformen kann eine einzelne Speicherzelle mehrere Transistoren einschließen.
  • Der erste Auswahltransistor 308 steuert/verbindet in einigen Ausführungsformen die NAND-Kette 300 über ein Drain-Auswahlgate/Auswahlgate-Drain (SGD) mit einer Bitleitung 310. Der zweite Auswahltransistor 304 steuert/verbindet in bestimmten Ausführungsformen die NAND-Kette 300 über ein Source-Auswahlgate/Auswahlgate-Source (SGS) mit einer Sourceleitung 306. Der erste Auswahltransistor 308 wird in einer weiteren Ausführungsform durch Anlegen einer Spannung an ein entsprechendes Auswahlgate 330 gesteuert. Der zweite Auswahltransistor 304 wird in einigen Ausführungsformen durch Anlegen einer Spannung an das entsprechende Auswahlgate 332 gesteuert.
  • Wie in 3 gezeigt, ist die Sourceleitung 306 in einer Ausführungsform mit den Sources jedes Transistors/jeder Speicherzelle in der NAND-Kette 300 verbunden. Die NAND-Kette 300 kann in einigen Ausführungsformen einige Speicherzellen, die programmiert wurden und einige Speicherzellen, die nicht programmiert wurden, einschließen.
  • Auf dem physischen Speicher-Die erstreckt sich ein Kanal 334 von der Sourceseite zu der Drainseite der NAND-Kette. „Kanal“ nimmt Bezug auf eine Struktur innerhalb eines Speicherarrays, die sich von einer Sourceseite zu einer Drainseite erstreckt. In einer Ausführungsform ist ein Kanal eine vertikale Spalte innerhalb eines Speicherarrays, die einen leitenden Pfad zwischen einer Sourceleitung, die mit einem Ende einer NAND-Kette gekoppelt ist, und einer Bitleitung, die mit dem anderen Ende der NAND-Kette gekoppelt ist, bildet. Ein Kanal kann aus einer Vielzahl von Materialien gebildet werden, einschließlich z. B. Polysilizium.
  • In einer Ausführungsform erzeugt ein Kanal innerhalb einer NAND-Kette einen leitenden Pfad durch Aktivierung einer oder mehrerer Speicherzellen (z. B. einer oder mehrerer ausgewählter Speicherzellen und nicht ausgewählter Speicherzellen) entlang der NAND-Kette und einer oder mehrerer Steuerstrukturen (z. B. Auswahlgates (Source und/oder Drain) zwischen einer Sourceleitung, die mit einem Ende (z. B. der Sourceseite) der NAND-Kette verbunden ist, und einem Abtastverstärker oder einer Bitleitung, die mit dem anderen Ende (z. B. der Drainseite) der NAND-Kette verbunden ist.
  • 4 ist ein Schaltplan, der ein dreidimensionales Speicherarray 400 darstellt, das eine Vielzahl von NAND-Ketten 402 aufweist. Eine Architektur für ein Speicherarray mit einer NAND-Struktur kann eine beträchtliche Anzahl von NAND-Ketten einschließen. In der dargestellten Ausführungsform schließt jede NAND-Kette 402 drainseitige Auswahlgates 404, sourceseitige Auswahlgates 406 und Speicherzellen 408 ein. Die Speicherzellen 408 können Transistoren sein, die eine Charge-Trap-Schicht enthalten. Während der Einfachheit halber fünf Speicherzellen pro NAND-Kette veranschaulicht werden, können einige NAND-Ketten eine beliebige Anzahl von Speicherzellen einschließen (z. B. zweiunddreißig, vierundsechzig oder mehr). Die Speicherzellen 408 können von der Drainseite 410 zu der Sourceseite 412 verkettet werden. Auf der Drainseite 410 kann jede NAND-Kette 402 mit einer Bitleitung 414 verbunden sein. Auf der Sourceseite 412 kann jede NAND-Kette 402 mit einer Sourceleitung 416 verbunden sein.
  • „Drainseitiges Auswahlgate“ nimmt Bezug auf ein Auswahlgate, das als Schalter fungiert, um eine Bitleitung elektrisch mit einer NAND-Kette und/oder einem Kanal einer NAND-Kette zu verbinden. Ein Auswahlgate, das zwischen der Bitleitung und der NAND-Kette auf der Drainseite der NAND-Kette positioniert ist, wird als ein drainseitiges Auswahlgate bezeichnet.
  • „Sourceseitiges Auswahlgate“ nimmt Bezug auf ein Auswahlgate, das als Schalter fungiert, um eine Sourceleitung elektrisch mit einer NAND-Kette und/oder einem Kanal einer NAND-Kette zu verbinden. Beispiele von Sourceleitungen schließen sourceseitige Auswahlgates, Dummy-Wortleitung-Auswahlgates und dergleichen ein. In bestimmten Ausführungsformen kann ein sourceseitiges Auswahlgate nur sourceseitige Auswahlgates aufweisen (z. B. SGSO, SGS1 usw.). In anderen Ausführungsformen kann ein sourceseitiges Auswahlgate nur Dummy-Wortleitung-Auswahlgates aufweisen (z. B. DWLSO, DWLS1 usw.). In noch anderen Ausführungsformen kann ein sourceseitiges Auswahlgate sowohl sourceseitige Auswahlgates (z. B. SGSO, SGS1 usw.) als auch Dummy-Wortleitung-Auswahlgates (z. B. DWLSO, DWLS1 usw.) aufweisen. Ein Auswahlgate, das zwischen der Sourceleitung und der NAND-Kette auf der Sourceseite der NAND-Kette positioniert ist, wird als ein sourceseitiges Auswahlgate bezeichnet.
  • „Sourceleitung“ nimmt Bezug auf eine Struktur, Schaltung, einen Schaltkreis und/oder eine zugehörige Logik, die so eingerichtet ist, dass ein elektrischer Strom und/oder eine elektrische Spannung von einer Versorgung zu einem oder mehreren Kanälen von zugehörigen NAND-Ketten übertragen wird. In bestimmten Ausführungsformen ist eine Sourceleitung so eingerichtet, dass sie eine Spannung an mehrere NAND-Ketten gleichzeitig überträgt und/oder eine Spannung von mehreren NAND-Ketten gleichzeitig entlädt. In anderen Ausführungsformen ist eine Sourceleitung so eingerichtet, dass sie eine Spannung an mehrere NAND-Ketten in Reihe überträgt und/oder eine Spannung von mehreren NAND-Ketten in Reihe entlädt.
  • In bestimmten Ausführungsformen ist eine Source-Steuerleitung an ein oder mehrere sourceseitige Auswahlgates gekoppelt, die zwischen der Sourceleitung und einer oder mehreren NAND-Ketten liegen, und die Source-Steuerleitung steuert, ob Spannung oder Strom zwischen der Sourceleitung und der NAND-Kette fließt. In einer solchen Ausführungsform kann die Sourceleitung auch als gemeinsame Sourceleitung bezeichnet werden.
  • Die NAND-Ketten 402 sind in einer Ausführungsform mit der Sourceleitung 416 durch sourceseitige Auswahlgates 406 verbunden. Source-Steuerleitungen 420 (SGS und SGSB) können zur Steuerung der sourceseitigen Auswahlgates 406 (Transistoren) verwendet werden. Die verschiedenen NAND-Ketten 402 sind in einer Ausführungsform mit der Bitleitung 414 durch drainseitige Auswahlgates 404 verbunden, wie gezeigt. Die drainseitigen Auswahlgates 404 können durch eine Drain-Steuerleitung 422 (SGD) gesteuert werden. In einigen Ausführungsformen sind die Source-Steuerleitungen und Drain-Steuerleitungen (zusammen als Steuerleitungen bezeichnet) nicht unbedingt gemeinsam unter den NAND-Ketten eingerichtet; Das heißt, unterschiedliche Steuerleitungen können für verschiedene NAND-Ketten bereitgestellt werden.
  • „Steuerleitung“ nimmt Bezug auf eine Struktur, Schaltung, einen Schaltkreis und/oder eine zugehörige Logik, die so eingerichtet ist, dass ein elektrischer Strom und/oder eine elektrische Spannung von einer Quelle zu einem Ziel übertragen wird. In bestimmten Ausführungsformen werden analoge Spannungen, Ströme, Vorspannungen und/oder digitale Signale, die über eine Steuerleitung zugeführt oder entladen werden, zur Steuerung von Schaltern, Auswahlgates und/oder anderen elektrischen Komponenten verwendet. Bestimmte Steuerleitungen können einen spezifischen Namen aufweisen, basierend darauf, welche Teile einer Schaltung die Steuerleitung steuert oder wo die Steuerleitung mit anderen Schaltungen koppelt oder diese verbindet. Beispiele von benannten Steuerleitungen schließen Wortleitungen, Bitleitungen, Source-Steuerleitungen, Drain-Steuerleitungen und dergleichen ein. „Source-Steuerleitung“ nimmt Bezug auf eine Steuerleitung, die für den Betrieb eines Auswahlgates (z. B. Einschalten des Auswahlgates, Aktivieren und Ausschalten, Deaktivieren) zum Koppeln einer Sourceseite einer NAND-Kette mit einer Sourceleitung und/oder einer anderen Schaltung eingerichtet ist. „Drain-Steuerleitung“ nimmt Bezug auf eine Steuerleitung, die für den Betrieb eines Auswahlgates (z. B. Einschalten des Auswahlgates, Aktivieren und Ausschalten, Deaktivieren) zum Koppeln einer Drainseite einer NAND-Kette mit einer Bitleitung und/oder einer Abtastschaltung eingerichtet ist.
  • Wie oben beschrieben, weist jede Wortleitung WL0-WLn, wobei WLn die Wortleitung ist, die den drainseitigen Auswahlgates 404 am nächsten liegt, eine oder mehrere Speicherzellen 408 auf. In der dargestellten Ausführungsform weist jede Bitleitung 414 und die jeweilige NAND-Kette 402 die Spalten des dreidimensionalen Speicherarrays 400, Speicherblock, Löschblock oder dergleichen auf. Diese Spalten können auch als Kanäle bezeichnet werden. Die Wortleitungen 424 WL0-WLn weisen in einigen Ausführungsformen die Zeilen des dreidimensionalen Speicherarrays 400, des Speicherblocks, des Löschblocks oder dergleichen auf. Jede Wortleitung WL0-WLn verbindet in einigen Ausführungsformen die Steuergates jeder Speicherzelle 408 in einer Zeile. Alternativ können die Steuergates durch die Wortleitungen 424 WL0-WLn selbst bereitgestellt werden. In einigen Ausführungsformen kann eine Wortleitung Dutzende, Hunderte, Tausende, Millionen oder dergleichen von Speicherzellen 408 einschließen.
  • „Sequentielle Reihenfolge“ nimmt Bezug auf einen Satz von Schritten, Vorgängen, Teilschritten oder Ereignissen, die so angeordnet sind, dass sie in einer bestimmten Sequenz ausgeführt werden. „Sequenz“ nimmt Bezug auf eine Reihenfolge, in der eine bestimmte Aktivität, ein bestimmtes Ereignis oder ein bestimmter Vorgang durchgeführt oder ausgeführt wird.
  • In einem Speicherarray können Wortleitungen so organisiert oder aufgebaut sein, dass die Verwendung in einer sequentiellen Reihenfolge erleichtert wird, so dass das Speicherarray effizient genutzt wird. Dieselben oder unterschiedliche Sequenzen können für jeden der Speichervorgänge verwendet werden.
  • In einer Ausführungsform können z. B. die Wortleitungen eines Speicherarrays in sequentieller Reihenfolge programmiert werden, beginnend mit einer Wortleitung, die einer Sourceleitung am nächsten liegt, und mit jeder benachbarten unprogrammierten Wortleitung sequentiell in Richtung einer Wortleitung fortschreiten, die einem Auswahlgate-Drain und/oder einer Bitleitung am nächsten liegt. In einem anderen Beispiel können in einer Ausführungsform die Wortleitungen eines Speicherarrays in sequentieller Reihenfolge programmiert werden, beginnend mit einer Wortleitung, die einem Auswahlgate-Drain und/oder einer Bitleitung am nächsten liegt, und mit jeder benachbarten unprogrammierten Wortleitung sequentiell in Richtung einer Wortleitung fortschreiten, die einer Sourceleitung und/oder einem Source-Auswahlgate am nächsten liegt. In noch anderen Beispielen kann eine Sequenz zur Auswahl, welche Wortleitung nach einer letzten programmierten Wortleitung programmiert werden soll, einem anderen als dem sequentiellen Muster folgen.
  • Auf die Wortleitungen 424 kann in dieser Offenbarung in einer Wortleitungs-Sequenzreihenfolge (Programmiersequenz) 418 zugegriffen werden (z. B. Programmieren oder Lesen). Eine Sequenz von Wortleitungen gemäß einer Ausführungsform ist durch den Pfeil sequenzielle Reihenfolge der Wortleitungen (Programmiersequenz) 418 gekennzeichnet. Wenn Wortleitungen in sequenzieller Reihenfolge der Wortleitungen (Programmiersequenz) 418 programmiert werden, werden die Wortleitungen nacheinander, eine nach der anderen, beginnend an einem Ende der NAND-Ketten, programmiert. Wenn ein Speichervorgang auf eine einzelne Wortleitung gerichtet ist, wird diese Wortleitung hierin als ausgewählte Wortleitung bezeichnet. In der offenbarten Lösung können Wortleitungen mittels Programmierung in umgekehrter Reihenfolge (Reverse Order Programming - ROP) programmiert werden. Bei ROP beginnt die sequenzielle Reihenfolge der Wortleitungen (Programmiersequenz) 418 an der Wortleitung mit der höchsten Nummer (WLn) auf der Drainseite 410 und schreitet fort bis zur niedrigsten Nummer (WL0) auf der Sourceseite 412.
  • „Ausgewählte Wortleitung“ nimmt Bezug auf eine Wortleitung, die zur Verwendung in einem bestimmten Speichervorgang oder Speicherungsvorgang bestimmt ist. Bestimmte Speichervorgänge, wie Programmieren, Lesen oder Abtasten, können auf Speicherzellen einer ausgewählten Wortleitung durch eine Reihe von einem oder mehreren Schritten ausgeführt werden. Andere Speichervorgänge, wie das Löschen von Speicherzellen, in einer Ausführungsform, können durch eine Reihe von einem oder mehreren Schritten gleichzeitig an Speicherzellen einer Vielzahl von Wortleitungen durchgeführt werden. In solchen Ausführungsformen kann der Löschvorgang an mehreren ausgewählten Wortleitungen durchgeführt werden.
  • Andere Wortleitungen, die nicht im Fokus eines Speichervorgangs stehen, werden als nicht ausgewählte Wortleitungen bezeichnet. „Nicht ausgewählte Wortleitung“ nimmt Bezug auf einen Satz von Wortleitungen, die nicht zur Verwendung in einem bestimmten Speichervorgang oder Speicherungsvorgang bestimmt sind. Dies bedeutet, dass die Durchführung des Speichervorgangs nicht dazu vorgesehen ist, den Speicherzustand von Speicherzellen der nicht ausgewählten Wortleitungen zu ändern. Die Änderung des Speicherzustandes der Speicherzellen der nicht ausgewählten Wortleitungen ist unbeabsichtigt und kann als eine störende oder unbeabsichtigte Folge angesehen werden.
  • Obwohl Speicherzellen von nicht ausgewählten Wortleitungen aufgrund des Speichervorgangs den Speicherzustand nicht ändern sollen, kann es für die Durchführung des Speichervorgangs dennoch erforderlich sein, bestimmte Vorspannungen oder Spannungen an die Wortleitungen von nicht ausgewählten Wortleitungen anzulegen und/oder bestimmte Vorspannungen oder Spannungen an Bitleitungen anzulegen, die mit den NAND-Ketten von Kanälen verbunden sind, die die nicht ausgewählten Wortleitungen einschließen. In bestimmten Ausführungsformen werden Vorspannungen, die an nicht ausgewählte Wortleitungen angelegt werden, gleichzeitig auf alle nicht ausgewählten Wortleitungen angelegt, wobei noch andere nicht ausgewählte Wortleitungen eine andere Vorspannung erhalten können als die, die an einen ersten Satz nicht ausgewählter Wortleitungen angelegt wird, um den Speichervorgang zufriedenstellend durchzuführen.
  • „Bitleitungsspannung“ nimmt Bezug auf einen Spannungspegel, der an eine Bitleitung angelegt oder innerhalb einer Bitleitung aufgebaut wird. In bestimmten Ausführungsformen wird eine Bitleitung mit einem Abtastverstärker über einen Schalter (z. B. einen Transistor) verbunden, der steuert, ob die Vorspannung/Ladung auf der Bitleitung einem Kanal oder einer NAND-Kette eines Speicherarrays bereitgestellt wird. In bestimmten Ausführungsformen kann eine Bitleitungsspannung mit der Abkürzung VBLC bezeichnet werden.
  • „Programmierstörung“ nimmt Bezug auf eine Art von elektronischer und/oder magnetischer Störung, die während, nach oder als Ergebnis eines Programmier-Speichervorgangs und/oder einer Phase eines Programmier-Speichervorgangs erzeugt wird.
  • Eine für einen Programmiervorgang ausgewählte Wortleitung (die ausgewählte Wortleitung) und die nicht ausgewählten Wortleitungen (alle anderen Wortleitungen) können in dieser sequenziellen Reihenfolge der Wortleitung (Programmiersequenz) 418, von WLn bis WL0, organisiert werden, und die Die-Steuerung kann so eingerichtet werden, dass jede Wortleitung des dreidimensionalen Speicherarrays in dieser sequentiellen Reihenfolge programmiert wird, so dass die benachbarte Wortleitung nach der ausgewählten Wortleitung programmiert wird. Wenn beispielsweise WL43 die ausgewählte Wortleitung ist, kann die benachbarte Wortleitung WL42 nach WL43 programmiert werden.
  • „Benachbarte Wortleitung“ nimmt Bezug auf eine Wortleitung, die physisch innerhalb einer Speicherarray-Struktur so positioniert ist, dass die Wortleitung an eine ausgewählte Wortleitung angrenzt.
  • Während des Programmierens einer benachbarten Wortleitung kann ein Kopplungseffekt oder eine Störung eine Verschiebung der in Speicherzellen der ausgewählten Wortleitung gespeicherten Ladung verursachen, abhängig von dem Zustand, der für die Speicherzellen in der benachbarten Wortleitung programmiert ist. Dieser Kopplungseffekt kann dazu führen, dass Speicherzellen der ausgewählten Wortleitung falsch gelesen oder abgetastet werden. Folglich kann eine Kompensation angewendet werden, wenn Speicherzellen der ausgewählten Wortleitung gelesen werden, um einen Kopplungseffekt zu berücksichtigen.
  • „Kopplungseffekt“ nimmt Bezug auf eine Änderung der Vorspannung, des elektrischen Potentials, der Spannung und/oder des elektromagnetischen Feldes zwischen zwei Schaltungen, Abschnitten von Schaltungen, Schaltkreisen oder anderen elektronischen Komponenten, einschließlich Halbleitern. In einem Speicherarray kann ein Kopplungseffekt unerwünschte Auswirkungen auf verschiedene Strukturen und/oder Schaltungskomponenten des Speicherarrays, einschließlich Speicherzellen, NAND-Kettenkanäle, Auswahlgates und dergleichen haben. Daher kann hierin ein Kopplungseffekt aufgrund dieser unerwünschten Wirkungen mindestens teilweise als eine Art Störung bezeichnet werden. Je nachdem, wann und/oder wie ein Kopplungseffekt auftritt, kann ein Kopplungseffekt auch als Programmierstörung, Programmstörung oder Lesestörung bezeichnet werden.
  • Ein Kopplungseffekt kann Gates auswählen, die zur Steuerung eines Vorspannungspegels innerhalb der Kanäle von NAND-Ketten verwendet werden. Zum Beispiel kann eine Vorspannung auf einer oder mehreren Steuerleitungen, die mit den Auswahlgates gekoppelt sind, ein ausreichend starkes Potential auf einem Spannungspegel innerhalb eines Kanals erzeugen, damit die Spannung des Kanals aufgrund des Einflusses des elektromagnetischen Feldes, das durch das Signal in den Steuerleitungen erzeugt wird, nach oben (oder unten, je nach Vorzeichen der Vorspannung) koppelt.
  • Auf diese Weise kann die hierin beanspruchte Vorrichtung eine Die-Steuerung aufweisen, die so eingerichtet ist, dass sie Wortleitungen des dreidimensionalen Speicherarrays programmiert, indem sie jede Wortleitung in einer Sequenz programmiert, die von der Vielzahl von drainseitigen Dummy-Wortleitungen (nicht gezeigt) zu den sourceseitigen Dummy-Wortleitungen 426 fortschreitet. „Dummy-Wortleitung“ nimmt Bezug auf eine Struktur innerhalb eines Speicherarrays, die wie eine Wortleitung eingerichtet ist und Daten in einer Speicherzelle speichert. Eine Dummy-Wortleitung wird jedoch nicht regulär zum Speichern von Daten verwendet und wird stattdessen innerhalb des Speicherarrays positioniert, gesteuert und verwaltet, um elektrische Interferenzen oder Störungen von elektrischen Schaltungen, die um die Dummy-Wortleitung herum positioniert sind, zu kompensieren, abzuschwächen oder zu puffern. In einer Ausführungsform schließt eine Dummy-Wortleitung einen Satz von Speicherzellen ein, die an einem Schnittpunkt einer Dummy-Wortleitung und einer NAND-Kette positioniert sind, wobei jede Speicherzelle durch ein Dummy-Wortleitung-Auswahlgate mit der Dummy-Wortleitung gekoppelt ist. Ein über die Dummy-Wortleitung gesendetes Steuersignal kann eine Durchlassspannung bei oder über einer Schwellenspannung für die Dummy-Wortleitung-Auswahlgates dergestalt aufweisen, dass die Dummy-Wortleitung das Gate als aktiviert auswählt, wodurch eine Vorspannung oder ein Strom innerhalb des Kanals der NAND-Kette und zwischen einem Sourceanschluss und einem Drainanschluss der Speicherzelle fließen kann. Auf diese Weise kann die Dummy-Wortleitung als Steuerleitung dienen.
  • In einer Ausführungsform kann die Die-Steuerung so eingerichtet werden, dass sie Wortleitungen des dreidimensionalen Speicherarrays programmiert, beginnend mit einer Wortleitung, die dem drainseitigen Auswahlgate (d. h. WLn) am nächsten liegt und in einer Sequenz vom drainseitigen Auswahlgate zum sourceseitigen Auswahlgate fortschreitet. Die Die-Steuerung kann auch so eingerichtet werden, dass die NAND-Ketten mit einer sourceseitigen Vorladephase vorgeladen werden. Die Vorladephase kann eine verbesserte Leistung während der ROP eines Speicherarrays wie des veranschaulichten bereitstellen.
  • In einer Ausführungsform ist jede Speicherzelle so eingerichtet, dass sie Daten speichert. Beispielsweise kann, wenn ein digitales Datenbit gespeichert wird, der Bereich möglicher Schwellenspannungen („Vt“) jeder Speicherzelle in zwei Bereiche unterteilt werden, denen logische Daten „1“ und „0“ zugewiesen sind. Wie hierin verwendet, nimmt die Schwellenwertspannung auf die Größe der an das Gate einer Speicherzelle angelegten Spannung Bezug, die ausreicht, um die Speicherzelle zu aktivieren. In Ausführungsformen, in denen die Speicherzelle ein NAND-Transistor ist, ist die Schwellenwertspannung eine ausreichende Spannung, die an einen Gateanschluss des Transistors angelegt wird und den Transistor veranlasst, Strom zwischen seinem Sourceanschluss und seinem Drainanschluss zu leiten. In einem Beispiel eines Flash-Speichers vom NAND-Typ kann die Vt negativ sein, nachdem die Speicherzellen gelöscht sind und als logische „1“ definiert werden. In einer Ausführungsform ist die Vt nach einem Programmiervorgang positiv und als logische „0“ definiert.
  • Wenn die Vt negativ ist und ein Lesevorgang versucht wird, werden in einigen Ausführungsformen die Speicherzellen eingeschaltet, um anzuzeigen, dass eine logische „1“ gespeichert wird. Wenn die Vt positiv ist und ein Lesevorgang versucht wird, wird in einer weiteren Ausführungsform eine Speicherzelle nicht eingeschaltet, was anzeigt, dass eine Logische „0“ gespeichert ist. Jede Speicherzelle kann auch mehrere Informationspegel speichern, wie zum Beispiel mehrere Bits digitaler Daten. In einer solchen Ausführungsform wird der Bereich des Vt-Werts in die Anzahl von Datenebenen unterteilt. Wenn beispielsweise vier Informationspegel in jeder Speicherzelle gespeichert werden können, werden vier Vt-Bereiche den Datenwerten „11“, „10“, „01“ und „00“ zugewiesen.
  • In einem Beispiel eines Speichers vom NAND-Typ kann die Vt nach einem Löschvorgang negativ und als „11“ definiert sein. Positive Vt-Werte können für die Zustände „10“, „01“ und „00“ verwendet werden. In einer Ausführungsform hängt die spezifische Beziehung zwischen den in die Speicherzellen programmierten Daten und den Schwellenwertspannungsbereichen der Speicherzellen von dem für die Speicherzellen verwendeten Datencodierungsschema ab.
  • 5 und 6 stellen verschiedene Ansichten eines beispielhaften dreidimensionalen Speicherarrays dar. 5 ist ein Blockdiagramm zur Darstellung einer Draufsicht auf einen Abschnitt eines dreidimensionalen Speicherarrays. Wie in 5 zu sehen ist, erstreckt sich das Speicherarray 520 in Richtung der gezeigten Pfeile. In einer Ausführungsform kann das Speicherarray zwischen 60 und 128 Schichten haben. Andere Ausführungsformen können weniger oder mehr als 60 bis 128 Schichten haben. 5 zeigt jedoch die oberste Schicht.
  • 5 stellt eine Draufsicht eines Abschnitts eines Speicherarrays 500 dar. Eine Vielzahl von Kreisen repräsentiert die vertikalen Spalten (z. B. vertikale Spalte 514 und vertikale Spalte 516, auch als Kanäle bezeichnet). Jede der vertikalen Spalten schließt mehrere Auswahltransistoren und mehrere Speicherzellen ein. In einer Ausführungsform implementiert jede der vertikalen Spalten eine NAND-Kette. Mehr Details der vertikalen Spalten werden nachstehend bereitgestellt. Da sich das Speicherarray 520 in Richtung der beiden gezeigten Pfeile erstreckt, schließt ein Löschblock mehr vertikale Spalten 522 ein als in 5 dargestellt.
  • Der Begriff „Löschblock“ nimmt auf einen logischen oder physischen Löschblock Bezug. In einer Ausführungsform stellt ein physischer Löschblock die kleinste Speichereinheit innerhalb eines bestimmten Speicher-Dies dar, die zu einem bestimmten Zeitpunkt gelöscht werden kann (z. B. aufgrund der Verdrahtung der Speicherzellen auf dem Speicher-Die). In einer Ausführungsform stellen logische Löschblöcke die kleinste Speichereinheit oder den kleinsten Speicherblock dar, der von einer Speichersteuerung als Reaktion auf den Empfang eines Löschbefehls gelöscht werden kann. Wenn die Speichersteuerung in einer solchen Ausführungsform einen Löschbefehl erhält, der einen bestimmten logischen Löschblock spezifiziert, kann die Speichersteuerung jeden physischen Löschblock innerhalb des logischen Löschblocks gleichzeitig löschen. Es sei angemerkt, dass physische Löschblöcke innerhalb eines gegebenen logischen Löschblocks als zusammenhängend innerhalb eines physischen Adressraums betrachtet werden können, obwohl sie sich in getrennten Dies befinden. Somit kann der Begriff zusammenhängend nicht nur auf Daten anwendbar sein, die innerhalb desselben physischen Mediums gespeichert sind, sondern auch auf Daten, die auf getrennten Medien gespeichert sind. 5.
  • 5 stellt zudem einen Satz von Bitleitungen 502 dar. 5 zeigt vierundzwanzig Bitleitungen, da nur ein Abschnitt des Löschblocks dargestellt wird. Es wird in Betracht gezogen, dass mehr als vierundzwanzig Bitleitungen mit den vertikalen Spalten des Löschblocks verbunden sind. Jeder der Kreise, die vertikale Spalten darstellen, hat ein „x“ zur Kennzeichnung seiner Verbindung mit einer Bitleitung 504.
  • Obwohl 5 Bereiche mit vier Reihen vertikaler Spalten, vier Abschnitten und sechzehn Reihen vertikaler Spalten darstellt, sind diese genauen Zahlen eine beispielhafte Implementierung. Andere Ausführungsformen können mehr oder weniger Bereiche, mehr oder weniger Reihen vertikaler Spalten pro Bereich und mehr oder weniger Reihen vertikal er Spalten pro Block einschließen. 5 zeigt auch, dass die vertikalen Spalten gestaffelt sind. In anderen Ausführungsformen können verschiedene Staffelungsmuster verwendet werden. In einigen Ausführungsformen sind die vertikalen Spalten nicht gestaffelt.
  • 6 stellt eine Querschnittsansicht eines Abschnitts eines Speicherarrays 600 dar. Wie in 5 angezeigt, schneidet diese Querschnittsansicht durch die vertikale Spalte 514 und die vertikalen Spalten 516 und 508 (siehe 5). Die Struktur von 6 schließt vier drainseitige Auswahlschichten SGD0, SGD1, SGD2 und SGD3 ein; vier sourceseitige Auswahlschichten SGSO, SGS1, SGS2 und SGS3; vier Dummy-Wortleitungsschichten DWLL1 a, DWLL1 b, DWLL2 a und DWLL2 b; und achtundvierzig Datenwortleitungsschichten WLL0-WLL47 zum Verbinden mit Datenspeicherzellen. Andere Ausführungsformen können mehr oder weniger als vier drainseitige Auswahlschichten, mehr oder weniger als vier sourceseitige Auswahlschichten, mehr oder weniger als vier Dummy-Wortleitungsschichten und mehr oder weniger als achtundvierzig Wortleitungsschichten implementieren. Die Fähigkeit, mehrere Dummy-Wortleitungen und mehrere Source-Auswahlgates und Drain-Auswahlgates einzuschließen, kann die Implementierung der hierin offenbarten Vorrichtungen und Verfahren erleichtern.
  • Vertikale Spalte 514 und vertikale Spalte 516 sind als durch die drainseitigen Auswahlschichten, sourceseitigen Auswahlschichten, Dummy-Wortleitungsschichten und Wortleitungsschichten hervorstehend dargestellt. In einer Ausführungsform weist jede vertikale Spalte eine NAND-Kette auf. In bestimmten Ausführungsformen befinden sich unter den vertikalen Spalten und den unten aufgelisteten Schichten ein Substrat 602, eine Isolationsfolie 604 auf dem Substrat 602 und eine Sourceleitung (SL). Die NAND-Kette der vertikalen Spalte 514 hat ein Source-Ende (z. B. Sourceseite) an einer Unterseite des Stapels und ein Drain-Ende (z. B. Drainseite) an einer Oberseite des Stapels. 6 zeigt, wie die vertikale Spalte 514 über den Verbinder 606 mit der Bitleitung 504 verbunden ist. Graben 510 und Graben 512 sind ebenfalls dargestellt. Der Löschblockabschnitt 506 und der Löschblockabschnitt 518 erstrecken sich zu jeder Seite des gezeigten Löschblockabschnitts 508.
  • Zur leichteren Bezugnahme werden drainseitige Auswahlschichten SGD0, SGD1, SGD2 und SGD3; sourceseitige Auswahlschichten SGSO, SGS1, SGS2 und SGS3; Dummy-Wortleitungsschichten DWLL1 a, DWLL1 b, DWLL2 a und DWLL2 b; und Wortleitungsschichten WLL0-WLL47 zusammen als die leitenden Schichten bezeichnet. In einer Ausführungsform sind die leitenden Schichten aus einer Kombination von TiN und Wolfram hergestellt. In anderen Ausführungsformen können andere Materialien zur Bildung der leitenden Schichten verwendet werden, wie etwa dotiertes Polysilicium, Metall wie Wolfram oder Metallsilizid. In einigen Ausführungsformen können verschiedene leitende Schichten aus unterschiedlichen Materialien gebildet werden. Zwischen leitenden Schichten befinden sich dielektrische Schichten DL0-DL59. Beispielsweise befinden sich dielektrische Schichten DL49 über einer Wortleitungsschicht WLL43 und unter einer Wortleitungsschicht WLL44. In einer Ausführungsform sind die dielektrischen Schichten aus SiO2 hergestellt. In anderen Ausführungsformen können andere dielektrische Materialien zur Bildung der dielektrischen Schichten verwendet werden.
  • Die nichtflüchtigen Speicherzellen sind entlang vertikaler Spalten (auch als Kanäle bezeichnet) ausgebildet, die sich durch abwechselnd leitende und dielektrische Schichten in dem Stapel erstrecken. In einer Ausführungsform sind die Speicherzellen in NAND-Ketten angeordnet. Die Wortleitungsschichten WLL0 bis WLL47 sind mit Speicherzellen (auch Speicherzellen oder Datenspeicherzellen genannt) verbunden. Dummy-Wortleitungsschichten DWLL1 a, DWLL1 b, DWLL2 a und DWLL2 b sind mit Dummy-Speicherzellen verbunden. Eine Dummy-Speicherzelle speichert keine Benutzerdaten, während eine Datenspeicherzelle zum Speichern von Benutzerdaten geeignet ist. Drainseitige Auswahlschichten SGD0, SGD1, SGD2 und SGD3 weisen Auswahlgates auf werden zum elektrischen Verbinden und Trennen von NAND-Ketten von Bitleitungen verwendet. Sourceseitige Auswahlschichten SGSO, SGS1, SGS2 und SGS3 weisen Auswahlgates auf und werden zum elektrischen Verbinden und Trennen von NAND-Ketten von der SL verwendet. Die Schichten (z. B. WLL, DWLL, SGD, SGS usw.) dienen als Steuerleitungen zur Verwendung bei der Implementierung von Speichervorgängen auf dem Speicherarray.
  • 7 veranschaulicht Schwellenspannungsverteilungskurven 700. Die veranschaulichten Spannungsverteilungskurven gelten für Speicherzellen, die programmiert sind, um drei Datenbits zu speichern. Zu einem gegebenen Zeitpunkt kann jede Speicherzelle in einer Vielzahl von Speicherzuständen sein (auch als ein Datenzustand bezeichnet). Die Speicherzustände können einen gelöschten Zustand und eine Vielzahl von programmierten Zuständen einschließen. Die Anzahl der programmierten Zustände entspricht der Anzahl von Bits, für deren Speicherung die Speicherzellen programmiert sind.
  • Unter Bezugnahme auf diese 7 kann sich eine für die Speicherung von drei Bits programmierte Speicherzelle in einem gelöschten Zustand Er 702 oder in einem der sieben programmierten Zustände A 704, B 706, C 708, D 710, E 712, F 714 oder G 716 befinden. Jede Spannungsverteilungskurve ist dem gelöschten Zustand oder einem der programmierten Zustände zugeordnet. Zusätzlich ist jede Schwellenspannungsverteilungskurve einem bestimmten Schwellenspannungsbereich zugeordnet und/oder definiert diesen, der wiederum einen bestimmten einer Vielzahl von vorbestimmten n-Bit-Binärwerten definiert, ihm zugeordnet oder mit ihm assoziiert ist. Auf diese Weise ermöglicht das Bestimmen, welche Schwellenspannung Vt eine Speicherzelle aufweist, das Bestimmen der Daten (d. h. der Logikwerte der Bits), welche die Speicherzelle speichert.
  • Die spezifische Beziehung zwischen den in die Speicherzellen programmierten Daten und den Schwellenspannungspegeln der Speicherzelle hängt von dem Datencodierungsschema ab, das zum Programmieren der Speicherzellen verwendet wird. In einem Beispiel wird ein Gray-Code-Schema verwendet, um den Schwellenspannungsverteilungskurven Datenwerte zuzuweisen. „Gray-Code-Codierung“ nimmt Bezug auf eine Art von Codierungsschema, das auf einem Nummerierungssystem basiert, das einem Bereich von Schwellenspannungen, die eine Speicherzelle aufweisen kann, bestimmte Bitwerte zuordnet. Die Bitwerte sind so zugeordnet, dass sich das Bitmuster zwischen benachbarten Schwellenspannungsbereichen um nur ein Bit unterscheidet. Eine solche Bitmuster-Zuweisung ist vorteilhaft, da sich zwar eine Schwellenspannung von einem Bereich in einen benachbarten Bereich ändern oder driften kann, reicht eine unbeabsichtigte Änderung oder Drift wahrscheinlich nicht aus, um eine Änderung von zwei Bits in der Codierung zu verursachen. Auf diese Weise kann eine unerwünschte Drift erkannt und aufgenommen werden.
  • In einem Beispiel kann der Bereich von Schwellenspannungen einer von einer Vielzahl von Schwellenspannungsbereichen sein, die verwendet werden können, um mehrere Datenbits in eine Speicherzelle zu codieren. Nehmen wir zum Beispiel an, eine Speicherzelle ist für die Speicherung von zwei Bits an Informationen eingerichtet, und die aufeinanderfolgenden Bereiche der Schwellenspannungen liegen zwischen einer negativen unteren Schwellenspannung und einer positiven oberen Schwellenspannung, z. B. etwa 5 Volt. Wenn vier Bereiche definiert sind, kann der unterste Bereich eine Bitzuordnung von ,00', der nächsthöhere eine Bitzuordnung von 01', der nächsthöhere eine Bitzuordnung von ,10' und der letzte Bereich eine Bitzuordnung von10' aufweisen,
  • Natürlich können Speicherzellen, die mehrere Datenbits speichern, eine Gray-Code-Codierung oder ein anderes Codierungsverfahren verwenden, wie es in den US-Patenten US 6 222 762 B1 und/oder US 7 237 074 B2 beschrieben ist.
  • Bei einem Gray-Code-Schema wird für Speicherzellen, die mit zwei Datenbits programmiert sind, der Datenwert „11“ dem Bereich von Schwellenspannungen zugeordnet, der mit dem gelöschten Zustand Er 702 assoziiert ist, der Datenwert „01“ ist dem Bereich der Schwellenspannungen zugeordnet, der mit dem programmierten Zustand A 704 assoziiert ist, der Datenwert „00“ ist dem Bereich von Schwellenspannungen zugeordnet, der mit dem programmierten Zustand B 706 assoziiert ist, und der Datenwert „10“ wird dem Bereich der Schwellenspannungen zugeordnet, der mit dem programmierten Zustand C 708 assoziiert ist. Ähnliche Beziehungen zwischen Datenwerten und Speicherzuständen können für Speicherzellen gemacht werden, die programmiert sind, um drei Bits, vier Bits oder andere Datenbits zu speichern. Die Gray-Code-Codierwerte 718 können wie für den Satz von Speicherzuständen 720 veranschaulicht sein, die drei Datenbits speichern.
  • Ein „Satz von Speicherzuständen“ nimmt Bezug auf zwei oder mehr Speicherzustände, die eine Speicherzelle haben kann, wenn die Speicherzelle programmiert und/oder gelöscht wird. In bestimmten Ausführungsformen hängt die Anzahl von Speicherzuständen in dem Satz von Speicherzuständen von der Anzahl von Datenbits ab, die durch jede Speicherzelle repräsentiert werden können. Zum Beispiel kann eine Speicherzelle (SLC), die ein Bit speichert, zwei Speicherzustände aufweisen. Eine Speicherzelle (MLC), die zwei Bits speichert, kann vier Speicherzustände aufweisen. Eine Speicherzelle (TLC), die drei Bits speichert, kann acht Speicherzustände aufweisen. Eine Speicherzelle (QLC), die vier Bits speichert, kann sechzehn Speicherzustände aufweisen. Eine Speicherzelle, die fünf Bits speichert, kann zweiunddreißig Speicherzustände aufweisen.
  • Vor dem Programmieren von Speicherzellen können sich die Speicherzellen in dem Programmiervorgang in dem gelöschten Zustand Er 702 befinden. Jeder programmierte Zustand ist einem jeweiligen Prüfspannungspegel Vv (z. B. VvA, VvB usw., wie veranschaulicht) zugeordnet. Eine gegebene Zielspeicherzelle wird in ihrem zugewiesenen Speicherzustand programmiert, wenn ihre Schwellenspannung Vt über der Prüfspannung Vv liegt, die mit dem Speicherzustand assoziiert ist, der dieser Zielspeicherzelle zugewiesen ist.
  • Während eines Lesevorgangs zum Lesen von Daten, die in Zielspeicherzellen einer Seite gespeichert sind, kann eine Abtastschaltung (z. B. die in 2 veranschaulichten Abtastblöcke der Lese-/Schreibschaltungen 214) eingerichtet sein, um einen Abtastvorgang durchzuführen, der erfasst, ob Strom durch die Bitleitungen fließt, die mit den Zielspeicherzellen der Seite verbunden sind. Die Spannungsversorgungsschaltung (z. B. die Vorspannungsquelle) kann Spannungen an die ausgewählten Wortleitungen und die nicht ausgewählten Wortleitungen mit geeigneten Pegeln liefern, die bewirken, dass Strom fließt oder nicht fließt, basierend auf der Schwellenspannung Vt der Zielspeicherzellen. Für einige Konfigurationen kann der Pegel der an die ausgewählten Wortleitungen angelegten Spannung in Abhängigkeit von den Zuständen der Speicherzellen variieren.
  • Eine Treiberschaltung kann die Bitleitungen so vorspannen, dass eine ausreichende Spannung an die Drainseite der Bitleitungen angelegt wird und die Zell-Sourcespannung Vcelsrc an die Sourceseite der Bitleitungen angelegt wird, um den Stromfluss zu ermöglichen, vorausgesetzt, dass die Schwellenspannung Vt der ausgewählten Speicherzelle dies zulässt. „Treiberschaltung“ nimmt Bezug auf eine Schaltung, einen Teilschaltkreis, eine elektronische Komponente, Hardware, Software, Firmware, ein Modul, eine Logik, eine Vorrichtung oder ein Gerät, das eingerichtet, programmiert, ausgeführt, angeordnet oder konstruiert ist, um eine Spannung entweder in analoger oder digitaler Wellenform an eine andere Schaltung, einen Teilschaltkreis, eine elektronische Komponente, Logik, Vorrichtung oder Gerät zu liefern.
  • In bestimmten Ausführungsformen liefert oder treibt eine Treiberschaltung eine einzelne Spannung an eine andere Schaltung mit einer vordefinierten Größe und für eine vordefinierte Dauer oder mit einer anfänglichen Größe, die auf die vordefinierte Größe ansteigt (oder sich auflädt). In bestimmten Ausführungsformen liefert oder treibt eine Treiberschaltung eine einzelne Spannung an eine andere Schaltung mit einer vordefinierten Größe und fährt dann von der vordefinierten Größe auf eine Zielgröße herunter (oder entlädt sich).
  • In einer anderen Ausführungsform liefert eine Treiberschaltung eine Vielzahl von verschiedenen Spannungen an eine Vielzahl von Schaltungen. Bestimmte aus der Vielzahl von verschiedenen Spannungen können analoge Spannungen sein, und bestimmte aus der Vielzahl von verschiedenen Spannungen können auf eine oder mehrere Zielspannungen hochfahren, und bestimmte aus der Vielzahl von verschiedenen Spannungen können auf eine oder mehrere Zielspannungen herunterfahren.
  • „Ausgewählte Speicherzellen“ nimmt Bezug auf eine oder mehrere Speicherzellen, die ausgewählt werden, um den Programmierzustand durch einen Programmierimpuls und/oder einen Programmier-Speichervorgang zu ändern.
  • In einem NAND-Speicherarray kann es sich bei einem Satz von ausgewählten Speicherzellen um Speicherzellen handeln, die entlang einer ausgewählten Wortleitung positioniert sind und identifiziert werden, um einen Programmierimpuls als Teil eines Programmier-Prüfvorgangs zu empfangen, um Speicherzellen der ausgewählten Wortleitung in einen oder mehrere Zieldatenzustände zu programmieren. Eine ausgewählte Speicherzelle ist in einer Ausführungsform eine Speicherzelle entlang der ausgewählten Wortleitung, die entweder ihren Zieldatenzustand noch nicht erreicht hat.
  • Die Treiberschaltung kann die Spannungen an die ausgewählten und nicht ausgewählten Wortleitungen und an bestimmte Bitleitungen mit Pegeln in verschiedenen Kombinationen und/oder in verschiedenen Sequenzen und/oder über verschiedene Abtastvorgänge liefern.
  • „Fahren“ nimmt Bezug auf den Vorgang des Vorspannens einer Struktur von einem anfänglichen Spannungspegel auf einen Zielspannungspegel. Üblicherweise ist das anfängliche Spannungsniveau niedrig, wie z. B. Erde oder bei fast null Volt, und das Zielspannungsniveau ist höher als das anfängliche Spannungsniveau. In solchen Fällen kann der Begriff ,fahren‘ zusammen mit dem Begriff ,hoch‘ verwendet werden, um auf diese Beziehung hinzuweisen. Fahren kann hierin jedoch verwendet werden, um einen Vorgang des Vorspannens, Treibens oder Entladens einer Struktur von einem anfänglichen Spannungspegel auf einen Zielspannungspegel zu beschreiben, bei dem der Zielspannungspegel niedriger als ein anfänglicher Spannungspegel ist. In solchen Fällen kann der Begriff ,fahren‘ allein verwendet werden oder die Aktion kann als ‚herunterfahren‘ bezeichnet werden.
  • 7 veranschaulicht, dass Speicherzellen, die auf die Speicherzustände Er, A, B und C programmiert sind, niedrigere Schwellenspannungen aufweisen als Speicherzellen, die auf die Speicherzustände D, E, F und G programmiert sind. Speicherzellen einer Wortleitung, die auf den Speicherzustand mit der höheren Schwellenspannung programmiert sind (z. B. D, E, F und G), neigen dazu, mehr Programmierstörungen bei Speicherzellen einer Wortleitung zu verursachen, die kurz vor einer ausgewählten Wortleitung programmiert wurde, die gerade programmiert wird. Bei Verwendung einer Programmierung in normaler Reihenfolge (NOP) in Wortleitungen kann die Programmierung von WLn aus 4 zu Programmierstörungen von WLn-1 führen. Bei Verwendung einer Programmierung in umgekehrter Reihenfolge (ROP) in Wortleitungen kann die Programmierung von WLn-1 aus 4 zu Programmierstörungen von WLn führen. Diese Programmierstörung ist besonders problematisch für Speicherzellen einer Wortleitung, die eine niedrige Schwellenspannung haben (z. B. Er, A, B und C).
  • Wie bei dieser Programmierstörung kann ein Kopplungseffekt innerhalb eines Kanals dazu führen, dass Speicherzellen mit einer niedrigen Schwellenspannung (z. B. diejenigen in einem gelöschten Zustand, die der Sourceseite am nächsten liegen) die Schwellenspannung ändern (auf eine höhere Schwellenspannung wie z. B. einen A-Zustand „programmiert“ werden). Dies kann während einer sourceseitigen Vorladephase und nicht während einer drainseitigen Vorladephase auftreten, da die sourceseitigen Auswahlgates mit unterschiedlich hohen Schwellenspannungen eingerichtet sein können (siehe 9), während die drainseitigen Auswahlgates ähnliche oder gleiche Schwellenspannungspegel aufweisen können. Ein Verfahren für die Vorladung auf der Sourceseite 1700, beschrieben in Bezug auf 17, kann dem Kopplungseffekt in den Kanälen entgegenwirken.
  • 8 ist ein Flussdiagramm, das eine Ausführungsform eines Speicherzellen-Programmierprozesses 800 veranschaulicht. Der Speicherzellen-Programmierprozess 800 kann durch eine Steuerung, wie z. B. eine Die-Steuerung, ausgeführt werden. Bei Block 802 werden die PROGRAMMIER-Spannung (Vpgm) und der Programmierzähler (PC) auf Anfangswerte gesetzt. V(pgm) ist die PROGRAMMIER-Spannung, die bei dem ersten Durchlauf des Speicherzellen-Programmierprozesses 800 an die ausgewählte Wortleitung angelegt wird. Diese PROGRAMMIER-Spannung kann während des Prozesses iterativ erhöht werden. Der Programmierzähler verfolgt, wie viele Programmierimpulse angelegt wurden, sodass die Programmierung abgebrochen werden kann, wenn die Speicherzelle nicht innerhalb einer zulässigen Anzahl von Programmierimpulsen arbeitet.
  • In einer Ausführungsform wird bei Block 802 auch ein Anfangswert für die Verstärkungsspannungen festgelegt. Der Wert der Verstärkungsspannungen kann von der Höhe der PROGRAMMIER-Spannung abhängen. Wenn beispielsweise die PROGRAMMIER-Spannung während des Prozesses an Größe zunimmt, kann auch die Höhe der Verstärkungsspannung angehoben werden.
  • Der Wert der Verstärkungsspannungen kann von der Lage der Wortleitung im Verhältnis zu der für die Programmierung ausgewählten Wortleitung abhängen. Je nach Implementierung kann die Höhe der Verstärkungsspannung (in einer gegebenen Programmierschleife) für drainseitige Wortleitungen kleiner, größer oder gleich der Verstärkungsspannung für sourceseitige Wortleitungen sein. Darüber hinaus kann in einigen Implementierungen die Verwendung einer etwas größeren Verstärkungsspannung auf Wortleitungen in der Nähe der ausgewählten Wortleitung dazu beitragen, den Potentialgradienten im NAND-Kettenkanal in der Nähe der ausgewählten Wortleitung zu reduzieren und damit das Auftreten von heißen Elektronen im Kanal zu reduzieren.
  • Bei Block 804 können NAND-Kettenkanäle des Speicherarrays vorgeladen werden. Dies wird hierin als Vorladephase bezeichnet. In der Vorladephase können eine oder mehrere Vorladespannungen im Kanal von NAND-Ketten festgelegt werden, so dass bestimmte NAND-Ketten für das Programmieren gesperrt werden können, wenn ein Programmierimpuls an die ausgewählte Wortleitung angelegt wird. In bestimmten Ausführungsformen kann die Architektur des Speicherarrays jeden NAND-Kettenkanal einschließen, der mit einer gemeinsamen Sourceleitung auf der Sourceseite der NAND-Kettenkanäle verbunden ist, so dass alle Kanäle zusammen vorgeladen werden. Folglich kann in einer solchen Ausführungsform, wenn die Programmiersequenz von der Drainseite zur Sourceseite verläuft, jeder Kanal vorgeladen werden.
  • In einer anderen Ausführungsform kann die Architektur des Speicherarrays jeden NAND-Kettenkanal einschließen, der mit einer oder mehreren separaten sourceseitigen Steuerleitung(en) der NAND-Kettenkanäle verbunden ist, so dass die Kanäle selektiv vorgeladen werden können. Folglich können in einer solchen Ausführungsform, wenn die Programmiersequenz von der Drainseite zur Sourceseite verläuft, spezifische Kanäle vorgeladen werden, während andere nicht vorgeladen werden. Zum Beispiel können Kanäle, die nicht programmiert werden, in solchen Ausführungsformen selektiv nicht vorgeladen werden.
  • Bei Block 806 kann die Spannung in den Kanälen von programmiergesperrten NAND-Ketten erhöht werden (dies kann einfach als „Kanalverstärkung“ oder „Verstärkungsphase“ bezeichnet werden). Eine programmiergesperrte NAND-Kette ist eine, die keine zu programmierende Speicherzelle entlang der ausgewählten Wortleitung aufweist. Das heißt, der Programmierimpuls, der auf die ausgewählte Wortleitung angewendet werden soll, kann in beabsichtigten Implementierungen die Schwellenspannung von Speicherzellen auf einer nicht ausgewählten NAND-Kette nicht verändern. Solch eine Speicherzelle wird hierin auch als eine nicht ausgewählte Speicherzelle bezeichnet. Die Verstärkung der Kanäle von programmiergesperrten NAND-Ketten kann helfen, Programmierstörungen zu vermeiden.
  • Bei Block 808 wird ein Programmierimpuls (z. B. Programmierspannung) an die ausgewählte Wortleitung angelegt, während die Kanäle der programmiergesperrten NAND-Ketten verstärkt werden. Außerdem kann eine „Programmierfreigabe“-Spannung an Bitleitungen angelegt werden, die NAND-Ketten zugeordnet sind und eine Speicherzelle zum Empfangen der Programmierung aufweisen (z. B. ausgewählte Speicherzellen). Mit dem Empfangen des Programmierimpulses kann die Speicherzelle ihre Schwellenspannung verändern. Für einige Architekturen könnte die Programmiersperrspannung etwa 2,2 V betragen, aber dies kann je nach Design variieren. Bitleitungen, die den zu programmierenden Speicherzellen zugeordnet sind, werden auf einer Programmierfreigabespannung gehalten. Für einige Implementierungen könnte die Programmierfreigabespannung etwa 0 V betragen, aber dies kann je nach Design variieren.
  • Bei Block 810 kann ein Prüfprozess durchgeführt werden, um zu bestimmen, ob eine Speicherzelle auf eine Zielschwellenspannung programmiert wurde oder nicht. Bei Entscheidungsblock 812, wenn die Prüfung positiv verläuft, ist der Programmiervorgang bei Block 814 erfolgreich abgeschlossen (Status=erfolgreich). Wenn eine ausreichende Anzahl der Speicherzellen im Entscheidungsblock 812 nicht als programmiert verifiziert wurde, kann die Die-Steuerung bestimmen, ob der Programmierschleifen-Zähler (PC) kleiner als ein Maximalwert PC(MAX) im Entscheidungsblock 816 ist. Der Wert PC(MAX) kann beispielsweise in einigen Implementierungen zwischen drei und sechs liegen.
  • Wenn der Programmierzähler (PC) größer als die maximale Anzahl PC(MAX) im Entscheidungsblock 816 ist, dann kann der Programmierprozess als fehlgeschlagen angesehen werden (Block 818). Ist der Programmierzähler (PC) kleiner als ein Maximalwert (z. B. 6), so wird der Programmierzähler (PC) um 1 erhöht und die Programmierspannung Vpgm kann auf den nächsten Wert bei Block 820 angehoben werden. In einigen Ausführungsformen können die Verstärkungsspannungen auch bei Block 820 erhöht werden. Nach Block 820 kann der Prozess zu Block 804 zurückkehren, um den nächsten Programmierimpuls vorzubereiten und auf die ausgewählte Wortleitung anzuwenden.
  • Nach Abschluss des Programmierdurchgangs können die Daten aus den Speicherzellen mit gelesenen Referenzspannungen ausgelesen werden, die innerhalb der programmierten Schwellenspannungsverteilungen der Speicherzellen liegen. Durch Testen, ob die Schwellenspannung einer bestimmten Speicherzelle über oder unter einer oder mehreren der ausgelesenen Referenzspannungen liegt, kann die Die-Steuerung den gespeicherten Wert bestimmen, der durch die Schwellenspannung einer Speicherzelle dargestellt wird.
  • Wenn die Speicherzelle nicht korrekt programmiert ist, kann Vpgm seinen höchsten Wert erreicht haben und die Schwellenspannung auf der Speicherzelle kann höher als die einer normal programmierten Speicherzelle sein. Dies kann zu einer Verteilung von Schwellenspannungen auf Speicherzellen in einem bestimmten Speicherbereich (z. B. einem FLASH-Speicherblock) führen, in dem eine bestimmte Anzahl von Speicherzellen eine höhere Schwellenspannung aufweisen kann als eine erfolgreich programmierte Speicherzelle. Solche Zellen können von Fachleuten als überprogrammierte Speicherzellen bezeichnet werden.
  • 9 veranschaulicht eine NAND-Kette während und nach einer Vorladephase 900 gemäß einer Ausführungsform. Eine NAND-Kette, die mehrere sourceseitige Auswahlgates 912 und Dummy-Wortleitung-Auswahlgates 914 aufweist, wird in einem Zustand während einer sourceseitigen Vorladephase 902 und nach einer sourceseitigen Vorladephase 904 gezeigt.
  • Während einer sourceseitigen Vorladephase 902 weisen die sourceseitigen Auswahlgates 912 SGSB und SGS jeweils eine Schwellenspannung von 2,5 V und 2 V auf und können durch ein SGS-Vorladesignal (z. B. Spannung) Vsgspch eingeschaltet werden, das an SGSB und SGS über Steuerleitungen geliefert wird. Das SGS-Vorladesignal Vsgspch kann beispielsweise eine Spannung von etwa 6,4 V sein. Die Dummy-Wortleitung-Auswahlgates 914 (Sourceseite) DWLS0 und DWLS1, die jeweils Schwellenspannungen von 0 V und 1 V aufweisen, können durch eine Durchlassspannung Vpass eingeschaltet werden. Diese Durchlassspannung Vpass kann beispielsweise etwa 7,0 V betragen. Dies ermöglicht, dass eine Sourceleitungsspannung Vdd von beispielsweise 2,20 eV, die an die Sourceleitung angelegt wird, in den Kanal fließt, um ein Potential des Kanals unter und/oder um die Wortleitungen (WL0 und WLn) anzuheben. „Dummy-Wortleitung-Auswahlgate“ nimmt Bezug auf ein Auswahlgate, welches an eine Dummy-Wortleitung gekoppelt ist.
  • Die nicht ausgewählte Wortleitung WL0 und die ausgewählte Wortleitung WLn, die aufgrund des ROP-Programmierens gelöschte Speicherzellen aufweisen, können durch eine relativ niedrige Spannung wie das Kanal-Vorladespannungssignal Vchpch von z. B. 1,3 V eingeschaltet werden. Das Aktivieren der Speicherzellen von WL0 und WLn lässt das Vorladepotential Vdd unter und/oder um die ausgewählte Wortleitung WLn ansteigen. WLn ist die zu programmierende Wortleitung, ausgewählte Wortleitung 906. Auswahlgates auf der Drainseite werden während der Vorladephase ausgeschaltet, so dass das Kanalpotential ansteigt. Folglich wird das SGD Auswahlgate auf Vss, etwa 0 Volt, vorgespannt, was den Kanal auf der Drainseite abschaltet, trennt/entkoppelt. Dies ermöglicht, dass ein Potential in dem Kanal der NAND-Kette auf Vdd oder etwa 2,20 eV ansteigt. Das angehobene Kanalpotential stellt das Vorladepotential bereit, das erforderlich ist, um das Kanalpotential während der Verstärkungsphase hoch genug anzuheben, um wirksam das Programmieren für Speicherzellen einer ausgewählten Wortleitung 906 zu sperren, die während einer bestimmten Programmierphase eines Programmier-Speichervorgangs mit mehreren Programmierphasen nicht ausgewählte Speicherzellen sind.
  • Das Vorladepotential und/oder die Spannungen auf den Wortleitungen und/oder Auswahlgates können von einer Vorspannungsquelle 920 bereitgestellt werden. „Vorspannungsquelle“ nimmt Bezug auf einen Satz von Schaltungen, Schaltkreisen, Logiken oder Komponenten, die so eingerichtet sind, dass sie eine Spannung an eine oder mehrere Komponenten eines Speicherarrays liefern. Die Vorspannungsquelle kann die Spannung unter Verwendung einer oder mehrerer Steuerleitungen übertragen. Bestimmte Steuerleitungen können einen spezifischen Namen aufweisen, basierend darauf, welche Teile des Speicherarrays die Steuerleitung steuert, zum Beispiel sind Wortleitungen und Bitleitungen Typen von Steuerleitungen.
  • Die Größe der von der Vorspannungsquelle bereitgestellten Spannung und ob der zugeführte Spannungspegel steigt oder sinkt, hängt von dem von einer Steuerung implementierten Vorgang ab. An einem Punkt während eines Vorgangs kann der von der Vorspannungsquelle bereitgestellte Spannungspegel ein Analogsignal aufweisen, das von der Masse- oder Nullspannung oder einem Pegel, der im Wesentlichen nahe Null liegt, auf einen gewünschten Spannungspegel ansteigt, der von den an die Vorspannungsquelle gekoppelten Komponenten benötigt wird, um den gewünschten Vorgang zu implementieren. Wenn die an eine an die Vorspannungsquelle gekoppelte Komponente angelegte Spannung ansteigt, wird die Zeitspanne, in der sich der Spannungspegel ändert, hierin als Laden, Vorladen oder Hochfahren bezeichnet.
  • An einem anderen Punkt während eines Vorgangs kann der von der Vorspannungsquelle bereitgestellte Spannungspegel ein Analogsignal aufweisen, das so eingerichtet ist, dass es einen Spannungspegel unterhält, der von den an die Vorspannungsquelle gekoppelten Komponenten für eine bestimmte Phase der Implementierung eines gewünschten Vorgangs benötigt wird. Da die an eine an die Vorspannungsquelle gekoppelte Komponente angelegte Spannung im Wesentlichen auf dem gewünschten Spannungspegel bleibt, wird die Zeitspanne hierin als stationärer oder stabiler Zustand bezeichnet.
  • An einem anderen Punkt während eines Vorgangs kann der von der Vorspannungsquelle bereitgestellte Spannungspegel ein Analogsignal aufweisen, das von einem gewünschten Spannungspegel auf einen niedrigeren Spannungspegel, einen Massepegel oder eine Nullspannung oder einen Pegel, der für einen gewünschten Vorgang im Wesentlichen nahe bei null liegt, absinkt. Da die an eine an die Vorspannungsquelle gekoppelte Komponente angelegte Spannung abnimmt, wird die Periode, in der sich der Spannungspegel ändert, hierin als Entladen, Nachladen oder Herunterfahren bezeichnet. Eine Verstärkungskapazität 908 kann dem Kanal inhärent sein, so dass zusätzliches Vorladepotential für eine gewisse Zeit gespeichert wird und zur Unterstützung der Sperrung der Verstärkung während des Programmierens zur Verfügung steht.
  • Nach einer sourceseitigen Vorladephase 904 werden analoge Signale/Spannungen auf sourceseitigen Auswahlgates wie den Source-Steuerleitungen SGSB und SGS und/oder Dummy-Wortleitung-Auswahlgates (z. B. SGSB, SGS, DWLS0 und DWLS1) auf Vss, etwa 0 V, heruntergefahren. Wenn die Spannung an den sourceseitigen Auswahlgates abnimmt, schalten bestimmte Auswahlgates den zugehörigen Transistor vor anderen aus.
  • Insbesondere wenn die Herunterfahrrate für alle sourceseitigen Auswahlgates gleich ist, schalten das sourceseitige Auswahlgate und der zugehörige Transistor mit einer höchsten Schwellenspannung zuerst ab, was den Kanal trennt/abschaltet und den Kanal möglicherweise isoliert (z. B. den Kanal potentialfrei macht). Im Beispiel von 9 ist das SGSB, das sourceseitige Auswahlgate, das Gate 918 mit der höchsten Schwellenspannung, das, wie veranschaulicht, eine Vt von 2,5 V aufweist und damit das am schnellsten (z. B. am frühesten) abschaltbare Gate ist.
  • Wenn der Kanal potentialfrei ist (sowohl die Drainseite als auch die Sourceseite sind abgeschaltet), beginnt das Potential (z. B. die Spannung) innerhalb des Kanals, das während der Vorladephase aufgebaut wurde, sich gegen ein negatives Potential zu koppeln, und zwar aufgrund des Einflusses der immer noch herunterfahrenden Spannung auf den sourceseitigen Auswahlgates, die noch nicht ausgeschaltet sind. In diesem Beispiel fahren die sourceseitigen Auswahlgates SGS, DWLSO, DWLS1 herunter, weisen aber immer noch eine Spannung zwischen etwa 7,0 V und 0 V (Vss) auf. Durch diesen Einfluss ist der Kanal unter den Dummy-Wortleitungen negativ an ein Potential von etwa -2,5 eV gekoppelt, was einen Potentialgradienten 916 im Kanal zwischen DWL1 und WL0 erzeugt. Dies wird durch die Differenz von -4,7 eV zwischen den 2,20 eV Vdd auf der Sourceseite veranschaulicht. In einer Ausführungsform kann dieser Kopplungseffekt das während der Vorladephase erzeugte Potential im Kanal negieren.
  • Folglich ist in den unteren Wortleitungen (z. B. WL0, WL1, ...WLn, usw.) die Verstärkungskapazität 908 kleiner als in den mittleren und oberen Wortleitungen. Infolgedessen kann es aufgrund des Potentialgradienten 916 zu einer Verstärkungsleckage 910 unterhalb der unteren Wortleitungen kommen. Diese Verstärkungsleckage 910 kann dazu führen, dass die Schwellenspannung von gelöschten Zellen auf niedrigeren Wortleitungen aufgrund von Programmierstörungen bei der Anwendung eines Programmierimpulses während eines Programmier-Speichervorgangs in einen höheren Schwellenspannungszustand übergeht.
  • In einer Ausführungsform der beanspruchten Lösung kann die Die-Steuerung 206 so eingerichtet sein, dass sie die Bildung des Potentialgradienten 916 in dem Kanal von NAND-Ketten eines Speicherarrays während einer Vorladephase eines Programmier-Speichervorgangs abschwächt. In einer anderen Ausführungsform der beanspruchten Lösung kann die Die-Steuerung 206 so eingerichtet sein, dass sie eine Spannung innerhalb von NAND-Ketten einer nicht ausgewählten Speicherzelle entlang einer ausgewählten Wortleitung vorlädt und verstärkt, so dass die nicht ausgewählte Speicherzelle für das Programmieren gesperrt wird. In einer oder mehreren Ausführungsformen kann die Abschwächung eines Potentialgradienten 916 dadurch erreicht werden, dass geregelt wird, wie und/oder wann sich die sourceseitigen Auswahlgates nach Abschluss einer Vorladephase relativ zueinander entladen.
  • In einer oder mehreren anderen Ausführungsformen kann das Vorladen und/oder Verstärken der Spannung innerhalb von NAND-Ketten so durchgeführt werden, dass nicht ausgewählte Speicherzellen einer ausgewählten Wortleitung für das Programmieren gesperrt werden, wenn ein Programmierimpuls an die ausgewählte Wortleitung angelegt wird. In Ausführungsformen, in denen die Die-Steuerung eine sourceseitige Vorladephase implementiert, kann die Die-Steuerung die Programmierung der nicht ausgewählten Speicherzellen einer ausgewählten Wortleitung sperren, indem sie Kopplungseffekte von Kanälen für die nicht ausgewählten Speicherzellen während eines Programmier-Speichervorgangs abschwächt. Die Die-Steuerung kann Kopplungseffekte abschwächen, indem sie steuert, wann und wie die Kanäle von der Sourceleitung getrennt werden.
  • 10 veranschaulicht eine verzögerte Entladesequenz 1000 gemäß einer Ausführungsform, wobei Wellenformen auf einer Zeitachse von T0 - T6 gezeigt werden. „Entladesequenz“ nimmt Bezug auf eine Sequenz oder Reihenfolge für die Durchführung eines Entladevorgangs. Eine Entladesequenz kann in Bezug auf das Entladen einer Spannung verwendet werden, die in einer elektrischen Komponente oder Schaltung, wie einer Steuerleitung, einem Auswahlgate und/oder einem Transistor, vorhanden ist oder daran angelegt wurde. Die entladene(n) elektrische(n) Komponenten(en) oder Schaltungen(en) können getrennt in einer bestimmten sequentiellen Reihenfolge entladen werden, oder zwei oder mehr von ihnen können zusammen in einer bestimmten sequentiellen Reihenfolge entladen werden.
  • Diese verzögerte Entladesequenz 1000 kann nach dem Vorladen eines dreidimensionalen Speicherarrays oder nach Abschluss einer Vorladephase als Teil von ROP-Programmier-Speichervorgängen implementiert werden. Ein solches dreidimensionales Speicherarray kann dem in 4 veranschaulichten ähnlich sein und mindestens eine Dummy-Wortleitung aufweisen, die zwischen dem sourceseitigen Auswahlgate jeder NAND-Kette und den Wortleitungen positioniert ist. Die mindestens eine Dummy-Wortleitung kann mit dem Kanal jeder NAND-Kette über ein Dummy-Wortleitung-Auswahlgate gekoppelt sein. Das sourceseitige Auswahlgate SGS kann eine erste Schwellenspannung aufweisen, und die Dummy-Wortleitung D 710 kann eine zweite Schwellenspannung aufweisen.
  • In der verzögerten Entladesequenz 1000 zeigt SGD das Signal an, das an das drainseitige Auswahlgate angelegt wird (bei mehreren SGDs kann jedes das gleiche veranschaulichte SGD-Signal empfangen), SGS zeigt das Signal an, das während der Zeitachse T0-T6 an das sourceseitige Auswahlgate angelegt wird. DWLS repräsentiert das Signal, das an die mindestens eine Dummy-Wortleitung auf der Sourceseite angelegt wird und WLn repräsentiert das Signal, das an die Wortleitung angelegt wird, die vor und während der Zeitachse T0-T6 zum Programmieren ausgewählt wurde.
  • In einer Ausführungsform kann die Vorladephase von ROP-Vorgängen zum Zeitpunkt T0 enden. In einer anderen Ausführungsform kann die Vorladephase von ROP-Vorgängen zum Zeitpunkt T1 enden, und die hierin beschriebenen beanspruchten Lösungen können angewendet werden, wenn die Vorladephase abgeschlossen ist.
  • Bei T0 kann eine Entladeschaltung, die innerhalb der Die-Steuerung eingerichtet ist, die SGS und die DWLS zusammen entladen (dargestellt durch die durchgehenden schwarzen Linien), was zu Problemen mit dem oberen Schwanz bei der Löschung führen kann, wie zuvor besprochen. Wenn sie zusammen entladen werden, kann die SGS aufgrund der höheren Vt (veranschaulicht durch das „x“ und die durchgezogene Linie SGS) vor der DWLS abgetrennt werden.
  • In einer Ausführungsform der beanspruchten Lösung kann die Entladeschaltung jedoch so eingerichtet sein, dass sie das sourceseitige Auswahlgate SGS nach Entladen des mindestens einen Dummy-Wortleitung-Auswahlgates entlädt (in 10 durch die gestrichelte Linie dargestellt, die nach dem Zeitpunkt T0 beginnt). Das SGS kann nach dem mindestens einen Dummy-Wortleitung-Auswahlgate entladen werden, weil die erste Schwellenspannung (des sourceseitigen Auswahlgates SGS) größer als die zweite Schwellenspannung (des Dummy-Wortleitung-Auswahlgates DWLS) ist.
  • In Ausführungsformen, die eine Vielzahl von sourceseitigen Auswahlgates und eine Vielzahl von sourceseitigen Dummy-Wortleitung-Auswahlgates aufweisen, kann die Entladeschaltung so eingerichtet werden, dass sie die Vielzahl von sourceseitigen Auswahlgates nach dem Entladen der Vielzahl von sourceseitigen Dummy-Wortleitung-Auswahlgates entlädt, wenn die Schwellenspannungen der Vielzahl von sourceseitigen Auswahlgates größer als die Schwellenspannungen der Vielzahl von sourceseitigen Dummy-Wortleitungs-Auswahlgates sind.
  • Das Verzögern des Entladens von Vsgspch aus SGS bis nach dem Zeitpunkt T0, wie z. B. T1, wenn Vpass auf DWLS im Wesentlichen entladen ist, kann die im Hinblick auf 9 beschriebene Verstärkungsleckage 910 verhindern oder abschwächen, indem es die Erzeugung eines Potentialgradienten 916 während des Entladens des sourceseitigen Auswahlgates reduziert oder eliminiert. Durch die zeitliche Staffelung des Entladens des sourceseitigen Auswahlgates SGS bleibt der Kanal mit der Sourceleitung gekoppelt, was den Einfluss der Spannung auf das DWLS abschwächt und eine negative Kopplung des Kanals abschwächt oder verhindert.
  • Infolgedessen wird während der Vorbereitung der Verstärkungsphase bei T2 und T3 und der Verstärkungsphase selbst eine angemessene Vorladephase im Kanal aufrechterhalten. „Verstärkungsphase“ nimmt Bezug auf eine Phase innerhalb eines Programmiervorgangs, in der eine Spannung innerhalb einer oder mehrerer Komponenten eines Speicherarrays für eine bestimmte Zeitspanne auf den Zielwert angehoben wird.
  • In einer Ausführungsform wird eine Verstärkungsphase vor dem Programmieren ausgewählter Speicherzellen einer ausgewählten Wortleitung verwendet. In einer solchen Ausführungsform wird die Spannung in einem Kanal so hoch angehoben, dass Speicherzellen, die an die ausgewählte Wortleitung gekoppelt sind, daran gehindert werden, ihren Programmierzustand zu ändern (z. B. die Schwellenspannung bei NAND-Speicherzellen). Durch Anheben der Spannung des Kanals und anschließendes Gestatten, dass der Kanal potentialfrei ist, wird die Spannungsdifferenz zwischen dem Kanal und einem an einer ausgewählten Wortleitung angelegten Programmierimpuls minimiert, so dass das Programmieren nicht ausgewählter Speicherzellen abgeschwächt wird.
  • In einer Ausführungsform kann die Verstärkungsphase zum Zeitpunkt T4 beginnen. Wenn die Verstärkungsspannung Vdd bei T4 angelegt wird, können Kanäle für nicht ausgewählte Speicherzellen ausreichend verstärkt werden, um die Programmierung zwischen T5 und T6 zu sperren, wenn die Programmierspannung Vpgm an die ausgewählte Wortleitung 906 (WLn) angelegt wird.
  • 11 veranschaulicht eine verzögerte Entladesequenz 1100 gemäß einer Ausführungsform, wobei Wellenformen auf einer Zeitachse von T0 - T6 gezeigt werden. „Entladesequenz“ nimmt Bezug auf eine Sequenz oder Reihenfolge für die Durchführung eines Entladevorgangs. Eine Entladesequenz kann in Bezug auf das Entladen einer Spannung verwendet werden, die in einer elektrischen Komponente oder Schaltung, wie einer Steuerleitung, einem Auswahlgate und/oder einem Transistor, vorhanden ist oder daran angelegt wurde. Die entladene(n) elektrische(n) Komponenten(en) oder Schaltungen(en) können getrennt in einer bestimmten sequentiellen Reihenfolge entladen werden, oder zwei oder mehr von ihnen können zusammen in einer bestimmten sequentiellen Reihenfolge entladen werden.
  • Diese verzögerte Entladesequenz 1100 kann nach dem Vorladen eines dreidimensionalen Speicherarrays oder nach Abschluss einer Vorladephase als Teil von ROP-Programmier-Speichervorgängen implementiert werden. Ein solches dreidimensionales Speicherarray kann dem in 4 veranschaulichten ähnlich sein und mindestens eine Dummy-Wortleitung aufweisen, die zwischen dem sourceseitigen Auswahlgate jeder NAND-Kette und den Wortleitungen positioniert ist. Die mindestens eine Dummy-Wortleitung kann mit dem Kanal jeder NAND-Kette über ein Dummy-Wortleitung-Auswahlgate gekoppelt sein. Das sourceseitige Auswahlgate SGS kann eine erste Schwellenspannung aufweisen, und die Dummy-Wortleitung D 710 kann eine zweite Schwellenspannung aufweisen.
  • In der verzögerten Entladesequenz 1100 zeigt SGD das Signal an, das an das drainseitige Auswahlgate angelegt wird (bei mehreren SGDs kann jedes das gleiche veranschaulichte SGD-Signal empfangen), SGS zeigt das Signal an, das während der Zeitachse T0-T6 an das sourceseitige Auswahlgate angelegt wird. DWLS repräsentiert das Signal, das an die mindestens eine Dummy-Wortleitung auf der Sourceseite angelegt wird und WLn repräsentiert das Signal, das an die Wortleitung angelegt wird, die vor und während der Zeitachse T0-T6 zum Programmieren ausgewählt wurde.
  • In einer Ausführungsform kann die Vorladephase von ROP-Vorgängen zum Zeitpunkt T0 enden. In einer anderen Ausführungsform kann die Vorladephase von ROP-Vorgängen zum Zeitpunkt T1 enden, und die hierin beschriebenen beanspruchten Lösungen können angewendet werden, wenn die Vorladephase abgeschlossen ist.
  • Bei T0 kann eine Entladeschaltung, die innerhalb der Die-Steuerung eingerichtet ist, die SGS und die DWLS zusammen entladen (dargestellt durch die durchgehenden schwarzen Linien), was zu Problemen mit dem oberen Schwanz bei der Löschung führen kann, wie zuvor besprochen. Wenn sie zusammen entladen werden, kann die SGS aufgrund der höheren Vt (veranschaulicht durch das „x“ und die durchgezogene Linie SGS) vor der DWLS abgetrennt werden. Zusätzlich kann DWLS aufgrund der höheren Vt (veranschaulicht durch das „x“ und die durchgezogene Linie auf dem Signal DWLS) vor der ausgewählten Wortleitung abgetrennt werden.
  • In veranschaulichten Ausführungsformen kann die Entladeschaltung jedoch so eingerichtet werden, dass zuerst die ausgewählte Wortleitung WLn entladen wird (in 11 durch die gestrichelte Linie beginnend nach dem Zeitpunkt T0 dargestellt), dann das mindestens eine Dummy-Wortleitung-Auswahlgate (in 11 durch die gestrichelte Linie beginnend nach dem Zeitpunkt T1a dargestellt), dann das sourceseitige Auswahlgate SGS (in 11 durch die gestrichelte Linie beginnend nach dem Zeitpunkt T1 b dargestellt). Die Entladesequenz kann so gestaffelt werden, dass das SGS nach dem mindestens einen Dummy-Wortleitung-Auswahlgate und der ausgewählten Wortleitung zuletzt entlädt. In bestimmten Ausführungsformen kann diese Entladesequenz verwendet werden, weil die Schwellenspannung des Dummy-Wortleitung-Auswahlgates DWLS größer sein kann als die ausgewählte Wortleitung und die Schwellenspannung des sourceseitigen Auswahlgates SGS größer sein kann als die Schwellenspannung des Dummy-Wortleitung-Auswahlgates DWLS.
  • Das Verzögern des Entladens von Vsgspch aus SGS bis nach dem Zeitpunkt T0, wie z. B. T1a und T1b, wenn Vpass auf DWLS im Wesentlichen entladen ist, kann die im Hinblick auf 9 beschriebene Verstärkungsleckage 910 verhindern oder abschwächen, indem es die Erzeugung eines Potentialgradienten 916 während des Entladens des sourceseitigen Auswahlgates reduziert oder eliminiert. Durch die zeitliche Staffelung des Entladens des sourceseitigen Auswahlgates SGS bleibt der Kanal mit der Sourceleitung gekoppelt, was den Einfluss der Spannung auf das DWLS abschwächt und eine negative Kopplung des Kanals abschwächt oder verhindert.
  • Infolgedessen wird während der Vorbereitung der Verstärkungsphase bei T2 und T3 und der Verstärkungsphase selbst eine angemessene Vorladephase im Kanal aufrechterhalten. „Verstärkungsphase“ nimmt Bezug auf eine Phase innerhalb eines Programmiervorgangs, in der eine Spannung innerhalb einer oder mehrerer Komponenten eines Speicherarrays für eine bestimmte Zeitspanne auf den Zielwert angehoben wird.
  • In einer Ausführungsform wird eine Verstärkungsphase vor dem Programmieren ausgewählter Speicherzellen einer ausgewählten Wortleitung verwendet. In einer solchen Ausführungsform wird die Spannung in einem Kanal so hoch angehoben, dass Speicherzellen, die an die ausgewählte Wortleitung gekoppelt sind, daran gehindert werden, ihren Programmierzustand zu ändern (z. B. die Schwellenspannung bei NAND-Speicherzellen). Durch Anheben der Spannung des Kanals und anschließendes Gestatten, dass der Kanal potentialfrei ist, wird die Spannungsdifferenz zwischen dem Kanal und einem an einer ausgewählten Wortleitung angelegten Programmierimpuls minimiert, so dass das Programmieren nicht ausgewählter Speicherzellen abgeschwächt wird.
  • In einer Ausführungsform kann die Verstärkungsphase zum Zeitpunkt T4 beginnen. Wenn die Verstärkungsspannung Vdd bei T4 angelegt wird, können Kanäle für nicht ausgewählte Speicherzellen ausreichend verstärkt werden, um die Programmierung zwischen T5 und T6 zu sperren, wenn die Programmierspannung Vpgm an die ausgewählte Wortleitung 906 (WLn) angelegt wird.
  • 12 veranschaulicht eine verzögerte Entladesequenz 1200 gemäß einer Ausführungsform, wobei Wellenformen auf einer Zeitachse von T0 - T6 gezeigt werden. Diese verzögerte Entladesequenz 1200 kann durch ein dreidimensionales Speicherarray implementiert werden, wobei das sourceseitige Auswahlgate eine Vielzahl von sourceseitigen Auswahlgates (z. B. SGSO, SGS1, SGS2) aufweist, die mit jeder NAND-Kette gekoppelt sind. In der veranschaulichten Ausführungsform kann das Speicherarray keine Dummy-Wortleitung einschließen, und ein sourceseitiges Auswahlgate kann unter Verwendung einer Vielzahl von sourceseitigen Auswahlgates (z. B. SGSO, SGS1, SGS2) implementiert werden.
  • In einer Ausführungsform kann ein sourceseitiges Auswahlgate der Vielzahl von sourceseitigen Auswahlgates (z. B. SGSO, SGS1, SGS2) eine höhere Schwellenspannung aufweisen als die anderen Auswahlgates. Nehmen wir zum Beispiel an, SGS0 hat eine Vt von 2,5 V und SGS1 hat eine Vt von 2,0 V und SGS2 hat eine Vt von 2,0 V. Wenn in einer solchen Konfiguration die Die-Steuerung SGSO, SGS1 und SGS2 zusammen entlädt, schaltet SGS0 seinen zugehörigen Transistor vor SGS1 und SGS2 aufgrund der höheren Vt ab (veranschaulicht durch das „x“ und die durchgezogene Linie SGS0). Um jedoch ein vorzeitiges Abtrennen des Kanals zu vermeiden, ist die Die-Steuerung in einer Ausführungsform so eingerichtet, dass sie das Source-Auswahlgate mit der höchsten Schwellenspannung entlädt, nachdem die anderen sourceseitigen Auswahlgates im Wesentlichen entladen sind. Diese Wellenform ist durch die gestrichelte Linie veranschaulicht. Im veranschaulichten Beispiel ist das sourceseitige Auswahlgate SGS0 das mit dem höchsten Vt.
  • In einer anderen Ausführungsform, die ähnliche Wellenformen wie die in 10 veranschaulichten aufweist, kann das Speicherarray mindestens eine Dummy-Wortleitung (nicht in 12 dargestellt) neben den Wortleitungen einschließen. Darüber hinaus kann eine Vielzahl von sourceseitigen Auswahlgates entlang der NAND-Kette zwischen der Sourceleitung und der mindestens einen Dummy-Wortleitung angeordnet sein, und jedes der Vielzahl von sourceseitigen Auswahlgates kann eine andere Schwellenspannung aufweisen. SGSO, SGS1 und SGS2 stellen die Signale dar, die auf eine Vielzahl (in diesem Fall drei) von sourceseitigen Auswahlgates geleitet werden. Nehmen wir zum Beispiel an, SGS0 hat eine Vt von 3,0 V und SGS1 hat eine Vt von 2,5 V und SGS2 hat eine Vt von 2,0 V.
  • Während der Vorladephase vor dem Zeitpunkt T0 kann Vsgspch auf diese sourceseitigen Auswahlgates (z. B. SGSO, SGS1 und SGS2) getrieben werden, damit sich ein Vorladepotential im Kanal entlang der NAND-Kette aufbauen kann. Bei T0 kann eine Entladeschaltung der Die-Steuerung SGS1 und SGS2 zusammen entladen und die Entladung von SGS0 (siehe gestricheltes Liniensegment) bis T1 verzögern, da SGS0 mit einer Vt von 3,0 V eine höhere Vt aufweist als die Vts von SGS1 und SGS2.
  • Durch Entladen eines sourceseitigen Auswahlgates der Vielzahl von sourceseitigen Auswahlgates mit der höchsten Schwellenspannung nach Entladen anderer sourceseitiger Auswahlgates der Vielzahl von sourceseitigen Auswahlgates kann die Die-Steuerung den Kanal für eine ausreichende Zeitspanne elektrisch mit der Sourceleitung gekoppelt halten, so dass das Potential im Kanal aufgrund der Spannung an SGS1, SGS2 oder einer DWLS (in 12 nicht gezeigt) nicht negativ koppelt. Infolgedessen wird während des Programmier-Speichervorgangs eine angemessene Vorladung aufrechterhalten.
  • 13 veranschaulicht eine verzögerte Entladesequenz 1300 gemäß einer Ausführungsform, wobei Wellenformen auf einer Zeitachse von T0 - T6 gezeigt werden. Wie in den Beispielen von 10 und 12 kann das Speicherarray für diese verzögerte Entladesequenz 1200 eine Vielzahl von sourceseitigen Auswahlgates SGS0-SGS2, ein oder mehrere SGDs, einen Satz mit Wortleitungen gekoppelter Speicherzellen mit einer ausgewählten Wortleitung 906 WLn und eine Vielzahl von Dummy-Wortleitungen einschließen. In diesem Beispiel weist SGS1 eine höhere Schwellenspannung auf als die Dummy-Wortleitungen DWLS1, DWLS0 (z. B. DWL in 10). Die Die-Steuerung verwaltet die Entladung von SGS1 so, dass der Kanal während einer Vorladephase keinen oder nur einen minimalen Potentialgradienten in der Nähe der anderen SGS und DWL bildet. Die Die-Steuerung kann so eingerichtet sein, dass sie die Bildung eines Potentialgradienten im Kanal der NAND-Ketten während einer Vorladephase des Programmier-Speichervorgangs abschwächt. In einer anderen Ausführungsform kann die Die-Steuerung so eingerichtet sein, dass sie eine Spannung innerhalb eines Kanals von jeder NAND-Kette einer nicht ausgewählten Speicherzelle entlang einer ausgewählten Wortleitung vorlädt und verstärkt, so dass die nicht ausgewählte Speicherzelle für das Programmieren gesperrt wird.
  • 13 veranschaulicht, wie die Die-Steuerung SGS1 entlädt, nachdem sie die anderen sourceseitigen Auswahlgates SGSO, SGS2 und die Dummy-Wortleitungen DLWS0 und DWLS1 im Wesentlichen entladen hat. Die gestrichelte Linie zeigt das auf SGS1 getriebene Signal, das seine Entladung zum Zeitpunkt T1 beginnt, im Anschluss an SGSO, SGS2, DWLS1 und DWLSO, die ihre Entladung zum Zeitpunkt T0 beginnen. Der Fachmann erkennt, dass SGS1 das an einen Transistor über eine Steuerleitung gelieferte Signal darstellt, um den Transistor zu aktivieren oder zu deaktivieren und somit zu steuern, ob der Kanal elektrisch mit der Sourceleitung verbunden ist.
  • 14 veranschaulicht eine Entladesequenz mit einem Negativ-Kick 1400 gemäß einer Ausführungsform, wobei Wellenformen auf einer Zeitachse von T0 - T6 gezeigt werden. Die Die-Steuerung implementiert die Entladesequenz mit einem Negativ-Kick 1400. Das dreidimensionale Speicherarray kann mindestens eine Dummy-Wortleitung aufweisen, die zwischen dem sourceseitigen Auswahlgate jeder NAND-Kette und den Wortleitungen positioniert ist. Die mindestens eine Dummy-Wortleitung kann mit dem Kanal jeder NAND-Kette über ein Dummy-Wortleitung-Auswahlgate gekoppelt sein. Das sourceseitige Auswahlgate kann eine erste Schwellenspannung aufweisen, und das Dummy-Wortleitung-Auswahlgate kann eine zweite Schwellenspannung aufweisen. Die Vielzahl von Sourceleitungen kann eine erste Schwellenspannung aufweisen, die höher ist als die zweiten Schwellenspannungen der sourceseitigen Dummy-Wortleitungen.
  • In einer Ausführungsform entlädt die Entladeschaltung am Ende der Vorladephase gleichzeitig das sourceseitige Auswahlgate SGS und die Dummy-Wortleitung DWLS. Die Entladeschaltung kann einen negativen Kick an das Dummy-Wortleitung-Auswahlgate DWLS anlegen, während gleichzeitig die Dummy-Wortleitung-Auswahlgates und die sourceseitigen Auswahlgates entladen werden. Der negative Kick ist durch die gestrichelte Linie auf DWLS veranschaulicht.
  • „Kick“ nimmt Bezug auf einen Spannungsimpuls, der von einem Spannungstreiber geliefert wird. Der Spannungsimpuls wird mit einer Rate und mit einer Größe geliefert, die höher und schneller ist, als solche Spannungsimpulse normalerweise an dieselben elektrischen Schaltkreise oder Komponenten geliefert werden. „Puls“ nimmt Bezug auf ein analoges Signal, das schnell ansteigt und dann innerhalb einer relativ kurzen Dauer abfällt. In bestimmten Ausführungsformen kann ein Impuls einen kurzen Anstieg des Spannungspegels aufweisen, der schnell auf ein Spitzenniveau ansteigt und dann schnell abfällt.
  • „Negativer Kick“ nimmt Bezug auf einen Kick, der eine negative Vorspannung oder ein negatives Potential aufweist. Ein negativer Kick kann auch einen Kick einschließen, der ein Vorzeichen hat, das entgegengesetzt zu dem Vorzeichen von Vorspannungen ist, die gewöhnlich an eine bestimmte elektrische Komponente oder Steuerleitung angelegt werden. Der negative Kick kann als Reaktion darauf angelegt werden, dass die erste Schwellenspannung größer als die zweite Schwellenspannung ist.
  • Das Anlegen des negativen Kicks an die Dummy-Wortleitung DWLS kann dazu führen, dass die DWLs schneller entladen werden als andere sourceseitige Auswahlgates, wie z. B. SGS. Auf diese Weise ist der Kanal keinem potenziellen Kopplungseffekt durch die DWLS ausgesetzt. Stattdessen wird die DWLS, die den Wortleitungen am nächsten liegt, gleichzeitig oder vor dem SGS abgetrennt, so dass der Kanal keinem Kopplungseffekt durch die DWLS ausgesetzt ist.
  • In einer anderen Ausführungsform kann das Speicherarray eine Vielzahl von sourceseitigen Auswahlgates und eine Vielzahl von sourceseitigen Dummy-Wortleitung-Auswahlgates aufweisen. In dieser Ausführungsform weisen die Vielzahl von sourceseitigen Auswahlgates eine höhere Vt auf als die Vts der Vielzahl von sourceseitigen Dummy-Wortleitung-Auswahlgates.
  • In einer solchen Ausführungsform kann die Entladeschaltung einen negativen Kick an die Vielzahl von sourceseitigen Dummy-Wortleitung-Auswahlgates anlegen, während gleichzeitig die Dummy-Wortleitung-Auswahlgates und die sourceseitigen Auswahlgates entladen werden. Auf diese Weise sollte die Vielzahl von sourceseitigen Dummy-Wortleitung-Auswahlgates vor der Vielzahl von sourceseitigen Dummy-Wortleitung-Auswahlgates entladen werden, oder nicht später als diese. In dieser Ausführungsform ist die Größe und Dauer des negativen Kicks eingerichtet, um zu bewirken, dass die Vielzahl von sourceseitigen Dummy-Wortleitung-Auswahlgates vor der Vielzahl von sourceseitigen Dummy-Wortleitung-Auswahlgates entladen werden, oder nicht später als diese.
  • Durch Anlegen eines negativen Kicks wird die Kanal-Vorladespannung beibehalten. Wenn die Verstärkungsspannung Vdd bei T6 angelegt wird, können Wortleitungen ausreichend verstärkt werden, um die Programmierung zwischen T5 und T6 zu sperren, wenn die Programmierspannung Vpgm an die ausgewählte Wortleitung 906 (WLn) angelegt wird.
  • 15 veranschaulicht eine Entladesequenz mit einem Positiv-Kick 1500 gemäß einer Ausführungsform, wobei Wellenformen auf einer Zeitachse von T0 - T6 gezeigt werden. Die Die-Steuerung implementiert die Entladesequenz mit einem Positiv-Kick 1500. Das dreidimensionale Speicherarray kann eine Vielzahl von NAND-Ketten aufweisen, die jeweils ein sourceseitiges Auswahlgate SGS, mindestens eine Dummy-Wortleitung DWLS und eine Vielzahl von Wortleitungen aufweisen. In einer Ausführungsform für die veranschaulichten Wellenformen kann das SGS eine höhere Schwellenspannung aufweisen als die mindestens eine DWLS.
  • In einer Ausführungsform entlädt die Entladeschaltung am Ende der Vorladephase gleichzeitig das sourceseitige Auswahlgate SGS und die mindestens eine Dummy-Wortleitung DWLS. Die Entladeschaltung kann einen positiven Kick an das sourceseitige Auswahlgate SGS anlegen, während gleichzeitig die Dummy-Wortleitung-Auswahlgates und die sourceseitigen Auswahlgates entladen werden. Der positive Kick ist durch die gestrichelte Linie auf SGS veranschaulicht.
  • „Positiver Kick“ nimmt Bezug auf einen Kick, der eine positive Vorspannung aufweist. Ein positiver Kick kann auch einen Kick einschließen, der ein Vorzeichen hat, das das gleiche Vorzeichen von Vorspannungen ist, die gewöhnlich an eine bestimmte elektrische Komponente oder Steuerleitung angelegt werden. In einer solchen Ausführungsform hat der positive Kick eine solche Größenordnung und Dauer, dass das sourceseitige Auswahlgate SGS länger eingeschaltet bleibt als die mindestens eine Dummy-Wortleitung DWLS, weil mehr Ladung abgeführt werden muss. Das Anlegen des positiven Kicks an das sourceseitige Auswahlgate SGS kann dazu führen, dass das SGS nach der mindestens einen Dummy-Wortleitung DWLS entladen wird. Auf diese Weise ist der Kanal keinem potenziellen Kopplungseffekt durch die DWLS ausgesetzt. Stattdessen wird die DWLS, die den Wortleitungen am nächsten liegt, gleichzeitig oder vor dem SGS abgetrennt, so dass der Kanal keinem Kopplungseffekt durch die DWLS ausgesetzt ist.
  • In einer anderen Ausführungsform, die eine Vielzahl von sourceseitigen Auswahlgates und eine Vielzahl von sourceseitigen Dummy-Wortleitung-Auswahlgates aufweist, kann die Entladeschaltung an ein oder mehrere Auswahlgates dieser Auswahlgates einen positiven Kick anlegen, bei dem es sich um ein Gate mit der höchsten Schwellenspannung handelt. Der dem Auswahlgate, welches das Auswahlgate mit der höchsten Schwellenspannung ist, zugeordnete Transistor, kann als dominanter sourceseitiger Transistor bezeichnet werden.
  • „Gate mit der höchsten Schwellenspannung“ nimmt Bezug auf ein Auswahlgate, das die höchste Schwellenspannung unter einer Vielzahl von Auswahlgates aufweist, die jeweils an der Steuerung von Strom oder Spannung beteiligt sind, die in einen Kanal hinein oder aus ihm heraus fließen. „Dominanter sourceseitiger Transistor“ nimmt Bezug auf einen Transistor, der auf einer Sourceseite einer NAND-Kette positioniert ist, wobei der dominante sourceseitige Transistor eine Gate-Schwellenspannung aufweist, die größer ist als eine Gate-Schwellenspannung für andere Auswahlgates einer Vielzahl von sourceseitigen Auswahlgates.
  • Der positive Kick auf dem Gate mit der höchsten Schwellenspannung hält den dominanten sourceseitigen Transistor im eingeschalteten Zustand, während die anderen sourceseitigen Auswahlgates und die sourceseitigen Dummy-Wortleitung-Auswahlgates zusammen mit dem dominanten sourceseitigen Transistor entladen werden. Aufgrund des positiven Kicks wird sich der dominante sourceseitige Transistor natürlich entladen und die Abschaltschwellenspannung später erreichen als die anderen Auswahlgates.
  • Durch Anlegen eines positiven Kicks wird die Kanal-Vorladespannung beibehalten. Wenn die Verstärkungsspannung Vdd bei T6 angelegt wird, können Wortleitungen ausreichend verstärkt werden, um die Programmierung zwischen T5 und T6 zu sperren, wenn die Programmierspannung Vpgm an die ausgewählte Wortleitung 906 (WLn) angelegt wird.
  • 16 veranschaulicht eine Die-Steuerung 1600 gemäß einer Ausführungsform. Die Die-Steuerung 1600 weist eine Programmierschaltung 1602, eine Verstärkungsschaltung 1604 und eine Vorladeschaltung 1606 auf. Die Vorladeschaltung 1606 kann eine Hochfahrschaltung 1608 und eine Entladeschaltung 1610 einschließen. Die Entladeschaltung 1610 kann mit einer Zeitschaltung 1612 eingerichtet sein.
  • Die Programmierschaltung 1602 dient dazu, Speicherzellen einer Wortleitung zu programmieren. Die Verstärkungsschaltung 1604 verstärkt eine Spannung innerhalb der NAND-Ketten, damit diese NAND-Ketten für das Programmieren gesperrt werden, wobei diese NAND-Ketten nicht ausgewählte Speicherzellen der ausgewählten Wortleitung aufweisen.
  • „Nicht ausgewählte Speicherzelle“ nimmt Bezug auf eine Speicherzelle, die nicht ausgewählt ist, um ihren Programmierzustand zu ändern. In einem NAND-Speicherarray kann es sich bei einer nicht ausgewählten Speicherzelle um eine Speicherzelle handeln, die entlang einer ausgewählten Wortleitung positioniert ist, die in eine Reihe von Programmier-Prüfvorgängen eingeschlossen ist, um Speicherzellen der ausgewählten Wortleitung in einen Zieldatenzustand zu programmieren. Eine nicht ausgewählte Speicherzelle ist in einer Ausführungsform eine Speicherzelle entlang der ausgewählten Wortleitung, die entweder ihren Zieldatenzustand erreicht hat oder in einem nicht programmierten Datenzustand verbleiben soll. Wie hierin verwendet, kann eine nicht ausgewählte Speicherzelle auf eine Speicherzelle Bezug nehmen, für die Programmierung gesperrt werden soll.
  • In bestimmten Ausführungsformen schließt die Die-Steuerung 1600 eine Vorladephase ein. Die Vorladeschaltung 1606 kann eine sourceseitige Vorladephase implementieren, um eine Verstärkungsphase der NAND-Ketten zu ermöglichen, um die Verstärkung der nicht ausgewählten Speicherzellen der ausgewählten Wortleitung zu erleichtern. Die Hochfahrschaltung 1608 der Vorladeschaltung 1606 kann eine Spannung einer Vielzahl von Source-Steuerleitungen (z. B. die Steuerleitungen, die mit SGSO, SGS1, SGS2 von 13 vor T0 gekoppelt sind) und einer Vielzahl von sourceseitigen Dummy-Wortleitungen (z. B. die Steuerleitungen, die mit DWLSO, DWLS1 von 13 vor T0 gekoppelt sind) erhöhen. Die Entladeschaltung 1610 kann die Spannung der Vielzahl von Source-Steuerleitungen und der Vielzahl von sourceseitigen Dummy-Wortleitungen so entladen, dass die Spannung innerhalb der NAND-Ketten während der gesamten sourceseitigen Vorladephase an eine Vorspannungsquelle gekoppelt bleibt. Der Fachmann wird erkennen, dass dies unter Verwendung von verschiedenen Techniken erreicht werden kann.
  • In bestimmten Ausführungsformen kann die Entladeschaltung 1610 eine Zeitschaltung 1612 aufweisen, die so eingerichtet ist, dass sie eine Entladesequenz für mindestens eine Dummy-Wortleitung und ein sourceseitiges Auswahlgate anordnet. Wenn die erste Schwellenspannung des sourceseitigen Auswahlgates größer als die zweite Schwellenspannung der mindestens einen Dummy-Wortleitung ist, organisiert die Entladeschaltung 1610 die Entladesequenz so, dass das mindestens eine Dummy-Wortleitung-Auswahlgate sich vor dem sourceseitigen Auswahlgate entlädt. Auf diese Weise bleibt die Spannung innerhalb der NAND-Ketten während der gesamten sourceseitigen Vorladephase an eine Vorspannungsquelle gekoppelt.
  • In anderen Ausführungsformen kann die Zeitschaltung 1612 der Entladeschaltung 1610 die Signalgröße und das Timing von Signalen für eine oder mehrere Steuerleitungen (z. B. die Steuerleitungen, die mit den Auswahlgates SGS0, SGS1, SGS2, DWLSO, DWLs1 von 13 gekoppelt sind) steuern, die eine Vielzahl von Source-Steuerleitungen und eine Vielzahl von sourceseitigen Dummy-Wortleitungen aufweisen. Die Zeitschaltung 1612 kann so eingerichtet werden, dass sie eine Entladeschaltung für die Steuerleitungen so anordnet, dass die Steuerleitungen Auswahlgates in absteigender Reihenfolge der Auswahlgate-Schwellenspannungen entladen. Nehmen wir zum Beispiel an, SGS2 weist eine Vt von 3,0 V auf und die anderen Steuerleitungen SGS0, SGS1, DWLSO, DWLs1 weisen eine Vt von weniger als 3,0 V auf. In einer solchen Situation kann die Zeitschaltung 1612 die Entladesequenz so ordnen, dass sich SGS2 nach den anderen Steuerleitungen SGS0, SGS1, DWLSO, DWLs1 entlädt. Auf diese Weise bleibt die Spannung innerhalb der NAND-Ketten während der gesamten sourceseitigen Vorladephase an eine Vorspannungsquelle gekoppelt.
  • 17 veranschaulicht ein Verfahren zum sourceseitigen Vorladen 1700 gemäß einer Ausführungsform. In Block 1702 beginnt das Verfahren zum sourceseitigen Vorladen 1700 mit der Aktivierung jedes einer Vielzahl von sourceseitigen Auswahlgates, die mit einer NAND-Kette zwischen einer Sourceleitung und einer Vielzahl von sourceseitigen Dummy-Wortleitung-Auswahlgates gekoppelt sind. Diese Aktivierung kann durch Vorspannen der Vielzahl von sourceseitigen Auswahlgates erreicht werden. Die Vielzahl von sourceseitigen Dummy-Wortleitung-Auswahlgates kann neben einer Speicherzelle der NAND-Kette liegen, wobei die Speicherzelle mit einer Wortleitung gekoppelt ist.
  • Jedes von einer Vielzahl von sourceseitigen Dummy-Wortleitung-Auswahlgates kann in Block 1704 aktiviert werden. Diese Aktivierung kann durch Vorspannen der Vielzahl von sourceseitigen Dummy-Wortleitung-Auswahlgates erreicht werden. In einer Ausführungsform können sowohl die sourceseitigen Auswahlgates als auch die sourceseitigen Dummy-Wortleitung-Auswahlgates im Wesentlichen gleichzeitig aktiviert werden.
  • Dann kann in Block 1706 die Die-Steuerung 1600 den Kanal der NAND-Kette durch Vorspannen einer Sourceleitung vorspannen, die mit der NAND-Kette durch die aktivierte Vielzahl von sourceseitigen Auswahlgates gekoppelt ist. In Block 1708 kann die Die-Steuerung 1600 die Vielzahl von sourceseitigen Auswahlgates und die Vielzahl von sourceseitigen Dummy-Wortleitung-Auswahlgates in einer bestimmten Reihenfolge (z. B. Entladesequenz) oder Weise (z. B. Positiv-Kick, Negativ-Kick) entladen, die einen elektrischen Pfad zwischen dem Kanal und der Sourceleitung aufrechterhält.
  • Innerhalb dieser Offenbarung können verschiedene Elemente (die unterschiedlich als „Einheiten“, „Schaltungen“, andere Komponenten usw. bezeichnet werden können) als „eingerichtet“ beschrieben oder beansprucht werden, um eine oder mehrere Aufgaben oder Operationen auszuführen. Diese Formulierung - [Element] eingerichtet zum [Ausführen einer oder mehrerer Aufgaben] - wird hierin verwendet, um sich auf die Struktur zu beziehen (d. h. etwas Physisches, wie eine elektronische Schaltung). Genauer gesagt, wird diese Formulierung verwendet, um anzuzeigen, dass diese Struktur so angeordnet ist, um die eine oder mehreren Aufgaben während des Betriebs durchzuführen. Eine Struktur kann als „eingerichtet“ bezeichnet werden, um eine Aufgabe auszuführen, auch wenn die Struktur momentan nicht betrieben wird. Ein „Kreditverteilungsschaltkreis, der eingerichtet ist zum Verteilen von Guthaben auf eine Vielzahl von Prozessorkernen“, soll beispielsweise eine integrierte Schaltung abdecken, die über einen Schaltkreis zum Ausführen dieser Funktion während des Betriebs verfügt, auch wenn die betreffende integrierte Schaltung derzeit nicht verwendet wird (z. B. ist kein Netzteil daran angeschlossen). Somit nimmt ein Element, das als „eingerichtet zum“ Durchführen einer Aufgabe beschrieben oder rezitiert wird, auf etwas Physisches Bezug, wie eine Vorrichtung, eine Schaltung, einen Speicher zum Speichern von Programmanweisungen, die zum Durchführen der Aufgabe ausführbar sind usw. Diese Formulierung wird hierin nicht verwendet, um auf etwas Immaterielles hinzuweisen.
  • Der Ausdruck „eingerichtet zum“ bedeutet nicht „konfigurierbar zum.“ Ein unprogrammiertes FPGA zum Beispiel würde nicht als „eingerichtet zum“ Ausführen einer bestimmten Funktion betrachtet werden, obwohl es nach der Programmierung „konfigurierbar zum“ Ausführen dieser Funktion sein kann.
  • Das Rezitieren in den beiliegenden Ansprüchen, dass eine Struktur „eingerichtet“ ist zum Ausführen einer oder mehrerer Aufgaben, ist ausdrücklich dazu gedacht, 35 U.S.C. § 112(f) für dieses Anspruchselement nicht geltend zu machen. Dementsprechend sollten Ansprüche in dieser Anmeldung, die nicht anderweitig das Konstrukt „Mittel zum“ [Ausführen einer Funktion] enthalten, nicht gemäß 35 U.S.C. § 112(f) ausgelegt werden.
  • Wie hierin verwendet, wird der Ausdruck „basierend auf“ verwendet, um einen oder mehrere Faktoren zu beschreiben, die eine Bestimmung beeinflussen. Dieser Ausdruck schließt nicht die Möglichkeit aus, dass zusätzliche Faktoren die Bestimmung beeinflussen können. Das heißt, eine Bestimmung kann ausschließlich auf bestimmten Faktoren oder auf den bestimmten Faktoren sowie anderen, nicht spezifizierten Faktoren basieren. Betrachten wir die Formulierung „A basierend auf B bestimmen“. Dieser Satz besagt, dass B ein Faktor ist, der zur Bestimmung von A verwendet wird oder der die Bestimmung von A beeinflusst. Dieser Satz schließt nicht aus, dass die Bestimmung von A auch auf einem anderen Faktor, wie beispielsweise C, basieren kann. Diese Formulierung gilt auch für eine Ausführungsform, in der A ausschließlich auf der Grundlage von B bestimmt wird. Wie hierin verwendet, ist die Formulierung „basierend auf“ gleichbedeutend mit der Formulierung „basierend zumindest teilweise auf.“
  • Wie hierin verwendet, beschreibt die Formulierung „als Reaktion auf“ einen oder mehrere Faktoren, die einen Effekt auslösen. Diese Formulierung schließt nicht die Möglichkeit aus, dass zusätzliche Faktoren den Effekt beeinflussen oder anderweitig auslösen können. Das heißt, ein Effekt kann ausschließlich als Reaktion auf diese Faktoren oder als Reaktion auf die festgelegten Faktoren sowie andere, nicht festgelegte Faktoren auftreten. Betrachten wir die Formulierung „A als Reaktion auf B ausführen.“ Dieser Satz besagt, dass B ein Faktor ist, der die Leistung von A auslöst. Dieser Satz schließt nicht aus, dass die Ausführung von A auch als Reaktion auf einen anderen Faktor, wie beispielsweise C, erfolgen kann. Diese Formulierung gilt auch für eine Ausführungsform, bei der A ausschließlich als Reaktion auf B ausgeführt wird.
  • Wie hierin verwendet, werden die Begriffe „erste/erster/erstes“, „zweite/zweiter/zweites“ usw. als Bezeichnungen für die anschließenden Substantive verwendet, und implizieren keine Art von Ordnung (z. B. räumlich, zeitlich, logisch usw.), sofern nicht anders angegeben. Beispielsweise können in einer Registerdatei mit acht Registern die Begriffe „erstes Register“ und „zweites Register“ verwendet werden, um auf zwei beliebige der acht Register Bezug zu nehmen, und nicht beispielsweise nur auf die logischen Register 0 und 1.
  • Bei der Verwendung in den Ansprüchen wird der Begriff „oder“ als inklusiv und nicht als exklusiv verwendet. Beispielsweise bedeutet die Formulierung „mindestens einer von x, y oder z“ einen von x, y und z sowie eine beliebige Kombination davon.
  • Nach der detaillierten Beschreibung der veranschaulichenden Ausführungsformen wird deutlich, dass Modifikationen und Variationen möglich sind, ohne dass vom beanspruchten Erfindungsumfang abgewichen werden muss.

Claims (16)

  1. Vorrichtung, aufweisend: ein dreidimensionales Speicherarray aus NAND-Ketten, jede NAND-Kette aufweisend: ein sourceseitiges Auswahlgate auf einer Sourceseite der NAND-Kette, wobei das sourceseitige Auswahlgate eingerichtet ist, um die NAND-Kette mit einer Sourceleitung zu koppeln; ein drainseitiges Auswahlgate auf einer Drainseite der NAND-Kette, wobei das drainseitige Auswahlgate eingerichtet ist, um die NAND-Kette mit einer Bitleitung zu koppeln; einen Satz von Speicherzellen, der entlang der NAND-Kette zwischen dem sourceseitigen Auswahlgate und dem drainseitigen Auswahlgate positioniert ist, wobei die Speicherzellen an Wortleitungen gekoppelt sind; und einen Kanal, der sich von der Sourceseite zu der Drainseite der NAND-Kette erstreckt; und eine Die-Steuerung, die so eingerichtet ist, dass sie die Bildung eines Potentialgradienten im Kanal der NAND-Ketten während einer Vorladephase eines Programmier-Speichervorgangs abschwächt, wobei das dreidimensionale Speicherarray aufweist: mindestens eine Dummy-Wortleitung, die zwischen dem sourceseitigen Auswahlgate jeder NAND-Kette und den Wortleitungen positioniert ist, wobei die mindestens eine Dummy-Wortleitung über ein Dummy-Wortleitung-Auswahlgate mit dem Kanal jeder NAND-Kette gekoppelt ist; wobei das sourceseitige Auswahlgate eine erste Schwellenspannung aufweist, und das Dummy-Wortleitung-Auswahlgate eine zweite Schwellenspannung aufweist; und wobei die Die-Steuerung eine Entladeschaltung aufweist, die so eingerichtet ist, dass sie das sourceseitige Auswahlgate nach dem Entladen des mindestens einen Dummy-Wortleitung-Auswahlgates als Reaktion darauf entlädt, dass die erste Schwellenspannung größer als die zweite Schwellenspannung ist.
  2. Vorrichtung gemäß Anspruch 1, wobei das sourceseitige Auswahlgate eine Vielzahl von sourceseitigen Auswahlgates aufweist, die mit jeder NAND-Kette gekoppelt sind, wobei die Vielzahl von sourceseitigen Auswahlgates entlang der NAND-Kette zwischen der Sourceleitung und der mindestens einen Dummy-Wortleitung positioniert ist, wobei jedes der Vielzahl von sourceseitigen Auswahlgates eine unterschiedliche Schwellenspannung aufweist; und wobei die Die-Steuerung die Entladeschaltung aufweist, die so eingerichtet ist, dass sie ein sourceseitiges Auswahlgate der Vielzahl von sourceseitigen Auswahlgates entlädt, das eine höchste Schwellenspannung aufweist, nachdem andere sourceseitige Auswahlgates der Vielzahl von sourceseitigen Auswahlgates entladen wurden.
  3. Vorrichtung gemäß Anspruch 1, wobei die Die-Steuerung so eingerichtet ist, dass sie Wortleitungen des dreidimensionalen Speicherarrays programmiert, beginnend mit einer Wortleitung, die dem drainseitigen Auswahlgate am nächsten liegt und in einer Sequenz vom drainseitigen Auswahlgate zum sourceseitigen Auswahlgate fortschreitend, und wobei die Vorladephase eine sourceseitige Vorladephase aufweist.
  4. Vorrichtung gemäß Anspruch 1, wobei die Entladeschaltung eine Zeitschaltung aufweist, die so eingerichtet ist, dass sie eine Entladesequenz für die mindestens eine Dummy-Wortleitung und das sourceseitige Auswahlgate derart ordnet, dass das mindestens eine Dummy-Wortleitung-Auswahlgate sich vor dem sourceseitigen Auswahlgate entlädt, als Reaktion darauf, dass die erste Schwellenspannung größer als die zweite Schwellenspannung ist, und wobei eine ausgewählte Wortleitung sich vor dem mindestens einen Dummy-Wortleitung-Auswahlgate entlädt.
  5. Vorrichtung, aufweisend: ein dreidimensionales Speicherarray aus NAND-Ketten, jede NAND-Kette aufweisend: ein sourceseitiges Auswahlgate auf einer Sourceseite der NAND-Kette, wobei das sourceseitige Auswahlgate eingerichtet ist, um die NAND-Kette mit einer Sourceleitung zu koppeln; ein drainseitiges Auswahlgate auf einer Drainseite der NAND-Kette, wobei das drainseitige Auswahlgate eingerichtet ist, um die NAND-Kette mit einer Bitleitung zu koppeln; einen Satz von Speicherzellen, der entlang der NAND-Kette zwischen dem sourceseitigen Auswahlgate und dem drainseitigen Auswahlgate positioniert ist, wobei die Speicherzellen an Wortleitungen gekoppelt sind; und einen Kanal, der sich von der Sourceseite zu der Drainseite der NAND-Kette erstreckt; und eine Die-Steuerung, die so eingerichtet ist, dass sie die Bildung eines Potentialgradienten im Kanal der NAND-Ketten während einer Vorladephase eines Programmier-Speichervorgangs abschwächt, wobei das dreidimensionale Speicherarray aufweist: mindestens eine Dummy-Wortleitung, die zwischen dem sourceseitigen Auswahlgate jeder NAND-Kette und den Wortleitungen positioniert ist, wobei die mindestens eine Dummy-Wortleitung über ein Dummy-Wortleitung-Auswahlgate mit dem Kanal jeder NAND-Kette gekoppelt ist; wobei das sourceseitige Auswahlgate eine erste Schwellenspannung aufweist, und das Dummy-Wortleitung-Auswahlgate eine zweite Schwellenspannung aufweist; und wobei die Die-Steuerung eine Entladeschaltung aufweist, die so eingerichtet ist, dass sie während der Vorladephase gleichzeitig das sourceseitige Auswahlgate und die mindestens eine Dummy-Wortleitung entlädt; und wobei die Entladeschaltung so eingerichtet ist, dass sie einen negativen Kick an das Dummy-Wortleitung-Auswahlgate anlegt, während sie gleichzeitig das mindestens eine Dummy-Wortleitung-Auswahlgate und das sourceseitige Auswahlgate entlädt, wobei der negative Kick angelegt wird als Reaktion darauf, dass die erste Schwellenspannung größer als die zweite Schwellenspannung ist.
  6. Vorrichtung, aufweisend: ein dreidimensionales Speicherarray aus NAND-Ketten, jede NAND-Kette aufweisend: ein sourceseitiges Auswahlgate auf einer Sourceseite der NAND-Kette, wobei das sourceseitige Auswahlgate eingerichtet ist, um die NAND-Kette mit einer Sourceleitung zu koppeln; ein drainseitiges Auswahlgate auf einer Drainseite der NAND-Kette, wobei das drainseitige Auswahlgate eingerichtet ist, um die NAND-Kette mit einer Bitleitung zu koppeln; einen Satz von Speicherzellen, der entlang der NAND-Kette zwischen dem sourceseitigen Auswahlgate und dem drainseitigen Auswahlgate positioniert ist, wobei die Speicherzellen an Wortleitungen gekoppelt sind; und einen Kanal, der sich von der Sourceseite zu der Drainseite der NAND-Kette erstreckt; und eine Die-Steuerung, die so eingerichtet ist, dass sie die Bildung eines Potentialgradienten im Kanal der NAND-Ketten während einer Vorladephase eines Programmier-Speichervorgangs abschwächt, wobei das dreidimensionale Speicherarray aufweist: mindestens eine Dummy-Wortleitung, die zwischen dem sourceseitigen Auswahlgate jeder NAND-Kette und den Wortleitungen positioniert ist, wobei die mindestens eine Dummy-Wortleitung über ein Dummy-Wortleitung-Auswahlgate mit dem Kanal jeder NAND-Kette gekoppelt ist; wobei das sourceseitige Auswahlgate eine erste Schwellenspannung aufweist, und das Dummy-Wortleitung-Auswahlgate eine zweite Schwellenspannung aufweist; und wobei die Die-Steuerung eine Entladeschaltung aufweist, die so eingerichtet ist, dass sie während der Vorladephase gleichzeitig das sourceseitige Auswahlgate und die mindestens eine Dummy-Wortleitung entlädt; und wobei die Entladeschaltung so eingerichtet ist, dass sie einen positiven Kick an das sourceseitige Auswahlgate anlegt, während sie gleichzeitig das mindestens eine Dummy-Wortleitung-Auswahlgate und das sourceseitige Auswahlgate entlädt, wobei der positive Kick angelegt wird als Reaktion darauf, dass die erste Schwellenspannung größer als die zweite Schwellenspannung ist.
  7. Vorrichtung gemäß Anspruch 5 oder 6, wobei die Die-Steuerung so eingerichtet ist, dass sie Wortleitungen des dreidimensionalen Speicherarrays programmiert, beginnend mit einer Wortleitung, die dem drainseitigen Auswahlgate am nächsten liegt und in einer Sequenz vom drainseitigen Auswahlgate zum sourceseitigen Auswahlgate fortschreitend, und wobei die Vorladephase eine sourceseitige Vorladephase aufweist.
  8. Vorrichtung, aufweisend: ein dreidimensionales Speicherarray aus NAND-Ketten, wobei jede NAND-Kette an eine Bitleitung gekoppelt ist; eine Vielzahl von Drain-Steuerleitungen, die mit einer Drainseite jeder NAND Kette verbunden sind; eine Vielzahl von Source-Steuerleitungen, die mit einer Sourceseite jeder NAND Kette verbunden sind; eine Vielzahl von Wortleitungen, die Speicherzellen aufweisen und zwischen der Vielzahl von Drain-Steuerleitungen und der Vielzahl von Source-Steuerleitungen positioniert sind; eine Vielzahl von drainseitigen Dummy-Wortleitungen, die mit jeder NAND-Kette zwischen den Drain-Steuerleitungen und den Wortleitungen gekoppelt sind; eine Vielzahl von sourceseitigen Dummy-Wortleitungen, die mit jeder NAND-Kette zwischen den Source-Steuerleitungen und den Wortleitungen gekoppelt sind; eine Sourceleitung, die mit der Sourceseite jeder NAND-Kette gekoppelt ist; und eine Die-Steuerung, die so eingerichtet ist, dass sie eine Spannung innerhalb jeder NAND-Kette einer nicht ausgewählten Speicherzelle entlang einer ausgewählten Wortleitung vorlädt und verstärkt, so dass die nicht ausgewählte Speicherzelle für das Programmieren gesperrt wird; wobei die Die-Steuerung so konfiguriert ist, dass sie Wortleitungen des dreidimensionalen Speicherarrays programmiert, indem sie jede Wortleitung in einer Sequenz programmiert, die von der Vielzahl von drainseitigen Dummy-Wortleitungen zu den sourceseitigen Dummy-Wortleitungen fortschreitet, und wobei die Die-Steuerung so eingerichtet ist, dass sie die NAND-Ketten unter Verwendung einer sourceseitigen Vorladephase vorlädt; wobei die Die-Steuerung aufweist: eine Programmierschaltung, die dazu eingerichtet ist, Speicherzellen der ausgewählten Wortleitung zu programmieren; eine Verstärkungsschaltung, die dazu eingerichtet ist, eine Spannung innerhalb der NAND-Ketten zu verstärken, um das Programmieren von nicht ausgewählten Speicherzellen der ausgewählten Wortleitung zu sperren; und eine Vorladeschaltung, die so eingerichtet ist, dass sie die sourceseitige Vorladephase implementiert, um eine Spannung der NAND-Ketten zu erhöhen, um das Programmieren der nicht ausgewählten Speicherzellen der ausgewählten Wortleitung zu sperren, die Vorladeschaltung aufweisend: eine Hochfahrschaltung, die zum Erhöhen einer Spannung der Vielzahl von Source-Steuerleitungen und der Vielzahl von sourceseitigen Dummy-Wortleitungen eingerichtet ist; und eine Entladeschaltung, die eingerichtet ist, um die Spannung der Vielzahl von Source-Steuerleitungen und der Vielzahl von sourceseitigen Dummy-Wortleitungen so zu entladen, dass die Spannung innerhalb der NAND-Ketten während der gesamten sourceseitigen Vorladephase an eine Vorspannungsquelle gekoppelt bleibt; wobei die Entladeschaltung so eingerichtet ist, dass sie eine bestimmte Source-Steuerleitung der Vielzahl von Source-Steuerleitungen entlädt, nachdem sie die anderen Source-Steuerleitungen der Vielzahl von Source-Steuerleitungen entladen hat, wobei die bestimmte Source-Steuerleitung eine höhere Schwellenspannung aufweist als die anderen Source-Steuerleitungen der Vielzahl von Source-Steuerleitungen.
  9. Vorrichtung, aufweisend: ein dreidimensionales Speicherarray aus NAND-Ketten, wobei jede NAND-Kette an eine Bitleitung gekoppelt ist; eine Vielzahl von Drain-Steuerleitungen, die mit einer Drainseite jeder NAND Kette verbunden sind; eine Vielzahl von Source-Steuerleitungen, die mit einer Sourceseite jeder NAND Kette verbunden sind; eine Vielzahl von Wortleitungen, die Speicherzellen aufweisen und zwischen der Vielzahl von Drain-Steuerleitungen und der Vielzahl von Source-Steuerleitungen positioniert sind; eine Vielzahl von drainseitigen Dummy-Wortleitungen, die mit jeder NAND-Kette zwischen den Drain-Steuerleitungen und den Wortleitungen gekoppelt sind; eine Vielzahl von sourceseitigen Dummy-Wortleitungen, die mit jeder NAND-Kette zwischen den Source-Steuerleitungen und den Wortleitungen gekoppelt sind; eine Sourceleitung, die mit der Sourceseite jeder NAND-Kette gekoppelt ist; und eine Die-Steuerung, die so eingerichtet ist, dass sie eine Spannung innerhalb jeder NAND-Kette einer nicht ausgewählten Speicherzelle entlang einer ausgewählten Wortleitung vorlädt und verstärkt, so dass die nicht ausgewählte Speicherzelle für das Programmieren gesperrt wird; wobei die Die-Steuerung so konfiguriert ist, dass sie Wortleitungen des dreidimensionalen Speicherarrays programmiert, indem sie jede Wortleitung in einer Sequenz programmiert, die von der Vielzahl von drainseitigen Dummy-Wortleitungen zu den sourceseitigen Dummy-Wortleitungen fortschreitet, und wobei die Die-Steuerung so eingerichtet ist, dass sie die NAND-Ketten unter Verwendung einer sourceseitigen Vorladephase vorlädt; wobei die Die-Steuerung aufweist: eine Programmierschaltung, die dazu eingerichtet ist, Speicherzellen der ausgewählten Wortleitung zu programmieren; eine Verstärkungsschaltung, die dazu eingerichtet ist, eine Spannung innerhalb der NAND-Ketten zu verstärken, um das Programmieren von nicht ausgewählten Speicherzellen der ausgewählten Wortleitung zu sperren; und eine Vorladeschaltung, die so eingerichtet ist, dass sie die sourceseitige Vorladephase implementiert, um eine Spannung der NAND-Ketten zu erhöhen, um das Programmieren der nicht ausgewählten Speicherzellen der ausgewählten Wortleitung zu sperren, die Vorladeschaltung aufweisend: eine Hochfahrschaltung, die zum Erhöhen einer Spannung der Vielzahl von Source-Steuerleitungen und der Vielzahl von sourceseitigen Dummy-Wortleitungen eingerichtet ist; und eine Entladeschaltung, die eingerichtet ist, um die Spannung der Vielzahl von Source-Steuerleitungen und der Vielzahl von sourceseitigen Dummy-Wortleitungen so zu entladen, dass die Spannung innerhalb der NAND-Ketten während der gesamten sourceseitigen Vorladephase an eine Vorspannungsquelle gekoppelt bleibt; wobei die Vielzahl von Source-Steuerleitungen eine höhere Schwellenspannung aufweist als die Schwellenspannungen der Vielzahl von sourceseitigen Dummy-Wortleitungen und wobei die Entladeschaltung so eingerichtet ist, dass sie die Vielzahl von Source-Steuerleitungen und die Vielzahl von sourceseitigen Dummy-Wortleitungen zusammen entlädt, wobei die Entladeschaltung ferner so eingerichtet ist, dass sie einen negativen Kick an die Vielzahl von sourceseitigen Dummy-Wortleitungen liefert, wenn die Vielzahl von Source-Steuerleitungen und die Vielzahl von sourceseitigen Dummy-Wortleitungen zusammen entladen werden.
  10. Vorrichtung, aufweisend: ein dreidimensionales Speicherarray aus NAND-Ketten, wobei jede NAND-Kette an eine Bitleitung gekoppelt ist; eine Vielzahl von Drain-Steuerleitungen, die mit einer Drainseite jeder NAND Kette verbunden sind; eine Vielzahl von Source-Steuerleitungen, die mit einer Sourceseite jeder NAND Kette verbunden sind; eine Vielzahl von Wortleitungen, die Speicherzellen aufweisen und zwischen der Vielzahl von Drain-Steuerleitungen und der Vielzahl von Source-Steuerleitungen positioniert sind; eine Vielzahl von drainseitigen Dummy-Wortleitungen, die mit jeder NAND-Kette zwischen den Drain-Steuerleitungen und den Wortleitungen gekoppelt sind; eine Vielzahl von sourceseitigen Dummy-Wortleitungen, die mit jeder NAND-Kette zwischen den Source-Steuerleitungen und den Wortleitungen gekoppelt sind; eine Sourceleitung, die mit der Sourceseite jeder NAND-Kette gekoppelt ist; und eine Die-Steuerung, die so eingerichtet ist, dass sie eine Spannung innerhalb jeder NAND-Kette einer nicht ausgewählten Speicherzelle entlang einer ausgewählten Wortleitung vorlädt und verstärkt, so dass die nicht ausgewählte Speicherzelle für das Programmieren gesperrt wird; wobei die Die-Steuerung so konfiguriert ist, dass sie Wortleitungen des dreidimensionalen Speicherarrays programmiert, indem sie jede Wortleitung in einer Sequenz programmiert, die von der Vielzahl von drainseitigen Dummy-Wortleitungen zu den sourceseitigen Dummy-Wortleitungen fortschreitet, und wobei die Die-Steuerung so eingerichtet ist, dass sie die NAND-Ketten unter Verwendung einer sourceseitigen Vorladephase vorlädt; wobei die Die-Steuerung aufweist: eine Programmierschaltung, die dazu eingerichtet ist, Speicherzellen der ausgewählten Wortleitung zu programmieren; eine Verstärkungsschaltung, die dazu eingerichtet ist, eine Spannung innerhalb der NAND-Ketten zu verstärken, um das Programmieren von nicht ausgewählten Speicherzellen der ausgewählten Wortleitung zu sperren; und eine Vorladeschaltung, die so eingerichtet ist, dass sie die sourceseitige Vorladephase implementiert, um eine Spannung der NAND-Ketten zu erhöhen, um das Programmieren der nicht ausgewählten Speicherzellen der ausgewählten Wortleitung zu sperren, die Vorladeschaltung aufweisend: eine Hochfahrschaltung, die zum Erhöhen einer Spannung der Vielzahl von Source-Steuerleitungen und der Vielzahl von sourceseitigen Dummy-Wortleitungen eingerichtet ist; und eine Entladeschaltung, die eingerichtet ist, um die Spannung der Vielzahl von Source-Steuerleitungen und der Vielzahl von sourceseitigen Dummy-Wortleitungen so zu entladen, dass die Spannung innerhalb der NAND-Ketten während der gesamten sourceseitigen Vorladephase an eine Vorspannungsquelle gekoppelt bleibt; wobei die Vielzahl von Source-Steuerleitungen eine höhere Schwellenspannung aufweist als die Schwellenspannungen der Vielzahl von sourceseitigen Dummy-Wortleitungen und wobei die Entladeschaltung so eingerichtet ist, dass sie die Vielzahl von Source-Steuerleitungen und die Vielzahl von sourceseitigen Dummy-Wortleitungen zusammen entlädt, wobei die Entladeschaltung ferner so eingerichtet ist, dass sie einen positiven Kick an die Vielzahl von Source-Steuerleitungen liefert, wenn die Vielzahl von Source-Steuerleitungen und die Vielzahl von sourceseitigen Dummy-Wortleitungen zusammen entladen werden.
  11. Vorrichtung gemäß Anspruch 10, wobei der positive Kick dergestalt eingerichtet ist, dass die Vielzahl von Source-Steuerleitungen sourceseitige Auswahlgates mit der Vielzahl von Source-Steuerleitungen in einem eingeschalteten Zustand gekoppelt hält, während die Vielzahl von Source-Steuerleitungen und die Vielzahl von sourceseitigen Dummy-Wortleitungen gemeinsam entladen werden.
  12. Vorrichtung gemäß einem der Ansprüche 8 bis 11, ferner aufweisend eine oder mehrere die Vielzahl von Source-Steuerleitungen und die Vielzahl von sourceseitigen Dummy-Wortleitungen aufweisende Steuerleitungen und wobei die Entladeschaltung eine Zeitschaltung aufweist, die so eingerichtet ist, dass sie eine Entladesequenz für die eine oder mehreren Steuerleitungen derart ordnet, dass die Steuerleitungen Auswahlgates in absteigender Reihenfolge der Auswahlgate-Schwellenspannungen entladen.
  13. Verfahren zum Halten einer Vorspannung in einem Kanal einer NAND-Kette während des sourceseitigen Vorladens, aufweisend: Aktivieren jedes einer Vielzahl von sourceseitigen Auswahlgates, die mit einer NAND-Kette zwischen einer Sourceleitung und einer Vielzahl von sourceseitigen Dummy-Wortleitung-Auswahlgates gekoppelt sind, durch Vorspannen der Vielzahl von sourceseitigen Auswahlgates, wobei die Vielzahl von sourceseitigen Dummy-Wortleitung-Auswahlgates an eine Speicherzelle der NAND-Kette angrenzt, die mit einer Wortleitung gekoppelt ist; Aktivieren jedes der Vielzahl von sourceseitigen Dummy-Wortleitung-Auswahlgates durch Vorspannen der Vielzahl von sourceseitigen Dummy-Wortleitung-Auswahlgates; Vorspannen eines Kanals einer NAND-Kette durch Vorspannen der Sourceleitung, die durch die Vielzahl von sourceseitigen Auswahlgates an die NAND-Kette gekoppelt ist; und Entladen der Vielzahl von sourceseitigen Auswahlgates und der Vielzahl von sourceseitigen Dummy-Wortleitung-Auswahlgates dergestalt, dass der Kanal einen elektrischen Pfad zur Sourceleitung aufrechterhält; wobei das Entladen der Vielzahl von sourceseitigen Auswahlgates und der Vielzahl von sourceseitigen Dummy-Wortleitung-Auswahlgates das Entladen der Vielzahl von sourceseitigen Auswahlgates nach dem Entladen der Vielzahl von sourceseitigen Dummy-Wortleitung-Auswahlgates aufweist.
  14. Verfahren zum Halten einer Vorspannung in einem Kanal einer NAND-Kette während des sourceseitigen Vorladens, aufweisend: Aktivieren jedes einer Vielzahl von sourceseitigen Auswahlgates, die mit einer NAND-Kette zwischen einer Sourceleitung und einer Vielzahl von sourceseitigen Dummy-Wortleitung-Auswahlgates gekoppelt sind, durch Vorspannen der Vielzahl von sourceseitigen Auswahlgates, wobei die Vielzahl von sourceseitigen Dummy-Wortleitung-Auswahlgates an eine Speicherzelle der NAND-Kette angrenzt, die mit einer Wortleitung gekoppelt ist; Aktivieren jedes der Vielzahl von sourceseitigen Dummy-Wortleitung-Auswahlgates durch Vorspannen der Vielzahl von sourceseitigen Dummy-Wortleitung-Auswahlgates; Vorspannen eines Kanals einer NAND-Kette durch Vorspannen der Sourceleitung, die durch die Vielzahl von sourceseitigen Auswahlgates an die NAND-Kette gekoppelt ist; und Entladen der Vielzahl von sourceseitigen Auswahlgates und der Vielzahl von sourceseitigen Dummy-Wortleitung-Auswahlgates dergestalt, dass der Kanal einen elektrischen Pfad zur Sourceleitung aufrechterhält; wobei das Entladen der Vielzahl von sourceseitigen Auswahlgates und der Vielzahl von sourceseitigen Dummy-Wortleitung-Auswahlgates das Entladen der Vielzahl von sourceseitigen Auswahlgates aufweist, während die Vielzahl von sourceseitigen Dummy-Wortleitung-Auswahlgates entladen wird und ein negativer Kick an die Vielzahl von sourceseitigen Dummy-Wortleitung-Auswahlgates geliefert wird, wobei mindestens eines der Vielzahl von sourceseitigen Auswahlgates eine höhere Schwellenspannung aufweist als eine Schwellenspannung für eines der Vielzahl von sourceseitigen Dummy-Wortleitung-Auswahlgates.
  15. Verfahren zum Halten einer Vorspannung in einem Kanal einer NAND-Kette während des sourceseitigen Vorladens, aufweisend: Aktivieren jedes einer Vielzahl von sourceseitigen Auswahlgates, die mit einer NAND-Kette zwischen einer Sourceleitung und einer Vielzahl von sourceseitigen Dummy-Wortleitung-Auswahlgates gekoppelt sind, durch Vorspannen der Vielzahl von sourceseitigen Auswahlgates, wobei die Vielzahl von sourceseitigen Dummy-Wortleitung-Auswahlgates an eine Speicherzelle der NAND-Kette angrenzt, die mit einer Wortleitung gekoppelt ist; Aktivieren jedes der Vielzahl von sourceseitigen Dummy-Wortleitung-Auswahlgates durch Vorspannen der Vielzahl von sourceseitigen Dummy-Wortleitung-Auswahlgates; Vorspannen eines Kanals einer NAND-Kette durch Vorspannen der Sourceleitung, die durch die Vielzahl von sourceseitigen Auswahlgates an die NAND-Kette gekoppelt ist; und Entladen der Vielzahl von sourceseitigen Auswahlgates und der Vielzahl von sourceseitigen Dummy-Wortleitung-Auswahlgates dergestalt, dass der Kanal einen elektrischen Pfad zur Sourceleitung aufrechterhält; wobei das Entladen der Vielzahl von sourceseitigen Auswahlgates und der Vielzahl von sourceseitigen Dummy-Wortleitung-Auswahlgates das Entladen der Vielzahl von sourceseitigen Auswahlgates aufweist, während die Vielzahl von sourceseitigen Dummy-Wortleitung-Auswahlgates entladen wird und ein positiver Kick an die Vielzahl von sourceseitigen Auswahlgates geliefert wird, wobei mindestens eines der Vielzahl von sourceseitigen Auswahlgates eine höhere Schwellenspannung aufweist als eine Schwellenspannung für eines der Vielzahl von sourceseitigen Dummy-Wortleitung-Auswahlgates.
  16. Verfahren gemäß Anspruch 15, wobei das mindestens eine der Vielzahl von sourceseitigen Auswahlgates ein Gate mit der höchsten Schwellenspannung eines dominanten sourceseitigen Transistors aufweist und wobei der positive Kick so eingerichtet ist, dass das Gate mit der höchsten Schwellenspannung den dominanten sourceseitigen Transistor in einem eingeschalteten Zustand hält, während die Vielzahl von sourceseitigen Auswahlgates und die Vielzahl von sourceseitigen Dummy-Wortleitung-Auswahlgates gemeinsam entladen werden.
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