DE102018209207A1 - Selektive body-reset-operation für dreidimensionalen (3d ) nand-speicher - Google Patents

Selektive body-reset-operation für dreidimensionalen (3d ) nand-speicher Download PDF

Info

Publication number
DE102018209207A1
DE102018209207A1 DE102018209207.9A DE102018209207A DE102018209207A1 DE 102018209207 A1 DE102018209207 A1 DE 102018209207A1 DE 102018209207 A DE102018209207 A DE 102018209207A DE 102018209207 A1 DE102018209207 A1 DE 102018209207A1
Authority
DE
Germany
Prior art keywords
memory cells
reset operation
body reset
word line
voltage level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102018209207.9A
Other languages
English (en)
Inventor
Changhyun LEE
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of DE102018209207A1 publication Critical patent/DE102018209207A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/20—Initialising; Data preset; Chip identification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)

Abstract

Es wird eine Technologie für eine Speichereinrichtung beschrieben. Die Speichereinrichtung kann mehrere Speicherzellen und einen Speicher-Controller enthalten. Der Speicher-Controller kann während einer Body-Reset-Operation einen ersten Spannungspegel an eine ausgewählte Wortleitung, die mit den mehreren Speicherzellen verknüpft ist, anlegen. Der Speicher-Controller kann während der Body-Reset-Operation einen zweiten Spannungspegel an eine nicht ausgewählte Wortleitung anlegen, die mit den mehreren Speicherzellen verknüpft ist. Die ausgewählte Wortleitung kann auf ein stabiles negatives Säulenpotential übergehen, so dass ausgewählte Speicherzellen, die mit der ausgewählten Wortleitung verknüpft sind, eine reduzierte Schwellenspannungsinstabilität aufweisen können.

Description

  • HINTERGRUND
  • Speichereinrichtungen werden typischerweise als interne integrierte Halbleiterschaltungen in Computern oder anderen elektronischen Einrichtungen bereitgestellt. Es gibt viele unterschiedliche Arten von Speicher, einschließlich flüchtigen Speicher, zum Beispiel dynamischer Direktzugriffsspeicher (DRAM, Dynamic Random Access Memory) und synchroner dynamischer Direktzugriffsspeicher (SDRAM, Synchronous Dynamic Random Access Memory), und nichtflüchtigen Speicher, zum Beispiel Flash-Speicher.
  • Flash-Speichereinrichtungen verwenden typischerweise eine Ein-Transistor-Speicherzelle, die hohe Speicherdichten, hohe Zuverlässigkeit und geringen Leistungsverbrauch ermöglicht. Änderungen der Schwellenspannung der Zellen über Programmieren eines Ladungsspeicherknotens (z. B. ein Floating Gate oder Charge Trap) bestimmen den Datenzustand jeder Zelle. Andere nichtflüchtige Speicher, wie zum Beispiel Phase Change (PRAM), verwenden andere physikalische Phänomene, wie zum Beispiel eine physikalische Materialänderung oder Polarisation, um den Datenzustand jeder Zelle zu bestimmen. Zu üblichen Verwendungen für Flash- und andere Halbleiterspeicher zählen, neben anderem, Personal Computer, Personal Digital Assistants (PDAs), Digitalkameras, digitale Mediaplayer, digitale Rekorder, Spiele, Haushaltsgeräte, Fahrzeuge, Drahtlos-Einrichtungen, Mobiltelefone und auswechselbare transportierbare Speichermodule. Die Verwendungen für solchen Speicher wachsen weiter.
  • Figurenliste
  • Merkmale und Vorteile von erfindungsgemäßen Ausführungsformen werden anhand der folgenden ausführlichen Beschreibung in Verbindung mit den zugehörigen Zeichnungen klar werden, die gemeinsam beispielhaft erfindungsgemäße Merkmale veranschaulichen, und:
    • 1 veranschaulicht ein Body-Reset-Schema;
    • 2 veranschaulicht ein Body-Reset-Schema gemäß einer beispielhaften Ausführungsform;
    • 3A veranschaulicht ein Body-Reset-Schema gemäß einer beispielhaften Ausführungsform;
    • 3B veranschaulicht ein Body-Reset-Schema gemäß einer beispielhaften Ausführungsform;
    • 4A veranschaulicht eine Abfolge von Operationen in einer Speichereinrichtung;
    • 4B veranschaulicht eine Abfolge von Operationen in einer Speichereinrichtung gemäß einer beispielhaften Ausführungsform;
    • 5 veranschaulicht die Funktionalität einer Speichereinrichtung, die dazu betreibbar ist, Speicherzellen in der Speichereinrichtung gemäß einer beispielhaften Ausführungsform zu programmieren;
    • 6 veranschaulicht eine Speichereinrichtung gemäß einer beispielhaften Ausführungsform;
    • 7 zeigt ein Flussdiagramm eines Verfahrens zum Programmieren von Speicherzellen in einer Speichereinrichtung gemäß einer beispielhaften Ausführungsform;
    • 8 veranschaulicht eine grafische Darstellung eines Speichersystems gemäß einer beispielhaften Ausführungsform; und
    • 9 veranschaulicht ein Computersystem, das eine Datenspeichereinrichtung gemäß einer beispielhaften Ausführungsform enthält.
  • Es wird jetzt Bezug auf veranschaulichte beispielhafte Ausführungsformen genommen, und spezifische Sprache wird hier zum Beschreiben derselben verwendet. Es versteht sich trotzdem, dass dadurch keine Beschränkung des erfindungsgemäßen Schutzbereichs beabsichtigt ist.
  • BESCHREIBUNG VON AUSFÜHRUNGSFORMEN
  • Bevor die offenbarten erfindungsgemäßen Ausführungsformen beschrieben werden, soll verstanden werden, dass diese Offenbarung nicht auf die hier offenbarten speziellen Strukturen, Prozessschritte oder Materialien beschränkt ist, sondern dass sie sich auf Äquivalente davon erstreckt, wie Durchschnittsfachleute auf den relevanten Fachgebieten erkennen werden. Es versteht sich auch, dass die hier eingesetzte Terminologie lediglich dafür verwendet wird, spezielle Beispiele oder Ausführungsformen zu beschreiben, und dass sie nicht einschränkend sein soll. Die gleichen Referenzzeichen stellen in unterschiedlichen Zeichnungen das gleiche Element dar. In Flussdiagrammen und Prozessen bereitgestellte Nummern werden in veranschaulichenden Schritten und Operationen der Klarheit halber bereitgestellt und geben nicht notwendigerweise eine spezielle Reihenfolge oder Abfolge an.
  • Des Weiteren können die beschriebenen Merkmale, Strukturen oder Charakteristika auf irgendeine geeignete Weise in einer oder mehreren Ausführungsformen kombiniert werden. In der folgenden Beschreibung werden zahlreiche spezifische Details bereitgestellt, wie zum Beispiel Beispiele für Layouts, Abstände, Beispiele für Netze usw., um ein genaues Verständnis von verschiedenen erfindungsgemäßen Ausführungsformen bereitzustellen. Ein Durchschnittsfachmann auf dem relevanten Fachgebiet wird allerdings erkennen, dass solche ausführlichen Ausführungsformen nicht die hier verdeutlichten erfindungsgemäßen Gesamtkonzepte beschränken, sondern lediglich repräsentativ dafür sind.
  • Wie in dieser schriftlichen Beschreibung verwendet, beinhalten die Singularformen „einer“, „eine“, „ein“ und „der“, „die“, „das“ ausdrückliche Unterstützung von Pluralbezügen, es sei denn, der Kontext gibt eindeutig etwas anderes vor. Somit beinhaltet der Bezug auf „eine Bitleitung“ zum Beispiel mehrere solcher Bitleitungen.
  • Der Bezug in dieser schriftlichen Beschreibung auf „ein Beispiel“ bedeutet durchweg, dass ein besonderes Merkmal, Struktur oder Charakteristik, das in Verbindung mit dem Beispiel beschrieben wird, in wenigstens einer Ausführungsform der vorliegenden Erfindung enthalten ist. Somit beziehen sich Verwendungen der Formulierungen „in einem Beispiel“ oder „eine Ausführungsform“ an verschiedenen Stellen in dieser Patentbeschreibung durchweg nicht notwendigerweise alle auf die gleiche Ausführungsform.
  • Wie hier verwendet, können mehrere Einheiten, strukturelle Elemente, kompositorische Elemente und/oder Materialien der Zweckmäßigkeit halber in einer gemeinsamen Auflistung dargestellt werden. Allerdings sollten diese Auflistungen so ausgelegt werden, dass jedes Element der Auflistung einzeln als ein separates und eindeutiges Element identifiziert ist. Somit sollte kein einzelnes Element solch einer Auflistung als de facto äquivalent zu irgendeinem anderen Element der gleichen Auflistung ausgelegt werden, lediglich auf Basis ihrer Darstellung in einer gemeinsamen Gruppe, ohne Angaben des Gegenteils. Zusätzlich können verschiedene Ausführungsformen und Beispiele hier zusammen mit Alternativen für die verschiedenen Komponenten davon genannt werden. Es versteht sich, dass solche Ausführungsformen, Beispiele und Alternativen nicht de facto als Äquivalente voneinander auszulegen sind, sondern als separate und autonome Darstellungen gemäß der vorliegenden Erfindung zu betrachten sind.
  • Des Weiteren können die beschriebenen Merkmale, Strukturen oder Charakteristika auf irgendeine geeignete Weise in einer oder mehreren Ausführungsformen kombiniert werden. In der folgenden Beschreibung werden zahlreiche spezifische Details bereitgestellt, wie zum Beispiel Beispiele für Layouts, Abstände, Beispiele für Netze usw., um ein genaues Verständnis von erfindungsgemäßen Ausführungsformen bereitzustellen. Ein Fachmann auf dem relevanten Fachgebiet wird allerdings erkennen, dass die Technologie ohne eines oder mehrere der spezifischen Details oder mit anderen Verfahren, Komponenten, Layouts usw. betrieben werden kann. In anderen Beispielen werden allgemein bekannte Strukturen, Materialien oder Operationen möglicherweise nicht ausführlich gezeigt oder beschrieben, um zu vermeiden, dass Aspekte der Erfindung unverständlich werden.
  • In dieser Offenbarung können „umfassen“, „umfassend“, „enthaltend“ und „aufweisend“ und Ähnliches die ihnen im US-Patentrecht zugeschriebene Bedeutung haben und können „enthalten“, „enthaltend“ und Ähnliches bedeuten und werden im Allgemeinen als offene Begriffe interpretiert. Die Begriffe „bestehend aus“ oder „besteht aus“ sind geschlossene Begriffe und beinhalten lediglich die Komponenten, Strukturen, Schritte oder Ähnliches, die namentlich in Verbindung mit solchen Begriffen aufgeführt sind, ebenso wie auch das, was dem US-Patentrecht entspricht. „Im Wesentlichen bestehend aus“ oder „besteht im Wesentlichen aus“ haben die Bedeutung, die ihnen im Allgemeinen durch das US-Patentrecht zugeschrieben wird. Insbesondere sind solche Begriffe im Allgemeinen geschlossene Begriffe, mit der Ausnahme, dass sie den Einschluss von zusätzlichen Einheiten, Materialien, Komponenten, Schritten oder Elementen gestatten, die nicht wesentlich die grundlegenden und neuartigen Charakteristika oder die Funktion der Einheit(en), die in Verbindung damit verwendet werden, beeinflussen. Zum Beispiel sind Spurenelemente, die in einer Zusammensetzung vorhanden sind, jedoch nicht das Wesen oder die Charakteristika der Zusammensetzung beeinflussen, zulässig, falls sie nach der Sprache von „im Wesentlichen bestehend aus“ vorhanden sind, auch wenn sie nicht ausdrücklich in einer Auflistung von Einheiten nach einer solchen Terminologie angeführt werden. Bei Verwendung eines offenen Begriffs in dieser schriftlichen Beschreibung, wie „umfassend“ oder „enthaltend“, versteht es sich, dass direkte Unterstützung ebenfalls sowohl für die Ausdrucksweise „im Wesentlichen bestehend aus“ als auch für die Ausdrucksweise „bestehend aus“ geleistet werden sollte, als ob dies explizit angegeben wäre und umgekehrt.
  • Die Ausdrücke „erster“, „zweiter“, „dritter“, „vierter“ und Ähnliche werden, wenn überhaupt, in der Beschreibung und in den Ansprüchen zur Unterscheidung zwischen ähnlichen Elementen und nicht notwendigerweise zum Beschreiben einer speziellen sequentiellen oder chronologischen Reihenfolge verwendet. Es versteht sich, dass alle derart verwendeten Ausdrücke unter geeigneten Umständen austauschbar sind, so dass die hier beschriebenen Ausführungsformen zum Beispiel zum Betrieb in anderen Abfolgen, als die hier veranschaulichten oder anderweitig beschriebenen, imstande sind. Falls ein Verfahren hier so beschrieben wird, dass es eine Abfolge von Schritten umfasst, ist die Reihenfolge solcher Schritte, wie sie hier dargestellt wird, gleichermaßen nicht notwendigerweise die einzige Reihenfolge, in der solche Schritte durchgeführt werden können, und bestimmte der angegebenen Schritte können möglicherweise weggelassen werden, und/oder bestimmte andere Schritte, die hier nicht beschrieben werden, können möglicherweise zum Verfahren hinzugefügt werden.
  • Wie hier verwendet, beziehen sich vergleichende Begriffe, wie zum Beispiel „erhöht“, „verringert“, „besser“, „schlechter“, „höher“, „geringer“, „verbessert“ und ähnliche, auf eine messbare Eigenschaft einer Einrichtung, Komponente oder Aktivität, die sich von der anderer Einrichtungen, Komponenten oder Aktivitäten in einem umgebenden oder angrenzenden Bereich, in einer einzelnen Einrichtung oder in mehreren vergleichbaren Einrichtungen, in einer Gruppe oder Klasse, in mehreren Gruppen oder Klassen oder im Vergleich zum bekannten Stand der Technik unterscheidet. Zum Beispiel kann sich ein Datenbereich, der ein erhöhtes Risiko für Verfälschung aufweist, auf einen Bereich einer Speichereinrichtung beziehen, bei dem es wahrscheinlicher ist, dass er Schreibfehler aufweist, als andere Bereiche in der gleichen Speichereinrichtung. Eine Reihe von Faktoren kann solch ein erhöhtes Risiko bewirken, einschließlich des Standorts, des Herstellungsprozesses, der Anzahl der auf den Bereich angewendeten Programmierimpulse usw.
  • Wie hier verwendet, bezieht sich der Begriff „im Wesentlichen“ auf den vollen oder nahezu vollen Umfang oder Grad einer Aktion, einer Charakteristik, einer Eigenschaft, eines Zustands, einer Struktur, einer Einheit oder eines Ergebnisses. Zum Beispiel bedeutet es, wenn ein Objekt „im Wesentlichen“ eingeschlossen ist, dass das Objekt entweder vollständig eingeschlossen ist oder nahezu vollständig eingeschlossen ist. Der genau zulässige Grad der Abweichung von der absoluten Vollständigkeit kann in einigen Fällen vom spezifischen Kontext abhängig sein. Im Allgemeinen wird allerdings die Nähe zur Vollständigkeit darin bestehen, dass das gleiche Gesamtergebnis erzielt wird, als ob absolute und völlige Vollständigkeit erreicht wäre. Die Verwendung von „im Wesentlichen“ ist gleichermaßen anwendbar, wenn es in einer negativen Konnotation verwendet wird, um sich auf das vollständige oder nahezu vollständige Fehlen einer Aktion, einer Charakteristik, einer Eigenschaft, eines Zustands, einer Struktur, einer Einheit oder eines Ergebnisses zu beziehen. Zum Beispiel würden einer Zusammensetzung, die „im Wesentlichen frei von“ Partikeln ist, entweder vollständig Partikel fehlen, oder es würden ihr Partikel derart fast vollständig fehlen, dass die Wirkung die gleiche wäre, als wenn ihr Partikel vollständig fehlen würden. Mit anderen Worten: Eine Zusammensetzung, die „im Wesentlichen frei von“ einem Bestandteil oder einem Element ist, kann tatsächlich immer noch solche Einheit enthalten, so lange keine messbare Wirkung durch sie auftritt.
  • Wie hier verwendet, wird der Begriff „etwa“ verwendet, um einem Endpunkt eines numerischen Bereichs Flexibilität bereitzustellen, indem bereitgestellt wird, dass ein gegebener Wert „etwas über“ oder „etwas unter“ dem Endpunkt liegt. Allerdings versteht es sich, dass auch, wenn der Begriff „etwa“ in der vorliegenden Spezifikation in Verbindung mit einem spezifischen numerischen Wert verwendet wird, diese Unterstützung für den exakten numerischen Wert, der neben der Begrifflichkeit „etwa“ angeführt wird, ebenfalls bereitgestellt wird.
  • Numerische Mengenangaben und Daten können hier im Format eines Bereichs ausgedrückt oder dargestellt werden. Es versteht sich, dass solch ein Bereichsformat lediglich der Zweckmäßigkeit und Kürze halber verwendet wird und somit flexibel interpretiert werden sollte, so dass er nicht nur die explizit als die Grenzen des Bereichs angeführten numerischen Werte beinhaltet, sondern auch alle die einzelnen numerischen Werte oder Unterbereiche, die innerhalb dieses Bereichs eingeschlossen sind, beinhalten soll, als ob jeder numerische Wert und Unterbereich explizit angeführt wird. Zur Veranschaulichung: Ein numerischer Bereich von „etwa 1 bis etwa 5“ sollte so interpretiert werden, dass er nicht nur die explizit angeführten Werte von etwa 1 bis etwa 5, sondern auch einzelne Werte und Unterbereiche innerhalb des angegebenen Bereichs beinhaltet. Somit sind in diesem numerischen Bereich einzelne Werte, wie zum Beispiel 2, 3 und 4 und Unterbereiche, wie zum Beispiel von 1 - 3, von 2 - 4 und von 3 - 5 usw. beinhaltet, ebenso wie 1, 1,5, 2, 2,3, 3, 3,8, 4, 4,6, 5 und 5,1 einzeln.
  • Dieses gleiche Prinzip gilt für Bereiche, bei denen nur ein numerischer Wert als ein Minimum oder Maximum angeführt ist. Des Weiteren sollte solch eine Interpretation ungeachtet der Größe des Bereichs oder der beschriebenen Charakteristika gelten.
  • BEISPIELHAFTE AUSFÜHRUNGSFORMEN
  • Ein anfänglicher Überblick über Ausführungsformen der Technologie wird nachstehend bereitgestellt, und dann werden spezifische Ausführungsformen später in weiteren Einzelheiten beschrieben. Diese anfängliche Zusammenfassung soll Lesern helfen, die Technologie schneller zu verstehen, soll jedoch weder technologische Schlüsselmerkmale oder wesentliche Merkmale identifizieren, noch soll sie den Schutzbereich des beanspruchten Gegenstands einschränken. Sofern nichts anderes definiert ist, haben alle hier verwendeten technischen und wissenschaftlichen Begriffe die gleiche Bedeutung, wie sie üblicherweise von einem durchschnittlichen Fachmann des jeweiligen Fachgebiets, zu dem diese Offenbarung gehört, verstanden wird.
  • In einem Beispiel kann eine Speichereinrichtung nichtflüchtigen Speicher nutzen. Nichtflüchtiger Speicher ist ein Speichermedium, das keine Energieversorgung erfordert, um den Zustand der Daten, die durch das Medium gespeichert werden, aufrechtzuerhalten. Zu nicht einschränkenden Beispielen für nichtflüchtigen Speicher können irgendwelche oder eine Kombination aus den Folgenden zählen:
    Halbleiterspeicher (wie zum Beispiel Planar- oder dreidimensionaler (3D-) NAND-Flash-Speicher, NOR-Flash-Speicher oder Ähnliches), Crosspoint-Array-Speicher, einschließlich 3D-Crosspoint-Speicher, Phasenwechselspeicher (PCM, Phase-Change Memory), wie zum Beispiel Chalkogenid-PCM, ein nichtflüchtiges Dual-Inline-Speichermodul (NVDIMM, Non-Volatile Dual-Inline Memory Module), byteadressierbarer nichtflüchtiger Speicher, ferroelektrischer Speicher (FeRAM), Silicon-Oxide-Nitride-Oxide-Silicon- (SONOS-) Speicher, Polymerspeicher (z. B. ferroelektrischer Polymerspeicher), Ferroelectric Transistor Random-Access Memory (Fe-TRAM), Spin Transfer Torque (STT-) Speicher, Nanodrahtspeicher, elektrisch löschbarer programmierbarer Nur-Lese-Speicher (EEPROM, Electrically Erasable Programmable Read-Only Memory), Magnetspeicher, magnetoresistiver Direktzugriffsspeicher (MRAM, Magnetoresistive Random-Access Memory), nichtflüchtiges MRAM (NVMRAM) für Write in Place, Nanoröhren-RAM (NRAM) und Ähnliches. In einigen Beispielen kann ein nichtflüchtiger Speicher einen oder mehrere Standards erfüllen, die vom Joint Electron Device Engineering Council (JEDEC) veröffentlicht werden, wie zum Beispiel JESD218, JESD219, JESD220-1, JESD223B, JESD223-1, oder einen anderen geeigneten Standard (die hier angeführten JEDEC-Standards sind auf www.jedec.org verfügbar). In einem spezifischen Beispiel kann die Speichereinrichtung 3D-Crosspoint-Speicher nutzen.
  • In einem Beispiel kann die Speichereinrichtung nichtflüchtigen Flash-Speicher nutzen, der ein Speicher-Array enthalten kann. Das Speicher-Array kann eine große Anzahl an Speicherzellen enthalten, die in einer Zeilen- und Spaltenweise angeordnet sind. Die Zellen können in Blöcken gruppiert sein. Jede der Zellen innerhalb eines Blocks kann elektrisch programmiert sein, indem ein Floating Gate aufgeladen wird. Die Ladung kann durch eine Block-Löschoperation vom Floating Gate entfernt werden. Daten können in einer Zelle als Ladung im Floating Gate gespeichert werden.
  • In einem Beispiel kann die Speichereinrichtung vertikalen Speicher nutzen, wie zum Beispiel 3D-Speicher. Zum Beispiel kann eine 3D-Flash-Speicher- (z. B. eine 3D-NAND-Speicher-Array-) Einrichtung mehrere Strings von Ladungsspeichereinrichtungen (Speicherzellen) enthalten, die übereinander gestapelt sind, wobei jede Ladungsspeichereinrichtung einer von mehreren Ebenen der Einrichtung entspricht. Die Ladungsspeichereinrichtungen eines jeweiligen String können einen gemeinsamen Kanalbereich gemeinsam nutzen, wie zum Beispiel einen, der in einer jeweiligen Säule aus Halbleitermaterial (z. B. Polysilicium) gebildet ist, über der der String aus Ladungsspeichereinrichtungen gebildet sein kann.
  • In einem Beispiel kann jede Gruppe der mehreren Strings eine Gruppe von Strings enthalten, die mehrere Zugriffsleitungen, bekannt als Wortleitungen (WL), gemeinsam nutzen. Jede der mehreren Zugriffsleitungen kann die Ladungsspeichereinrichtungen (Speicherzellen), die einer jeweiligen Ebene von mehreren Ebenen jedes String entsprechen, koppeln (z. B. elektrisch oder anders betriebsfähig verbinden). Die Ladungsspeichereinrichtungen, die durch die gleiche Zugriffsleitung gekoppelt sind (und somit der gleichen Ebene entsprechen), können logisch in Speicherseiten gruppiert sein, wenn jede Ladungsspeichereinrichtung eine Zelle enthält, die in der Lage ist, X Bits an Informationen zu speichern, wobei X eine positive ganze Zahl ist.
  • In einem Beispiel kann jede Gruppe der mehreren Strings eine Gruppe von Strings enthalten, die durch entsprechende Datenleitungen, bekannt als Bitleitungen (BL), gekoppelt sind. Ein 3D-Speicher kann in Speicherblöcke unterteilt sein, die mehrere Speicherseiten umfassen, die über drain-seitige Select-Gate- (hier nachstehend Select-Gate Drain (SGD)) Einrichtungen und source-seitige Select-Gate- (Select-Gate Source (SGS)) Einrichtungen auswählbar sind, die über jedem Ende der Säulen bereitgestellt werden können, um Speicherzellen zu steuern. Ein 3D-NAND-Speicher-Array kann floatende Body-Säulen mit SGS und SGD an den Kanten nutzen.
  • In einem Beispiel kann eine Leseoperation des 3D-NAND-Speicher-Array den Zugriff auf Daten umfassen, die an einem bestimmten Speicherplatz im Speicher-Array gespeichert sind. Vor einer Schreib- (Programmier-) Operation in einen spezifischen Block des Speicher-Array kann der spezifische Block zuerst mit dem Anlegen von hohen Spannungen gelöscht werden. In einem anderen Beispiel kann eine Programmieroperation das sorgfältige Anlegen von hohen Spannungen an einen ausgewählten Speicherplatz einbeziehen, gefolgt von einer Programmierungsprüfungsoperation, um sicherzustellen, dass die Daten korrekt programmiert worden sind. Weil hohe Spannungen verwendet werden, kann der Flash-Chip des Weiteren so ausgelegt sein, dass er relativ tolerant gegenüber nicht beabsichtigtem Programmieren von nicht ausgewählten (z. B. abgewählten) Speicherzellen ist. Im Allgemeinen kann eine Speicherzelle durch Anlegen einer hohen Spannung an ihrem Gate programmiert werden, während die Source- und Drain-Anschlüsse auf Masse bleiben.
  • In einem Beispiel kann das starke elektrische Feld bewirken, dass Elektronen im Speicherzellenkanal das Gate-Oxid überqueren und sich im Floating Gate einbetten (bekannt als Fowler-Nordheim- (FN-) Tunneln), wodurch eine effektive Schwellenspannung der Speicherzelle erhöht wird. Das Programmieren kann typischerweise durch die Seite oder den Block erfolgen, was bedeutet, dass alle die Speicherzellen in dem Block, die mit der gleichen Wortleitung verbunden sind, ausgewählt werden können, um zum gleichen Zeitpunkt mit Schreibdaten (z. B. logisch „0“) programmiert zu werden. Die verbleibenden Speicherzellen können während des Programmierens nicht ausgewählt (abgewählt) sein. Weil die Speicherzellen vor dem Programmieren im gelöschten Zustand (logisch „1“) starten, können nur die Speicherzellen, die mit logisch 0 programmiert werden sollen, den hohen elektrischen Feldern ausgesetzt werden, die nötig sind, um das FN-Tunneln zu fördern.
  • In einer Konfiguration kann die Speichereinrichtung ein 3D-Speicher-Array enthalten. Die Speichereinrichtung kann eine definierte Anzahl von Wortleitungen enthalten, die entsprechende Signale führen können (z. B. WL0, WL1, WL2 und WL3). Die Speichereinrichtung kann eine definierte Anzahl von Datenleitungen (Bitleitungen) enthalten, die entsprechende Signale führen können (z. B. BL0, BL1 und BL2). Die Speichereinrichtung kann mehrere Speicherzellen und mehrere Transistoren enthalten. Diese Speicherzellen und Transistoren können in Speicherzellen-Strings (Säulen) angeordnet sein, und diese Speicherzellen-Strings können im Speicher-Array enthalten sein. Die Speicherzellen können sich physikalisch auf mehreren Ebenen der Speichereinrichtung befinden, so dass Speicherzellen im gleichen Speicherzellen-String übereinander auf mehreren Ebenen der Speichereinrichtung gestapelt sein können, wodurch sie eine Säule bilden. Die Transistoren können durch entsprechende Signale (z. B. SGD0, SGD1, SGD2 und SGD3 und SGS0, SGS1, SGS2 und SGS3) gesteuert werden (z. B. ein- oder ausgeschaltet werden), die über entsprechende Wortleitungen bereitgestellt werden, um die Speicherzellen-Strings während einer Speicheroperation, wie zum Beispiel einer Schreiboperation, mit ihren jeweiligen Bitleitungen zu koppeln. Bei der Schreiboperation können unterschiedliche Spannungen an die Wortleitungen angelegt werden, um selektiv auf die Speicherzellen zuzugreifen, um Informationen in einer oder mehreren ausgewählten Speicherzellen zu speichern. In einem Beispiel kann das Speicher-Array einen oder mehrere Speicherblöcke enthalten, die in einem Die angeordnet sind, wie zum Beispiel einem NAND-Die. Im Betrieb, wie zum Beispiel, wenn zum Programmieren (oder Datenlesen) auf ein Speicher-Array zugegriffen werden soll, kann ein Speicherblock ausgewählt werden (z. B. für das Programmieren) oder abgewählt werden, um das Programmieren zu unterlassen, während ein anderer Block bzw. andere Blöcke programmiert werden. Bei einem Speicher-Array, das mehrere Speicherblöcke aufweist, kann dementsprechend wenigstens ein Block für den Zugriff ausgewählt werden (z. B. für einen Programmiermodus oder einen Lesemodus), während andere Blöcke abgewählt werden können, um den Zugriff zu unterlassen. Das Auswählen und Abwählen von Speicherblöcken kann durch Anlegen von speziellen Spannungswerten an jeweilige Wortleitungen und SGS-Leitungen erfolgen.
  • In der vorliegenden Technologie kann eine Speichereinrichtung (z. B. eine 3D-NAND-Flash-Speichereinrichtung) mehrere Speicherzellen, wie zum Beispiel Quad-Level-Zellen (QLCs), die vier Bits pro Zelle unterstützen, und einen Speicher-Controller enthalten. Die Speichereinrichtung kann eine modifizierte Body-Reset-Operation (oder ein Body-Reset-Schema) umsetzen. Die Body-Reset-Operation kann zum Stabilisieren eines Säulenpotentials (oder einer Kanalspannung) für die mehreren Speicherzellen fungieren. Zum Beispiel kann die Body-Reset-Operation durchgeführt werden, um ein Säulenpotential auf einen bestimmten stabilen Pegel gemäß seinem Zweck wiederherzustellen oder zu ändern. In einem spezifischeren Beispiel kann die Body-Reset-Operation das Vorspannen einer bestimmten Pegelspannung von der Source- oder Bitleitung einbeziehen, um das Säulenpotential zu stabilisieren. Die Body-Reset-Operation kann eine unabhängige Operation sein, so dass die Body-Reset-Operation vor und/oder nach einer Programmier-, Lese oder Prüfoperation einbezogen werden kann. Zum Beispiel kann die Body-Reset-Operation vor und/oder nach einer Programmier- und Prüfoperation durchgeführt werden, und die Body-Reset-Operation kann vor und/oder nach einer Leseoperation durchgeführt werden. Wie nachstehend ausführlicher beschrieben wird, kann eine selektive Body-Reset-Operation genutzt werden, um gleichzeitig Programmierstörung und Schwellenspannungsinstabilität in der Speichereinrichtung zu verbessern.
  • In einer Konfiguration kann der Speicher-Controller in der Speichereinrichtung während der Body-Reset-Operation einen ersten Spannungspegel an eine ausgewählte Wortleitung anlegen, die mit den mehreren Speicherzellen verknüpft ist. Der Speicher-Controller kann während der Body-Reset-Operation einen zweiten Spannungspegel an eine nicht ausgewählte Wortleitung anlegen, die mit den mehreren Speicherzellen verknüpft ist. Der erste Spannungspegel kann höher als der zweite Spannungspegel sein. Der Speicher-Controller kann die erste Spannung und die zweite Spannung anlegen, um zu bewirken, dass die ausgewählte Wortleitung auf ein stabiles negatives Säulenpotential übergeht. Durch Anlegen der ersten Spannung und der zweiten Spannung (die geringer als die erste Spannung ist) in der Body-Reset-Operation zum Erzeugen des stabilen negativen Säulenpotentials für die ausgewählte Wortleitung wird das Säulenpotential für die ausgewählte Wortleitung stabilisiert. Das stabile negative Säulenpotential kann bewirken, dass ausgewählte Speicherzellen, die mit der ausgewählten Wortleitung verknüpft sind, eine reduzierte Schwellenspannungsinstabilität aufweisen. Mit anderen Worten: Das stabile negative Säulenpotential kann bewirken, dass die ausgewählten Speicherzellen, die mit der ausgewählten Wortleitung verknüpft sind, eine stabilere Schwellenspannung aufweisen.
  • In einer Konfiguration kann der Speicher-Controller während der Body-Reset-Operation den zweiten Spannungspegel an die nicht ausgewählte Wortleitung anlegen, um zu bewirken, dass die nicht ausgewählte Wortleitung ein negatives Säulenpotential aufweist. Das negative Säulenpotential für die nicht ausgewählte Wortleitung kann über eine Zeitspanne auf ein erhöhtes Säulenpotential übergehen. In einem Beispiel kann das negative Säulenpotential für die nicht ausgewählte Wortleitung über die Zeitspanne auf ein Säulen-Nullpotential übergehen, oder alternativ kann das negative Säulenpotential für die nicht ausgewählte Wortleitung auf ein gegebenes Säulenpotential übergehen, das höher als das negative Säulenpotential ist. Zusätzlich kann das stabile negative Säulenpotential eine Zellenzustandsbreitenverschlechterung in der Speichereinrichtung abschwächen.
  • Durch separates Steuern der ausgewählten Wortleitung und der nicht ausgewählten Wortleitungen in einer Programmier-/Prüfoperation während der Body-Reset-Operation kann in einer Konfiguration die Zellenzustandsbreitenverschlechterung unter Beibehaltung einer Wirkung auf die Programmierstörung überwunden werden. Zum Beispiel können die ausgewählte Wortleitung und die nicht ausgewählte Wortleitung während der Body-Reset-Operation separat gesteuert werden, um eine Heiße-Elektronen-Programmierstörung abzuschwächen. An die ausgewählte Wortleitung kann eine höhere Gate-Spannung als an die nicht ausgewählten Wortleitungen angelegt oder induziert werden, wenn das Injizieren von Löchern aus den Source- oder Bitleitungen durch gate-induzierten Drain-Leckstrom (GIDL, Gate-Induced Drain Leakage) beginnt, so dass die Löcher selektiv, ausgenommen in einen der ausgewählten Wortleitung entsprechenden Kanal, injiziert werden. Mit anderen Worten: Die selektive Löcherinjektion kann stattfinden, wenn das Injizieren der Löcher aus den Source- oder Bitleitungen, die mit den mehreren Speicherzellen verknüpft sind, durch GIDL beginnt, wodurch bewirkt wird, dass die Löcher selektiv, ausgenommen in den der ausgewählten Wortleitung entsprechenden Kanal, injiziert werden. Als Ergebnis kann die ausgewählte Wortleitung eine stabilere Schwellenspannung (oder eine geringere transiente Schwellenspannung) aufrechterhalten, zum Beispiel bei einer Prüfoperation. Die stabilere Schwellenspannung kann mit einem Zustand von Zellenschwellenspannungen bei eigentlichen Leseoperationen vergleichbar sein. Auf Basis der Schwellenspannungszustände zwischen Prüf- und Leseoperationen und keiner Löcheranreicherung auf der ausgewählten Wortleitung wird während der Body-Reset-Operation ein negatives Säulenpotential erreicht, und dies überwindet die Zellenzustandsbreitenverschlechterung in der Speichereinrichtung. Mit anderen Worten: Wenn die selektive Löcherinjektion nicht die ausgewählte Wortleitung einbezieht, kann ein resultierendes negatives Säulenpotential für die ausgewählte Wortleitung während der Body-Reset-Operation erreicht werden, was die Zustandsbreitenverschlechterung in der Speichereinrichtung abschwächen kann. Zusätzlich kann die selektive Löcherinjektion ein negatives Säulenpotential für die nicht ausgewählte Wortleitung bewirken, und das negative Säulenpotential für die nicht ausgewählte Wortleitung kann über eine Zeitspanne vom negativen Säulenpotential auf ein erhöhtes Säulenpotential übergehen (z. B. auf das Säulen-Nullpotential).
  • In einem Beispiel können die Löcher in einen Kanal injiziert werden, der source-seitigen Speicherzellen in den mehreren Speicherzellen entspricht, was zum Wiederherstellen eines neutralen Säulenpotentials (oder eines neutralen Kanalpotentials) an den source-seitigen Speicherzellen führt, und das neutrale Säulenpotential vor einer Programmierverhinderungsoperation kann die Heiße-Elektronen-Programmierstörung abschwächen. Mit anderen Worten: Löcherinjektion kann an den source-seitigen Speicherzellen stattfinden, was vor der Programmierverhinderungsoperation zum Abschwächen der Programmierstörung zum neutralen Säulenpotential führt. Um das Programmieren an einer programmierverhinderten Zelle zu stoppen, die die Wortleitung mit ausgewählten Zellen gemeinsam nutzt, kann bei der Programmierverhinderungsoperation ihr entsprechender Kanal erhöht werden, um eine Programmierspannung zu kompensieren, die an der Wortleitung der Zelle vorgespannt ist. Ein Gradient des Kanalpotentials zwischen einem ausgewählten Kanal und einem nicht ausgewählten Kanal kann während der Programmierverhinderungsoperation reduziert werden, und dadurch kann die Heiße-Elektronen-Programmierstörung abgeschwächt werden.
  • In früheren Lösungen hat das Body-Reset-Schema für 3D-NAND-Flash-Speicher das Initialisieren eines Säulenpotentials einbezogen, das an einem Ende einer Lese-/Prüfoperation negativ wurde. Weil eine Zellen-Gate-Vorspannung am Ende der Lese-/Prüfoperation auf eine Nullspannung gefallen ist, würde das Säulenpotential auf ungefähr -4 Volt (V) übergehen, was auf das Nicht-Zuführen von Löchern zurückzuführen ist, welches ein einzigartiges Merkmal der Floating-Body-Struktur des 3D-NAND-Speichers ist. Das resultierende negative Säulenpotential (oder die Kanalspannung) würde einen Verstärkungspegel seines Kanalpotentials an einem programmierverhinderten Kanal bei einer nächsten Programmieroperation geringer machen, was zu Verschlechterung in der Programmierstörung führen würde. Obwohl das Body-Reset-Schema unmittelbar nach der Prüfoperation angewendet werden würde, was das negative Säulenpotential auf ungefähr 0 V wiederherstellen würde, hätte dies in früheren Lösungen zu einer instabilen Schwellenspannung geführt. Mit anderen Worten: Die früheren Lösungen würden bewirken, dass eine Zellschwellenspannung auf einem höheren stabilen Zustand liegen würde. Obwohl frühere Lösungen die Programmierstörung verbessern würden, bestand zusätzlich ein Nachteil der früheren Lösungen in der Zellenzustandsbreitenverschlechterung der Programmierzellen in der 3D-NAND- Flash-Speichereinrichtung.
  • In den früheren Lösungen stellte der 3D-NAND-Flash-Speicher keinerlei Berücksichtigung und Umsetzung von Zellenzustandsbreitenverschlechterung (oder Zellenzustandsbreitenverbreiterung) bereit. In den früheren Lösungen wurden alle Wortleitungen auf 0 V vorgespannt, so dass die Kanalneutralisierung maximiert und die Programmierstörung verbessert wurde, jedoch war die reelle Anwendung der früheren Lösungen aufgrund der Zellenzustandsbreitenverbreiterung der Programmierzellen im 3D-NAND-Flash-Speicher begrenzt.
  • In der vorliegenden Technologie können die ausgewählte Wortleitung und die nicht ausgewählten Wortleitungen separat in einer Programmier-/Prüfoperation während der Body-Reset-Operation gesteuert werden (z. B. kann ein Spannungspegel, der an die ausgewählte Wortleitung angelegt wird, höher sein als ein Spannungspegel, der an die nicht ausgewählte Wortleitung angelegt wird), Zellenzustandsbreitenverschlechterung kann überwunden werden. Mit anderen Worten: Das selektive positive Vorspannen an der Wortleitung, die die stabilere Schwellenspannung (oder eine geringere transiente Schwellenspannung) halten möchte, führt zum Anwenden einer engeren Zellenzustandsbreite. Diese Technik zum Durchführen der Body-Reset-Operation kann für die QLC-Technologie mit Fenstererweiterung brauchbar sein, weil die Heiße-Elektronen-Programmierstörung ohne Verlust an Zellenzustandsbreite abgeschwächt werden kann. Die Fenstererweiterung kann den Bereich für die Schwellenspannung der Speicherzelle angeben, um Speicherzustände zu platzieren, und eine größere Anzahl von Speicherzuständen kann für die Schwellenspannung der Zelle einen größeren Bereich erfordern.
  • Die 1 veranschaulicht ein Beispiel für ein Body-Reset-Schema. Das Body-Reset-Schema kann auf mehrere Speicherzellen in einer Speichereinrichtung (nicht dargestellt) angewendet werden. In diesem Beispiel kann die Speichereinrichtung eine Bitleitung (BL), eine Source-Leitung (SL), einen Select-Gate Drain (SGD), eine Select-Gate Source (SGS), eine ausgewählte Wortleitung (WLn) (z. B. WLn) und mehrere nicht ausgewählte Wortleitungen (WLx) (z. B. WLn+1 bis WLn+3 und WLn-1 bis WLn-4 ) enthalten. In diesem Beispiel kann die ausgewählte Wortleitung von den nicht ausgewählten Wortleitungen umgeben sein.
  • In einem Beispiel kann eine gleiche Spannung an die nicht ausgewählten Wortleitungen und die ausgewählte Wortleitung angelegt werden. Zum Beispiel können, wie gezeigt wird, ungefähr 6 V bis zum Ende einer Lese-/Prüfoperation angelegt werden, und dann kann die Spannung in einer Löcherinjektionsphase auf ungefähr 0 V abfallen. Wie gezeigt wird, können die SL oder die BL von ungefähr 0 V auf ungefähr 4 V am Ende der Lese-/Prüfoperation übergehen und können dann während der Löcherinjektionsphase auf den ungefähr 4 V gehalten werden, bevor sie auf die ungefähr 0 V zurückfallen. Wie gezeigt wird können der SGD und die SGS von ungefähr 6 V auf ungefähr 0 Volt übergehen. Ein Säulenpotential einer nicht ausgewählten Wortleitung und ein Säulenpotential einer ausgewählten Wortleitung können auf einem definierten Pegel liegen und dann am Ende der Lese-/Prüfoperation einen negativen Wert annehmen. Zum Beispiel können das Säulenpotential einer nicht ausgewählten Wortleitung und das Säulenpotential einer ausgewählten Wortleitung ungefähr -4 V am Ende der Lese-/Prüfoperation sein. An diesem Punkt kann eine stabile Schwellenspannung (oder eine geringere transiente Schwellenspannung) erreicht sein. Während der Löcherinjektion können das Säulenpotential der nicht ausgewählten Wortleitung und das Säulenpotential der ausgewählten Wortleitung nach oben auf ungefähr 0 V übergehen, was eine instabile Schwellenspannung (oder eine hohe stabile Schwellenspannung) bewirkt, die für die Speichereinrichtung nicht erwünscht ist. Mit anderen Worten: Auch wenn der negative Kanal auf ungefähr 4 V wiederhergestellt werden kann, führt dies zur instabilen Schwellenspannung. Auch wenn die Programmierstörung für Heiße-Elektronen-Abschwächung verbessert wird, bringt dieses vorher bekannte Body-Reset-Schema zusätzlich eine Zellenzustandsbreitenverschlechterung der Speicherzellen ein. Mit anderen Worten: Dieses vorher bekannte Body-Reset-Schema bringt eine Zellenzustandsbreitenverbreiterung ebenso wie eine geringere Schwellenspannung im Vergleich zu einem Programmierprüfpegel ein.
  • Die 2 veranschaulicht ein Beispiel für ein Body-Reset-Schema. Das Body-Reset-Schema kann auf mehrere Speicherzellen in einer Speichereinrichtung (nicht dargestellt) angewendet werden. In diesem Beispiel kann die Speichereinrichtung eine Bitleitung (BL), eine Source-Leitung (SL), einen Select-Gate Drain (SGD), eine Select-Gate Source (SGS), eine ausgewählte Wortleitung (WLn) (z. B. WLn ) und mehrere nicht ausgewählte Wortleitungen (WLx) (z. B. WLn+1 bis WLn+3 und WLn-1 bis WLn-4 ) enthalten. In diesem Beispiel kann die ausgewählte Wortleitung von den nicht ausgewählten Wortleitungen umgeben sein.
  • In einem Beispiel können unterschiedliche Spannungen an die nicht ausgewählten Wortleitungen und die ausgewählte Wortleitung angelegt werden. Zum Beispiel können, wie gezeigt wird, während einer Lese-/Prüfoperation und einer Löcherinjektionsphase ungefähr 6 V an die ausgewählte Wortleitung angelegt werden, und dann kann die Spannung auf ungefähr 0 V abfallen. Bei der nicht ausgewählten Wortleitung können ungefähr 6 V bis zum Ende der Lese-/Prüfoperation angelegt werden, und dann kann die Spannung in einer Löcherinjektionsphase auf ungefähr 0 V abfallen. Somit kann die an die ausgewählte Wortleitung angelegte Spannung größer als die an die nicht ausgewählte Wortleitung angelegte Spannung sein. Weil die Spannungen selektiv an die ausgewählte Wortleitung und die nicht ausgewählte Wortleitung angelegt werden können, kann das neuartige Body-Reset-Schema das Verwenden einer selektiven Body-Reset-Operation einbeziehen. Wie gezeigt wird, können die SL oder die BL von ungefähr 0 V auf ungefähr 4 V am Ende der Lese-/Prüfoperation übergehen und können dann während der Löcherinjektionsphase auf den ungefähr 4 V gehalten werden, bevor sie auf die ungefähr 0 V zurückfallen. Wie gezeigt wird können der SGD und die SGS von ungefähr 6 V auf ungefähr 0 Volt übergehen. Ein Säulenpotential einer nicht ausgewählten Wortleitung kann auf einem definierten Pegel liegen und dann am Ende der Lese-/Prüfoperation einen negativen Wert annehmen. Zum Beispiel kann das Säulenpotential der nicht ausgewählten Wortleitung ungefähr -4 V am Ende der Lese-/Schreiboperation sein, und das Säulenpotential der nicht ausgewählten Wortleitung kann während der Löcherinjektionsphase von ungefähr -4 V auf ungefähr 0 V übergehen. Andererseits kann das Säulenpotential der ausgewählten Wortleitung bis zum Ende der Lese-/Prüfoperation auf ungefähr 0 V aufrechterhalten werden, und dann können die ungefähr 0 V während der Löcherinjektionsphase aufrechterhalten werden, bevor sie schließlich auf -4 V abfallen. Das Säulenpotential der ausgewählten Wortleitung von ungefähr 0 V kann zu einer stabilen Schwellenspannung (oder einer geringeren Schwellenspannung) führen, und diese stabile Schwellenspannung kann immer noch erreicht werden, wenn das Säulenpotential der ausgewählten Wortleitung auf die ungefähr 0 V übergeht. In diesem neuartigen Body-Reset-Schema kann die stabile Schwellenspannung für die ausgewählte Wortleitung kontinuierlich erreicht werden, zum Teil wegen der separaten Spannungen, die an die ausgewählte Wortleitung und die nicht ausgewählte Wortleitung angelegt werden. Zusätzlich kann Programmierstörung für Heiße-Elektronen-Abschwächung verbessert werden, und eine engere Zellenzustandsbreite kann für die Speicherzellen eingebracht werden (d. h. es gibt keine Zellenzustandsbreitenerweiterung oder -verschlechterung). Mit anderen Worten: Dieses neuartige Body-Reset-Schema führt zu einer engeren Zellenzustandsbreite ebenso wie zu einer gleichen Schwellenspannung im Vergleich zu einem Programmierprüfpegel.
  • Im Body-Reset-Schema können, wie gezeigt wird, die ausgewählte Wortleitung und die nicht ausgewählten Wortleitungen separat gesteuert werden, so dass die Zellenzustandsbreitenverschlechterung unter Beibehaltung einer Wirkung auf die Programmierstörung überwunden werden kann. An die ausgewählte Wortleitung kann die höhere Gate-Spannung als an die nicht ausgewählten Wortleitungen angelegt oder induziert werden, wenn das Injizieren von Löchern aus den Source- oder Bitleitungen durch gate-induzierten Drain-Leckstrom (GIDL, Gate-Induced Drain Leakage) beginnt, so dass die Löcher selektiv, ausgenommen in einen der ausgewählten Wortleitung entsprechenden Kanal, injiziert werden. Mit anderen Worten: Die selektive Löcherinjektion kann stattfinden, wenn das Injizieren der Löcher aus den Source- oder Bitleitungen, die mit den mehreren Speicherzellen verknüpft sind, durch GIDL beginnt, wodurch bewirkt wird, dass die Löcher selektiv, ausgenommen in den der ausgewählten Wortleitung entsprechenden Kanal, injiziert werden. Als Ergebnis kann die ausgewählte Wortleitung die stabilere Schwellenspannung (oder die geringere transiente Schwellenspannung) aufrechterhalten. Die stabilere Schwellenspannung kann mit einem Zustand von Zellenschwellenspannungen bei eigentlichen Leseoperationen vergleichbar sein. Auf Basis der Schwellenspannungszustände zwischen Prüf- und Leseoperationen und keiner Löcheranreicherung auf der ausgewählten Wortleitung kann während des neuartigen Body-Reset-Schemas das negative Säulenpotential für die ausgewählte Wortleitung erreicht werden, und dies überwindet die Zellenzustandsbreitenverschlechterung in der Speichereinrichtung. Mit anderen Worten: Wenn die selektive Löcherinjektion nicht die ausgewählte Wortleitung einbezieht, kann das resultierende negative Säulenpotential für die ausgewählte Wortleitung während des neuartigen Body-Reset-Schemas erreicht werden, was die Zustandsbreitenverschlechterung in der Speichereinrichtung abschwächen kann.
  • Die 3A veranschaulicht ein Beispiel für ein anderes Body-Reset-Schema. Das Body-Reset-Schema kann bewirken, dass eine ausgewählte Wortleitung in einer Speichereinrichtung ein negatives Säulenpotential (oder eine negative Kanalspannung) aufweist, wodurch eine stabilere Schwellenspannung erhalten wird. In einem Beispiel kann das Body-Reset-Schema verschiedene Optionen zum Erreichen des negativen Säulenpotentials beinhalten. In einem ersten Beispiel kann, wie gezeigt wird, ein nur drain-/source-seitiges Body-Reset-Schema genutzt werden, bei dem die nicht ausgewählten Wortleitungen 0 V und die ausgewählte Wortleitung -6 V aufweisen können. In einem zweiten Beispiel kann, wie gezeigt wird, ein nur source-seitiges Body-Reset-Schema genutzt werden, bei dem erste nicht ausgewählte Wortleitungen -6 V, zweite nicht ausgewählte Wortleitungen 0 V und die ausgewählte Wortleitung -6 V aufweisen. In einem dritten Beispiel kann, wie gezeigt wird, ein Body-Reset-Schema mit Ausnahme von benachbarten Zellen an der ausgewählten Wortleitung genutzt werden, bei dem die nicht ausgewählten Wortleitungen 0 V und die ausgewählte Wortleitung -6 V aufweisen können. In einem vierten Beispiel kann, wie gezeigt wird, ein Body-Reset-Schema mit Ausnahme von benachbarten Zellen, jedoch einschließlich der ausgewählten Wortleitung genutzt werden, bei dem die ausgewählte Wortleitung 0 V oder -6 V und die nicht ausgewählten Wortleitungen 0 V aufweisen können. In einem fünften Beispiel kann, wie gezeigt wird, ein Body-Reset-Schema mit Ausnahme von benachbarten Zellen auf einer Seite, jedoch einschließlich der ausgewählten Wortleitung genutzt werden, wobei die ausgewählte Wortleitung 0 V oder -6 V und die nicht ausgewählten Wortleitungen 0 V aufweisen können. Zusätzlich kann in jedem der oben beschriebenen Beispiele die BL 6 V, der SGD 0 V, die SGS 0 V und die SL 6 V aufweisen.
  • Die 3B veranschaulicht ein Beispiel für ein neuartiges Body-Reset-Schema, das eine allmähliche Modulation einer Durchgangsspannung nutzt. In diesem Schema können wenigstens zwei benachbarte Wortleitungen allmählich zu einer Bitleitung oder Source-Leitung verringert werden. Zum Beispiel kann die modulierte Wortleitung sich von 4 V auf 3 V auf 1 V auf 0 V verringern. In diesem Beispiel kann die ausgewählte Wortleitung auf 0 V oder auf eine ausgewählte positive Spannung gesetzt werden. Die modulierten Wortleitungen können auf einer Drain-Seite oder einer Source-Seite platziert sein. Zusätzlich kann in diesem Beispiel die BL 6 V, der SGD 0 V, die SGS 0 V und die SL 6 V aufweisen.
  • Die 4A veranschaulicht ein Beispiel für eine Abfolge von bereits bekannten Operationen in einer Speichereinrichtung (nicht dargestellt). In einem ersten Schritt kann ein erster Programmierimpuls an einer ausgewählten Wortleitung an der Speichereinrichtung durchgeführt werden. In einem zweiten Schritt kann eine Prüfoperation an der ausgewählten Wortleitung an der Speichereinrichtung durchgeführt werden. In einem dritten Schritt kann eine Body-Reset-Operation an der Speichereinrichtung durchgeführt werden. In einem vierten Schritt kann ein zweiter Programmierimpuls an der ausgewählten Wortleitung an der Speichereinrichtung durchgeführt werden. In einem fünften Schritt kann eine Prüfoperation an der ausgewählten Wortleitung an der Speichereinrichtung durchgeführt werden. An diesem Punkt, am Ende der Prüfoperation, kann die ausgewählte Wortleitung mit einer instabilen Schwellenspannung (oder mit einer stabilen hohen Schwellenspannung) verknüpft sein. Mit anderen Worten: Die Speichereinrichtung kann Schwellenspannungsinstabilität am Ende der Prüfoperation erfahren. In einem sechsten Schritt kann eine Body-Reset-Operation an der Speichereinrichtung durchgeführt werden. In einem siebten Schritt kann eine Leseoperation an der Speichereinrichtung durchgeführt werden. An diesem Punkt kann die ausgewählte Wortleitung mit einer stabileren Schwellenspannung (oder einer geringeren transienten Schwellenspannung) verknüpft sein. Bei dieser Lösung kann, auch wenn die Programmierstörung für Heiße-Elektronen-Abschwächung verbessert wird, eine Zellenzustandsbreitenverschlechterung oder -verbreiterung eingebracht werden, ebenso wie eine geringere Schwellenspannung im Vergleich zu einem Programmierprüfpegel.
  • Die 4B veranschaulicht ein Beispiel für eine Abfolge von neuartigen Operationen in einer Speichereinrichtung (nicht dargestellt). In einem ersten Schritt kann ein erster Programmierimpuls an einer ausgewählten Wortleitung an der Speichereinrichtung durchgeführt werden. In einem zweiten Schritt kann eine Prüfoperation an der ausgewählten Wortleitung an der Speichereinrichtung durchgeführt werden. In einem dritten Schritt kann eine selektive Body-Reset-Operation an der Speichereinrichtung durchgeführt werden. In einem vierten Schritt kann ein zweiter Programmierimpuls an der ausgewählten Wortleitung an der Speichereinrichtung durchgeführt werden. In einem fünften Schritt kann eine Prüfoperation an der ausgewählten Wortleitung an der Speichereinrichtung durchgeführt werden. An diesem Punkt, am Ende der Prüfoperation, kann die ausgewählte Wortleitung mit einer stabilen Schwellenspannung (oder mit einer geringeren transienten Schwellenspannung) verknüpft sein. Aufgrund der selektiven Body-Reset-Operation erfährt die Speichereinrichtung keine Schwellenspannungsinstabilität am Ende der Prüfoperation. In einem sechsten Schritt kann eine selektive Body-Reset-Operation an der Speichereinrichtung durchgeführt werden. In einem siebten Schritt kann eine Leseoperation an der Speichereinrichtung durchgeführt werden. An diesem Punkt kann die ausgewählte Wortleitung immer noch mit der stabilen Schwellenspannung (oder mit einer geringeren transienten Schwellenspannung) verknüpft sein. Bei dieser Lösung kann wird die Programmierstörung für Heiße-Elektronen-Abschwächung verbessert und eine engere Zellenzustandsbreite kann eingebracht werden (d. h. es gibt keine Zellenzustandsbreitenverschlechterung oder -verbreiterung), ebenso wie eine gleiche Schwellenspannung im Vergleich zu einem Programmierprüfpegel.
  • Die 5 veranschaulicht eine beispielhafte Funktionalität einer Speichereinrichtung, die dazu betreibbar ist, Speicherzellen in der Speichereinrichtung zu programmieren. Die Speichereinrichtung kann mehrere Speicherzellen und einen Speicher-Controller enthalten. Die Speichereinrichtung kann Logik enthalten, um während einer Body-Reset-Operation einen ersten Spannungspegel an eine ausgewählte Wortleitung anzulegen, die mit den mehreren Speicherzellen verknüpft ist, wie im Block 510. Die Speichereinrichtung kann Logik enthalten, um während der Body-Reset-Operation einen zweiten Spannungspegel an eine nicht ausgewählte Wortleitung anzulegen, die mit den mehreren Speicherzellen verknüpft ist, wobei die ausgewählte Wortleitung auf ein stabiles negatives Säulenpotential übergeht, so dass die ausgewählten Speicherzellen, die mit der ausgewählten Wortleitung verknüpft sind, eine reduzierte Schwellenspannungsinstabilität aufweisen, wie im Block 520.
  • Die 6 zeigt eine beispielhafte Speichereinrichtung 600. Die Speichereinrichtung 600 kann eine dreidimensionale (3D-) NAND-Flash-Speichereinrichtung sein. Die Speichereinrichtung 600 kann mehrere Speicherzellen 610 enthalten. Die Speichereinrichtung 600 kann einen Speicher-Controller 620 enthalten. Der Speicher-Controller 620 kann während der Body-Reset-Operation einen ersten Spannungspegel an eine ausgewählte Wortleitung, die mit den mehreren Speicherzellen 610 verknüpft ist, anlegen. Die Body-Reset-Operation kann zum Stabilisieren eines Säulenpotentials für die ausgewählte Wortleitung fungieren. Der Speicher-Controller 620 kann während der Body-Reset-Operation einen zweiten Spannungspegel an eine nicht ausgewählte Wortleitung anlegen, die mit den mehreren Speicherzellen 610 verknüpft ist. Der erste Spannungspegel kann höher als der zweite Spannungspegel sein. Der erste Spannungspegel und der zweite Spannungspegel können während der Body-Reset-Operation angelegt werden, um zu bewirken, dass die ausgewählte Wortleitung auf ein stabiles negatives Säulenpotential übergeht, so dass die ausgewählten Speicherzellen, die mit der ausgewählten Wortleitung verknüpft sind, eine stabilere Schwellenspannung aufweisen können.
  • Die 7 zeigt ein Flussdiagramm eines beispielhaften Verfahrens zum Programmieren von Speicherzellen in einer Speichereinrichtung. Das Verfahren kann als Anweisungen auf einer Maschine ausgeführt werden, wobei die Anweisungen auf wenigstens einem computerlesbaren Medium oder einem nichtflüchtigen maschinenlesbaren Speichermedium enthalten sind. Das Verfahren kann die folgende Operation beinhalten: bei einem Speicher-Controller einer Speichereinrichtung während einer Body-Reset-Operation einen ersten Spannungspegel an eine ausgewählte Wortleitung, die mit den mehreren Speicherzellen verknüpft ist, anzulegen, wobei die Body-Reset-Operation dazu fungiert, ein Säulenpotential für die ausgewählte Wortleitung zu stabilisieren, wie im Block 710. Das Verfahren kann die folgende Operation beinhalten: beim Speicher-Controller während der Body-Reset-Operation einen zweiten Spannungspegel an eine nicht ausgewählte Wortleitung anzulegen, die mit den mehreren Speicherzellen verknüpft ist, wobei der erste Spannungspegel höher als der zweite Spannungspegel ist, wobei der erste Spannungspegel und der zweite Spannungspegel während der Body-Reset-Operation angelegt werden, um zu bewirken, dass die ausgewählte Wortleitung auf ein stabiles negatives Säulenpotential übergeht, so dass die ausgewählten Speicherzellen, die mit der ausgewählten Wortleitung verknüpft sind, eine stabilere Schwellenspannung aufweisen, wie im Block 720.
  • Die 8 ist ein vereinfachtes Blockschaltbild einer Speichereinrichtung 800 gemäß einer erfindungsgemäßen Ausführungsform, an der verschiedene Verfahren betrieben werden können. In einem Beispiel enthält die Speichereinrichtung 800 ein Array 804 von Speicherzellen, die in Zeilen und Spalten angeordnet sind. In einem anderen Beispiel kann die Speichereinrichtung 800 ein 3D-Array 804 von Speicherzellen enthalten, die gestapelte Ebenen von Speicherzellen aufweisen, die in Zeilen und Spalten angeordnet sein können. Obwohl die verschiedenen Ausführungsformen vor allem unter Bezugnahme auf NAND-Speicher-Arrays beschrieben werden, sind die verschiedenen Ausführungsformen nicht auf eine spezifische Architektur des Speicher-Array 804 beschränkt. Einige Beispiele für andere Array-Architekturen, die für die vorliegenden Ausführungsformen geeignet sind, enthalten NOR-Arrays, AND-Arrays und Virtuelle-Masse-Arrays. Im Allgemeinen sind die hier beschriebenen Ausführungsformen allerdings auf irgendeine Array-Architektur anpassbar, die das Erzeugen eines Datensignals zulässt, das die Schwellenspannung jeder Speicherzelle angibt.
  • Eine Zeilendecodierschaltung 808 und eine Spaltendecodierschaltung 810 werden bereitgestellt, um die Adresssignale, die der Speichereinrichtung 800 bereitgestellt werden, zu decodieren. Adresssignale werden empfangen und decodiert, um auf das Speicher-Array 804 zuzugreifen. Die Speichereinrichtung 800 enthält auch die Eingangs-/Ausgangs- (E/A-) Steuerschaltung 812, um die Eingabe von Befehlen, Adressen und Daten zur Speichereinrichtung 800 ebenso wie die Ausgabe von Daten und Zustandsinformationen aus der Speichereinrichtung 800 zu managen. Ein Adressregister 814 ist zwischen der E/A-Steuerschaltung 812 und der Zeilendecodierschaltung 808 und der Spaltendecodierschaltung 810 gekoppelt, um die Adresssignale vor dem Decodieren zu latchen. Ein Befehlsregister 824 ist zwischen der E/A-Steuerschaltung 812 und der Steuerlogik 816 gekoppelt, um eingehende Signale zu latchen. Die Steuerlogik 816 steuert den Zugriff auf das Speicher-Array 804 als Reaktion auf die Befehle und erzeugt Zustandsinformationen für einen externen Prozessor 830 (auch als ein Speicher-Controller bekannt, wie vorher beschrieben worden ist). Die Steuerlogik 816 ist mit der Zeilendecodierschaltung 808 und der Spaltendecodierschaltung 810 gekoppelt, um die Zeilendecodierschaltung 808 und die Spaltendecodierschaltung 810 als Reaktion auf die Adressen zu steuern.
  • Die Steuerlogik 816 kann mit einer Abtast- und Halteschaltung 818 gekoppelt sein. Die Abtast- und Halteschaltung 818 latcht Daten, entweder eingehende oder ausgehende, in Form von analogen Datensignalen. Zum Beispiel könnte die Abtast- und Halteschaltung Kondensatoren oder andere analoge Speichereinrichtungen enthalten, um entweder ein eingehendes Datensignal, das Daten darstellt, die in eine Speicherzelle geschrieben werden sollen, oder ein ausgehendes Datensignal, das die Schwellenspannung angibt, die aus einer Speicherzelle abgetastet worden ist, abzutasten. Die Abtast- und Halteschaltung 818 kann des Weiteren für die Verstärkung und/oder Pufferung des abgetasteten Signals sorgen, um für eine externe Einrichtung ein stärkeres Datensignal bereitzustellen.
  • Die Handhabung von analogen Datensignalen kann einen Ansatz nehmen, bei dem erzeugte Ladungspegel auf Kondensatoren gespeichert werden. Eine Ladung kann zum Lesen bzw. Programmieren der Speicherzelle auf einem Kondensator als Reaktion darauf gespeichert werden, dass er einem Datensignal ausgesetzt wird, das eine tatsächliche oder Ziel-Schwellenspannung einer Speicherzelle angibt. Diese Ladung könnte dann in ein analoges Datensignal unter Verwendung eines Differenzverstärkers umgewandelt werden, der einen geerdeten Eingang oder ein anderes Bezugssignal als einen zweiten Eingang aufweist. Der Ausgang des Differenzverstärkers könnte dann im Fall einer Leseoperation an die E/A-Steuerschaltung 812 zur Ausgabe aus der Speichereinrichtung weitergeleitet werden oder während einer oder mehrerer Prüfoperationen beim Programmieren der Speichereinrichtung zum Vergleich verwendet werden. Es ist anzumerken, dass die E/A-Steuerschaltung 812 optional Analog-Digital-Umwandlungsfunktionalität und Digital-Analog-Umwandlungs- (DAC-) Funktionalität enthalten könnte, um Lesedaten aus einem analogen Datensignal in ein digitales Bitmuster umzuwandeln und um Schreibdaten aus einem digitalen Bitmuster in ein analoges Signal umzuwandeln, so dass die Speichereinrichtung 800 zur Kommunikation entweder mit einer analogen oder einer digitalen Schnittstelle angepasst werden könnte.
  • Während einer Programmieroperation werden Ziel-Speicherzellen des Speicher-Array 804 programmiert, bis Spannungen, die ihre Vt-Pegel angeben, mit den Pegeln übereinstimmen, die in der Abtast- und Halteschaltung 818 gehalten werden. Als ein Beispiel: Dies kann unter Verwendung von differentiellen Abtasteinrichtungen erfolgen, um den gehaltenen Spannungspegel mit einer Schwellenspannung der Ziel-Speicherzelle zu vergleichen. Ganz ähnlich wie beim herkömmlichen Speicherprogrammieren könnten Programmierimpulse an eine Ziel-Speicherzelle angelegt werden, um ihre Schwellenspannung zu erhöhen, bis sie den gewünschten Wert erreicht oder überschreitet. In einer Leseoperation werden die Vt-Pegel der Ziel-Speicherzellen zur Übertragung an einen externen Prozessor (in der 8 nicht dargestellt) an die Abtast- und Halteschaltung 818 weitergeleitet, entweder direkt als Analogsignale oder als digitale Darstellungen der Analogsignale, abhängig davon ob die ADC-/DAC-Funktionalität außerhalb oder innerhalb der Speichereinrichtung bereitgestellt wird.
  • Schwellenspannungen von Zellen können auf eine Vielzahl von Arten bestimmt werden. Zum Beispiel könnte die Spannung einer Zugriffsleitung, wie zum Beispiel solche, die typischerweise als Wortleitungen bezeichnet werden, an dem Punkt abgetastet werden, wenn die Speicherzelle aktiviert wird. Alternativ könnte eine verstärkte Spannung an eine erste Source-/Drain-Seite einer Ziel-Speicherzelle angelegt werden, und die Schwellenspannung könnte als eine Differenz zwischen ihrer Steuer-Gate-Spannung und der Spannung an ihrer anderen Source-/Drain-Seite aufgenommen werden. Indem die Spannung mit einem Kondensator gekoppelt wird, würde Ladung mit dem Kondensator gemeinsam zum Speichern der abgetasteten Spannung genutzt werden. Es sei angemerkt, dass die abgetastete Spannung nicht gleich der Schwellenspannung sein muss, sondern diese Spannung lediglich angeben muss. Falls zum Beispiel eine verstärkte Spannung an eine erste Source-/Drain-Seite der Speicherzelle und eine bekannte Spannung an ihr Steuer-Gate angelegt werden, könnte die an der zweiten Source-/Drain-Seite der Speicherzelle entwickelte Spannung als das Datensignal aufgenommen werden, weil die entwickelte Spannung die Schwellenspannung der Speicherzelle angibt.
  • Die Abtast- und Halteschaltung 818 kann Caching enthalten, d. h. mehrere Speicherplätze für jeden Datenwert, so dass die Speichereinrichtung 800 einen nächsten Datenwert lesen kann, während ein erster Datenwert an den externen Prozessor weitergeleitet wird, oder dass sie einen nächsten Datenwert empfangen kann, während ein erster Datenwert in das Speicher-Array 804 geschrieben wird. Ein Zustandsregister 822 ist zwischen der E/A-Steuerschaltung 812 und der Steuerlogik 816 gekoppelt, um die Zustandsinformationen zur Ausgabe an den externen Prozessor zu latchen.
  • Die Speichereinrichtung 800 empfängt Steuersignale an der Steuerlogik 816 über eine Steuerverbindung 832. Die Steuersignale können ein Chip Enable CE#, ein Command Latch Enable CLE, ein Address Latch Enable ALE und ein Write Enable WE# enthalten. Die Speichereinrichtung 800 kann Befehle (in Form von Befehlssignalen), Adressen (in Form von Adresssignalen) und Daten (in Form von Datensignalen) von einem externen Prozessor über einen Multiplex-Eingangs-/Ausgangs- (E/A-) Bus 834 empfangen und Daten an den externen Prozessor über den E/A-Bus 834 ausgeben.
  • In einem spezifischen Beispiel werden Befehle über Eingangs-/Ausgangs-(E/A-) Pins [7:0] des E/A-Busses 834 an der E/A-Steuerschaltung 812 empfangen und werden in das Befehlsregister 824 geschrieben. Die Adressen werden über Eingangs-/Ausgangs- (E/A-) Pins [7:0] des Busses 834 an der E/A-Steuerschaltung 812 empfangen und werden in das Adressregister 814 geschrieben. Die Daten können an der E/A-Steuerschaltung 812 über Eingangs-/Ausgangs- (E/A-) Pins [7:0] für eine Einrichtung, die in der Lage ist, acht parallele Signale zu empfangen, oder über Eingangs-/Ausgangs- (E/A-) Pins [15:0] für eine Einrichtung, die in der Lage ist, sechzehn parallele Signale zu empfangen, empfangen werden und werden an die Abtast- und Halteschaltung 818 übertragen. Die Daten können auch über Eingangs-/Ausgangs-(E/A-) Pins [7:0] für eine Einrichtung ausgeben werden, die in der Lage ist, acht parallele Signale zu senden, oder über Eingangs-/Ausgangs- (E/A-) Pins [15:0] für eine Einrichtung, die in der Lage ist, sechzehn parallele Signale zu senden. Es versteht sich für Fachleute, dass zusätzliche Schaltungen und Signale bereitgestellt werden können und dass die Speichereinrichtung der 8 vereinfacht worden ist, um dabei zu helfen, auf die Ausführungsformen der Offenbarung zu fokussieren.
  • Obwohl die 8 mit Bezug auf die Abtast- und Halteschaltung 818 beschrieben worden ist, versteht es sich, dass die Steuerlogik 816 mit Daten-Latches anstelle der Abtast- und Halteschaltung 818 gekoppelt sein könnte, ohne vom Schutzbereich der Offenbarung abzuweichen. Daten-Latches latchen Daten, entweder eingehende oder ausgehende. Während einer Schreiboperation werden Ziel-Speicherzellen des Speicher-Array 804 programmiert, zum Beispiel unter Verwendung von zwei Sätzen von Programmierimpulsen, wie oben beschrieben wird, bis die Spannungen, die ihre Vt-Pegel angeben, mit den in den Daten-Latches gehaltenen Daten übereinstimmen. Als ein Beispiel: Dies kann unter Verwendung von differentiellen Abtasteinrichtungen erfolgen, um die gehaltenen Daten mit einer Schwellenspannung der Ziel-Speicherzelle zu vergleichen.
  • Obwohl die Speichereinrichtung der 8 gemäß weitverbreiteten Konventionen zu Empfang und Ausgabe der verschiedenen Signale beschrieben worden ist, sei zusätzlich angemerkt, dass die verschiedenen Ausführungsformen nicht durch die beschriebenen spezifischen Signale und E/A-Konfigurationen beschränkt sind. Zum Beispiel könnten Befehls- und Adresssignale an Eingängen empfangen werden, die separat von denen sind, an denen die Datensignale empfangen werden, oder Datensignale könnten seriell über eine einzelne E/A-Leitung des E/A-Busses 834 gesendet werden. Weil die Datensignale Bitmuster anstelle von einzelnen Bits darstellen, könnte serielle Kommunikation eines 8-Bit-Datensignals ebenso effizient wie parallele Kommunikation von acht Signalen sein, die einzelne Bits darstellen.
  • Die 9 veranschaulicht ein allgemeines Computersystem oder eine allgemeine Computereinrichtung 900, die in der vorliegenden Technologie eingesetzt werden kann. Das Computersystem 900 kann einen Prozessor 902 enthalten, der in Verbindung mit einem Speicher 904 steht. Der Speicher 904 kann irgendeine Einrichtung, Kombination von Einrichtungen, Schaltung und Ähnliches enthalten, die in der Lage sind, Daten zu speichern, darauf zuzugreifen, zu organisieren und/oder abzurufen. Zu nicht einschränkenden Beispielen zählen SANs (Storage Area Network), Cloud-Speichernetze, flüchtiges oder nichtflüchtiges RAM, Phase-Change Memory, optische Medien, Medien vom Festplattentyp und Ähnliche, einschließlich Kombinationen daraus.
  • Das Computersystem oder die Computereinrichtung 900 enthält zusätzlich eine lokale Kommunikationsschnittstelle 906 für die Konnektivität zwischen den verschiedenen Komponenten des Systems. Zum Beispiel kann die lokale Kommunikationsschnittstelle 906 ein lokaler Datenbus und/oder irgendwelche zugehörigen Adress- oder Steuerbusse sein, wie es gewünscht sein kann.
  • Das Computersystem oder die Computereinrichtung 900 kann ebenfalls eine E/A- (Eingangs-/Ausgangs-) Schnittstelle 908 zum Steuern der E/A-Funktionen des Systems wie auch der E/A-Konnektivität zu Einrichtungen außerhalb des Computersystems 900 enthalten. Eine Netzschnittstelle 910 kann zur Netzkonnektivität ebenfalls enthalten sein. Die Netzschnittstelle 910 kann Netzkommunikationen sowohl innerhalb des Systems als auch außerhalb des Systems steuern. Zur Netzschnittstelle können eine drahtgebundene Schnittstelle, eine drahtlose Schnittstelle, eine Bluetooth-Schnittstelle, eine optische Schnittstelle und Ähnliches zählen, einschließlich geeigneter Kombinationen davon. Des Weiteren kann das Computersystem 900 zusätzlich eine Nutzerschnittstelle 912, eine Anzeigeeinrichtung 914, wie auch verschiedene andere Komponenten, die für solch ein System von Vorteil sein würden, enthalten.
  • Der Prozessor 902 kann ein einzelner oder mehrere Prozessoren sein, und der Speicher 904 kann ein einzelner oder mehrere Speicher sein. Die lokale Kommunikationsschnittstelle 906 kann in irgendeiner brauchbaren Kombination als ein Weg zum Ermöglichen von Kommunikation zwischen irgendeinem der Folgenden verwendet werden, einem einzelnen Prozessor, mehreren Prozessoren, einem einzelnen Speicher, mehreren Speichern, den verschiedenen Schnittstellen und Ähnlichem.
  • Verschiedene Techniken oder bestimmte Aspekte oder Teile davon können die Form von Programmcode annehmen (d. h. von Anweisungen), der in dinghaften Medien ausgeführt ist, wie zum Beispiel Disketten, CD-ROMs, Festplatten, einem nichtflüchtigem computerlesbaren Speichermedium oder irgendeinem anderen maschinenlesbaren Speichermedium, wobei, wenn der Programmcode in eine Maschine, wie zum Beispiel einen Computer, geladen und von dieser ausgeführt wird, die Maschine zu einer Vorrichtung zum Betreiben der verschiedenen Techniken wird. Die Schaltung kann Hardware, Firmware, Programmcode, ausführbaren Code, Computeranweisungen und/oder Software enthalten. Ein nichtflüchtiges computerlesbares Speichermedium kann ein computerlesbares Speichermedium sein, das kein Signal beinhaltet. Im Fall von Programmcodeausführung auf programmierbaren Computern kann die Computereinrichtung einen Prozessor, ein Speichermedium, das durch den Prozessor lesbar ist (das flüchtige und nichtflüchtige Speicherelemente enthält), wenigstens eine Eingabeeinrichtung und wenigstens eine Ausgabeeinrichtung enthalten. Die flüchtigen und nichtflüchtigen Speicherelemente können ein RAM, ein EPROM, ein Flash-Laufwerk, ein optisches Laufwerk, eine magnetische Festplatte, ein Solid-State-Drive oder ein anderes Medium zum Speichern von elektronischen Daten sein. Zum Knoten und zur Drahtlos-Einrichtung können ebenfalls ein Transceiver-Modul, ein Zählermodul, ein Verarbeitungsmodul und/oder ein Taktgebermodul oder ein Zeitgebermodul zählen. Eines oder mehrere Programme, die die verschiedenen hier beschriebenen Techniken umsetzen oder nutzen können, können eine Softwareschnittstelle (API, Application Program Interface), wiederverwendbare Steuerungen und Ähnliches verwenden. Solche Programme können in einer höheren prozeduralen oder objektorientierten Programmiersprache zum Kommunizieren mit einem Computersystem umgesetzt sein. Allerdings kann/können das bzw. die Programm(e) in Assembler- oder Maschinensprache umgesetzt sein, falls gewünscht. In jedem Fall kann die Sprache eine kompilierte oder übersetzte Sprache sein und mit Hardware-Umsetzungsformen kombiniert werden. Zu beispielhaften Systemen oder Einrichtungen können, ohne Einschränkung, Folgende zählen: Laptops, Tablets, Desktop-Computer, Smartphones, Computer-Terminals und -Server, Speicherdatenbanken und andere elektronische Einrichtungen, die Schaltungen und programmierbaren Speicher nutzen, wie zum Beispiel Haushaltsgeräte, intelligente Fernsehgeräte, Digital-Video-Disc- (DVD-) Player, Heizung-, Lüftung-, Klima-(HVAC-) Steuerungen, Lichtschalter und Ähnliches.
  • Beispiele
  • Die folgenden Beispiele gehören zu spezifischen erfindungsgemäßen Ausführungsformen und zeigen spezifische Merkmale, Elemente oder Schritte auf, die verwendet oder anders kombiniert werden können, um solche Ausführungsformen zu erreichen.
  • In einem Beispiel wird ein System bereitgestellt, das dazu betreibbar ist, Speicherzellen zu programmieren. Das System kann mehrere Speicherzellen umfassen. Das System kann einen Speicher-Controller umfassen. Der Speicher-Controller kann Logik enthalten, um während einer Body-Reset-Operation einen ersten Spannungspegel an eine ausgewählte Wortleitung anzulegen, die mit den mehreren Speicherzellen verknüpft ist. Der Speicher-Controller kann Logik umfassen, um während der Body-Reset-Operation einen zweiten Spannungspegel an eine nicht ausgewählte Wortleitung anzulegen, die mit den mehreren Speicherzellen verknüpft ist. Die ausgewählte Wortleitung kann auf ein stabiles negatives Säulenpotential übergehen, so dass ausgewählte Speicherzellen, die mit der ausgewählten Wortleitung verknüpft sind, eine reduzierte Schwellenspannungsinstabilität aufweisen.
  • In einem Beispiel für das System wird während der Body-Reset-Operation der zweite Spannungspegel an die nicht ausgewählte Wortleitung angelegt, um zu bewirken, dass die nicht ausgewählte Wortleitung ein negatives Säulenpotential aufweist, wobei das negative Säulenpotential für die nicht ausgewählte Wortleitung über eine Zeitspanne auf ein erhöhtes Säulenpotential übergeht.
  • In einem Beispiel für das System findet die Body-Reset-Operation an den source-seitigen Speicherzellen statt, die in den mehreren Speicherzellen enthalten sind, wodurch vor einer Programmierverhinderungsoperation zum Abschwächen einer Programmierstörung ein neutrales Säulenpotential an den source-seitigen Speicherzellen bewirkt wird.
  • In einem Beispiel für das System fungiert die Body-Reset-Operation zum Stabilisieren eines Säulenpotentials für die ausgewählte Wortleitung.
  • In einem Beispiel für das System ist der erste Spannungspegel höher als der zweite Spannungspegel.
  • In einem Beispiel für das System wird die Body-Reset-Operation vor einer Programmier- und Prüfoperation durchgeführt, oder die Body-Reset-Operation wird im Anschluss an eine Programmier- und Prüfoperation durchgeführt.
  • In einem Beispiel für das System wird die Body-Reset-Operation vor einer Leseoperation durchgeführt, oder die Body-Reset-Operation wird im Anschluss an eine Leseoperation durchgeführt.
  • In einem Beispiel für das System enthalten die mehreren Speicherzellen mehrere Quad-Level-Zellen (QLCs).
  • In einem Beispiel wird eine Speichereinrichtung bereitgestellt, die dazu betreibbar ist, Speicherzellen in der Speichereinrichtung zu programmieren. Die Speichereinrichtung kann mehrere Speicherzellen umfassen. Die Speichereinrichtung kann einen Speicher-Controller umfassen. Der Speicher-Controller kann Logik enthalten, um während einer Body-Reset-Operation einen ersten Spannungspegel an eine ausgewählte Wortleitung anzulegen, die mit den mehreren Speicherzellen verknüpft ist. Der Speicher-Controller kann Logik umfassen, um während der Body-Reset-Operation einen zweiten Spannungspegel an eine nicht ausgewählte Wortleitung anzulegen, die mit den mehreren Speicherzellen verknüpft ist, wobei die ausgewählte Wortleitung auf ein stabiles negatives Säulenpotential übergeht, so dass die ausgewählten Speicherzellen, die mit der ausgewählten Wortleitung verknüpft sind, eine reduzierte Schwellenspannungsinstabilität aufweisen.
  • In einem Beispiel für die Speichereinrichtung wird der zweite Spannungspegel während der Body-Reset-Operation an die nicht ausgewählte Wortleitung angelegt, um zu bewirken, dass die nicht ausgewählte Wortleitung ein negatives Säulenpotential aufweist, wobei das negative Säulenpotential für die nicht ausgewählte Wortleitung über eine Zeitspanne auf ein erhöhtes Säulenpotential übergeht.
  • In einem Beispiel für die Speichereinrichtung findet die Body-Reset-Operation an den source-seitigen Speicherzellen statt, die in den mehreren Speicherzellen enthalten sind, wodurch vor einer Programmierverhinderungsoperation zum Abschwächen einer Programmierstörung ein neutrales Säulenpotential an den source-seitigen Speicherzellen bewirkt wird.
  • In einem Beispiel für die Speichereinrichtung fungiert die Body-Reset-Operation zum Stabilisieren eines Säulenpotentials für die ausgewählte Wortleitung.
  • In einem Beispiel für die Speichereinrichtung ist der erste Spannungspegel höher als der zweite Spannungspegel.
  • In einem Beispiel für die Speichereinrichtung wird die Body-Reset-Operation vor einer Programmier- und Prüfoperation durchgeführt, oder die Body-Reset-Operation wird im Anschluss an eine Programmier- und Prüfoperation durchgeführt.
  • In einem Beispiel für die Speichereinrichtung wird die Body-Reset-Operation vor einer Leseoperation durchgeführt, oder die Body-Reset-Operation wird im Anschluss an eine Leseoperation durchgeführt.
  • In einem Beispiel für die Speichereinrichtung enthalten die mehreren Speicherzellen mehrere Quad-Level-Zellen (QLCs).
  • In einem Beispiel für die Speichereinrichtung ist die Speichereinrichtung eine dreidimensionale (3D-) NAND-Flash-Speichereinrichtung.
  • In einem Beispiel wird eine dreidimensionale (3D-) NAND-Flash-Speichereinrichtung bereitgestellt, die dazu betreibbar ist, Speicherzellen in der 3D-NAND-Flash-Speichereinrichtung zu programmieren. Die 3D-NAND-Flash-Speichereinrichtung kann mehrere Speicherzellen umfassen. Die 3D-NAND-Flash-Speichereinrichtung kann einen Speicher-Controller umfassen. Der Speicher-Controller kann Logik umfassen, um während einer Body-Reset-Operation einen ersten Spannungspegel an eine ausgewählte Wortleitung anzulegen, die mit den mehreren Speicherzellen verknüpft ist, wobei die Body-Reset-Operation dazu fungiert, ein Säulenpotential für die ausgewählte Wortleitung zu stabilisieren. Der Speicher-Controller kann Logik umfassen, um während der Body-Reset-Operation einen zweiten Spannungspegel an eine nicht ausgewählte Wortleitung anzulegen, die mit den mehreren Speicherzellen verknüpft ist, wobei der erste Spannungspegel höher als der zweite Spannungspegel ist, wobei der erste Spannungspegel und der zweite Spannungspegel während der Body-Reset-Operation angelegt werden, um zu bewirken, dass die ausgewählte Wortleitung auf ein stabiles negatives Säulenpotential übergeht, so dass die ausgewählten Speicherzellen, die mit der ausgewählten Wortleitung verknüpft sind, eine stabilere Schwellenspannung aufweisen.
  • In einem Beispiel für die 3D-NAND-Flash-Speichereinrichtung wird der zweite Spannungspegel während der Body-Reset-Operation an die nicht ausgewählte Wortleitung angelegt, um zu bewirken, dass die nicht ausgewählte Wortleitung ein negatives Säulenpotential aufweist, wobei das negative Säulenpotential für die nicht ausgewählte Wortleitung über eine Zeitspanne auf ein erhöhtes Säulenpotential übergeht.
  • In einem Beispiel für die 3D-NAND-Flash-Speichereinrichtung findet die Body-Reset-Operation an den source-seitigen Speicherzellen statt, die in den mehreren Speicherzellen enthalten sind, wodurch vor einer Programmierverhinderungsoperation zum Abschwächen einer Programmierstörung ein neutrales Säulenpotential an den source-seitigen Speicherzellen bewirkt wird.
  • In einem Beispiel für die 3D-NAND-Flash-Speichereinrichtung wird die Body-Reset-Operation vor einer Programmier- und Prüfoperation durchgeführt, oder die Body-Reset-Operation wird im Anschluss an eine Programmier- und Prüfoperation durchgeführt.
  • In einem Beispiel für die 3D-NAND-Flash-Speichereinrichtung wird die Body-Reset-Operation vor einer Leseoperation durchgeführt, oder die Body-Reset-Operation wird im Anschluss an eine Leseoperation durchgeführt.
  • In einem Beispiel für die 3D-NAND-Flash-Speichereinrichtung enthalten die mehreren Speicherzellen mehrere Quad-Level-Zellen (QLCs).
  • In einem Beispiel wird ein Verfahren zum Programmieren von Speicherzellen in einer Speichereinrichtung bereitgestellt. Das Verfahren kann beinhalten, bei einem Speicher-Controller einer Speichereinrichtung einen ersten Spannungspegel an eine ausgewählte Wortleitung, die mit den mehreren Speicherzellen verknüpft ist, während einer Body-Reset-Operation anzulegen, wobei die Body-Reset-Operation dazu fungiert, ein Säulenpotential für die ausgewählte Wortleitung zu stabilisieren. Das Verfahren kann beinhalten, beim Speicher-Controller während der Body-Reset-Operation einen zweiten Spannungspegel an eine nicht ausgewählte Wortleitung anzulegen, die mit den mehreren Speicherzellen verknüpft ist, wobei der erste Spannungspegel höher als der zweite Spannungspegel ist, wobei der erste Spannungspegel und der zweite Spannungspegel während der Body-Reset-Operation angelegt werden, um zu bewirken, dass die ausgewählte Wortleitung auf ein stabiles negatives Säulenpotential übergeht, so dass die ausgewählten Speicherzellen, die mit der ausgewählten Wortleitung verknüpft sind, eine stabilere Schwellenspannung aufweisen.
  • In einem Beispiel für das Verfahren zum Programmieren von Speicherzellen in der Speichereinrichtung wird der zweite Spannungspegel während der Body-Reset-Operation an die nicht ausgewählte Wortleitung angelegt, um zu bewirken, dass die nicht ausgewählte Wortleitung ein negatives Säulenpotential aufweist, wobei das negative Säulenpotential für die nicht ausgewählte Wortleitung über eine Zeitspanne auf ein erhöhtes Säulenpotential übergeht.
  • In einem Beispiel für das Verfahren zum Programmieren von Speicherzellen in der Speichereinrichtung findet die Body-Reset-Operation an den source-seitigen Speicherzellen statt, die in den mehreren Speicherzellen enthalten sind, wodurch vor einer Programmierverhinderungsoperation zum Abschwächen einer Programmierstörung ein neutrales Säulenpotential an den source-seitigen Speicherzellen bewirkt wird.
  • In einem Beispiel für das Verfahren zum Programmieren von Speicherzellen in der Speichereinrichtung wird die Body-Reset-Operation vor einer Programmier- und Prüfoperation durchgeführt, oder die Body-Reset-Operation wird im Anschluss an eine Programmier- und Prüfoperation durchgeführt.
  • In einem Beispiel für das Verfahren zum Programmieren von Speicherzellen in der Speichereinrichtung wird die Body-Reset-Operation vor einer Leseoperation durchgeführt, oder die Body-Reset-Operation wird im Anschluss an eine Leseoperation durchgeführt.
  • In einem Beispiel für das Verfahren zum Programmieren von Speicherzellen in der Speichereinrichtung enthalten die mehreren Speicherzellen mehrere Quad-Level-Zellen (QLCs).
  • In einem Beispiel für das Verfahren zum Programmieren von Speicherzellen in der Speichereinrichtung ist die Speichereinrichtung eine dreidimensionale (3D-) NAND-Flash-Speichereinrichtung.
  • Obwohl die vorher genannten Beispiele veranschaulichend für die Prinzipien der erfindungsgemäßen Ausführungsformen in einer oder mehreren speziellen Anwendungen sind, wird es für Durchschnittsfachleute klar sein, dass zahlreiche Modifikationen in Form, Verwendung und Umsetzungsdetails vorgenommen werden können, ohne die Ausübung von erfinderischem Vermögen und ohne von den Prinzipien und Konzepten der Offenbarung abzuweichen.

Claims (30)

  1. System, das dazu betreibbar ist, Speicherzellen zu programmieren, wobei das System Folgendes umfasst: mehrere Speicherzellen; und einen Speicher-Controller, der Logik für Folgendes umfasst: während einer Body-Reset-Operation einen ersten Spannungspegel an eine ausgewählte Wortleitung, die mit den mehreren Speicherzellen verknüpft ist, anzulegen; und während der Body-Reset-Operation einen zweiten Spannungspegel an eine nicht ausgewählte Wortleitung, die mit den mehreren Speicherzellen verknüpft ist, anzulegen, wobei die ausgewählte Wortleitung auf ein stabiles negatives Säulenpotential übergeht, so dass ausgewählte Speicherzellen, die mit der ausgewählten Wortleitung verknüpft sind, eine reduzierte Schwellenspannungsinstabilität aufweisen.
  2. System nach Anspruch 1, wobei der zweite Spannungspegel während der Body-Reset-Operation an die nicht ausgewählte Wortleitung angelegt wird, um zu bewirken, dass die nicht ausgewählte Wortleitung ein negatives Säulenpotential aufweist, wobei das negative Säulenpotential für die nicht ausgewählte Wortleitung über eine Zeitspanne auf ein erhöhtes Säulenpotential übergeht.
  3. System nach Anspruch 1, wobei die Body-Reset-Operation an den source-seitigen Speicherzellen stattfindet, die in den mehreren Speicherzellen enthalten sind, wodurch vor einer Programmierverhinderungsoperation zum Abschwächen einer Programmierstörung ein neutrales Säulenpotential an den source-seitigen Speicherzellen bewirkt wird.
  4. System nach Anspruch 1, wobei die Body-Reset-Operation zum Stabilisieren eines Säulenpotentials für die ausgewählte Wortleitung fungiert.
  5. System nach Anspruch 1, wobei der erste Spannungspegel höher als der zweite Spannungspegel ist.
  6. System nach Anspruch 1, wobei die Body-Reset-Operation vor einer Programmier- und Prüfoperation durchgeführt wird oder die Body-Reset-Operation im Anschluss an eine Programmier- und Prüfoperation durchgeführt wird.
  7. System nach Anspruch 1, wobei die Body-Reset-Operation vor einer Leseoperation durchgeführt wird oder die Body-Reset-Operation im Anschluss an eine Leseoperation durchgeführt wird.
  8. System nach Anspruch 1, wobei die mehreren Speicherzellen mehrere Quad-Level-Zellen (QLCs) enthalten.
  9. Speichereinrichtung, die dazu betreibbar ist, Speicherzellen in der Speichereinrichtung zu programmieren, wobei die Speichereinrichtung Folgendes umfasst: mehrere Speicherzellen; und einen Speicher-Controller, der Logik für Folgendes umfasst: während einer Body-Reset-Operation einen ersten Spannungspegel an eine ausgewählte Wortleitung, die mit den mehreren Speicherzellen verknüpft ist, anzulegen; und während der Body-Reset-Operation einen zweiten Spannungspegel an eine nicht ausgewählte Wortleitung, die mit den mehreren Speicherzellen verknüpft ist, anzulegen, wobei die ausgewählte Wortleitung auf ein stabiles negatives Säulenpotential übergeht, so dass ausgewählte Speicherzellen, die mit der ausgewählten Wortleitung verknüpft sind, eine reduzierte Schwellenspannungsinstabilität aufweisen.
  10. Speichereinrichtung nach Anspruch 9, wobei der zweite Spannungspegel während der Body-Reset-Operation an die nicht ausgewählte Wortleitung angelegt wird, um zu bewirken, dass die nicht ausgewählte Wortleitung ein negatives Säulenpotential aufweist, wobei das negative Säulenpotential für die nicht ausgewählte Wortleitung über eine Zeitspanne auf ein erhöhtes Säulenpotential übergeht.
  11. Speichereinrichtung nach Anspruch 9, wobei die Body-Reset-Operation an den source-seitigen Speicherzellen stattfindet, die in den mehreren Speicherzellen enthalten sind, wodurch vor einer Programmierverhinderungsoperation zum Abschwächen einer Programmierstörung ein neutrales Säulenpotential an den source-seitigen Speicherzellen bewirkt wird.
  12. Speichereinrichtung nach Anspruch 9, wobei die Body-Reset-Operation zum Stabilisieren eines Säulenpotentials für die ausgewählte Wortleitung fungiert.
  13. Speichereinrichtung nach Anspruch 9, wobei der erste Spannungspegel höher als der zweite Spannungspegel ist.
  14. Speichereinrichtung nach Anspruch 9, wobei die Body-Reset-Operation vor einer Programmier- und Prüfoperation durchgeführt wird oder die Body-Reset-Operation im Anschluss an eine Programmier- und Prüfoperation durchgeführt wird.
  15. Speichereinrichtung nach Anspruch 9, wobei die Body-Reset-Operation vor einer Leseoperation durchgeführt wird oder die Body-Reset-Operation im Anschluss an eine Leseoperation durchgeführt wird.
  16. Speichereinrichtung nach Anspruch 9, wobei die mehreren Speicherzellen mehrere Quad-Level-Zellen (QLCs) enthalten.
  17. Speichereinrichtung nach Anspruch 9, wobei die Speichereinrichtung eine dreidimensionale (3D-) NAND-Flash-Speichereinrichtung ist.
  18. Dreidimensionale (3D-) NAND-Flash-Speichereinrichtung, die dazu betreibbar ist, Speicherzellen in der 3D-NAND-Flash-Speichereinrichtung zu programmieren, die Folgendes umfasst: mehrere Speicherzellen; und einen Speicher-Controller, der Logik für Folgendes umfasst: während einer Body-Reset-Operation einen ersten Spannungspegel an eine ausgewählte Wortleitung anzulegen, die mit den mehreren Speicherzellen verknüpft ist, wobei die Body-Reset-Operation dazu fungiert, ein Säulenpotential für die ausgewählte Wortleitung zu stabilisieren; und während der Body-Reset-Operation einen zweiten Spannungspegel an eine nicht ausgewählte Wortleitung, die mit den mehreren Speicherzellen verknüpft ist, anzulegen, wobei der erste Spannungspegel höher als der zweite Spannungspegel ist, wobei der erste Spannungspegel und der zweite Spannungspegel während der Body-Reset-Operation angelegt werden, um zu bewirken, dass die ausgewählte Wortleitung auf ein stabiles negatives Säulenpotential übergeht, so dass die ausgewählten Speicherzellen, die mit der ausgewählten Wortleitung verknüpft sind, eine stabilere Schwellenspannung aufweisen.
  19. 3D-NAND-Flash-Speichereinrichtung nach Anspruch 18, wobei der zweite Spannungspegel während der Body-Reset-Operation an die nicht ausgewählte Wortleitung angelegt wird, um zu bewirken, dass die nicht ausgewählte Wortleitung ein negatives Säulenpotential aufweist, wobei das negative Säulenpotential für die nicht ausgewählte Wortleitung über eine Zeitspanne auf ein erhöhtes Säulenpotential übergeht.
  20. 3D-NAND-Flash-Speichereinrichtung nach Anspruch 18, wobei die Body-Reset-Operation an den source-seitigen Speicherzellen stattfindet, die in den mehreren Speicherzellen enthalten sind, wodurch vor einer Programmierverhinderungsoperation zum Abschwächen einer Programmierstörung ein neutrales Säulenpotential an den source-seitigen Speicherzellen bewirkt wird.
  21. 3D-NAND-Flash-Speichereinrichtung nach Anspruch 18, wobei die Body-Reset-Operation vor einer Programmier- und Prüfoperation durchgeführt wird oder die Body-Reset-Operation im Anschluss an eine Programmier- und Prüfoperation durchgeführt wird.
  22. 3D-NAND-Flash-Speichereinrichtung nach Anspruch 18, wobei die Body-Reset-Operation vor einer Leseoperation durchgeführt wird oder die Body-Reset-Operation im Anschluss an eine Leseoperation durchgeführt wird.
  23. 3D-NAND-Flash-Speichereinrichtung nach Anspruch 18, wobei die mehreren Speicherzellen mehrere Quad-Level-Zellen (QLCs) enthalten.
  24. Verfahren zum Programmieren von Speicherzellen in einer Speichereinrichtung, wobei das Verfahren Folgendes umfasst: bei einem Speicher-Controller einer Speichereinrichtung einen ersten Spannungspegel an eine ausgewählte Wortleitung, die mit den mehreren Speicherzellen verknüpft ist, während einer Body-Reset-Operation anzulegen, wobei die Body-Reset-Operation dazu fungiert, ein Säulenpotential für die ausgewählte Wortleitung zu stabilisieren; und beim Speicher-Controller während der Body-Reset-Operation einen zweiten Spannungspegel an eine nicht ausgewählte Wortleitung anzulegen, die mit den mehreren Speicherzellen verknüpft ist, wobei der erste Spannungspegel höher als der zweite Spannungspegel ist, wobei der erste Spannungspegel und der zweite Spannungspegel während der Body-Reset-Operation angelegt werden, um zu bewirken, dass die ausgewählte Wortleitung auf ein stabiles negatives Säulenpotential übergeht, so dass die ausgewählten Speicherzellen, die mit der ausgewählten Wortleitung verknüpft sind, eine stabilere Schwellenspannung aufweisen.
  25. Verfahren nach Anspruch 24, wobei der zweite Spannungspegel während der Body-Reset-Operation an die nicht ausgewählte Wortleitung angelegt wird, um zu bewirken, dass die nicht ausgewählte Wortleitung ein negatives Säulenpotential aufweist, wobei das negative Säulenpotential für die nicht ausgewählte Wortleitung über eine Zeitspanne auf ein erhöhtes Säulenpotential übergeht.
  26. Verfahren nach Anspruch 24, wobei die Body-Reset-Operation an den source-seitigen Speicherzellen stattfindet, die in den mehreren Speicherzellen enthalten sind, wodurch vor einer Programmierverhinderungsoperation zum Abschwächen einer Programmierstörung ein neutrales Säulenpotential an den source-seitigen Speicherzellen bewirkt wird.
  27. Verfahren nach Anspruch 24, wobei die Body-Reset-Operation vor einer Programmier- und Prüfoperation durchgeführt wird oder die Body-Reset-Operation im Anschluss an eine Programmier- und Prüfoperation durchgeführt wird.
  28. Verfahren nach Anspruch 24, wobei die Body-Reset-Operation vor einer Leseoperation durchgeführt wird oder die Body-Reset-Operation im Anschluss an eine Leseoperation durchgeführt wird.
  29. Verfahren nach Anspruch 24, wobei die mehreren Speicherzellen mehrere Quad-Level-Zellen (QLCs) enthalten.
  30. Verfahren nach Anspruch 24, wobei die Speichereinrichtung eine dreidimensionale (3D-) NAND-Flash-Speichereinrichtung ist.
DE102018209207.9A 2017-07-01 2018-06-08 Selektive body-reset-operation für dreidimensionalen (3d ) nand-speicher Pending DE102018209207A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/640,518 US10176880B1 (en) 2017-07-01 2017-07-01 Selective body reset operation for three dimensional (3D) NAND memory
US15/640,518 2017-07-01

Publications (1)

Publication Number Publication Date
DE102018209207A1 true DE102018209207A1 (de) 2019-01-03

Family

ID=64661765

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102018209207.9A Pending DE102018209207A1 (de) 2017-07-01 2018-06-08 Selektive body-reset-operation für dreidimensionalen (3d ) nand-speicher

Country Status (2)

Country Link
US (1) US10176880B1 (de)
DE (1) DE102018209207A1 (de)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10049750B2 (en) 2016-11-14 2018-08-14 Micron Technology, Inc. Methods including establishing a negative body potential in a memory cell
KR102644013B1 (ko) 2019-06-27 2024-03-05 양쯔 메모리 테크놀로지스 씨오., 엘티디. 신규 3d nand 메모리 디바이스 및 그 형성 방법
US11139036B2 (en) 2020-02-10 2021-10-05 Intel Corporation Using variable voltages to discharge electrons from a memory array during verify recovery operations
KR20230010771A (ko) * 2020-12-04 2023-01-19 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 nand 플래시 메모리의 소거 및 리셋 방법
CN113228185B (zh) 2021-03-30 2023-01-20 长江存储科技有限责任公司 三维存储器件和用于增强的页寄存器复位的方法
US11742036B2 (en) * 2021-05-03 2023-08-29 Micron Technology, Inc. Reducing maximum programming voltage in memory programming operations
US20230214133A1 (en) * 2021-12-30 2023-07-06 Micron Technology, Inc. Selectively programming retired wordlines of a memory device

Family Cites Families (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0756286B1 (de) 1995-07-24 2000-01-26 STMicroelectronics S.r.l. Flash-EEPROM mit onchip-Löschung-Source-Spannungsgenerator
DE69630663D1 (de) 1996-01-24 2003-12-18 St Microelectronics Srl Verfahren zum Löschen einer elektrisch programmierbaren und löschbaren nichtflüchtigen Speicherzelle
JP4157269B2 (ja) 2000-06-09 2008-10-01 株式会社東芝 半導体記憶装置
EP2335700A1 (de) 2001-07-25 2011-06-22 Boehringer Ingelheim (Canada) Ltd. Hepatitis C Virus Polymerase Inhibitoren mit heterobicylischer Struktur
US20070076509A1 (en) 2002-08-28 2007-04-05 Guobiao Zhang Three-Dimensional Mask-Programmable Read-Only Memory
US7196931B2 (en) 2002-09-24 2007-03-27 Sandisk Corporation Non-volatile memory and method with reduced source line bias errors
US7339822B2 (en) 2002-12-06 2008-03-04 Sandisk Corporation Current-limited latch
US7505321B2 (en) 2002-12-31 2009-03-17 Sandisk 3D Llc Programmable memory array structure incorporating series-connected transistor strings and methods for fabrication and operation of same
JP3884448B2 (ja) 2004-05-17 2007-02-21 株式会社東芝 半導体記憶装置
US7057931B2 (en) 2003-11-07 2006-06-06 Sandisk Corporation Flash memory programming using gate induced junction leakage current
US7221588B2 (en) 2003-12-05 2007-05-22 Sandisk 3D Llc Memory array incorporating memory cells arranged in NAND strings
EP1624463A1 (de) 2004-07-14 2006-02-08 STMicroelectronics S.r.l. Ein programmierbarer Speicher mit verbesserter Redundanz-Struktur
JP4271168B2 (ja) 2004-08-13 2009-06-03 株式会社東芝 半導体記憶装置
JP4417813B2 (ja) 2004-10-01 2010-02-17 株式会社東芝 半導体記憶装置及びメモリカード
JP4703162B2 (ja) 2004-10-14 2011-06-15 株式会社東芝 不揮発性半導体記憶装置及びその書き込み方法
KR100739946B1 (ko) 2004-12-27 2007-07-16 주식회사 하이닉스반도체 더미 워드라인을 구비한 낸드 플래시 메모리 장치
US7177191B2 (en) 2004-12-30 2007-02-13 Sandisk 3D Llc Integrated circuit including memory array incorporating multiple types of NAND string structures
KR100666174B1 (ko) 2005-04-27 2007-01-09 삼성전자주식회사 3-레벨 불휘발성 반도체 메모리 장치 및 이에 대한구동방법
WO2007027977A2 (en) 2005-08-31 2007-03-08 Conexant Systems, Inc. Systems and methods for resolving signal-to-noise ratio margin difference in dual latency discrete multi-tone based xdsl systems under colored noise conditions
JP2007172715A (ja) 2005-12-20 2007-07-05 Fujitsu Ltd 半導体記憶装置およびその制御方法
US7551492B2 (en) 2006-03-29 2009-06-23 Mosaid Technologies, Inc. Non-volatile semiconductor memory with page erase
KR100813618B1 (ko) 2006-07-25 2008-03-17 삼성전자주식회사 3차원 어레이 구조를 갖는 반도체 메모리 장치
US7626866B2 (en) 2006-07-28 2009-12-01 Micron Technology, Inc. NAND flash memory programming
US7468920B2 (en) 2006-12-30 2008-12-23 Sandisk Corporation Applying adaptive body bias to non-volatile storage
KR20090000319A (ko) 2007-06-28 2009-01-07 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그것의 동작 방법
KR100881536B1 (ko) 2007-08-06 2009-02-05 주식회사 하이닉스반도체 블럭 디코더 및 이를 포함하는 반도체 메모리 소자
KR100885784B1 (ko) 2007-08-08 2009-02-26 주식회사 하이닉스반도체 불휘발성 메모리 장치의 소프트 프로그램 방법
US7619933B2 (en) 2007-10-05 2009-11-17 Micron Technology, Inc. Reducing effects of program disturb in a memory device
KR100853481B1 (ko) 2007-11-01 2008-08-21 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그 독출방법
JP5283960B2 (ja) 2008-04-23 2013-09-04 株式会社東芝 三次元積層不揮発性半導体メモリ
JP2009266944A (ja) 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
JP2009266946A (ja) 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
JP5072696B2 (ja) 2008-04-23 2012-11-14 株式会社東芝 三次元積層不揮発性半導体メモリ
KR20090120205A (ko) 2008-05-19 2009-11-24 삼성전자주식회사 플래시 메모리 장치 및 그것의 동작 방법
US7920431B2 (en) 2008-06-02 2011-04-05 Micron Technology, Inc. Asynchronous/synchronous interface
US7719888B2 (en) 2008-06-18 2010-05-18 Micron Technology, Inc. Memory device having a negatively ramping dynamic pass voltage for reducing read-disturb effect
KR100930417B1 (ko) 2008-08-13 2009-12-08 주식회사 하이닉스반도체 음 전압 생성 회로 및 이를 이용한 반도체 메모리 장치
JP2010118580A (ja) 2008-11-14 2010-05-27 Toshiba Corp 不揮発性半導体記憶装置
US7990772B2 (en) 2009-03-11 2011-08-02 Micron Technology Inc. Memory device having improved programming operation
KR101682662B1 (ko) 2009-07-20 2016-12-06 삼성전자주식회사 3차원 메모리 장치 및 그것의 프로그램 방법
KR101669550B1 (ko) 2009-09-10 2016-10-26 삼성전자주식회사 공통 소스 라인의 노이즈를 줄이는 플래시 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
JP2011138571A (ja) 2009-12-26 2011-07-14 Elpida Memory Inc 不揮発性半導体メモリ装置及び不揮発性半導体メモリ装置の制御方法
US8325531B2 (en) 2010-01-07 2012-12-04 Spansion Llc Memory device
JP2011170956A (ja) 2010-02-18 2011-09-01 Samsung Electronics Co Ltd 不揮発性メモリ装置およびそのプログラム方法と、それを含むメモリシステム
US8767492B2 (en) 2010-05-07 2014-07-01 Intel Corporation Methods and systems to read register files with un-clocked read wordlines and clocked bitlines, and to pre-charge a biteline to a configurable voltage
KR101204646B1 (ko) 2010-11-17 2012-11-23 에스케이하이닉스 주식회사 낸드 플래시 메모리 장치 및 그 동작 방법
KR20140043711A (ko) 2010-12-14 2014-04-10 쌘디스크 3디 엘엘씨 선택 디바이스들의 이중 층을 갖는 삼차원 비휘발성 저장
US8432746B2 (en) 2011-05-05 2013-04-30 Macronix International Co., Ltd. Memory page buffer
KR20120130939A (ko) 2011-05-24 2012-12-04 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
US8976594B2 (en) 2012-05-15 2015-03-10 Micron Technology, Inc. Memory read apparatus and methods
US9064551B2 (en) 2012-05-15 2015-06-23 Micron Technology, Inc. Apparatuses and methods for coupling load current to a common source
US9030879B2 (en) 2012-11-15 2015-05-12 Conversant Intellectual Property Management Incorporated Method and system for programming non-volatile memory with junctionless cells
US9064577B2 (en) 2012-12-06 2015-06-23 Micron Technology, Inc. Apparatuses and methods to control body potential in memory operations
US8995188B2 (en) 2013-04-17 2015-03-31 Micron Technology, Inc. Sharing support circuitry in a memory
KR20160037594A (ko) * 2014-09-29 2016-04-06 에스케이하이닉스 주식회사 반도체 장치
KR102294352B1 (ko) * 2015-04-20 2021-08-26 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법과 독출 방법
US20170075593A1 (en) * 2015-09-11 2017-03-16 Sandisk Technologies Inc. System and method for counter flush frequency

Also Published As

Publication number Publication date
US10176880B1 (en) 2019-01-08
US20190006013A1 (en) 2019-01-03
CN109215694A (zh) 2019-01-15

Similar Documents

Publication Publication Date Title
DE102018209207A1 (de) Selektive body-reset-operation für dreidimensionalen (3d ) nand-speicher
DE112017004208B4 (de) 3d-nand mit teilblocklöschen
DE112017001761B4 (de) NAND-Struktur mit Stufenauswahl-Gate-Transistoren
DE112014001489B4 (de) Differenzieller Stromrichtungsverstärker und Verfahren für einen nichtflüchtigen Speicher
DE102017104257A1 (de) Auf Zellenstrom basierende Bitleitungsspannung
DE112019000165T5 (de) Gleichzeitiges programmieren mehrerer zellen für nichtflüchtigespeichervorrichtungen
DE102015108143A1 (de) Nand-Vorab-Lese-Fehlerkorrektur
DE112016003636T5 (de) Unter-Block-Modus für nichtflüchtigen Speicher
DE102013108907A1 (de) Nichtflüchtige Speichervorrichtung mit nahen/fernen Speicherzellengruppierungen und Datenverarbeitungsverfahren
DE112015003761T5 (de) Teilblocklöschung zur datenaktualisierung
DE102017104283A1 (de) Löschgeschwindigkeitsbasierte wortleitungssteuerung
DE102020116188B4 (de) Verbesserung der sourceseitigen vorladung und verstärkung für das programmieren in umgekehrter reihenfolge
DE102013200952A1 (de) Halbleiterspeichervorrichtung
DE102018105685A1 (de) Multi-Zustands-Programm, das gesteuertes schwaches Boosten für einen nichtflüchtigen Speicher verwendet
DE102012108545A1 (de) Verfahren zum Auslesen von Speicherzellen mit unterschiedlichen Schwellwertspannungen ohne Änderung der Wortleitungsspannung, sowie nicht-flüchtige Speichervorrichtung, die dieses verwendet
DE112015003651T5 (de) Adaptives selektives bitleitungsvorladen für stromeinsparungen und schnelles programmieren
DE102010037064A1 (de) Nichtflüchtige Speichervorrichtung und -system sowie Verfahren des Programmierens einer nichtflüchtigen Speichervorrichtung
DE102018123961A1 (de) Gruppen-leseaktualisierung
DE112008001151T5 (de) Mehrbitprogrammiervorrichtung und Verfahren zum Mehrbitprogrammieren
DE102020107504A1 (de) Nichtflüchtiges speicher-array, das zur leistungsverbesserung von beiden seiten angesteuert wird
DE112019000153T5 (de) Auswahl der Untergruppe zur Prüfung
DE112019005518T5 (de) Mehrzustandsprogrammierung in einer speichervorrichtung mit schleifenabhängiger bitleitungsspannung während der verifizierung
DE102016103106A1 (de) Reduzierung von Leckstrom in 3D-NAND-Speichern
DE69630228T2 (de) Flash-speichersystem mit reduzierten störungen und verfahren dazu
DE102022210841A1 (de) Speichervorrichtung und betriebsverfahren der speichervorrichtung