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1. Gebiet der Erfindung
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Die vorliegende Erfindung betrifft Flash-Speichersysteme
und insbesondere Speichersysteme mit einer verbesserten Datenerhaltung
aufgrund einer verringerten Tendenz zur Störung von gelöschten Flash-Zellen.
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2. Stand der Technik
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Es wurden Flash-Speichersysteme entwickelt,
die eine nichtflüchtige
Datenspeichermöglichkeit
und eine relativ große
Kapazität
aufweisen. Um die Speicherkapazität dieser Speichersysteme noch weiter
zu erhöhen,
wurde die Größe der einzelnen Speicherzellen
erheblich reduziert. Wie noch erläutert wird, wurde diese Verrigerung
der Zellengröße aufgrund
einer erhöhten
Tendenz zur Störung
des programmierten Zustands der Zellen während verschiedener Speicheroperationen
einschließlich
der Leseoperationen von einer Abnahme der Datenerhaltung in den
Zellen begleitet.
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Die 1A der
Zeichnung zeigt eine beispielhafte herkömmliche Flash-Speicherzelle 10 mit den
Spannungen, die zum Ausführen
einer Programmieroperation angelegt werden. Die beispielhafte Zelle 10 ist
in einem P-Typ-Substrat 12 ausgebildet. Im Substrat sind
auch ein N+-Sourcebereich 14 und ein N+-Drainbereich 16 ausgebildet.
Die Source- und Drainbereiche 12 und 14 sind beabstandet
und legen einen dazwischenliegenden Kanalbereich 12a fest.
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Über
dem Kanalbereich 12a ist ein Floating Gate 18 angeordnet,
das vom Kanalbereich durch ein dünnes
(100 Å)
Gateoxid getrennt ist. Das Floating Gate 18 besteht aus
dotiertem Polysilizium und ist außer einer kapazitiven Kopplung
von den anderen Zellenelementen elektrisch isoliert. Über dem
Floating Gate 18 ist ein Polysilizium-Steuergate 22 angeordnet,
das durch eine dielektrische Interpolyschicht 24 vom Floating
Gate 18 getrennt ist.
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Der Zustand der Zelle 10 wird
durch das Aufbringen von Ladung auf das Floating Gate 18 und das
Entfernen von Ladung vom Floating Gate geändert. Der Unterschied in der
Ladung bewirkt, daß sich die
Schwellenspannung der Zelle 10 so ändert, daß der Zustand der Zelle 10 in
der noch beschriebenen Leseoperation festgestellt werden kann. Wenn
die Zelle 10 im gelöschten
Zustand ist, befindet sich in der Regel eine relativ kleine negative
Ladung auf dem Floating Gate. Wenn die Zelle 10 im programmierten
Zustand ist, befindet sich in der Regel eine relativ große negative
Ladung auf dem Floating Gate.
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Die Zelle 10 ist in der 1A für eine Programmieroperation
konfiguriert. Eine positive Spannung (in der Regel +6 Volt) wird
an das Drain 16 angelegt, und die Source wird geerdet.
Eine große
positive Spannung (in der Regel +12 Volt) wird an das Steuergate 22 angelegt.
Diese Bedingungen erzeugen ein elektrisches Feld, das bewirkt, daß Elektronen
vom Sourcebereich 14 zum Drainbereich 16 hin beschleunigt
werden. Außerdem
entsteht durch die große
positive Spannung am Steuergate 22 auch ein elektrisches
Feld. Eini ge der Elektronen, die sich von der Source zum Drain bewegen,
haben genügend Energie,
um das Gateoxid 20 zu durchdringen und sich auf dem Floating
Gate zu sammeln. Der Mechanismus wird manchmal als Injektion heißer Elektronen
bezeichnet. Die Ladungsmenge, die auf das Floating Gate 18 übertragen
wird, ist sehr zeitabhängig.
Eine typische Programmieroperation erfordert, daß die Bedingungen der 1A für eine relativ lange Zeitdauer
vorliegen, die im Bereich von 10 Mikrosekunden liegen kann. Zum
Vergleich werden für eine
typische Leseoperation in der Regel weniger als hundert Nanosekunden
benötigt.
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Die 1C zeigt
beispielhaft die Bedingungen zum Auslesen einer Flash-Zelle. Der
Sourcebereich 14 ist geerdet, und der Drainbereich liegt
an einer kleinen positiven Spannung (in der Regel +1 bis +2 Volt).
An das Steuergate 22 wird eine positive Spannung (in der
Regel +5,5 Volt) angelegt. Die Elektronen auf dem Floating Gate 18 verändern die Schwellenspannung
der Zelle, die Spannung zwischen Steuergate und Source, die angelegt
werden muß,
damit die Zelle ein Mikroampere Strom führt. Eine Zelle, die nicht
programmiert wurde, weist eine relative niedrige Schwellenspannung
von in der Regel +3 Volt auf und eine programmierte Zelle weist
in der Regel eine programmierte Schwellenspannung von +5 bis +6
Volt auf.
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Wenn die Zelle 10 programmiert
wurde, liegt die Gate-Source-Spannung von +5,5 Volt in der Nähe der programmierten
Schwellenspannung, so daß nur ein
sehr kleiner Strom fließt.
Die Abwesenheit eines Zellenstromes zeigt daher an, daß die Zelle
programmiert wurde, das heißt
sie zeigt den Zustand der Zelle an. Eine programmierte Zelle zeigt
gemäß der gängigen Übereinkunft
eine logische "0" an. Wenn die Zelle
in einem gelöschten
Zustand ist, liegt die Gate-Source-Sapnnung von +5,5 Volt über der Lösch-Schwellenspannung
von +3 Volt. Die Zelle wird daher einen Strom führen und dadurch anzeigen,
daß sie
eine gelöschte
Zelle ist. Gemäß der üblichen Übereinkunft
zeigt eine gelöschte
Zelle eine logische "1" an.
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Es ist zwar in der 1C nicht gezeigt, bei der Leseoperation
wird der Zellenstrom jedoch in eine Spannung umgewandelt, die durch
einen Leseverstärker
mit einer Bezugsspannung verglichen wird. Der Ausgang des Leseverstärkers befindet
sich daher entweder in einem Zustand, der anzeigt, daß die Zelle
gelöscht
wurde (eine logische "1"), oder in einem
anderen Zustand, der anzeigt, daß die Zelle programmiert wurde
(eine logische "0").
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Die 1B zeigt
die Bedingungen zum Löschen
einer Flash-Zelle 10. An den Sourcebereich 14 wird
eine große
positive Spannung von typisch +10 Volt angelegt, und der Drainbereich 16 wird
floaten gelassen. Außerdem
wird das Steuergate 22 geerdet. Bei den meisten Flash-Speichern
werden alle oder ein großer
Block von Zellen gleichzeitig gelöscht. Bei all diesen Zellen
sind daher die Sourcebereiche 14 gemeinsamen an +10 Volt
angeschlossen, die Steuergates 22 sind geerdet und die
Drainbereiche floaten. Diese Bedingungen erzeugen ein starkes elektrisches
Feld zwischen dem Sourcebereich 14 und dem Floating Gate 18.
Dieses Feld bewirkt, daß Elektronen
aus dem Floating Gate 18 durch das dünne Gateoxid 20 zum
Sourcebereich laufen. Der Mechanismus zum Transferieren der Elektronen
wird als Fowler-Nordheim-Tunneln bezeichnet. Das Entfernen der Elektronen
bewirkt, daß die
Zellen sich von einer programmierten Zelle in eine gelöschte Zelle
verwandeln.
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Bei der Löschoperation ist es möglich, daß vom Floating
Gate 18 zu viele Elektronen entfernt werden, so daß eine positive
Nettoladung übrigbleibt. Die
Schwellenspannung kann dadurch soweit herabgesetzt werden, daß auch dann
ein Zellenstrom fließt,
wenn die Gate-Source-Spannung Null ist. Dieser "überlöschte" Zustand ist unerwünscht, da
dann die Zelle Strom führt,
auch wenn sie nicht ausgelesen wird. Dieser Strom überlagert
den Stromfluß der
Zelle beim tatsächlichen
Auslesen, wodurch eine richtige Speicheroperation unmöglich wird.
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Viele Löschoperationen enthalten Suboperationen
zum Korrigieren von möglichen Überlöschzuständen. Eine
solche Suboperation wird manchmal ein "Heilzyklus" genant. Wie noch erläutert wird,
dient der Heilzyklus dazu, sowohl das Überlöschen zu korrigieren als auch
die Verteilung der Lösch-Schwellenspannungen
der Zellen zu reduzieren, so daß diese nach
einer Löschoperation
gleichmäßiger sind.
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Im Heilzyklus werden die Sourcebereiche 14 aller
Zellen geerdet und die Drainbereiche 16 floaten gelassen.
Außerdem
werden alle Steuergates mit einer großen positiven Spannung wie
+12 Volt verbunden. Diese Bedingungen bewirken, daß zwischen dem
Sourcebereich 14 und dem Floating Gate 18 ein elektrisches
Feld entsteht. Die Stärke
des elektrischen Fels ist eine Funktion der Spannung am Floating
Gate 18, wobei diese Spannung für Zellen mit einer niedrigeren
Schwellenspannung größer ist,
auch für
die Zellen, die überlöscht wurden.
Das elektrische Feld bewirkt, daß Elektronen vom Sourcebereich 14 auf
das Floating Gate 18 übertragen
werden, wodurch sich die Lösch-Schwellenspannung
der Zellen erhöht.
Die Zellen mit der niedrigsten Schwellenspannung werden am weitesten
angehoben, und die Zellen mit einer höheren Schwellenspannung werden viel
weniger beeinflußt.
Der Heilzyklus wird so gesteuert, daß die Lösch-Schwellenspannung aller
Zellen sich einem Nominalwert von etwa +3 Volt annähert.
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Ein typisches Flash-Speichersystem
behält den
programmierten Zustand Idealerweise unbegrenzt bei. In der Praxis
geben die Spezifikationen von vielen Speichersystemen eine Datenhaltezeit
im Bereich von zehn Jahren bis hundert Jahren an. Die Hauptursache
für den
Datenverlust ist, daß mit
der Zeit die Elektronen langsam vom Floating Gate 18 verschwinden.
Mit den immer kleiner werdenden Zellengeometrien wurde die mit den
Floating Gates verbundene Kapazität sehr klein, sie liegt typisch
im Bereich von einem Femtofarad (10–15 Farad).
Das Entfernen auch nur einer kleinen Anzahl von Elektronen hat daher
eine große Änderung
in der Schwellenspannung zur Folge.
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Es ist anzumerken, daß, auch
wenn sich der Zustand einer Zelle nicht aufgrund einer Änderung der
Ladung auf dem Floating Gate ändert,
das Leistungsvermögen
des Speichers so weit absinken kann, daß er nicht mehr verwendbar
ist. Zum Beispiel verringert sich die Lesefehlertoleranz, wenn sich
die Lösch-
und die programmierte Schwellenspan nung einander annähern. Auch
hängt die
Zeit, die zum Ausführen
von Speicheroperationen erforderlich ist, insbesondere von Leseoperationen,
von der Größe des Zellenstromes
ab. Wenn zum Beispiel die Lösch-Schwellenspannung
der Zelle aufgrund einer Zunahme von Elektronen auf dem Floating
Gate 18 ansteigt, kann die Zelle bei der Leseoperation
genügend
Strom führen,
damit der Zustand der Zelle richtig ausgelesen wird. Die erhöhte Schwellenspannung verringert
jedoch die Größe des Zellenstromes
bis zu dem Punkt, ab dem der Strom den Spannungszustand der Array-Bitleitung
nicht mehr ausreichend schnell verschieben kann, um innerhalb der
Speicherspezifikation eine Leseoperation ausführen zu können (in der Regel innerhalb
von etwa einhundert Nanosekunden).
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Es gibt zwei hauptsächliche
Mechanismen, die die Fähigkeit
eines Flash-Speichers zum Festhalten von Daten über eine lange Zeitspanne beeinflussen.
Ein Mechanismus wird manchmal die "Lesestörung" bezeichnet und der andere die "Wortleitungsstörung". Eine Lesestörung tritt
beim Auslesen einer Zelle 10 auf. Wie in der 1C zu sehen ist, erzeugt eine
Leseoperation aufgrund der positiven Spannung (+1 bis +2 Volt) am
Drainbereich zwischen dem Sourcebereich 14 und dem Drainbereich 16 ein
elektrisches Feld. Eine sehr kleine Anzahl von Elektronen, die sich
zwischen dem Drainbereich und dem Sourcebereich bewegen, gewinnt
genügend
Energie, um von der positiven Spannung am Steuergate 22 zum Floating
Gate 18 hochgezogen zu werden. Die Zelle wird daher bei
der Leseoperation mittels der Injektion heißer Elektronen in den an das
Drain 16 angrenzenden Bereich geringfügig programmiert, trotz der
Tatsache, daß die
zum Ausführen
einer Leseoperation erforderliche Zeit sehr viel kürzer ist
als die zum Ausführen
einer herkömmlichen
Programmieroperation erforderliche Zeit. Die Stärke des elektrischen Feldes zwischen
Drain und Source ist umgekehrt proportional zur Länge des
Kanals 12a, wobei die Kanallänge mit kleiner werdender Zellengeometrie
auch kleiner wird. Dieses Lesestörungsphänomen tritt
daher mit verringerter Zellengröße immer
stärker
auf.
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Die Wortleitungsstörung tritt
unter verschiedenen Bedingungen auf, wenn eine große positive Spannung
an das Steuergate 22 der Zelle 10 angelegt wird
und das Steuergate einer Zelle mit der Array-Wortleitung verbunden
ist. Zum Beispiel wird in dem oben beschriebenen Heilzyklus der
Sourcebereich 14 geerdet und das Steuergate mit +12 Volt
verbunden. Diese Bedingungen haben zur Folge, daß über das Fowler-Nordheim-Tunneln
eine kleine Zahl von Elektronen vom Sourcebereich 14 in
das Floating Gate 18 transferiert wird.
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Auch wenn bei der Lesestörung und
bei der Wortleitungsstörung
nur eine sehr ge ringe Übertragung
von Elektronen erfolgt, sollte man sich daran erinnern, daß es für eine einzige
Programmieroperation mehrere hunderttausend Leseoperationen geben kann.
Die mit den Floating Gates von Zellen mit sehr kleiner Geometrie
verbundene Kapazität
ist so klein, daß eine
Ladungsänderung
aufgrund einer Übertragung
von nur einigen tausend Elektronen eine Änderung des Potentials des
Floating Gates von einem ganzen Volt zur Folge haben kann.
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Die US-A-5 434 815 beschreibt ein
Speicherarray mit Transistoren mit variablen Schwellenwerten als
Speicherzellen und mit einer Schaltung zum Verringern der Spannung,
die bei einer Leseoperation auf die Transistoren einwirkt. Die Spannung
wird an den ausgewählten
Zellen dadurch verringert, daß auf eine
Adressenübergangserfassung
hin synchron Vorspannungen angelegt werden, wobei die Vorspannungen
wieder weggenommen werden, wenn das Ergebnis der Leseoperation gespeichert
ist.
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Die Aspekte der vorliegenden Erfindung
sind in den anhängenden
Patentansprü chen 1 und 5 angeführt.
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Eine Ausführungsform der vorliegenden
Erfindung umfaßt
ein Flash-Speichersystem mit einer verbesserten Immunität gegen
die genannten Auswirkungen der Lesestörung und der Wortleitungsstörung. Dies
wird erreicht, ohne daß es
erforderlich ist, die Zellengeometrie zu ändern, und ohne daß die grundlegenden
Mechanismen zum Ausführen
der Programmier-, Lese- und Löschoperationen
geändert
werden. Diese und andere Vorteile der vorliegenden Erfindung ergeben
sich für
den Fachmann beim Lesen der folgenden genauen Beschreibung der Erfindung
zusammen mit den Zeichnungen.
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ZUSAMMENFASSUNG DER ERFINDUNG
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Es wird ein Flash-Speichersystem
beschrieben, das eine verringerte Tendenz zur Störung der gelöschten Zellen
bei Leseoperationen aufweist. Das System umfaßt ein Array von Flash-Speicherzellen, die
in mehreren Reihen und Spalten angeordnet sind. Alle Zellen, die
sich in einer der Arrayzeilen befinden, weisen ein Steuergate auf,
das mit einer gemeinsamen Wortleitung verbunden ist, und alle Zellen
in einer Spalte besitzen ein Drain, das mit einer gemeinsamen Bitleitung
verbunden ist.
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Das Speichersystem umfaßt des weiteren eine
Steuereinrichtung zum Ausführen
von Speicheroperationen, wobei die Steuereinrichtung eine Programmiereinrichtung
zum Programmieren der Zellen des Arrays auf der Basis einer Programmeingangsadresse
und eine Leseeinrichtung zum Auslesen der Zellen des Arrays auf
der Basis einer Leseingangsadresse aufweist. Die Leseeinrichtung
dient dazu, an eine ausgewählte
der Wortleitungen des Arrays, die durch die Leseeingangsadresse
bestimmt wird, eine Lesespannung anzulegen.
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Das Speichersystem umfaßt des weiteren eine
Störungsbegrenzungseinrichtung
zum Begrenzen der Zeitspanne, für
die die Leseeinrichtung die Lesespannung an die ausgewählte Wortleitung
anlegt. Bei einer Ausführungsform
verwendet die Störungseinrichtung
die Erfassungsschaltung für
einen Adressenübergang
des Speichersystems, um die Zeitspanne zu begrenzen, während der
die Lesespannung an die ausgewählte
Wortleitung angelegt wird.
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KURZBESCHREIBUNG DER ZEICHNUNGEN
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1A–1C zeigen eine herkömmliche Flash-Speicherzelle,
konfiguriert zum Ausführen
der Programmier-, der Lösch-
bzw. der Leseoperation.
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2 zeigt
ein Flash-Zellenarray, das aus einzelnen Zellen besteht, wie sie
in den 1A–1C gezeigt sind.
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3 ist
eine Blockdarstellung eines erfindungsgemäßen Speichersystems.
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4 ist
eine schematische Darstellung einer Adressenpufferschaltung des
Speichersystems der 3.
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5 ist
eine schematische Darstellung eines Datenausgabeweges mit einer
Datenhalteschaltung des Speichersystems der 3.
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6 ist
eine schematische Darstellung des X-Dekoders des Speichersystems
der
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3.
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7 ist
ein Zeitdiagramm zur Erläuterung der
Arbeitsweise des Speichersystems der 3.
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GENAUE BESCHREIBUNG DER
ERFINDUNG
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Die 3 der
Zeichnung zeigt eine Blockdarstellung einer beispielhaften Ausführungsform des
betreffenden Speichersystems. Das System umfaßt ein Array 26 aus
Flash-Speicherzellen.
Einzelheiten des Arrays sind in der 2 zu
sehen. Das Array besteht aus Zellen 10, wie sie in den 1A–1C gezeigt
sind, die in Reihen und Spalten angeordnet sind. Bei der vorliegenden
Ausführungsform
gibt es insgesamt 512 Reihen und 512 × 8 Spalten von Zellen 10.
Die Drainbereiche 16 aller Zellen in einer Spalte sind
mit einer gemeinsamen Bitleitung BLN verbunden, und die Steuergates 22 aller
Zellen in einer Reihe sind mit einer gemeinsamen Wortleitung WLN
verbunden. Alle Sourcebereiche 14 der Zellen sind miteinander
verbunden, oder alternativ sind die Sourcebereiche von großen Zellenblöcken mit
einer gemeinsamen Sourceleitung SL verbunden (nicht gezeigt). Die
Sourceleitung SL kann mit einer gemeinsamen Schaltung verbunden
sein oder mit anderen Potentialen, um Löschoperationen und dergleichen
auszuführen.
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Das Speichersystem nimmt insgesamt
achtzehn Adressen (A0–A17)
zur Auswahl eines Acht-Bit-Worts im Zellenarray auf. Die Adressen
sind mit einem Adressenübergangsdetektor 28 verbunden.
Wie bekannt ist es die Hauptaufgabe eines Adressenübergangsdetektors,
Adressenübergänge zu erfassen
und festzustellen, wenn alle eingegebenen Adressen sich stabilisiert
haben, so daß Speicher-Leseoperationen
ausgeführt
werden können. Außerdem kann
der Detektor dazu dienen, verschiedene Speicherelemente für eine zu
erwartende Speicher-Leseoperation vorzukonditionieren, wenn ein erster
Adressenübergang
erfaßt
wird. Ein geeigneter Adressenübergangsdetektor
ist in der US-A-5 590 089 beschrieben, die den Titel ADRESS TRANSITION
DETECTION (ATD) CIRCUIT hat.
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Wie es noch genauer erläutert wird,
erzeugt die Detektorschaltung 28 ein Ausgangssignal ATD, das
auf den hohen Pegel geht, wenn an einem der achtzehn Adresseneingänge ein
erster Übergang
erfaßt
wird. Das Signal ATD bleibt auf dem hohen Pegel, bis der letzte
Adressenübergang
erfaßt
wird, der anzeigt, daß alle
eingegebenen Adressen in ihrem endgültigen Zustand sind, so daß das richtige
Wort des Zellenarrays 26 adressiert wird. Nachdem das Wort
adressiert ist, kann die Speicher-Leseoperation ausgeführt wer den.
Das Signal ATD bleibt für
eine zusätzliche
Zeitspanne nach dem letzten Adressenübergang auf dem hohen Pegel,
so daß die
angezeigte Speicheroperation erfolgen kann. Bei einer Leseoperation
bleibt das Signal ATD für
zusätzliche
150 Nanosekunden auf dem hohen Pegel, so daß das ausgewählte Wort
ausgelesen werden kann.
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Neun der achtzehn Adressen, die Adressen A0–A7, werden
zu einer X-Dekoderschaltung 30 geleitet, und die restlichen
neun (A8–A17)
werden zu einer Y-Dekoderschaltung 32 geführt. Die
X-Dekoderschaltung 30 dient dazu, die neun eingegebenen Adressen
zu dekodieren und eine der 512 Wortleitungen WL0–WLN des Zellenanays 26 auszuwählen. Die
ausgewählte
Wortleitung enthält
das Acht-Bit-Wort, das auszulesen oder zu programmieren ist. Bei
einer Speicher-Leseoperation dient die X-Dekoderschaltung 30 dazu,
+5,5 Volt an die ausgewählte
Wortleitung WLN anzulegen, wie es in der 1C gezeigt ist. Bei Programmieroperationen dient
die Schaltung 30 dazu, +12 Volt an die ausgewählte Wortleitung
WLN anzulegen, wie es in der 1A gezeigt
ist.
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Der Y-Dekoder 32 wählt anhand
der erhaltenen neun Bit der Adresse das eine der Acht-Bit-Wörter aus,
das von den Adreßbits
angezeigt wird, wobei er von einer Gatterauswahlschaltung 34 Gebrauch macht.
Zum Ausführen
der Leseoperationen und anderer Speicherverifikationsoperationen
werden acht Leseverstärker
verwendet, die durch den Block 36 dargestellt werden. Wenn
eine Leseoperation zu erfolgen hat, verbindet die Gatterauswahlschaltung 34 die
acht Bitleitungen BLN jeweils mit dem entsprechenden Eingang der
acht Leseverstärker 36.
Außerdem
wird die Schaltung zum Erzeugen der Spannung, die an die Bitleitung
BLN angelegt wird und deren Größe von +1
bis +2 Volt reicht (1C),
mit den ausgewählten
Bitleitungen BLN verbunden.
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Die Ausgangssignale der acht Leseverstärker zeigen
den Zustand der acht ausgelesenen Zellen an. Diese Ausgangssignale
werden zu einem Datenausgangspuffer 38 geführt und
dann zu den Daten-I/O-Anschlüssen
D0–D7
des Speichersystems. Der Ausgangspuffer 38 wird durch ein
(aktives) Signal OE auf niedrigem Pegel aktiviert, wobei das Signal
OE bei Programmieroperationen auf den hohen Pegel geht, wodurch
das Ausgangssignal des Puffers in einen Zustand hoher Impedanz gebracht
wird, so daß es
die Eingabe der Daten während
der Programmieroperationen nicht stört.
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Bei einer Speicher-Programmieroperation werden
die acht Bit der einzuprogrammierenden Daten an den Daten-I/O-Anschlüssen bereitgestellt
und zum Eingangspuffer 40 geführt. Dabei ist der Ausgang
des Datenausgangspuffers 38 auf einen Zustand hoher Impedanz
geschaltet. Die einzuprogrammierenden Daten werden dann zu einem
Dateneingangslatch 42 geführt und dort während der
Programmieroperation festgehalten. Die X-Dekoderschaltung 30 dient dazu,
die hohe Programmierspannung von +12 Volt an die ausgewählte Wortleitung WLN
anzulegen, wie es oben in Verbindung mit der 1A angemerkt wurde. Außerdem dient
der Y-Dekoder 32 dazu, eine mittlere Spannung, typisch
+6 Volt, an diejenigen der ausgewählten acht Bitleitungen BLN
anzulegen, die auf der Basis der Eingangsdaten zu programmieren
sind.
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Bei einem herkömmlichen Speichersystem muß die Speicherschaltung
durch eine externe Quelle, etwa einen dazugehörigen Prozessor, freigegeben
werden, um eine Speicheroperation ausführen zu können. Dieses Signal, das in
der Regel Chipfreigabesignal (CE) genannt wird, wird zu Beginn einer Speicheroperation
aktiviert (auf den niedrigen Pegel gesetzt) und bleibt aktiviert,
bis die Speicheroperation beendet ist. Der dazugehörige Prozessor
kann so programmiert werden, daß das
Signal CE immer aktiviert (auf dem niedrigen Pegel) bleibt, oder
der Prozessor kann so programmiert werden, daß das Signal nur bei einer
Verwendung des Speichers aktiviert wird.
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Eine herkömmliche X-Dekoderschaltung dient
in der Regel dazu, eine positive Spannung an eine der Wortleitungen
WLN zu legen, wenn das Chipfreigabesignal CE aktiviert wird. Während der Zeitspanne,
während
der das Signal CE aktiviert ist, wird daher von einer X-Dekoderschaltung
an eine der Wortleitungen WLN +5,5 Volt angelegt. Bei aktiviertem
CE sind daher die Steuergates 22 aller Zellen in der ausgewählten Reihe
mit +5,5 Volt verbunden. Außerdem
sind die Sourceleitungen für
zumindest die Zellen in der ausgewählten Reihe alle mit der gemeinsamen
Schaltung verbunden. Darüberhinaus verbindet
die Gatterauswahlschaltung die acht Bitleitungen BLN des ausgewählten Worts
mit einer kleinen positiven Spannung (+1 bis +2 Volt). Die übrigen oder
nicht ausgewählten
Bitleitungen BLN floaten weiterhin.
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Die acht Zellen 10 eines
herkömmlichen Speichersystems,
die von den X-Dekoder- und
Y-Dekoderschaltungen ausgewählt
wurden, unterliegen dem oben beschriebenen Lesestörungsphänomen. Das
elektrische Feld zwischen den Source- und Drainbereichen erzeugt
eine kleine Zahl von heißen Elektronen,
die durch Injektion zu dem positiven Floating Gate übertragen
werden. Je länger
diese Bedingungen vorliegen, um so größer ist das Ausmaß der Störung. Dies
führt schließlich zu
einer Soft-Programmierung der Zellen, die gelöscht sind. Die Soft-Programmierbedingungen
(Lesebedingungen) erzeugen aufgrund des kleineren elektrischen Felds
Programmierströme,
die um Größenordnungen
kleiner sind als bei den regulären
Programmierbedingungen. Die Lesebedingungen können jedoch für eine viel
längere
Zeitspanne vorliegen als die Programmierbedingungen (Jahre gegenüber Mikrosekunden),
so daß tatsächlich eine
Störung
auftreten kann.
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Bei den übrigen Zellen 10 der
ausgewählten Wortleitung
des herkömmlichen
Speichersystems liegen ebenfalls +5,5 Volt an den Steuergates an.
Die Bitleitungen BLN für
diese nicht ausgewählten
Zellen floaten, und die Sourceleitungen sind mit der gemeinsamen
Schaltung verbunden. Diese nicht ausgewählten Zellen der ausgewählten Reihe
unterliegen damit dem, was oben als Wortleitungsstörung bezeichnet
wurde. Dadurch werden Elektronen mittels des Fowler-Nordheim-Tunnelns
von der Sourceseite der Zelle zum Floating Gate dieser Zellen übertragen. Die
an diesen nicht ausgewählten
Zellen anliegenden Spannungen sind zwar kleiner als die, die im oben
beschriebenen Heilzyklus verwendet werden, es tritt jedoch trotzdem
eine gewisse Wortleitungsstörung
auf. Die Auswirkungen dieser Störung
sind wieder kumulativ, so daß das
Ausmaß der
Störung
um so größer ist,
je länger
diese Bedingung vorliegt.
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Auch wenn das Chipfreigabesignal
CE inaktiv ist, gibt es eine gewisse Form der Störung. Die 4 zeigt eine herkömmliche Adressenpufferschaltung 43,
die in der Regel Teil der Adressenübergangserfassungsschaltung
ist. Für
jede Speichersystemadresse gibt es eine zugehörige Pufferschaltung 43.
Die Pufferschaltung umfaßt
ein Paar von P-Kanal-Transistoren 44 und 46,
die in Reihe zu einem N-Kanal-Transistor 48 geschaltet
sind, um eine invertierende Eingangsstufe zu bilden. Die Gates der Transistoren 46 und 48 sind
zusammengeschaltet und bilden den Eingang der Schaltung 43,
und ihre miteinander verbundenen Drains bilden den Ausgang der Eingangsstufe.
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Der Ausgang der Eingangsstufe der
Schaltung 43 ist mit einer Inverterstufe 52 verbunden,
so die gepufferte Adresse am Ausgang der Stufe 52 liegt.
Die Adressenpufferschaltung wird in der Regel vom Chipfreigabesignal
CE gesperrt, damit der Stromverbrauch des Puffers während der
inaktiven Perioden gering ist. Der Transistor 44 ist zwischen die
Versorgungsspannung VCC und den Eingangsstufentransistor 46 geschaltet.
Das Gate des Transistors 44 nimmt das Chipfreigabesignal
CE auf, so daß die
Eingangsstufe freigeschaltet wird, wenn das Signal CE aktiviert
(auf dem niedrigen Pegel) ist.
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Wenn das Signal CE inaktiv ist, ist
der Transistor 44 aus, so daß auch die beiden Transistoren 46 und 48 der
Eingangsstufe aus sind. Der Eingang der Inverterstufe 52 ist
dann effektiv eine offene Schaltung, ein unerwünschter Zustand, weshalb zwischen den
Inverterstufeneingang und die gemeinsame Schaltung ein N-Kanal-Transistor 50 geschaltet
ist. Das Gate des Transistors 50 nimmt das Chipfreigabesignal
CE auf, so daß der
Transistor 50 leitet, wenn das Signal CE inaktiv (auf dem
hohen Pegel) ist. Der Eingang der Inverterstufe 52 wird
damit heruntergezogen, so daß der
Ausgang der Adressenpufferschaltung 43 auf dem hohen Pegel
ist. Diese "Adresse" entspricht entweder
der ersten oder der letzten Reihe des Zellenarrays, abhängig von
der Art, in der das Speichersystem ausgeführt ist. Entsprechend legt,
wenn in einem herkömmlichen
Speichersystem das Chipfreigabesignal CE inaktiv ist, ein herkömmlicher
X-Dekoder eine positive Lesespannung an die Wortleitung der letzten
oder der ersten Arrayreihe. Die Zellen in diesen Reihen unterliegen
damit den oben beschriebenen Störbedingungen,
da das Speichersystem jahrelang im inaktiven Modus sein kann.
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Die 6 zeigt
viele Details der X-Dekoderschaltung 30 der vorliegenden
Ausführungsform.
Die Hauptfunktion der X-Dekoderschaltung 30 ist das Dekodieren
der neun Eingangsadressen A0–A8
während
der Programmier- und Leseoperationen und die Auswahl einer der 512
Wortleitungen WLN auf der Basis der Dekodierung durch Anlegen der
entsprechenden Spannungen zum Ausführen der Programmier- und Leseoperationen.
Die 6 zeigt eine beispielhafte
Dekodierschaltung mit einem NAND-Gatter 54 zum Erfassen,
wenn alle neun Adresseneingänge
auf logisch "1" sind, einem NAND-Gatter 56 zum
Erfassen, wenn alle neun Adreßbits
mit der Ausnahme des Adreßbits
A0, das vom Inverter 60 invertiert wird, auf logisch "1" sind, und einem NAND-Gatter 58 zum
Erfassen, wenn alle neun Adreßbits
auf logisch "0" sind. Diese Dekodierung
erfolgt durch Invertieren aller neun Adressen A0–A8 mit neun Invertern 62, 64, 66 usw.
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Die Ausgangssignale der beispielhaften NAND-Gatter 54, 56 und 58 werden
durch Inverterschaltungen 68, 70 und 72 invertiert.
Wenn eine Leseoperation ausgeführt
wird, wird an die ausgewählte Wortleitung
WLN eine positive Spannung gleich +5,5 Volt angelegt, während die
nicht ausgewählten
Wortleitungen geerdet sind. Bei einer Programmieroperation legt
die X-Dekoderschaltung 30 eine große positive Spannung von +12
Volt an die ausgewählte
Wortleitung. Dies kann dadurch erfolgen, daß die Versorgungsspannung für den X-Dekoder 30 auf
diese Spannungen (+5,5 Volt und +12 Volt) gesetzt wird. Alternativ
können
die Inverter 68, 70 und 72 als Pegelschieber
ausgeführt
werden, um das gleiche Ergebnis zu erhalten.
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Jedes der neun Dekoder-NAND-Gatter
der X-Dekoderschaltung 30 einschließlich der beispielhaften Gattes 54, 56 und 58 nimmt
auch über
ein ODER-Gatter 73 das Ausgangssignal ATD des Adressenübergangsdetektors 28 auf.
Am zweiten Eingang des ODER-Gatters 73 liegt das Signal
PGM, das aktiv (auf dem hohen Pegel) ist, wenn das Speichersystem
eine Programmieroperation ausführt, und
das bei den anderen Operationen wie den Leseoperationen inaktiv
ist. Wenn das Signal ATD inaktiv (auf dem niedrigen Pegel) ist,
ist keine der Wortleitungen WLN ausgewählt, d. h. an alle Wortleitungen WL0– WLN wird
vom X-Dekoder 30 Null Volt angelegt. Wenn das Signal ATD
aktiviert ist, wird auf der Basis der neun Adreßbits die Lesespannung (+5,5 Volt)
an die ausgewählte
Wortleitung WLN angelegt. Wenn das Signal PGM aktiviert ist, wird
unabhängig vom
Signal ATD eine Programmierspannung an die ausgewählte Wortleitung
angelegt.
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Wie oben erläutert wird das Signal ATD aktiviert,
wenn an einem der Adressenanschlüsse
ein Übergang
festgestellt wird, wobei es für
150 Nanosekunden nach dem letzten Adressenübergang aktiviert bleibt. Die
Zeitspanne von 150 Nanosekunden ist so gewählt, damit das Speichersystem
ausreichend Zeit hat, um eine Speicherleseoperation auszuführen. Am
Ende der Zeitspanne von 150 Nanosekunden werden alle Wortleitungen
inaktiv, wodurch die Zeit stark herabgesetzt wird, während der
die Zellen entweder einer Lese- oder
einer Wortleitungsstörung
unterliegen. Darüberhinaus
ist die Schaltung 28 so ausgeführt, daß das Signal ATD erzeugt wird, wenn
das Chipfreigabesignal CE aktiviert wird. Auch wenn kein Übergang
an den Adressenanschlüssen erfolgt,
wird damit das Signal ATD erzeugt, wenn das Signal CE aktiviert
wird.
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Das Signal ATD wird auch der Y-Dekoderschaltung
zugeführt,
so daß,
wenn das Signal ATD inaktiv ist, bei den Leseoperationen keine der
Bitleitungen BLN mit den +1 bis +2 Volt verbunden wird. Dadurch
wird die Tendenz zur Störung
des Löschzustands
der Zellen weiter verringert, wie die folgende Erläuterung
zeigt.
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Bei einer Leseoperation wird in einem
herkömmlichen
Speichersystem in der Regel der Ausgang der Leseverstärker für die Leseoperation
mit den Ausgangspuffern für
die Speicherdaten verbunden. Der zugehörige Prozessor erwartet, daß die ausgelesenen
Daten gültig
sind, solange sowohl das Ausgangsfreigabesignal OE als auch das
Chipfreigabesignal CE aktiviert sind. Wenn jedoch bei der vorliegenden
Ausführungsform
das Signal ATD bei einer Leseoperation inaktiviert wird, wird die
an die ausgewählte
Wortleitung angelegte Lesespannung weggenommen. Dadurch kann keine
der Zellen mehr einen Strom führen,
unabhängig
vom tatsächlichen
Zustand der Zelle. Der Leseverstärker
erzeugt damit ein ungültiges
Ausgangssignal, das anzeigt, daß sich alle
Zellen im programmierten Zustand befinden. Die 5 ist eine schematische Darstellung einer
Schaltung im Datenauslesepfad, mit der die Ausgabe von ungültigen Daten
bei Leseoperationen vermieden wird.
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Der Leseversstärker 74 ist einer
der acht Leseverstärker 36 des
Speichersystems der 3.
Das Ausgangssignal jedes dieser Verstärker wird über eine Halteschaltung 76 zu
einer Stufe 78 der Datenausgangspufferschaltung 38 geführt, wobei
die Halteschaltung 76 einen Teil des Leseverstärkerabschnitts 36 des
Speichersystems der 3 bildet. Wenn
das Signal ATD aktiviert (auf dem hohen Pegel) ist, wird das Ausgangssignal
des Leseverstärkers 74 zu
der Pufferschaltung 78 geführt, und wenn das Signal ATD
inaktiviert ist, wird der Leseverstärker 74 von der Pufferschaltung
getrennt, wobei die Pufferschaltung mit einem Pegel versorgt wird,
der den Zustand des Leseverstärkers 74 unmittelbar
vor dem Inaktivwerden von ATD anzeigt.
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Die Halteschaltung 76 umfaßt einen
Durchlaßtransistor 80,
der zwischen den Ausgang des Leseverstärkers 74 und den Eingang
einer Inverterschaltung 82 geschaltet ist. Das Ausgangssignal
der Inverterschaltung 82 wird zum Eingang einer zweiten Inverterschaltung 84 geführt, wobei
der Ausgang der Inverterschaltung 84 mit dem Eingang der
Ausgangspufferstufe 78 verbunden ist. Das Ausgangssignal des
Inverters 84 wird auch über
ein Paar von parallel verbundenen Transistoren mit einem N-Kanal-Transistor 86 und
einem P-Kanal-Transistor 88 zum Eingang der Inverterschaltung 82 zurückgeführt. Das Gate
des Transistors 86 nimmt das Signal ATD auf und das Gate
des Transistors 88 ein von einem Inverter 90 invertiertes
Signal ATD.
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Wenn das Signal ATD aktiviert ist,
leitet der Transistor 80, und die Transistoren 86 und 88 sind aus.
Das Ausgangssignal des Leseverstärkers 74 wird
daher über
den Transistor 80 und die Inverter 82 und 84 an
den Eingang des Ausgangspuffers 78 geführt. Wenn das Signal ATD inaktiviert
wird, ist das Eingangssignal des Inverters 82 gleich dem
Ausgangssignal des Leseverstärkers
und dem Ausgangssignal des Inverters 84. Der Transistor 80 wird abgeschaltet,
wodurch der Eingang der Halteschaltung 76 vom Ausgang des
Leseverstärkers 74 isoliert wird.
Beide Transistoren 86 und 88 werden leitend, so
daß das
Ausgangssignal des Inverters 84 zum Eingang des Inverters 82 geführt wird.
Das Ausgangssignal des Leserverstärkers 74 unmittelbar
vor dem Inaktivwerden des Signals ATD wird damit in der Halteschaltung
festgehalten, nachdem das Signal ATD inaktiviert wurde. Eine Änderung
im Ausgang des Leseverstärkers
beim Entfernen der Lesespannung von der Wortleitung WLN hat daher
keine Auswirkungen auf die aus dem Array 26 ausgelesenen Daten,
die am Ausgangspuffer bereitgestellt werden.
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Die 7 ist
ein Zeitdiagramm für
die Arbeitsweise des beschriebenen Speichersystems. Wenn eine Leseoperation
ausgeführt
wird, bewirkt der zugehörige
Prozessor, daß zum
Zeitpunkt T0 das Chipfreigabesignal CE aktiviert wird. Der Prozessor gibt
zum Zeitpunkt T0 auch achtzehn Adressen für das aus dem Speicher auszulesende
Wort vor. Die Adressenübergangserfassungsschaltung 28 stellt fest,
daß eine
oder mehrere Adressen ihren Zustand geändert haben, und bewirkt, daß das Signal
ATD aktiviert wird. Zum Zeitpunkt T1 liegen alle Adressen stabil
vor. Eine interne Zeitgeberschaltung sorgt dafür, daß das Signal ATD für weitere
150 Nanosekunden nach dem Zeitpunkt T1 aktiv bleibt.
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Zum Zeitpunkt T1 dekodiert auch der
X-Dekoder 30 die acht Bit der Eingangsadresse und wählt eine
der Wortleitungen WLN aus, wie es durch das aktive Wortleitungsauswahlsignal
im Zeitdiagramm der 7 angezeigt
wird. Vom X-Dekoder 30 wird an die ausgewählte Wortleitung
WLN eine Lesespannung von +5,5 Volt angelegt, und eine Spannung
von etwa +1 bis +2 Volt, die von der Leseverstärkereinheit 36 erzeugt
wird, wird an jede der acht Bitleitungen BLN angelegt, die durch
die Adressen bestimmt werden, die durch den Y-Dekoder 32 bereitgestellt
werden. Außerdem
bewirkt der Y-Dekoder 32, daß +1 bis +2Volt an die acht
Bitleitungen BLN des auszulesenden Worts angelegt werden.
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Die acht Leseverstärker erzeugen
jeder zum Zeitpunkt T3 ein gültiges
Ausgangssignal. Diese Ausgangssignale werden zu der Datenausgangspufferschaltung 78 und
zu den Daten-I/O-Anschlüssen des
Speichersystems geführt.
Zum Zeitpunkt T4 sind die ausgegebenen Daten gültig. Das Signal ATD bleibt
für 150
Nanosekunden nach dem Zeitpunkt T1 aktiv. Zum Zeitpunkt T5 wird
daher das Signal ATD inaktiv. Dadurch werden alle Dekodiergatter 54, 56 und 58 des
X-Dekoders 30 gesperrt, so daß alle Wortleitungen des Arrays
geerdet werden, einschließlich
der ausgewählten
Wortleitung. Außerdem
legt der Y-Dekoder 32 nicht länger die +1 bis +2 Volt an
die ausgewählte
Bitleitung BLN.
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Die geerdeten Wortleitungen und die
nicht ausgewählten
Bitleitungen bewirken, daß alle
Zellen des Arrays 26 zum Zeitpunkt T5 abgeschaltet werden, so daß zum Zeitpunkt
T6 die Ausgangssignale der Leseverstärker nicht mehr gültig sind.
Sehr bald nach dem Zeitpunkt T5 und vor dem Zeitpunkt T6, zu dem
die Ausgangssignale der Leseverstärker ungültig werden, schaltet das Signal
ATD den Transistor 80 der Halteschaltung 76 (5) ab, wodurch die Halteschaltung
vom Leseverstärkerausgang
isoliert wird. Außerdem
schalten die Transistoren 86 und 88 ein, wodurch
die Leseverstärkersignale
festgehalten werden, bevor die Leseverstärkerausgangssignale ungültig werden.
Die Halteschaltung 76. enthält damit gültige Ausgangssignale für die Datenausgangspufferschaltung 78.
Die Daten bleiben gültig,
bis der zugehörige
Prozessor bewirkt, daß das
Chipfreigabesignal CE zum Zeitpunkt T7 inaktiv wird.
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Ersichtlich ist somit die Zeit, für die die
Lesespannungen bei den Leseoperationen an das Array 26 angelegt
werden, auf die Zeitspanne beschränkt, die erforderlich ist,
damit der Speicher tatsächlich
die Leseoperation ausführt.
Dies gilt auch dann, wenn der zugehörige Prozessor das Signal CE
unbeschränkt
aktiv hält.
Das Ausmaß der
Störung,
der die Zellen des Arrays unterliegen, ist daher auf ein Minimum
reduziert.
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Es wurde somit ein neues Speichersystem beschrieben.
Auch wenn nur eine Ausführungsform des
Speichersystems genauer beschrieben wurde, können selbstverständlich vom
Fachmann gewisse Abänderungen
erfolgen, ohne daß vom
Umfang der Erfindung abgewichen wird, wie er in den folgenden Patentansprüchen definiert
ist.