DE60121865T2

DE60121865T2 - Nichtflüchtige Halbleiterspeicheranordnung

Info

Publication number: DE60121865T2
Application number: DE60121865T
Authority: DE
Inventors: Kaoru Yamatokoriyama-shi Yamamoto; Nobuhiko Tenri-shi Ito; Yoshimitsu Nabari-shi Yamauchi
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2000-06-15
Filing date: 2001-06-13
Publication date: 2007-07-26
Anticipated expiration: 2021-06-14
Also published as: KR100406128B1; US6438035B2; US20020012280A1; EP1164597B1; TW517237B; DE60121865D1; KR20010113016A; JP3653449B2; EP1164597A3; JP2001357687A; EP1164597A2

Description

HINTERGRUND DER ERFINDUNG
Die Erfindung bezieht sich auf nichtflüchtige Halbleiterspeichervorrichtungen und insbesondere auf eine nichtflüchtige Halbleiterspeichervorrichtung, die eine verbesserte Genauigkeit einer Leseoperation und Verifikationsoperation während des erneuten Schreibens erreichen kann.
In den letzten Jahren wurde ein Flash-Speicher mit großer Kapazität für die Märkte von Speicherkarten und Dateien entwickelt. Für die obigen Verwendungen muss der Flash-Speicher Lesefunktionen mit hoher Geschwindigkeit und Neuschreibfunktionen mit hoher Geschwindigkeit mit einer hohen Dichte und verringerten Kosten besitzen.
Als nichtflüchtige Halbleiterspeichervorrichtung mit den vorstehend erwähnten Funktionen wurde eine Lese/Neuschreib-Schaltungskonstruktion eines Flash-Speichers vom NICHT-UND-Typ von Symposium on VLSI Circuits Digest of Technical Papers S. 20–21, 1992, vorgeschlagen.
11 zeigt die Konstruktion der Lese/Neuschreib-Schaltung des vorstehend erwähnten Flash-Speichers vom NICHT-UND-Typ.
Diese Schaltung besitzt eine Struktur mit offenen Bitleitungen mit einer zentrierten Lese/Schreib-Schaltung 111 und Verifikationsschaltungen 112 und 113 sind mit jeder der Bitleitungen BLai und BLbi verbunden. Die Lese/Schreib-Schaltung 111 arbeitet als Leseverstärker vom Flip-Flop-Typ in der Leseoperation und der Verifikationsoperation während des erneuten Schreibens und als Datenzwischenspeicherschaltung in der Schreiboperation. Das Steuergate einer Speicherzelle 204 ist mit einer identischen Wortleitung für jede Zelle, die gleichzeitig dem Schreiben unterzogen werden soll, verbunden.
Hierin wird hauptsächlich eine Beschreibung der Leseoperation und der Verifikationsoperation während des Neuschreibens, das mit der Erfindung in Beziehung steht, vorgesehen. Um die Schwellenspannung der Speicherzelle in der Schreiboperation (oder der Löschoperation) auf einen festgelegten Wert zu setzen, besteht diese Verifikationsoperation während des Neuschreibens darin, abwechselnd das Anlegen eines Schreibimpulses (oder eines Löschimpulses) und die Verifikationsoperation auszuführen. Diese Verifikationsoperation während des Neuschreibens ist grundsätzlich dieselbe wie die Leseoperation, während der zu erfassende Schwellenspannungswert geändert wird.
Der Zeitablaufplan von 12 zeigt den Zeitablauf der Leseoperation in dem vorstehend erwähnten Flash-Speicher vom NICHT-UND-Typ. Der Zeitablaufplan von 12 zeigt ein Beispiel, in dem die Seite der Speicherzellenmatrix (a) ausgewählt wird und die Speicherzelle 204 ausgewählt und Lesen unterzogen wird. Eine Leistungsspannung Vcc wird als 3 V angenommen.
Zuallererst wird eine Spannung von 3/5 Vcc (1,8 V) an einen Anschluss Va angelegt und eine Spannung von 1/2 Vcc (1,5 V) wird an einen Anschluss Vb angelegt.
Beide Steuersignale ϕpa und ϕpb für die Gates der Transistoren Tr1 und Tr2 weisen einen hohen Pegel auf und daher befinden sich die Transistoren Tr1 und Tr2 im EIN-Zustand. Folglich wird das Potential einer ausgewählten Bitleitung BLai mit der Spannung von 3/5 Vcc vorgeladen. Andererseits wird das Potential einer nicht ausgewählten Bitleitung BLbi, die als Scheinbitleitung für das System mit offenen Bitleitungen verwendet wird, mit einer Spannung von 1/2 Vcc vorgeladen.
Dann werden die Transistoren Tr1 und Tr2 in den AUS-Zustand gesetzt, wie in einer Periode von t1 bis t2 in 12 gezeigt. Indem veranlasst wird, dass beide Steuersignale SG1 und SG2 für die Gates der Ansteuertransistoren S1 und S2 einen hohen Pegel aufweisen, werden anschließend beide Transistoren S1 und S2 in den EIN-Zustand gesetzt. Dann werden die nicht ausgewählten Wortleitungen CG1 bis CG3 und CG5 bis CG8 auf den Vcc-Pegel gesetzt, während eine Wortleitung CG4, die mit dem Steuergate der ausgewählten Speicherzelle 204 (die dem Lesen unterzogen werden soll) auf 0 V gesetzt wird. Wenn die Schwellenspannung der ausgewählten Speicherzelle 204 niedriger ist als 0 V (wenn die Daten der Speicherzelle 204 "0" sind), dann fließt in dieser Stufe ein Strom durch die Speicherzelle 204. Andere Speicherzellen mit Steuergates (CG1 bis CG3 und CG5 bis CG8), an die die Leistungsspannung Vcc angelegt wird, wer den in einen Zustand gesetzt, in dem ein Zellenstrom fließt.
Wie vorstehend beschrieben, fließt der Strom durch die Speicherzelle, die kontinuierlich mit der Speicherzelle 204 verbunden ist, und daher verringert sich das Potential der ausgewählten Bitleitung BLai auf 1/2 Vcc-Pegel oder weniger, wie durch die Potentialwellenform "0"-Lesen der Bitleitung BLai angegeben, die in 12 gezeigt ist, und verringert sich weiter.
Wenn im Gegenteil die Schwellenspannung der ausgewählten Speicherzelle 204 höher ist als 0 V (die Daten der Speicherzelle 204 stellen "1" dar), fließt kein Zellenstrom durch die Speicherzelle 204. Daher fließt kein Strom durch die Speicherzelle 204, selbst wenn die Leistungsspannung Vcc an die Steuergates CG1, CG2, CG3 und CG5 bis CG8 anderer Speicherzellen angelegt wird. Daher verringert sich das Potential der ausgewählten Bitleitung BLai nicht, wie durch die Potentialwellenform "1"-Lesen von BLai, die in 12 gezeigt ist, angegeben, und ein 3/5 Vcc-Pegel wird aufrechterhalten. Da kein Zellenstrom fließt, wie vorstehend beschrieben, hält andererseits das Potential der nicht ausgewählten Bitleitung BLbi, die als Scheinbitleitung hier verwendet wird, den 1/2 Vcc-Pegel aufrecht.
Wenn die Schwellenspannung dieser Speicherzelle 204 niedriger ist als 0 V, werden die Ansteuertransistoren S1 und S2 in den AUS-Zustand gesetzt und die nicht ausgewählten Wortleitungen CG1 bis CG3 und CG5 bis CG8 werden gemäß einem Zeitablauf, in dem sich das Potential der ausgewählten Bitleitung BLai ausreichend verringert und zu 0 V wird, auf 0 V gesetzt, wie in einer Periode von t2 bis t3 (Potentialwellenform "0"-Lesen) in 12 gezeigt.
Gemäß der beispielhaft vorgesehenen Beschreibung in 11 und 12 ist der Zeitpunkt, zu dem das Potential 0 V erreicht, lediglich für die Operation der Speicherzellen 204, die mit der Bitleitung BLai verbunden sind. Selbst im Fall einer anderen Speicherzelle oder einer mit einer anderen Bitleitung verbundenen Speicherzelle ist jedoch der vorstehend erwähnte Zeitpunkt der Zeitpunkt, zu dem die ausgewählte Bitleitung eine Spannung von 0 V bekommt, wenn die Daten der ausgewählten Speicherzelle "0" darstellen.
Anschließend werden beide Transistoren TR3 und TR4 durch die Steuersignale ϕp und ϕn für die Gates der Transistoren TR3 und TR4, die auf der Leistungs quellenseite der Lese/Schreib-Schaltung 111 vorgesehen sind, in einer Periode von t4 bis t5 durch die stabile Periode t3 bis t4 in dem in 12 gezeigten Schaltungszustand in den AUS-Zustand gesetzt. Durch diese Operation wird die Lese/Schreib-Schaltung 111 zurückgesetzt und in einen schwebenden Zustand gesetzt.
Anschließend wird veranlasst, dass das Steuersignal ϕe einen hohen Pegel aufweist, um die Transistoren Tr5 und Tr6 durchzusteuern und die Potentiale eines Knotens a und eines Knotens b auf eine Spannung von 1/2 Vcc zu setzen (abzugleichen). Wenn dieser Abgleich beendet ist, wie in der Periode von t5 bis t6 von 12, wird das Steuersignal ϕe auf 0 V gesetzt, um die Transistoren Tr5 und Tr6 in den AUS-Zustand zurückzusetzen.
Wenn die Transistoren Tr7 und Tr8 in den EIN-Zustand gesetzt werden, indem veranlasst wird, dass die Taktsignale ϕa und ϕb einen hohen Pegel aufweisen, wird die Bitleitung BLai mit dem Knoten a verbunden und die Bitleitung BLbi wird mit dem Knoten b verbunden.
Durch diese Operation werden, wenn die Daten der Speicherzelle 204 "0" darstellen, die Bitleitung BLai mit einem Potential von 0 V und der Knoten a mit dem Potential von 1/2 Vcc miteinander verbunden und das Potential des Knotens a beginnt, sich von 1/2 Vcc auf 0 V zu verringern. Wenn die Daten der Speicherzelle 204 "1" darstellen, werden die Bitleitung BLai mit dem Potential von 3/5 Vcc und der Knoten a mit dem Potential von 1/2 Vcc miteinander verbunden und das Potential des Knotens a beginnt, von 1/2 Vcc auf 3/5 Vcc anzusteigen.
Die nicht ausgewählte Bitleitung BLbi mit dem Potential von 1/2 Vcc wird auch mit dem Knoten b mit dem Potential von 1/2 Vcc verbunden und daher hält das Potential des Knotens b das Potential von 1/2 Vcc aufrecht (Periode von t6 bis t7 von 12).
Anschließend wird der auf der Erdspannungsseite der Lese/Schreib-Schaltung 111 vorgesehene Transistor Tr4 in einer Periode nach t7 von 12 durchgesteuert und der auf der Seite der Leistungsquelle Vrw vorgesehene Transistor Tr3 wird anschließend durchgesteuert.
Zu dieser Zeit ist das Potential des Knotens b 1/2 Vcc. Wenn die Daten der Speicherzelle 204 "1" darstellen, ist das Potential des Knotens a höher als die Spannung von 1/2 Vcc. Wenn dagegen die Daten der Speicherzelle 204 "0" darstellen, ist das Potential niedriger als die Spannung von 1/2 Vcc. Wenn die Daten der Speicherzelle 204 "1" darstellen, setzt daher die Lese/Schreib-Schaltung 111 vom Flip-Flop-Typ den Knoten a auf den Vrw-Pegel und speichert (liest) den Knoten b auf dem Pegel von 0 V.
Wenn dagegen die Daten der Speicherzelle 4 "0" darstellen, speichert die Lese/Schreib-Schaltung 111 den Knoten a auf dem Pegel von 0 V und speichert (liest) den Knoten b auf dem Vrw-Pegel.
Wenn die Transistoren Tr9 und Tr10 durch ein Signal von einem Spaltendecodierer 115 durchgesteuert werden, werden diese gelesenen Daten aus den Anschlüssen 10A und 10B ausgegeben. Dieses Lesen wird gemäß einer Seitenmodussequenz ausgeführt.
Gemäß dem vorstehend erwähnten Stand der Technik ist es erforderlich, den Operationszeitablauf des Leseverstärkers (Lese/Schreib-Schaltung 111), wie in 12 gezeigt, durch eine Steuerschaltung oder dergleichen innerhalb eines Chips in jeder der Leseoperation und der Verifikationsoperation während des Neuschreibens festzulegen, wie vorstehend beschrieben. Normalerweise erzeugt diese Steuerschaltung ein Taktsignal der Leseoperation synchron zu einem Taktsignal, das von einem Oszillator oder dergleichen innerhalb des Chips erzeugt wird.
Die Frequenz und so weiter der Schaltung des Oszillators oder dergleichen weist jedoch auf Grund der Temperatur- und Transistorcharakteristiken beträchtliche Schwankungen auf, gemäß denen das Taktsignal auch variiert, was die Lesegenauigkeit verringert.
Da die Schwellenspannung der Zelle in Abhängigkeit von der Temperatur variiert, variiert daher überdies eine Schwellenspannungsverteilung auch. Daher ist es erforderlich, eine ausreichende Zeittoleranz in der Leseoperation vorzusehen, um eine ausreichende Lesegenauigkeit aufrechtzuerhalten.
EP-A-0809253 offenbart eine Halbleiterspeichervorrichtung gemäß dem Ober begriff von Anspruch 1 mit Hauptspeicherzellen und Scheinspeicherzellen. Eine Datenzwischenspeicherschaltung speichert Daten, die aus einem Hauptleserverstärker ausgegeben werden, unter Verwendung des Zeitablaufs, wenn ein Scheinleseverstärker Daten der Scheinspeicherzellen ausgibt.
ZUSAMMENFASSUNG DER ERFINDUNG
Die Aufgabe der Erfindung besteht darin, eine nichtflüchtige Halbleiterspeichervorrichtung zu schaffen, die in der Lage ist, eine ausreichende Lesegenauigkeit sicherzustellen, ohne eine ausreichende Lesezeittoleranz zu schaffen, indem der Operationszeitablauf durch eine Steuerschaltung logisch erzeugt wird, selbst wenn Schwankungen der Temperatur- und Transistorcharakteristiken auftreten.
Um die vorstehend erwähnte Aufgabe zu erzielen, schafft die Erfindung eine nichtflüchtige Halbleiterspeichervorrichtung gemäß Anspruch 1.
Wenn sich die Charakteristik der nichtflüchtigen Speicherzelle auf Grund des Einflusses einer Temperaturänderung oder dergleichen verschiebt, verschiebt sich gemäß der Erfindung die Charakteristik der Referenzzelle so, dass sie der Verschiebung dieser Charakteristik folgt. Gemäß der Erfindung wird der Leseoperations-Endzeitpunkt des Operationszeitablaufs des Leseverstärkerabschnitts in der Leseoperation oder Verifikationsoperation durch das Zeitsteuermittel mit der Beendung des Lesens der Referenzzelle bestimmt.
Gemäß der nichtflüchtigen Halbleiterspeichervorrichtung der Erfindung ändert sich daher der relative Lesepegel der nichtflüchtigen Speicherzelle nicht, selbst wenn sich die Charakteristik der nichtflüchtigen Speicherzelle auf Grund des Einflusses der Temperaturänderung oder dergleichen verschiebt, und dies vermeidet den Bedarf für das Schaffen einer überflüssigen Toleranz und ermöglicht, dass eine Leseoperation oder Verifikationsoperation mit hoher Genauigkeit erreicht wird.
In einer Ausführungsform wird die Schwellenspannung der Referenzzelle ungefähr in die Mitte zwischen der unteren Grenze einer Schwellenspannungsverteilung in einem Zustand, in dem die Schwellenspannungen der nichtflüchtigen Speicherzellen hoch sind, und der oberen Grenze einer Schwellenspan nungsverteilung in einem Zustand, in dem die Schwellenspannungen der nichtflüchtigen Speicherzellen niedrig sind, gesetzt.
Wenn sich die Schwellenspannung der nichtflüchtigen Speicherzelle auf Grund der Temperaturänderung oder dergleichen verschiebt, ändert sich gemäß dieser Ausführungsform die Schwellenspannung der Referenzzelle ähnlich dieser Änderung. Durch Festlegen der Schwellenspannung der Referenzzelle auf eine Schwellenspannung ungefähr in der Mitte zwischen der oberen Grenze des einen Zustandes und der unteren Grenze des anderen Zustandes der Speicherzellenmatrix wie in dieser Ausführungsform kann daher der relative Lesepegel der Speicherzelle unveränderlich gemacht werden. Gemäß dieser Ausführungsform besteht daher kein Bedarf für das Schaffen einer überflüssigen Toleranz für den Lesezeitablauf während des Lesens und dies ermöglicht, dass eine Leseoperation mit hoher Genauigkeit erreicht wird.
Überdies wird gemäß der Ausführungsform die Schwellenspannung der Referenzzelle auf eine Schwellenspannung ungefähr zwischen der oberen Grenze und der unteren Grenze jedes Zustandes der nichtflüchtigen Speicherzellen gesetzt. Die Schwellenspannung der Referenzzelle nimmt beispielsweise eine Toleranz von der Schwellenspannungsverteilung im Zustand 0 und der Schwellenspannungsverteilung im Zustand 1. Selbst wenn die Verteilung der Schwellenspannungen der nichtflüchtigen Speicherzellen durch eine Störung während des Neuschreibens gestreut wird, überlappt die Schwellenspannung der Referenzzelle daher nicht mit der Schwellenspannung der nichtflüchtigen Speicherzelle und es existiert immer noch eine Toleranz. Daher kann die nichtflüchtige Speicherzelle sicher gelesen werden und die Zuverlässigkeit kann sichergestellt werden.
Im Fall beispielsweise eines binären Ausdrucks mit dem Zustand 0, der als Zustand definiert ist, in dem die Schwellenspannungen der nichtflüchtigen Speicherzellen hoch sind, und dem Zustand 1, der als Zustand definiert ist, in dem die Schwellenspannungen niedrig sind, wird die Schwellenspannung der Referenzzelle ungefähr in die Mitte dieser Zustände gesetzt. Die nichtflüchtige Speicherzelle weist in diesem Zustand 0 eine Schwellenspannung auf, die höher ist als jene der Referenzzelle. Im Fall, dass die Entladung der nichtflüchtigen Speicherzelle zu dem Zeitpunkt beendet wird, zu dem die Entladung der Referenzzelle in der Leseoperation beendet wird, ist daher die Menge an Strom, der von dieser nichtflüchtigen Speicherzelle geleitet werden kann, kleiner als die Menge an Strom, der von der Referenzzelle geleitet werden kann. Zu dem Zeitpunkt, zu dem die Entladung der Referenzzelle beendet ist, wurde daher die Leseoperation der nichtflüchtigen Speicherzelle nicht beendet. Da jedoch die Speicherzelle im Zustand 1 eine Schwellenspannung aufweist, die niedriger ist als jene der Referenzzelle, ist die Menge des Stroms, der von der nichtflüchtigen Speicherzelle geleitet werden kann, größer als jene der Referenzzelle. Daher wurde in der Speicherzelle im Zustand 1 das Lesen zu dem Zeitpunkt beendet, zu dem das Lesen der Referenzzelle beendet wird.
In einer Ausführungsform kann der Schwellenwert der Referenzzelle als Schreibverifikationsspannung oder als Löschverifikationsspannung der nichtflüchtigen Speicherzelle festgelegt werden und das Verifizieren des Neuschreibens von Daten wird durch Anlegen der Verifikationsspannung an die ausgewählte Wortleitung ausgeführt.
In einer Ausführungsform wird die Schwellenspannung der Referenzzelle zum Verifizieren auf die obere Grenze einer Schwellenspannungsverteilung in einem Zustand gesetzt, in dem die Schwellenspannungen der nichtflüchtigen Speicherzellen niedrig sind.
In dieser Ausführungsform besitzt eine nichtflüchtige Speicherzelle beispielsweise einen binären Ausdruck mit dem Zustand 0, der als Zustand definiert ist, in dem die Schwellenspannung der nichtflüchtigen Speicherzelle hoch ist, und dem Zustand 1, der als Zustand definiert ist, in dem die Schwellenspannung niedrig ist, und die Schwellenspannung der Referenzzelle wird auf die obere Grenze der Verteilung der Schwellenspannung des Zustandes 1 gesetzt. Es ist zu beachten, dass die Operation zum Senken der Schwellenspannung der nichtflüchtigen Speicherzelle vom Zustand 0 auf den Zustand 1 als Schreiboperation angenommen wird.
In dem Fall, in dem das Lesen der nichtflüchtigen Speicherzelle beendet wird, wenn das Lesen der Referenzzelle in der Schreibverifikationsoperation beendet wird, wird die Schwellenspannung der nichtflüchtigen Speicherzelle, die nach der Beendung des Schreibens in den Zustand 1 gesetzt wurde, auf einen Wert gesenkt, der niedriger ist als die Schwellenspannung der Referenzzelle. Daher hat diese nichtflüchtige Speicherzelle eine größere Menge an Strom, der geleitet werden kann, als in der Referenzzelle und das Lesen wird beendet. Die Speicherzelle, von welcher die Schreiboperation noch nicht beendet wurde, besitzt jedoch eine Schwellenspannung, die höher ist als jene der Referenzzelle. Daher ist der Strom, der in der nichtflüchtigen Speicherzelle geleitet werden kann, kleiner als in der Referenzzelle und das Lesen wurde zu dem Zeitpunkt, zu dem das Lesen der Referenzzelle beendet wird, nicht beendet. Daher wird das Schreiben wieder ausgeführt.
Indem so die Schwellenspannung der Referenzzelle auf die Schwellenspannung an der oberen Grenze der Schwellenspannungsverteilung des Zustands, in dem die Schwellenspannungen der nichtflüchtigen Speicherzellen niedrig sind, gesetzt wird, besteht kein Bedarf für das Schaffen einer überflüssigen Toleranz für den Operationszeitablauf des Leseverstärkers in der Verifikationsoperation und dies ermöglicht, dass die Genauigkeit der Verifikationsoperation verbessert wird.
In einer Ausführungsform wird die Schwellenspannung der Referenzzelle zum Verifizieren auf eine untere Grenze einer Schwellenspannungsverteilung in einem Zustand, in dem die Schwellenspannungen der nichtflüchtigen Speicherzellen hoch sind, gesetzt.
Gemäß dieser Ausführungsform besitzt eine nichtflüchtige Speicherzelle beispielsweise einen binären Ausdruck mit dem Zustand 0, der als Zustand definiert ist, in dem deren Schwellenspannung hoch ist, und dem Zustand 1, der als Zustand definiert ist, in dem die Schwellenspannung niedrig ist, und die Schwellenspannung der Referenzzelle wird auf die untere Grenze der Schwellenspannungsverteilung des Zustandes 0 gesetzt. Es ist zu beachten, dass die Operation zum Erhöhen der Schwellenspannung der nichtflüchtigen Speicherzelle vom Zustand 1 auf den Zustand 0 als Löschoperation angenommen wird.
Zu diesem Zeitpunkt wurde die nichtflüchtige Speicherzelle, die in den Zustand 0 gesetzt ist, wenn das Löschen beendet ist, auf den Punkt einer Schwellenspannung erhöht, die höher ist als jene der Referenzzelle. In dem Fall, in dem das Lesen der nichtflüchtigen Speicherzelle zu dem Zeitpunkt beendet wird, zu dem das Lesen der Referenzzelle in der Löschverifikationsoperation beendet wird, wird daher festgestellt, dass sich die nichtflüchtige Speicherzelle im Zustand 0 befindet, da die Menge an Strom, der in der nichtflüchtigen Speicher zelle geleitet werden kann, geringer ist als in der Referenzzelle, und die in der Bitleitung vorgeladenen elektrischen Ladungen nicht ausreichend gezogen werden. Andererseits besitzt die nichtflüchtige Speicherzelle, in der die Löschoperation noch nicht beendet wurde, eine Schwellenspannung, die niedriger ist als jene der Referenzzelle. Daher ist die Menge an Strom, der in der nichtflüchtigen Speicherzelle geleitet werden kann, größer als in der Referenzzelle, und die in der Bitleitung vorgeladenen elektrischen Ladungen werden ausreichend gezogen. Daher wird festgestellt, dass sich diese Speicherzelle im Zustand 1 befindet, und das Löschen wird wieder ausgeführt.
Durch Setzen der Schwellenspannung der Referenzzelle auf die untere Grenze der Schwellenspannungsverteilung des Zustandes 0 der nichtflüchtigen Speicherzellen besteht, wie vorstehend beschrieben, kein Bedarf für das Schaffen einer überflüssigen Toleranz für den Zeitablauf der Leseoperation in der Verifikationsoperation und dies ermöglicht, dass die Genauigkeit der Verifikationsoperation verbessert wird.
In einer Ausführungsform ist die Referenzzelle in einem Bereich ausgebildet, der von den nichtflüchtigen Speicherzellen elektrisch getrennt ist.
Gemäß dieser Ausführungsform ist die Referenzzelle in dem Bereich ausgebildet, der von den nichtflüchtigen Speicherzellen elektrisch getrennt ist, und daher erhält die Referenzzelle keine unnötige Störung. Daher schwankt die Schwellenspannung der Referenzzelle nicht und die Zuverlässigkeit wird verbessert.
In einer Ausführungsform ist eine Leseschaltung entsprechend jeder der Bitleitungen der nichtflüchtigen Speicherzellen vorgesehen und so konstruiert, dass sie gemeinsam die mehreren nichtflüchtigen Speicherzellen, deren Steuergates gemeinsam mit derselben Wortleitung verbunden sind, liest oder verifiziert, und die Referenzzelle ist entsprechend jeder der Wortleitungen vorgesehen.
Gemäß dieser Ausführungsform wird die Leseoperation der nichtflüchtigen Speicherzelle und der Referenzzelle durch dieselbe Wortleitung ausgeführt und daher werden die Speicherzelle und die Referenzzelle durch ziemlich dieselbe Wortleitungsspannung gelesen. Daher kann die Lesegenauigkeit verbessert werden.
In einer Ausführungsform ist die Referenzzelle weiter von einem Decodierer zum Steuern der Wortleitung entfernt angeordnet als die nichtflüchtigen Speicherzellen.
Gemäß dieser Ausführungsform kann die Leseoperation, die die Toleranz auf Grund der Verschiebung der Anstiegszeit der Wortleitung abdeckt, ausgeführt werden und die Lesegenauigkeit wird verbessert.
Eine nichtflüchtige Halbleiterspeichervorrichtung einer Ausführungsform umfasst ein Verzögerungsmittel zum Verzögern eines Signals, das von der Leseschaltung erfasst wird, die mit der Referenzzelle verbunden ist, bevor das erfasste Signal als Lesebeendigungssignal der nichtflüchtigen Speicherzellen, die die Speicherzellenmatrix bilden, verwendet wird.
Gemäß dieser Ausführungsform kann die vorstehend erwähnte Verzögerungszeit auf eine Zeit gesetzt werden, in der die Veränderungen der Charakteristiken der Referenzzelle und der nichtflüchtigen Speicherzellen in der Speicherzellenmatrix oder die Veränderungen zwischen den nichtflüchtigen Speicherzellen innerhalb der Speicherzellenmatrix absorbiert werden. Mit dieser Verzögerungszeiteinstellung kann die Lesegenauigkeit durch Absorbieren der vorstehend erwähnten Charakteristikänderungen und Entfernen der überflüssigen Toleranz der Leseoperation verbessert werden. Durch Optimieren der Verzögerungszeit kann überdies die Verbesserung der Lesegenauigkeit und die Entfernung der überflüssigen (übermäßigen) Lesetoleranz erreicht werden und die Lesegeschwindigkeit kann erhöht werden.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Die Erfindung wird aus der nachstehend gegebenen ausführlichen Beschreibung und den begleitenden Zeichnungen, die nur zur Erläuterung gegeben werden und folglich die Erfindung nicht begrenzen, vollständiger verständlich, in welchen:
1 ein Blockdiagramm einer nichtflüchtigen Halbleiterspeichervorrichtung gemäß einer ersten Ausführungsform der Erfindung ist;
2 ein Zeitablaufplan der Leseoperation der ersten Ausführungsform ist;
3 ein Kurvenbild der Verteilung ist, das eine Änderung in einer Verteilung der Schwellenspannung Vt in Abhängigkeit von der Temperatur zeigt;
4 ein Kurvenbild der Verteilung ist, das die Vt-Verteilung im Schreibzustand und Löschzustand einer Speicherzelle zeigt;
5 ein Schaltplan einer nichtflüchtigen Halbleiterspeichervorrichtung der obigen Ausführungsform ist;
6A, 6B und 6C erläuternde Ansichten einer ATC-Zelle sind;
7 ein Zeitablaufplan der Leseoperation der nichtflüchtigen Halbleiterspeichervorrichtung der obigen Ausführungsform ist;
8 ein Schaltplan gemäß einer zweiten Ausführungsform der Erfindung ist;
9 ein Schaltplan gemäß einer dritten Ausführungsform der Erfindung ist;
10 eine Schnittansicht gemäß einer vierten Ausführungsform der Erfindung ist;
11 ein Diagramm ist, das die Struktur einer Neuschreibschaltung eines Flash-Speichers vom NICHT-UND-Typ des Standes der Technik zeigt; und
12 ein Diagramm ist, das die Zeitablaufwellenformen des Flash-Speichers vom NICHT-UND-Typ des Standes der Technik zeigt.
AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Die nichtflüchtige Halbleiterspeichervorrichtung der Erfindung wird nachstehend im Einzelnen auf der Basis der Ausführungsformen davon, die in den Zeichnungen gezeigt sind, beschrieben.
(Erste Ausführungsform)
Zuallererst zeigt 1 ein Blockdiagramm einer nichtflüchtigen Halbleiterspeichervorrichtung gemäß der ersten Ausführungsform der Erfindung. Wie in 1 gezeigt, umfasst diese erste Ausführungsform eine Speicherzellenmatrix 1. Diese Speicherzellenmatrix 1 ist aus mehreren Speicherzellen MC00 bis MC12, ... konstruiert, die mit Wortleitungen WL0, WL1, ... und Bitleitungen BL0, BL1, BL2, ... verbunden sind. Diese Speicherzellen MC00 bis MC12, ... sind bekannte Flash-Speicherzellen (elektrisch serienlöschbare nichtflüchtige Speicherzellen).
Diese Speicherzellenmatrix 1 ist mit einer Vorladungsschaltung 7 durch die Bitleitungen BL0, BL1, BL2, ... verbunden.
Die Zustände dieser Speicherzellen MC00 bis MC12, ... werden in Abhängigkeit vom Wert der Schwellenspannung Vt bestimmt. In diesem Fall ist ein Zustand, in dem die Schwellenspannung hoch ist, als Zustand 0 definiert, während ein Zustand, in dem die Schwellenspannung niedrig ist, als Zustand 1 definiert ist. Diese Ausführungsform besitzt einen X-Decodierer 6 zum Steuern der Wortleitungen WL0, WL1, ..., einen Y-Decodierer 10 zum Steuern der Bitleitungen BL0, BL1, ... und einen Leseverstärkerabschnitt 8 zum Lesen der in den Speicherzellen MC00 bis MC12, ... zu speichernden Daten.
Diese Ausführungsform ist mit einer Referenzzelle (RMC) 2 versehen, die aus einer Flash-Speicherzelle RMC konstruiert ist, und eine Referenzbitleitung RBL ist mit dieser Referenzzelle 2 verbunden. Eine Vorladungsschaltung 3 und ein Referenzzellen-Leseverstärkerabschnitt 5 sind mit dieser Referenzbitleitung RBL verbunden.
Der Referenzzellen-Leseverstärkerabschnitt 5 umfasst eine Leseoperations-Steuerschaltung und diese Leseoperations-Steuerschaltung führt die Zeitablaufsteuerung der Leseoperation dieser nichtflüchtigen Halbleiterspeichervorrichtung aus. Die Referenzzelle 2 besitzt dieselbe Struktur wie jene der Flash-Speicherzellen MC00 bis MC12, ..., die die Speicherzellenmatrix 1 bilden.
Die Schwellenspannung der Referenzzelle 2 für die Leseoperation wird auf eine Schwellenspannung Vref in der Mitte einer Schwellenspannung des Zustandes 1 und einer Schwellenspannung des Zustandes 0 gesetzt. Dieses Setzen wird erreicht, indem im Voraus abwechselnd eine Schreiboperation mit Schreibimpulsen und eine Verifikationsoperation in einer Referenzzelle 2 ausgeführt wird.
Als nächstes zeigt 2 den Zeitablauf der Leseoperation in der nichtflüchtigen Halbleiterspeichervorrichtung dieser Ausführungsform. Die Leseoperation dieser Ausführungsform wird auf der Basis dieses Zeitablaufplans beschrieben. Diese Leseoperation wird in Verbindung mit der durch die Wortleitung WL0 und die Bitleitung BL0 auszuwählenden Speicherzelle MC00 beschrieben.
Zuallererst wird eine Lesespannung zur Wortleitung WL0 der ausgewählten Zelle MC00 zu einer Zeit t1 geliefert. Als nächstes wird die Bitleitung BL0, die mit dem Drain der ausgewählten Zelle MC00 verbunden ist, zu einer Zeit t2 vorgeladen. Gleichzeitig wird die Bitleitung RBL der Referenzzelle 2 auch vorgeladen.
Nach der Beendung der Vorladung der Bitleitung BL0 werden dann die Bitleitung BL0 und der Leseverstärkerabschnitt 8 zu einer Zeit t3 miteinander verbunden, um die Leseoperation zu starten. Gleichzeitig wird auch die Leseoperation der Referenzzelle 2 gestartet.
Dann fließt ein Strom zur Erdung (Erdungsspannung) über die Referenzzelle 2 und daher wird die Spannung des Leseknotens RBL der Referenzzelle 2 mit einem Ablauf der Zeit gesenkt. Wenn der Leseverstärkerabschnitt 5, der mit dem Leseknoten RBL verbunden ist, invertiert wird, schaltet ein Leseoperations-Beendigungssignal dis auf einen hohen Pegel, um die Leseoperation der Speicherzellenmatrix 1 zu beenden.
In diesem Fall ist die Schwellenspannung der ausgewählten Zelle MC00 höher als jene der Referenzzelle 2, wenn sich die ausgewählte Zelle MC00 im Zustand 0 befindet, und daher wurde die Spannung der Bitleitung BL0 noch nicht zu dem Zeitpunkt gesenkt, zu dem die Leseoperation der Referenzzelle 2 beendet wird, wie durch die gestrichelte Linie in 2 angegeben, und der Leseverstärkerabschnitt 8 wird nicht invertiert. Wenn sich die ausgewählte Zelle MC00 im Zustand 1 befindet, ist die Schwellenspannung der ausgewählten Zelle MC00 niedriger als jene der Referenzzelle 2. Daher fließt ein Strom zur Erdung (Erdungsspannung) über die Speicherzelle MC00 und die Spannung der Bitleitung BL0 wird ausreichend gesenkt, wie durch die durchgezogene Linie in 2 angegeben, und der Leseverstärkerabschnitt 8 wird invertiert.
Wie vorstehend beschrieben, wird der Zeitpunkt ts, zu dem das Lesen der Referenzzelle 2 vollendet wird, durch den Referenzzellen-Leseverstärkerabschnitt 5 erfasst und ein Beendigungszeitpunkt tss der Leseoperation des Leseverstärkerabschnitts 8 der Speicherzellenmatrix 1 wird gesteuert. Durch diese Operation besteht kein Bedarf für das Erzeugen eines Steuerzeitablaufs gemäß einem Oszillator, der innerhalb des Chips oder dergleichen vorgesehen ist, und dies vermeidet den Bedarf für die Bereitstellung einer Lesezeittoleranz, die Schwankungen der Temperatur, der Transistorcharakteristiken und so weiter berücksichtigt.
Gemäß dieser Ausführungsform kann der Operationszeitablauf des Leseverstärkers, der die Schwankungen der Temperaturcharakteristik in den Speicherzellencharakteristiken absorbiert hat, erzeugt werden. Da die Referenzzelle 2 dieselbe Struktur wie jene der Speicherzellen MC00, MC01, ... aufweist, die die Speicherzellenmatrix 1 bilden, stimmt daher die Temperaturcharakteristik der Referenzzelle 2 mit jener der Speicherzellen MC00, ... überein.
Als nächstes zeigt 3, wie die Schwellenspannungswerte der Speicherzellen MC00, ... in der Speicherzellenmatrix 1 in Abhängigkeit vom Zustand 1 und Zustand 0 verteilt werden.
Die Speicherzelle im Zustand 0 (hierin als Löschzustand angenommen) befindet sich in einem Zustand, in dem Elektronen von einem Kanalbereich in ein schwebendes Gate über einen Tunneloxidfilm injiziert werden. Andererseits befindet sich die Speicherzelle im Zustand 1 (hierin als Schreibzustand angenommen) in einem Zustand, in dem Elektronen vom schwebenden Gate über den Tunneloxidfilm in den Kanalbereich extrahiert werden.
Wie durch die gestrichelte Linie in 3 angegeben, wird, wenn die Umgebungstemperatur ansteigt, die Schwellenspannung der Speicherzelle zur unteren Seite verschoben.
Zu dieser Zeit hat die Referenzzelle 2 dieselbe Struktur und dieselben Charakteristiken wie jene der Speicherzellen MC00, M01, ..., und daher wird der Schwellenspannungswert der Referenzzelle 2 ähnlich den Speicherzellen MC00, M01, ... verschoben. Daher ändern sich die Beziehungen zwischen der unteren Grenze der Schwellenspannungsverteilung der Speicherzellen MC00, ... im Zustand 0, der oberen Grenze der Schwellenspannungsverteilung im Zustand 1 und dem Schwellenspannungswert der Referenzzelle 2 grundsätzlich nicht, selbst wenn sich die Umgebungstemperatur ändert.
Daher wird eine Differenz (Toleranz (1)) zwischen der unteren Grenze der Schwellenspannungsverteilung der Speicherzellen MC00, ... im Zustand 0 und dem Schwellenspannungswert der Referenzzelle 2 konstant gehalten, selbst wenn sich die Umgebungstemperatur ändert. Eine Differenz (Toleranz (2)) zwischen dem Schwellenspannungswert der Referenzzelle 2 und dem oberen Grenzwert der Schwellenspannungsverteilung der Speicherzellen MC00, ... im Zustand 1 wird auch konstant gehalten, selbst wenn sich die Umgebungstemperatur ändert.
Wie in 3 gezeigt, wird, selbst wenn die Verteilung der Schwellenspannung Vt der Speicherzellen MC00, ... durch eine Temperaturänderung verschoben wird, die Schwellenspannung Vt der Referenzzelle 2 ebenso verschoben. Daher folgt der Lesezeitablauf den Zellencharakteristiken und der relative Lesepegel ändert sich nicht. Dies vermeidet den Bedarf für die Berücksichtigung der Änderung des Lesezeitablaufs und ermöglicht, dass eine Leseoperation mit hoher Genauigkeit erreicht wird.
Als nächstes wird die Verifikationsoperation in der in 1 gezeigten Ausführungsform mit Bezug auf 4 beschrieben. Diese Verifikationsoperation ist grundsätzlich zur Leseoperation ähnlich und das Lesen wird gemäß einem ähnlichen Zeitablauf ausgeführt. Die Schwellenspannung der Referenzzelle, die zu einer Referenz für die Lesezeit wird, unterscheidet sich von jener der Leseoperation.
In der Verteilung der Schwellenspannung Vt der Speicherzelle, die in 4 gezeigt ist, ist die Operation zum Extrahieren von Elektronen aus der Speicherzelle zum Ändern des Zellenzustandes vom Zustand 0 auf den Zustand 1 als Schreiboperation definiert und dagegen ist die Operation zum Injizieren von Elektronen in die Speicherzelle zum Ändern des Zellenzustandes vom Zustand 1 auf den Zustand 0 als Löschoperation definiert.
Um eine Spannung von 1 V als Lesetoleranz in Bezug auf jeden des Zustandes 0 und des Zustandes 1 V mit einer Lesespannung von 3 V sicherzustellen, ist es beispielsweise erforderlich, die untere Grenze der Schwellenspannungsverteilung der Speicherzellen im Zustand 0 auf 4 V zu setzen und die obere Grenze der Schwellenspannungsverteilung der Speicherzellen im Zustand 1 auf 2 V zu setzen. Daher ist es erforderlich, die Verifikation nach dem Anlegen eines Löschimpulses und die Verifikation nach dem Anlegen eines Schreibimpulses auszuführen, um die Einstellung der vorangehenden festgelegten Schwellenspannung zu erreichen, während der Schwellenspannungswert untersucht wird.
In der Schreibverifikationsoperation ist es erforderlich festzustellen, ob die Speicherzelle in den Zustand 1 gesetzt wurde oder nicht oder ob die Schwellenspannung Vt 2 V oder geringer geworden ist. Daher wird eine Schreibverifikationsspannung auf 2 V gesetzt. Das heißt, die Schwellenspannung Vt der Referenzzelle 2 für die Schreibverifikationsverwendung wird auf 2 V gesetzt.
In der Löschoperation ist es erforderlich festzustellen, ob die Speicherzelle in den Zustand 0 gesetzt wurde oder nicht oder ob die Schwellenspannung Vt 4 V oder mehr geworden ist. Daher wird eine Löschverifikationsspannung auf 4 V gesetzt. Das heißt, die Schwellenspannung Vt der Referenzzelle 2 für die Löschverifikationsverwendung wird auf 4 V gesetzt.
Es ist annehmbar, dieselbe Zelle wie die vorangehende Referenzzelle für die Leseverwendung als Referenzzelle 2 zur Schreibverifikationsverwendung und die Referenzzelle 2 für die Löschverifikationsverwendung zu verwenden und im Voraus die Zellen durch eine Schreib- oder Löschoperation auf eine festgelegte Schwellenspannung zu setzen und vor dem Beginn der Schreiboperation und der Löschoperation zu verifizieren. Ansonsten ist es annehmbar, separate Referenzzellen vorzusehen und die Zellen auf die jeweiligen festgelegten Schwellenspannungen zu setzen.
Als nächstes zeigt 5 eine detailliertere Schaltungskonstruktion der nichtflüchtigen Halbleiterspeichervorrichtung dieser Ausführungsform. In 5 sind eine Speicherzellenmatrix 1 vom virtuellen Erdungstyp gezeigt. Die Speicherzellen MC00, MC01, ... sind aus ACT-Zellen (asymmetrische kontaktlose Tran sistorzellen) eines Flash-Speichers vom ACT-Typ konstruiert.
In diesem Flash-Speicher vom ACT-Typ teilen sich der Drain einer Speicherzelle und der Source einer anderen Speicherzelle benachbart zu der Speicherzelle eine Bitleitung. Der Flash-Speicher vom ACT-Typ ist für die Speicherzellenmatrixstruktur vom virtuellen Erdungstyp geeignet. Durch die Bildung der geteilten Leitung aus einer Diffusionsschicht kann überdies eine Montage mit hoher Dichte erreicht werden, die für einen Flash-Speicher mit großer Kapazität geeignet ist. Dieser Flash-Speicher vom ACT-Typ ist in der japanischen offen gelegten Patentveröffentlichung Nr. HEI 9-92739 vom Anmelder und anderen im Einzelnen beschrieben.
Die Erfindung wird nachstehend auf der Basis einer Ausführungsform, die eine Speicherzelle vom ACT-Typ verwendet, genauer beschrieben.
Die ACT-Zelle arbeitet folgendermaßen. Es ist zu beachten, dass der FN-Tunneleffekt (Fowler-Nordheim-Tunneleffekt) für das Schreiben und Löschen verwendet wird. Zuerst wird auf die Lese- und Verifikationsoperationen Bezug genommen. Die Lese- und Verifikationsoperationen werden durch eine identische Operation ausgeführt.
6A bis 6C zeigen schematisch den Abschnitt der Speicherzelle MC01 vom ACT-Typ.
Diese Speicherzelle MC01 umfasst einen Source (n^–) 62 und einen Drain (n⁺) 61, die auf einem Substrat (oder p-Potentialmulde) 67 ausgebildet sind, und einen Kanalbereich 66, der zwischen den Source 62 und den Drain 61 eingefügt ist und ein schwebendes Gate FG über den Bereichen über einen Tunneloxidfilm 69 umfasst. Außerdem ist ein Steuergate auf diesem schwebenden Gate FG über einen Schichtisolationsfilm 70 ausgebildet. In 6A bis 6C ist dieses Steuergate als Wortleitung WL, die mit dem Steuergate verbunden ist, dargestellt.
Der Drain 61 der Speicherzelle MC01 und der Source der angrenzenden Speicherzelle MC00 werden gemeinsam genutzt und eine Nebenbitleitung SB ist aus einer Diffusionsschicht n^– gebildet. Diese Nebenbitleitung SB ist mit einer Hauptbitleitung einer anderen Schicht über einen Kontaktabschnitt (nicht dargestellt) verbunden. In 5 sind diese Nebenbitleitung SB und die Hauptbitleitung nicht einzeln, sondern lediglich als BL0, BL1, ... dargestellt.
Die Speicherzelle während des Lesens und Verifizierens wird mit Bezug auf 6A beschrieben.
Zuallererst wird angenommen, dass die Speicherzelle MC01 einem Lesen unterzogen wird. Eine Spannung von 3 V wird an die Wortleitung WL, die mit dem Steuergate der Speicherzelle MC01 verbunden ist, angelegt. Dann wird veranlasst, dass eine Nebenbitleitung, die sich auf der Seite des Drains 61 der Speicherzelle MC01 befindet, eine Referenzspannung (beispielsweise 0 V) aufweist, und eine Vorladungsspannung von 1 V wird an die Nebenbitleitung angelegt, die sich auf der Seite des Source 62 befindet. Es wird veranlasst, dass das Substrat (oder p-Potentialmulde) 67 eine Referenzspannung (beispielsweise 0 V) aufweist.
Da die Schwellenspannung nicht niedriger ist als 4 V, wenn sich die Speicherzelle MC01 im Zustand 0 befindet, fließt bei dieser Anordnung kein Zellenstrom und die Vorladungsspannung von 1 V wird aufrechterhalten. Da die Schwellenspannung nicht höher ist als 2 V, wenn sich die Speicherzelle MC01 im Zustand 1 befindet, fließt ein Zellenstrom Icell, wie in 6A gezeigt, und die Vorladungsspannung von 1 V wird folglich gesenkt.
Durch Lesen dieser Vorladungsspannung durch den Leseverstärkerabschnitt 8 wird festgestellt, ob sich die Speicherzelle MC01 im Zustand 0 oder im Zustand 1 befindet. Das Obige hat die Leseoperation beschrieben.
Die Verifikationsoperation unterscheidet sich von jener der vorstehend erwähnten Leseoperation nur darin, dass eine Spannung von 2 V an die Wortleitung WL in der Verifikationsoperation während des Schreibens angelegt wird und eine Spannung von 4 V an die Wortleitung WL in der Verifikationsoperation während des Löschens angelegt wird.
Als nächstes wird die Schreibimpuls-Anlegeoperation während des Schreibens in die Speicherzelle MC01 mit Bezug auf 6B beschrieben. In dieser Operation wird die ausgewählte Speicherzelle MC01 dem Schreiben unterzogen.
Eine negative hohe Spannung (beispielsweise –9 V) wird an die Wortleitung WL, die mit dem Steuergate der Speicherzelle MC01 verbunden ist, angelegt. Eine positive Spannung (beispielsweise 5 V) wird an die Nebenbitleitung, die sich auf der Seite des Drains 61 befindet, angelegt, und die Nebenbitleitung, die sich auf der Seite des Source 62 befindet, wird in einen schwebenden Zustand (Zustand hoher Impedanz) gesetzt. Dann wird die Drainseiten-Nebenbitleitung von anderen nicht ausgewählten Speicherzellen auf 0 V gesetzt. Das Substrat (oder p-Potentialmulde) 67 wird auf eine Referenzspannung (beispielsweise 0 V) gesetzt. Eine Spannung von 0 V wird an die Wortleitung angelegt, die mit dem Steuergate der nicht ausgewählten Speicherzellen verbunden ist.
Durch die obige Operation wird ein FN-Tunnelphänomen FNT zwischen der Seite des Drain (n⁺) 61 und den schwebenden Gates FG der Speicherzelle MC01, die dem Schreiben unterzogen wird, erzeugt und Elektronen werden zur Seite des Drain 61 (n⁺) vom schwebenden Gate FG über einen Tunneloxidfilm 69 extrahiert. Folglich wird die Schwellenspannung der Speicherzelle MC01 gesenkt und in den Zustand 1 (Schreibzustand in diesem Fall) gesetzt.
Um zu veranlassen, dass die Schwellenspannung der Speicherzelle MC01 eine festgelegte Schwellenspannung (nicht höher als 2 V) aufweist, wird ferner diese Schreibspannung (–9 V) in einer Impulsform an die Wortleitung WL angelegt. Anschließend wird die Schwellenspannung der Speicherzelle MC01 durch die Verifikationsoperation verifiziert. Wenn die Schwellenspannung die festgelegte Schwellenspannung (nicht höher als 2 V) nicht erreicht, wird der Schreibspannungsimpuls wieder an die Wortleitung WL angelegt. Wie vorstehend beschrieben, werden das Schreibspannungsanlegen und Verifizieren wiederholt, bis die Speicherzelle MC01 die festgelegte Schwellenspannung erreicht. Das Obige hat die Schreiboperation beschrieben.
Schließlich wird die Löschimpuls-Anlegeoperation während des Löschens der Speicherzelle MC01 mit Bezug auf 6C beschrieben. Dieses Löschen wird in Serien von Blöcken oder an allen Speicherzellen ausgeführt.
Eine positive hohe Spannung (beispielsweise 10 V) wird an die Wortleitung WL, die mit dem Steuergate der Speicherzelle MC01, die dem Löschen unterzogen werden soll, verbunden ist, angelegt. Eine negative Spannung (beispielsweise –8 V) wird an die Nebenbitleitungen angelegt, die sich auf der Seite des Drain 61 und der Seite des Source 62 und des Substrats (oder p-Potentialmulde) 67 befinden. Durch diese Operation wird das FN-Tunnelphänomen FNT zwischen dem Kanalbereich 66 des Substrats (oder der p-Potentialmulde) 67 und dem schwebenden Gate FG erzeugt und Elektronen werden vom Kanalbereich 66 in das schwebende Gate FG über den Tunneloxidfilm 69 injiziert. Folglich wird die Schwellenspannung der Speicherzelle MC01 erhöht und in den Zustand 0 (Löschzustand in diesem Fall) gesetzt.
Um zu veranlassen, dass die Speicherzelle MC01 eine festgelegte Schwellenspannung (nicht niedriger als 4 V) aufweist, wird ferner die positive hohe Spannung (Löschspannung) in einer Impulsform an die Wortleitung WL angelegt und anschließend wird die Schwellenspannung durch die Verifikationsoperation verifiziert. Wenn die Schwellenspannung nicht die festgelegte Schwellenspannung erreicht, wird der Löschspannungsimpuls wieder angelegt. Wie vorstehend beschrieben, werden das Löschspannungsanlegen und Verifizieren wiederholt, bis die Speicherzelle MC01 die festgelegte Schwellenspannung erreicht. Das Obige hat die Löschoperation beschrieben.
Die Ausführungsform wird mit Bezug auf 5 weiter kontinuierlich beschrieben.
In 5 sind die Wortleitungen WL0 und WL1 und die Bitleitungen BL0 bis BL3 der Speicherzellenmatrix 1 gezeigt und nur der Abschnitt, der für die Beschreibung der Erfindung erforderlich ist, ist gezeigt.
In 5 besitzt der Leseverstärkerabschnitt 8 Leseschaltungen LA0, LA1, LA2 und LA3, die für die Bitleitungen BL0, BL1, BL2 und BL3 vorgesehen sind. Die Leseschaltungen LA0 bis LA3 umfassen jeweils zwei Inverter 1 und 2 und arbeiten auch als Datenzwischenspeicherschaltung. Die Vorladungsschaltung 7 besitzt auch Bitleitungs-Vorladungstransistoren PR0 bis PR3. Es sind auch Bitleitungs-Pull-down-Transistoren PD0 bis PD3 vorgesehen.
Die Leseschaltungen LA0 bis LA3 sind Leseschaltungen vom Zwischenspeichertyp zum Feststellen, ob die Vorladungsspannung gesenkt wird oder nicht, und stellen fest, ob die Spannungen der Leseknoten sen0 bis sen3 gesenkt werden oder nicht. Der Leseverstärkerabschnitt 8 besitzt Transistoren TR0 bis TR3 zum Verbinden der Bitleitungen mit dem Leseverstärker. Außerdem besitzt der Leseverstärkerabschnitt 8 einen Transistor SE0 bis SE3 zum Auswählen der Leseknoten sen0 bis sen3, Transistoren NI0 bis NI3 zum Initialisieren der Leseschaltungen LA0 bis LA3 und Leseschaltungs-Freigabetransistoren PC0 bis PC3.
Diese Ausführungsform besitzt eine Referenzzelle (RMC) 2 und einen Referenzzellen-Leseverstärkerabschnitt 5. Die Referenzzelle 2 ist eine ACT-Zelle ähnlich den Zellen, die die Speicherzellenmatrix 1 bilden, und die Operation ist ähnlich zu jener der vorstehend erwähnten ACT-Zelle.
In dieser Referenzzelle 2 wird die Schwellenspannung der Referenzzelle zum Lesen auf einen Wert (3 V in diesem Fall) zwischen dem oberen Grenzwert der Schwellenspannungsverteilung der Programmierzelle und dem unteren Grenzwert der Schwellenspannungsverteilung der Löschzelle gesetzt. Die Schwellenspannung wird auf 2 V in der Referenzzelle 2 für die Schreibverifikationsverwendung gesetzt, während die Schwellenspannung auf 4 V in der Referenzzelle 2 für die Löschverifikationsverwendung gesetzt wird.
Der Referenz-Leseverstärkerabschnitt 5 umfasst eine Leseschaltung RLA und eine Logikschaltung, die ein Signal zum Steuern eines smrd-Signals und eines cut-Signals vom Leseergebnis ähnlich jenem des Haupt-Leseverstärkerabschnitts 8 erzeugt. Die Leseschaltung RLA ist aus zwei Invertern 1 und 2 konstruiert. Diese Logikschaltung ist aus Transistoren RDN und RTR, einer Verzögerungsschaltung (Verzögerung) und einer UND-Schaltung AN0 und einer UND-Schaltung AN1 konstruiert. Überdies ist eine Vorladungsschaltung 3 zwischen diesen Leseverstärkerabschnitt 5 und die Referenzzelle 2 geschaltet. Diese Vorladungsschaltung 3 besitzt Vorladungstransistoren RPR0 und RPR1. Ferner sind Pull-down-Transistoren RPD0 und RPD1 vorgesehen. Die UND-Schaltungen AN0 und AN1, die Transistoren RTR und RPC und die Knoten smrd und cut bilden ein Beispiel eines Zeitsteuermittels zum Steuern des Beendigungszeitpunkts der Leseoperation des Leseverstärkerabschnitts 8.
Als nächstes wird die Leseoperation der nichtflüchtigen Halbleiterspeichervorrichtung der obigen Ausführungsform hierin mit Bezug auf den in 7 gezeigten Zeitablaufplan beschrieben. Die Operation, wenn die Zelle MC00 als zu lesende Zelle gelesen wird, wird beschrieben. Die Ausführungsform hat eine Speichermatrixstruktur vom virtuellen Erdungstyp. Wenn die Speicherzelle MC00 gelesen wird, arbeitet daher die Bitleitung BL0 als ausgewähltes Bit (Drainseite) und die Bitleitung BL1 arbeitet als Sourceleitung.
Die Bedingung der an die Speicherzelle MC00 für das Lesen angelegten Spannung ist ähnlich zu der in Verbindung mit MC01 beschriebenen, die als Beispiel in der vorher beschriebenen 6A verwendet wurde, und die Hauptoperation wird nachstehend beschrieben. Zuallererst wird im Voraus die Schwellenspannung der Referenzzelle (RMC) 2 auf 3 V gesetzt. Dieser Schwellenwert (3 V) wird ungefähr auf die Mitte der unteren Grenze (4 V) der Schwellenspannungsverteilung im Zustand 0 und der oberen Grenze (2 V) der Schwellenspannungsverteilung im Zustand 1 der Speicherzelle MC00 gesetzt, wie in 4 gezeigt. Durch diese Operation kann die Lesetoleranz in Bezug auf die vorstehend erwähnte untere Grenze (4 V) und obere Grenze (2 V) am meisten verbreitert werden. Selbst wenn die Schwellenspannungsverteilung durch den empfangenen Einfluss (Störung) des Zustandes der angrenzenden Speicherzelle auf Grund der Tatsache, dass die angrenzenden Speicherzellen sich dieselbe Bitleitung in der Speicherzellenmatrixstruktur vom virtuellen Erdungstyp teilen, gestreut wird, kann daher eine Toleranz für die Schwellenspannungsverteilung sichergestellt werden. Diese Tatsache wird insbesondere in einer Konstruktion wirksam, in der die Referenzzelle, wie später beschrieben, für jede Bitleitung vorgesehen ist.
Obwohl gemäß der obigen Beschreibung der Zustand 1 als Löschzustand definiert ist und der Zustand 0 als Schreibzustand definiert ist, ist dies lediglich eine Frage der anfänglichen Einstellung und das Umgekehrte ist auch annehmbar.
Im Anfangszustand vor der Zeit t1, die in 7 gezeigt ist, weisen beide Initialisierungssignale init und rinit einen hohen Pegel auf. Daher befinden sich die Transistoren NI0 bis NI3 für die Initialisierung im Leseverstärkerabschnitt 8 und der Transistor RNI des Leseverstärkerabschnitts 5 im EIN-Zustand.
Die Leseschaltungen, d. h. Leseverstärker, LA0 bis LA3 sind mit den Bitleitungen BL0 bis BL3 der Hauptspeichermatrix 1 über die Transistoren TR0 bis TR3 für die Verbindungsverwendung verbunden. Die Leseschaltung, d. h. der Leseverstärker, RLA ist mit der Bitleitung der Referenzzelle 2 über den Transistor RTR für die Verbindungsverwendung verbunden.
Andererseits weist ein Steuersignal ren einen niedrigen Pegel im Anfangszustand auf. Daher kommt ein Knoten cut auf einen niedrigen Pegel und die Freigabetransistoren PC0 bis PC3, die p-MOS-Transistoren sind, in den Leseschaltungen LA0 bis LA3 und ein Freigabetransistor RPC der Leseschaltung RLA werden in den EIN-Zustand gesetzt. Daher befindet sich die Ausgangsstufe eines Inverters 2, der einen Teil der Zwischenspeicherschaltung der Leseverstärkerabschnitte 5 und 8 bildet, in einem Zustand hoher Impedanz. Daher sind die Knoten sen0 bis sen3 und rsen im initialisierten Zustand auf einen hohen Pegel festgesetzt.
Es ist zu beachten, dass der Knoten smrd auf einen niedrigen Pegel kommt, da das Steuersignal rd zu diesem Zeitpunkt einen niedrigen Pegel aufweist, und daher befinden sich die Transistoren (RTR und TR0 bis TR3) zur Verbindungsverwendung im AUS-Zustand, mit dem Ergebnis, dass die Bitleitungen RBL0 und BL0 bis BL3 von den Leseverstärkern RLA und LA0 bis LA3 elektrisch getrennt sind.
Wenn das Abtasten für das Lesen zur Zeit t1 bis t2 von 7 begonnen wird, wird als nächstes eine Lesespannung (beispielsweise 3 V) an die Wortleitung WL0, die mit dem Steuergate der ausgewählten Zelle MC00, die dem Lesen unterzogen werden soll, verbunden ist, und die Wortleitung RWL, die mit dem Steuergate der Referenzzelle 2 verbunden ist, angelegt. Es ist zu beachten, dass eine Spannung von 0 V an die nicht ausgewählte Wortleitung (WL1 in 5) angelegt wird.
Es wird veranlasst, dass die Initialisierungssignale init und rinit des Leseverstärkers einen niedrigen Pegel aufweisen, und die Transistoren NI0 bis NI3 und RNI zur Initialisierungsverwendung werden in den AUS-Zustand gesetzt. Durch diese Operation im Hinblick auf die Zwischenspeicherschaltungen LA0 bis LA3 und RLA der Leseverstärkerabschnitte 8 und 5 werden die Ausgangsknoten sen0 bis sen3 und rsen von einem festen Zustand in einen Freigabezustand verschoben, während ein hoher Pegel aufrechterhalten wird.
Ein Transistor RDN zum Formen der Wellenform eines Signals ref am Knoten ref und zum Invertieren des Pegels ist auf der Referenzzellenseite vorgesehen und daher halten ein Signal dis und ein Signal disa, das durch Verzögern die ses Signals dis durch eine Verzögerungsschaltung Verzögerung erhalten wird, beide einen hohen Pegel aufrecht.
Als nächstes wird die Vorladung der Bitleitung in der Stufe der Zeit t2 bis t3 ausgeführt.
Das Vorladungssteuersignal pre besitzt einen hohen Pegel und die Bitleitungs-Vorladungstransistoren PR0 bis PR3, RPR0 und RPR1 werden durchgesteuert. Folglich werden alle Bitleitungen BL0, BL1, ... der Speicherzellenmatrix 1 und die Bitleitungen RBL0 und RBL1 für die Referenzzelle (RMC) 2 mit einer Vorladungsspannung Vpre (etwa 1,5 V) vorgeladen.
Wenn die Vorladung aller Bitleitungen der Speicherzellenmatrix 1 und der Bitleitungen der Referenzzelle beendet ist, wird das Vorladungssteuersignal pre zuerst in der Stufe der Zeit t3 bis zur Beendung des Lesens auf den niedrigen Pegel zurückgesetzt. Durch diese Operation werden die Transistoren PR0 bis PR3, RPR0 und RPR1 für die Bitleitungs-Vorladungsverwendung auf den AUS-Zustand zurückgesetzt und das Vorladungspotential wird aufrechterhalten.
Anschließend werden die Transistoren TR0 bis TR3 und RTR zur Verbindungsverwendung durchgesteuert, indem veranlasst wird, dass das Steuersignal rd einen hohen Pegel aufweist, und indem veranlasst wird, dass der Knoten smrd einen hohen Pegel aufweist. Durch diese Operation werden die Knoten sen0 bis sen3 des Leseverstärkerabschnitts 8 mit den Bitleitungen der Speicherzellenmatrix 1 verbunden und der Knoten rsen des Leseverstärkerabschnitts 5 wird mit der Bitleitung der Referenzzelle 2 verbunden.
Indem veranlasst wird, dass das Steuersignal ren einen hohen Pegel aufweist, wird ferner veranlasst, dass der Knoten cut einen hohen Pegel aufweist, und die p-MOS-Transistoren PC0 bis PC3 und RPC für die Leseschaltungs-Freigabeverwendung werden gesperrt. Durch diese Operation wird die Ausgangsstufe des Inverters 2, der einen Teil der Zwischenspeicherschaltungen LA0 bis LA3 und RLA der Leseverstärkerabschnitte 8 und 5 bildet, zu einer normalen Ausgangsstufe vom Zustand hoher Impedanz. Folglich werden die Zwischenspeicherschaltungen LA0 bis LA3 und RLA betriebsfähig oder fähig gemacht, in Abhängigkeit von den Spannungsbedingungen der Knoten sen0 bis sen3 und rsen zu lesen.
Zu diesem Zeitpunkt halten die vorstehend erwähnten Knoten sen0 bis sen3 und rsen immer noch den initialisierten Zustand des hohen Pegels aufrecht.
Um die Bitleitungen BL1 und RBL1 entsprechend der Sourceseite der Speicherzelle MC00, die dem Lesen unterzogen werden soll, und der Referenzzelle RMC unter den Bitleitungs-Pull-down-Transistoren PD0 bis PD3, RPD0 und RPD1, die in den AUS-Zustand gesetzt wurden, auf 0 V zu setzen, wird ferner veranlasst, dass die Steuersignale pdn1 und rpdn1 einen hohen Pegel aufweisen, um die Bitleitungs-Pull-down-Transistoren PD1 und RPD1 durchzusteuern.
Durch diese Operation wird die Vorladungsspannung der Bitleitungen BL1 und RBL1 gesenkt und auf 0 V festgelegt. Durch diese Operation beginnen die Speicherzelle M00 und die Referenzzelle (RMC) 2 gelesen zu werden.
Da der Zellenstrom auf der Seite der Referenzzelle 2 fließt, verringert sich die in der Bitleitung RBL0 vorgeladene Spannung mit dem Zeitablauf. Wenn der Spannungspegel des Knotens rsen, der einen Übergang ähnlich der Bitleitung BL1 durchführt, niedriger wird als die Schwellenspannung der Eingangsstufe eines Inverters 2, der einen Teil der Zwischenspeicherschaltung RLA innerhalb des Leseverstärkerabschnitts 5 zur Referenzzellenverwendung bildet, wird die Zwischenspeicherschaltung RLA invertiert (Ein-Punkt-Strichlinien-Abschnitt der Bitleitung RBL0 von 7).
Durch diese Operation wird der Knoten ref auf den hohen Pegel invertiert und dieses Signal mit hohem Pegel wird durch den Wellenformgebungstransistor RDN invertiert und daher ändert sich das Signal dis vom hohen Pegel auf den niedrigen Pegel. Dann wird dieses Signal dis zu einem verzögerten Signal disa durch die Verzögerungsschaltung Verzögerung. Folglich wird das Signal disa für eine festgelegte Zeit in Bezug auf das Signal dis verzögert und vom hohen Pegel auf den niedrigen Pegel geändert. Auf Grund der Änderung des Signals disa auf den niedrigen Pegel werden die Knoten smrd und cut ungeachtet der Signalpegel der Steuersignale rd und ren auf den niedrigen Pegel geändert.
Die Verzögerungsschaltung (Verzögerung), die UND-Schaltungen AN0 und AN1 und die Knoten smrd und cut bilden ein Zeitsteuermittel.
Mit dieser Anordnung werden die Transistoren TR0 bis TR3 und RTR zur Verbindungsverwendung in den AUS-Zustand geändert und daher werden die Bitleitungen BL0 bis BL3 und RBL0 von den Leseverstärkerabschnitten 8 und 5 auf beiden Seiten der Speicherzellenmatrix 1 und der Referenzzelle 2 elektrisch getrennt.
Die Freigabetransistoren PC0 bis PC3 und RPC werden gleichzeitig in den EIN-Zustand geändert und die Ausgangsstufe des Inverters 2, der einen Teil der Zwischenspeicherschaltungen RLA und LA0 bis LA3 der Leseverstärkerabschnitte 5 und 8 bildet, wird in den Zustand hoher Impedanz gesetzt. Daher wird der Zustand der dem Lesen zu unterziehenden Speicherzelle MC00 in der Zwischenspeicherschaltung LA0 zwischengespeichert und festgehalten.
Zu diesem Zeitpunkt ist, wenn sich die ausgewählte Speicherzelle MC00, die dem Lesen unterzogen werden soll, im Zustand 1 (Schreibzustand) befindet, die Schwellenspannung der Speicherzelle MC00 nicht höher als 2 V. Folglich fließt ein Zellenstrom über die Speicherzelle MC00. Da die in der Bitleitung BL0 vorgeladene Spannung ausreichend auf 0 V (entladen) gesenkt wurde, wird die Zwischenspeicherschaltung LA0 daher sicher invertiert und der Knoten sen0 besitzt einen niedrigen Pegel.
Wenn sich die ausgewählte Speicherzelle MC00, die dem Lesen unterzogen werden soll, im Zustand 0 (Löschzustand) befindet, ist die Schwellenspannung der Speicherzelle MC00 nicht niedriger als 4 V. Folglich fließt kein Zellenstrom über die Speicherzelle MC00 und die in der Bitleitung BL0 vorgeladene Spannung wird aufrechterhalten. Daher wird die Zwischenspeicherschaltung LA0 nicht invertiert und der Knoten sen0 hält einen hohen Pegel aufrecht.
Dann werden die Steuersignale rpdn0, rpdn1, rd, ren und pdn1 auf den niedrigen Pegel zurückgesetzt, um das Lesen der Speicherzelle MC00 zu beenden.
Obwohl nicht gezeigt, wird das Lesen anderer Speicherzellen nacheinander durch dasselbe Verfahren ausgeführt und die Speicherzellen MC01 und MC02, deren Steuergates mit einer identischen Wortleitung WL0 verbunden sind, werden dem Lesen unterzogen. Anschließend wird veranlasst, dass die Steuersignale Y0 bis Y3 vom Y-Decodierer 10 einen hohen Pegel aufweisen. Durch diese Operation werden die vorher zwischengespeicherten Daten aus den Kno ten D0 bis D3 über die Transistoren SE0 bis SE3 ausgegeben. Das Obige hat die Leseoperation beschrieben.
Als nächstes ist es in der Verifikationsoperation zweckmäßig die Schwellenspannung der Referenzzelle (RMC) 2 im Voraus für die Schreibverifikationsoperation auf 2 V zu setzen. Für die Löschverifikationsoperation ist es zweckmäßig, die Schwellenspannung der Referenzzelle 2 im Voraus auf 4 V zu setzen. Diese Operationen sind grundsätzlich dieselben wie die vorstehend beschriebenen Operationen und daher wird keine Beschreibung dafür vorgesehen.
Die Schaltung der Ausführungsform, die in 5 gezeigt ist, hat eine Referenzzelle (RMC) 2. Daher soll die Referenzzelle 2 im Voraus entsprechend jeder Operation vor dem Beginn von jeder der Operationen der Schreiboperation, der Löschoperation und der Leseoperation auf eine festgelegte Schwellenspannung gesetzt werden. Dieses Schwellenspannungssetzen wird durch wiederholtes Anlegen eines Schreibimpulses oder eines Löschimpulses und Ausführen der Verifikation für die Referenzzelle 2 ausgeführt.
Gemäß diesem System muss die Referenzzelle 2 im Voraus auf die festgelegte Schwellenspannung zurückgesetzt werden, bevor die Schreiboperation, die Löschoperation und die Leseoperation begonnen werden, und daher wird die Verarbeitungsgeschwindigkeit langsam.
(Zweite Ausführungsform)
8 zeigt die zweite Ausführungsform, die im Hinblick auf die vorstehend erwähnten Punkte verbessert ist. Diese zweite Ausführungsform unterscheidet sich von der in 5 gezeigten ersten Ausführungsform nur in den folgenden Punkten.

(1) Ein Referenzzellenabschnitt 82 ist anstelle der Referenzzelle 2 vorgesehen. Dieser Referenzzellenabschnitt 82 besitzt eine Referenzzelle RMC1 für die Leseverwendung, eine Referenzzelle RMC2 für die Schreibverifikationsverwendung und eine Referenzzelle RMC3 für die Löschverifikationsverwendung. Die Referenzzellen RMC1, RMC2 und RMC3 werden im Voraus auf die jeweiligen festgelegten Schwellenspannungen für die Leseverwendung, Schreibverifikationsverwendung und Löschverifikationsverwendung gesetzt.

Gemäß dieser zweiten Ausführungsform wird während des Lesens die Wortleitung RWL1 auf 3 V gesetzt, um die Referenzzelle RMC1 zur Leseverwendung anzusteuern. Andererseits werden die anderen Wortleitungen RWL2 und RWL3 auf 0 V gesetzt, um die Referenzzelle RMC2 für die Schreibverifikationsverwendung und die Referenzzelle RMC3 für die Löschverifikationsverwendung nicht anzusteuern.
In der Verifikationsoperation während des Schreibens wird die Wortleitung RWL2 auf 2 V gesetzt, um die Referenzzelle RMC2 zur Schreibverifikationsverwendung anzusteuern. Andererseits werden andere Wortleitungen RWL1 und RWL3 auf 0 V gesetzt, um die Referenzzelle RMC1 zur Leseverwendung und die Referenzzelle RMC3 zur Löschverifikationsverwendung nicht anzusteuern.
In der Verifikationsoperation während des Löschens wird die Wortleitung RWL3 auf 4 V gesetzt, um die Referenzzelle RMC3 zur Löschverifikationsverwendung anzusteuern. Andererseits werden andere Wortleitungen RWL1 und RWL2 auf 0 V gesetzt, um die Referenzzelle RMC2 zur Schreibverifikationsverwendung und die Referenzzelle RMC1 zur Leseverwendung nicht anzusteuern.
Die Operationen und Spannungsanlegebedingungen anderer Schaltungsblöcke sind dieselben wie jene der Ausführungsform von 5.
Wie vorstehend beschrieben, besteht gemäß dieser zweiten Ausführungsform kein Bedarf für das Zurücksetzen der Referenzzellen RMC1, RMC2 und RMC3 auf die festgelegte Schwellenspannung im Voraus, bevor die Schreiboperation, die Löschoperation und die Leseoperation begonnen werden, und daher wird die Verarbeitungsgeschwindigkeit schnell.
(Dritte Ausführungsform)
Als nächstes zeigt 9 die dritte Ausführungsform.
Diese dritte Ausführungsform unterscheidet sich von der ersten Ausführungsform von 5 darin, dass ein Referenzzellenabschnitt 92 anstelle der Referenzzelle 2 vorgesehen ist.
Dieser Referenzzellenabschnitt 92 ist aus Referenzzellen RMC0 und RMC1 konstruiert. Das Steuergate dieser Referenzzelle RMC0 ist mit einer Wortleitung WL0 verbunden, während das Steuergate der Referenzzelle RMC1 mit der Wortleitung WL1 verbunden ist. Wie vorstehend beschrieben, sind in der dritten Ausführungsform die Referenzzellen RMC0 und RMC1 mit den Wortleitungen WL0 und WL1 der Speicherzellenmatrix 1 verbunden.
In dieser dritten Ausführungsform werden die von der X-Decodiererschaltung 6 an die Wortleitungen WL0 und WL1 angelegten Spannungen an die Referenzzellen RMC0 und RMC1 und die ausgewählten Speicherzellen MC00 bis MC02 und MC10 bis MC12 angelegt. Das heißt, eine identische Spannung wird an die ausgewählte Speicherzelle, die dem Lesen unterzogen werden soll, und die Referenzzelle angelegt. Dies entfernt die Schwankungen des Zellenstroms auf Grund von Schwankungen der an die Wortleitung angelegten Spannung, was die Lesegenauigkeit weiter erhöht.
(Vierte Ausführungsform)
Als nächstes zeigt 10 die vierte Ausführungsform. Diese vierte Ausführungsform weist eine Dreifach-Potentialmulden-Struktur auf. Ein Speicherzellenmatrixbereich 72 und ein Referenzzellenbereich 73 sind auf einem p-Substrat 71 ausgebildet. Ferner sind eine n⁺-Schicht 74, die einen Drain bildet, und eine n^–-Schicht 79, die einen Source bildet, gezeigt.
Gemäß der Struktur dieser vierten Ausführungsform sind der Speicherzellenmatrixbereich 72 und der Referenzzellenbereich 73 durch eine n^–-Schicht 75 getrennt.
In dieser vierten Ausführungsform werden der Speicherzellenmatrixbereich 72 und der Referenzzellenbereich 73 durch Anlegen einer höheren Spannung an die n^–-Schicht 75 als jener der p-Potentialmulde 77 und des p-Substrats 71 elektrisch voneinander getrennt.
Die Bereiche 72 und 73, die durch diese n^–-Schicht 75 eingeschlossen und voneinander getrennt sind, entsprechen beispielsweise den Abschnitten, die durch die gestrichelten Linien eingeschlossen sind, als Speicherzellenmatrixbereich 1 und Referenzzellenbereich 2 in der ersten Ausführungsform von 5, der zweiten Ausführungsform von 8 und der dritten Ausführungsform von 9.
In dieser vierten Ausführungsform sind der Speicherzellenmatrixbereich 72 und der Referenzzellenbereich 73 elektrisch voneinander getrennt. Daher kann ein stabiles Lesen mit hoher Genauigkeit ohne gegenseitige Störung in der Operation erreicht werden.
Obwohl in der vorstehend erwähnten 9 schematisch gezeigt, ist gemäß der Konstruktion der dritten Ausführungsform, in der die Referenzzelle für jede Wortleitung angeordnet ist, im Hinblick auf die Anordnung, in der der Referenzzellenabschnitt 92, die Speicherzellenmatrix 1 und der X-Decodierer 6 durch eine IC (integrierte Schaltung) vorgesehen sind, der Referenzzellenabschnitt 92 in einer Position angeordnet, die am weitesten vom X-Decodierer 6 entfernt liegt.
Mit der obigen Anordnung wird, wenn sie in Dichte und Winzigkeit gesteigert ist, die Referenzzelle am meisten bei der Anstiegszeit der Wortleitung (d. h. wenn die Speicherzelle ausgewählt wird) auf Grund der Wellenformstumpfheit und dergleichen, die dem Verdrahtungswiderstand und der Streukapazität der Wortleitung zugeschrieben wird, verzögert. Aus den obigen Gründen können die Änderungen der Speicherzellencharakteristiken des Speicherzellenmatrixbereichs absorbiert werden.
Es ist zu beachten, dass die Erfindung weder auf die Anzahl noch die Stellen der Anordnung der Referenzzellen innerhalb eines Bereichs, der nicht von deren Wesentlichem abweicht, begrenzt ist und natürlich verschiedene Modifikationen vorgesehen werden können.
In der Referenzzellenstruktur der dritten Ausführungsform von 9 ist beispielsweise eine Referenzzelle für jede Bitleitung vorgesehen und die Schwellenspannung der Speicherzelle wird im Voraus vor den Schreib-, Lösch- und Leseoperationen auf den festgelegten Wert gesetzt. Es kann jedoch eine Struktur geben, bei der drei Referenzzellen (die Referenzzelle für Schreibverifikationsverwendung, die Referenzzelle für die Löschverifikationsverwendung und die Referenzzelle für die Leseverwendung), deren Schwellenspannungen im Voraus auf die festgelegten Spannungen gesetzt werden, für jede Bitleitung vorgesehen sind.
Die Steuergates der Referenzzelle für die Schreibverifikationsverwendung, der Referenzzelle für die Löschverifikationsverwendung und der Referenzzelle für die Leseverwendung sind beispielsweise mit der Wortleitung WL0 verbunden. Durch Ändern des Verfahrens zum Anlegen der Vorladungsspannung an jede Referenzzelle für die Entfernung von Kriechströmen zwischen den Referenzzellen kann die vorstehend erwähnte Struktur dann bereitgestellt werden.
In der ersten, der zweiten und der dritten Ausführungsform von 5, 8 und 9 wird das Signal disa durch Verzögern des Signals dis über die Verzögerungsschaltung Verzögerung erzeugt. Es ist zweckmäßig, diese Verzögerungszeit auf eine Zeit zu setzen, während der die Charakteristikänderungen der Referenzzellen und der Speicherzellen der Speicherzellenmatrix oder die Charakteristikänderungen zwischen den Speicherzellen innerhalb der Speicherzellenmatrix absorbiert werden. Es ist beispielsweise zweckmäßig, die Verzögerungszeit auf eine Zeit zu setzen, während der die Änderungen der Wortleitungs-Anlegungsspannung und Änderungen des Wortleitungs-Ansteuersignals in Abhängigkeit von dem Wortleitungswiderstand und der Streukapazität, die deren Anordnungspositionen oder dergleichen zugeschrieben werden, und ferner die Änderungen des Speicherzellen-Lesestroms, wie vorstehend beschrieben, absorbiert werden. Durch dieses Setzen der Verzögerungszeit kann die Lesegenauigkeit durch Absorbieren der Charakteristikänderungen und Entfernen der überflüssigen Toleranz der Leseoperation verbessert werden.
Diese Verzögerungsschaltung (Verzögerung) kann leicht konstruiert werden, indem beispielsweise Inverterschaltungen in einer Vielzahl von Stufen in Reihe geschaltet werden, oder aus einer Kapazität, einem Widerstand und so weiter konstruiert werden. Es ist auch annehmbar, die Anzahl von Stufen der Reihenschaltung der Inverterschaltungen umschaltbar zu machen, beispielsweise durch Vorsehen eines Mittels zum Umschalten der Anzahl von Stufen durch ein externes Signal oder durch Ändern der Anzahl von Stufen durch die Trennung der Verdrahtung mittels eines Lasers oder dergleichen, und zu ermöglichen, dass die Verzögerungszeit unter Berücksichtigung der Charakteristikänderungen der vorstehend erwähnten Speicherzellen festgelegt wird, nachdem sie in eine IC integriert wurden. Indem somit die Verzögerungszeit optimiert wird, wird ermöglicht, die Lesegenauigkeit zu verbessern, die überflüssige (übermä ßige) Lesetoleranz zu entfernen und die Lesegeschwindigkeit zu erhöhen.
Die vorstehend erwähnten Ausführungsformen wurden auf der Basis der Speichermatrix vom virtuellen Erdungstyp, die als ein Beispiel herangezogen wurde, beschrieben. Die Erfindung ist jedoch nicht darauf begrenzt und es ist möglich, dass sie auf einen Flash-Speicher vom NICHT-ODER-Typ, vom NICHT-UND-Typ oder vom UND-Typ angewendet wird. Die vorstehend erwähnten Ausführungsformen wurden auf der Basis der ACT-Speicherzelle, die als ein Beispiel herangezogen wurde, beschrieben. Die Erfindung ist jedoch nicht darauf begrenzt und es ist möglich, dass sie auf andere nichtflüchtige Speicherzellen angewendet wird.

Claims

Nichtflüchtige Halbleiterspeichervorrichtung, mit mehreren Wortleitungen (WL0, WL1) und mehreren Bitleitungen (BL0, BE1, ...); einer Speicherzellenmatrix (1), in der nichtflüchtige Speicherzellen (MC00, MC01, ...), wovon jede ein Steuergate, das mit einer der mehreren Wortleitungen (WL0, WL1) verbunden ist, und einen Drain, der mit einer der Bitleitungen (BL0, BL1, ...), verbunden ist, besitzt, in Matrixform angeordnet sind; einem Leseverstärkerabschnitt (8) zum Verstärken von auf der Bitleitung gelesenen Daten; einer Vorladungsschaltung (7) zum Vorladen der Bitleitung mit einer bestimmten Spannung; und einer Referenzzelle (RMC, RMC0, RMC1, RMC2, ...), deren Schwellenwert im Voraus auf einen bestimmten Wert gesetzt worden ist, wobei die nichtflüchtige Halbleiterspeichervorrichtung ein Lesen einer ausgewählten nichtflüchtigen Speicherzelle ausführt, um eine Datenleseoperation oder eine Verifikationsoperation von erneut geschriebenen Daten auszuführen, indem sie eine ausgewählte Bitleitung mittels der Vorladungsschaltung (7) mit einer bestimmten Spannung vorlädt, eine bestimmte Lesespannung oder eine bestimmte Verifikationsspannung an eine ausgewählte Wortleitung anlegt und mittels des Leseverstärkerabschnitts (8) feststellt, ob die ausgewählte Bitleitung durch die ausgewählte nichtflüchtige Speicherzelle entladen wird, und wobei die nichtflüchtige Halbleiterspeichervorrichtung versehen ist mit: einer Bitleitung (RBL0), die mit der Referenzzelle (RMC, RMC0, RMC1, RMC2, ...) verbunden ist; einer Leseschaltung (RLA), die mit der Bitleitung (RBL0) der Referenzzelle (RMC, RMC0, RMC1, RMC2, ...) verbunden ist, um einen Zeitpunkt zu erfassen, zu dem die Entladung der Bitleitung (RBL0) der Referenzzelle (RMC, RMC0, RMC1, RMC2, ...) abgeschlossen ist; und einem Zeitsteuermittel (AN0, AN1, RTR, RPC, smrd, cut), um das Lesen der Referenzzelle (RMC, RMC0, RMC1, RMC2, ...) konkurrent mit dem Beginn des Lesens der ausgewählten nichtflüchtigen Speicherzelle zu beginnen, um eine zweite Vorladungsschaltung (3) dazu zu veranlassen, die Bitleitung der Referenzzelle vorzuladen, und um die Erfassungsschaltung (RLA) dazu zu veranlassen, den Zeitpunkt zu erfassen, zu dem die Entladung der Bitleitung der Referenzzelle abgeschlossen ist, und um das Lesen der ausgewählten nichtflüchtigen Speicherzelle auf der Grundlage dieses Zeitpunkts zu beenden, dadurch gekennzeichnet, dass für die Datenleseoperation der Schwellenwert der Referenzzelle (RMC, RMC0, RMC1, RMC2, ...) auf einen bestimmten Wert zwischen einer unteren Grenze einer Schwellenspannungsverteilung in einem Zustand, in dem die Schwellenspannungen der nichtflüchtigen Speicherzellen (MC00, MC01, ...) hoch sind, und einer oberen Grenze einer Schwellenspannungsverteilung in einem Zustand, in dem die Schwellenspannungen der nichtflüchtigen Speicherzellen (MC00, MC01, ...) niedrig sind, gesetzt wird und die Datenleseoperation dadurch ausgeführt wird, dass die bestimmte Lesespannung an die ausgewählte Wortleitung angelegt wird.
Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 1, bei der die Schwellenspannung der Referenzzelle (RMC, RMC0, RMC1, RMC2, ...) für die Datenleseoperation ungefähr in die Mitte zwischen der unteren Grenze einer Schwellenspannungsverteilung in einem Zustand, in dem die Schwellenspannung der nichtflüchtigen Speicherzellen (MC00, MC01, ...) hoch sind, und der oberen Grenze einer Schwellenspannungsverteilung in einem Zustand, in dem die Schwellenspannungen der nichtflüchtigen Speicherzellen (MC00, MC01, ...) niedrig sind, gesetzt wird.
Nichtflüchtige Halbleiterspeichervorrichtung nach einem vorhergehenden Anspruch, bei der der Schwellenwert der Referenzzelle (RMC, RMC0, RMC1, RMC2, ...) als eine Schreibverifikationsspannung oder als eine Löschverifikationsspannung der nichtflüchtigen Speicherzelle (MC00, MC01, ...) gesetzt werden kann und die Verifikationsoperation für das erneute Schreiben von Daten durch Anlegen der Verifikationsspannung an die ausgewählte Wortleitung ausgeführt wird.
Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 3, bei der für die Ausführung einer Verifikationsoperation die Schwellenspannung der Referenzzelle (RMC, RMC0, RMC1, RMC2, ...) auf die obere Grenze einer Schwellenspannungsverteilung in einem Zustand, in dem die Schwellenspannungen der nichtflüchtigen Speicherzellen (MC00, MC01, ...) niedrig sind, gesetzt wird.
Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch, 3 bei der für die Ausführung einer Verifikationsoperation die Schwellenspannung der Referenzspannung (RMC, RMC0, RMC1, RMC2, ...) auf die untere Grenze einer Schwellenspannungsverteilung in einem Zustand, in dem die Schwellenspannungen der nichtflüchtigen Speicherzellen (MC00, MC01, ...) hoch sind, gesetzt wird.
Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 1, bei der die Referenzzelle (RMC, RMC0, RMC1, RMC2, ...) in einem Bereich ausgebildet ist, der von den nichtflüchtigen Speicherzellen (MC00, MC01, ...) elektrisch getrennt ist.
Nichtflüchtige Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 6, bei der die Leseschaltung (LA0, LA1, ...) in Entsprechung zu jeder der Bitleitungen (BL0, BL1, ...) der nichtflüchtigen Speicherzellen (MC00, MC01, ...) vorgesehen und so aufgebaut ist, dass sie die mehreren nichtflüchtigen Speicherzellen (MC00, MC01, ...), deren Steuergates gemeinsam mit derselben Wortleitung (WL0, WL1) verbunden sind, gemeinsam liest oder verifiziert, und die Referenzzelle (RMC0, RMC1) in Entsprechung zu jeder der Wortleitungen (WL0, WL1) vorgesehen ist.
Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 7, bei der die Referenzzelle (RMC, RMC0, RMC1, RMC2, ...) von einem Decodierer (6, 10) für die Steuerung der Wortleitung (WL0, WL1) weiter entfernt angeordnet ist als die nichtflüchtigen Speicherzellen (MC00, MC01, ...).
Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 1, mit: einem Verzögerungsmittel (delay), das ein Signal, das durch die mit der Referenzzelle (RMC, RMC0, RMC1, RMC2, ...) verbundene Leseschaltung (RLA) erfasst wird, verzögert, bevor dieses erfasste Signal als ein Lesebeendigungssignal der die Speicherzellenmatrix (1) bildenden nichtflüchtigen Speicherzellen (MC00, MC01, ...) verwendet wird.