DE102022210841A1

DE102022210841A1 - Speichervorrichtung und betriebsverfahren der speichervorrichtung

Info

Publication number: DE102022210841A1
Application number: DE102022210841.8A
Authority: DE
Inventors: Jung Shik JANG; In Su Park; Woo Pyo Jeong; Jung Dal Choi; Jae Woong Kim; Jeong Hwan Kim
Original assignee: SK Hynix Inc
Current assignee: SK Hynix Inc
Priority date: 2021-12-13
Filing date: 2022-10-14
Publication date: 2023-06-15
Also published as: KR20230089346A; US20230186989A1; CN116264773A; TW202324710A

Abstract

Die vorliegende Offenbarung stellt eine Speichervorrichtung und ein Verfahren zum Betreiben der Speichervorrichtung bereit. Die Speichervorrichtung umfasst erste Hauptstecker, die in einer vertikalen Richtung über einem Substrat gebildet und in einer ersten Richtung angeordnet sind, zweite Hauptstecker, dritte Hauptstecker, die zwischen den ersten und zweiten Hauptsteckern angeordnet sind, wobei die dritten Hauptstecker an die ersten und zweiten Hauptstecker angrenzen, und Bitleitungen über den ersten bis dritten Hauptsteckern, wobei jeder der ersten bis dritten Hauptstecker erste und zweite Zwischenstecker umfasst, die einander gegenüberliegen, wobei Abschnitte der ersten und zweiten Zwischenstecker, die in jedem der ersten und dritten Hauptstecker umfasst sind, mit unterschiedlichen Auswahlleitungen gekoppelt sind, und wobei Abschnitte der ersten und zweiten Zwischenstecker, die in jedem der zweiten und dritten Hauptstecker umfasst sind, mit unterschiedlichen Auswahlleitungen gekoppelt sind.

Description

HINTERGRUND
1. Technisches Gebiet
Verschiedene Ausführungsformen beziehen sich allgemein auf eine Speichervorrichtung und insbesondere auf eine dreidimensionale Speichervorrichtung und ein Betriebsverfahren der Speichervorrichtung.
2. Stand der Technik
Speichervorrichtungen können in eine flüchtige Speichervorrichtung, die die gespeicherten Daten verliert, wenn eine Stromversorgung unterbrochen wird, und eine nichtflüchtige Speichervorrichtung, die die gespeicherten Daten selbst dann beibehält, wenn die Stromversorgung unterbrochen wird, unterteilt werden.
Eine nichtflüchtige Speichervorrichtung kann einen NAND-Flash-Speicher, NOR-Flash-Speicher, resistiven Direktzugriffsspeicher (Resistive Random Access Memory - ReRAM), Phasenwechsel-Direktzugriffsspeicher (Phase-Change Random Access Memory - PRAM), magnetoresistiven Direktzugriffsspeicher (Magnetoresistive Random Access Memory - MRAM), ferroelektrischen Direktzugriffsspeicher (Ferroelectric Random Access Memory - FRAM) und Spin-Transfer-Torque-Direktzugriffsspeicher (Spin Transfer Torque Random Access Memory - STT-RAM) umfassen.
Speicherzellen, die in dem NAND-Flash-Speicher umfasst sind, können zwischen Wort- und Bitleitungen gekoppelt sein und können durch an die Wort- und Bitleitungen angelegte Spannungen programmiert oder gelesen werden.
ZUSAMMENFASSUNG
Gemäß einer Ausführungsform kann eine Speichervorrichtung umfassen erste Hauptstecker, die in einer vertikalen Richtung über einem Substrat gebildet und in einer ersten Richtung angeordnet sind, zweite Hauptstecker, die im Wesentlichen parallel zu den ersten Hauptsteckern angeordnet sind, dritte Hauptstecker, die in der ersten Richtung zwischen den ersten und zweiten Hauptsteckern angeordnet sind, wobei die dritten Hauptstecker in einer diagonalen Richtung an die ersten und zweiten Hauptstecker angrenzen, und Bitleitungen, die über den ersten bis dritten Hauptsteckern voneinander beabstandet sind, wobei jeder der ersten bis dritten Hauptstecker erste und zweite Unter- bzw. Zwischenstecker umfasst, die einander in einer zweiten Richtung im Wesentlichen orthogonal zu der ersten Richtung zugewandt sind bzw. gegenüberliegen, wobei Abschnitte der ersten und zweiten Zwischenstecker, die in jedem der ersten und dritten Hauptstecker umfasst sind, mit unterschiedlichen Auswahlleitungen gekoppelt sind, und wobei Abschnitte der ersten und zweiten Zwischenstecker, die in jedem der zweiten und dritten Hauptstecker umfasst sind, mit unterschiedlichen Auswahlleitungen gekoppelt sind.
Gemäß einer Ausführungsform kann ein Verfahren zum Betreiben einer Speichervorrichtung umfassen ein Aufteilen von M Bits von Seitendaten in erste und zweite Datengruppen, die jeweils M/2 Bits der Seitendaten umfassen, wobei M eine positive ganze Zahl ist, ein Programmieren der ersten Datengruppe in erste Speicherzellen, die mit einer ausgewählten Wortleitung gekoppelt sind, und ein Programmieren der zweiten Datengruppe in zweite Speicherzellen, die mit der ausgewählten Wortleitung gekoppelt sind.
Gemäß einer Ausführungsform kann ein Verfahren zum Betreiben einer Speichervorrichtung umfassen ein Aufteilen von M Bits von Seitendaten in erste und zweite Datengruppen, wobei M eine positive ganze Zahl ist, ein Aufteilen von in der ersten Datengruppe umfassten logischen Seitendaten in erste und zweite logische Seitendatengruppen, ein Aufteilen von in der zweiten Datengruppe umfassten logischen Seitendaten in dritte und vierte logische Seitendatengruppen, ein Programmieren der ersten logischen Seitendatengruppe in erste Speicherzellen, die durch eine erste Auswahlleitung ausgewählt werden, ein Programmieren der zweiten logischen Seitendatengruppe in zweite Speicherzellen, die durch eine zweite Auswahlleitung ausgewählt werden, die ein Paar mit der ersten Auswahlleitung bildet, ein Programmieren der dritten logischen Seitendatengruppe in dritte Speicherzellen, die durch eine dritte Auswahlleitung ausgewählt werden, und ein Programmieren der vierten logischen Seitendatengruppe in vierte Speicherzellen, die durch eine vierte Auswahlleitung ausgewählt werden, die ein Paar mit der dritten Auswahlleitung bildet.
Figurenliste

1 zeigt ein Diagramm, das ein Speichersystem gemäß einer Ausführungsform der vorliegenden Offenbarung darstellt;
2 zeigt ein Diagramm, das eine Speichervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung darstellt;
3 zeigt ein Diagramm, das die die Anordnung eines Speicherzellenfeldes und einer Peripherieschaltung darstellt;
4 zeigt ein Diagramm, das den Aufbau eines Speicherzellenfeldes darstellt;
5 zeigt ein Diagramm, das den Aufbau eines Speicherblocks darstellt;
6 zeigt eine Draufsicht, die den Aufbau von Zwischensteckern darstellt;
7 zeigt eine Schnittdarstellung, die den Aufbau eines Zwischensteckers entlang der Linie A-A' von 5 darstellt;
8 zeigt eine Schnittdarstellung, die den Aufbau von Zwischensteckern entlang der Linie B-B' von 5 darstellt;
9 zeigt eine Draufsicht, die den Aufbau eines Speicherblocks gemäß einer ersten Ausführungsform der vorliegenden Offenbarung darstellt;
10 zeigt eine Draufsicht, die den Aufbau der in 9 gezeigten Zwischenstecker darstellt;
11A zeigt eine Schnittdarstellung, die den Aufbau eines Speicherblocks entlang der Linie C-C' von 9 darstellt;
11B zeigt eine Schnittdarstellung, die den Aufbau eines Speicherblocks entlang der Linie D-D' von 9 darstellt;
12 zeigt eine Ansicht, die ein Verfahren zum Betreiben einer Speichervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Offenbarung darstellt;
13 zeigt ein Diagramm, das Schwellenspannungen von programmierten Speicherzellen gemäß einer ersten Ausführungsform der vorliegenden Offenbarung darstellt;
14 zeigt eine Draufsicht, die den Aufbau eines Speicherblocks gemäß einer zweiten Ausführungsform der vorliegenden Offenbarung darstellt;
15 zeigt eine Draufsicht, die den Aufbau der in 14 gezeigten Zwischenstecker darstellt.
16A zeigt eine Schnittdarstellung, die den Aufbau eines Speicherblocks entlang der Linie E-E' von 14 darstellt;
16B zeigt eine Schnittdarstellung, die den Aufbau eines Speicherblocks entlang der Linie F-F' von 14 darstellt;
17 zeigt ein Schaltbild, das einen in 14 dargestellten Speicherblock darstellt;
18 zeigt ein Diagramm, das ein Verfahren zum Betreiben einer Speichervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Offenbarung darstellt;
19 zeigt ein Diagramm, das Schwellenspannungen von programmierten Speicherzellen gemäß einer zweiten Ausführungsform der vorliegenden Offenbarung darstellt;
20 zeigt ein Diagramm, das eine weitere Ausführungsform zum Aufteilen von logischen Seitendaten darstellt;
21 zeigt ein Diagramm, das ein Solid-State-Drive(SSD)-System darstellt, in dem eine Speichervorrichtung gemäß der vorliegenden Offenbarung angewendet wird; und
22 zeigt ein Speicherkartensystem, in dem eine Speichervorrichtung gemäß der vorliegenden Offenbarung angewendet wird.

AUSFÜHRLICHE BESCHREIBUNG
Spezifische strukturelle oder funktionale Beschreibungen von Beispielen von Ausführungsformen gemäß Konzepten, die in dieser Beschreibung offenbart sind, werden nur dargestellt, um die Beispiele von Ausführungsformen gemäß den Konzepten zu beschreiben, und die Beispiele von Ausführungsformen gemäß den Konzepten können in verschiedenen Formen ausgeführt werden, aber die Beschreibungen sind nicht auf die in dieser Beschreibung beschriebenen Beispiele von Ausführungsformen beschränkt.
Es versteht sich, dass, wenn ein Element oder eine Schicht als „auf“, „verbunden mit“ oder „gekoppelt mit“ einem anderen Element oder einer anderen Schicht bezeichnet wird, es sich direkt auf dem anderen Element oder der anderen Schicht befinden kann, mit diesem/dieser verbunden oder gekoppelt sein kann, oder es dazwischenliegende Elemente oder Schichten vorhanden sein können. Wird ein Element dagegen als „direkt auf“, „direkt verbunden mit“ oder „direkt gekoppelt mit/an“ einem anderen Element oder einer anderen Schicht bezeichnet, so sind keine dazwischenliegenden Elemente oder Schichten vorhanden. Gleiche Bezugszeichen bezeichnen durchgehend gleiche Elemente. Wie hierin verwendet, umfasst der Begriff „und/oder“ alle Kombinationen eines oder mehrerer der aufgeführten Elemente.
Es versteht sich, dass, obwohl die Begriffe „erster/erste/erstes“, „zweiter/zweite/zweites“, „dritter/dritte/drittes“ usw. hier verwendet werden können, um verschiedene Elemente, Komponenten, Bereiche, Schichten, Stecker, Leitungen und/oder Abschnitte usw. zu beschreiben, diese Elemente, Komponenten, Bereiche, Schichten, Stecker, Leitungen und/oder Abschnitte usw. durch diese Begriffe nicht eingeschränkt werden sollten. Diese Begriffe werden nur verwendet, um ein Element, eine Komponente, einen Bereich, eine Schicht, einen Stecker, eine Leitung oder einen Abschnitt usw. von einem anderen Bereich, einer anderen Schicht, einem anderen Stecker, einer anderen Leitung oder einem anderen Abschnitt zu unterscheiden. So könnte ein erstes Element, ein Bauteil, ein Bereich, eine Schicht, ein Stecker, eine Leitung oder ein Abschnitt usw., von dem im Folgenden die Rede ist, als zweites Element, ein Bauteil, ein Bereich, eine Schicht, ein Stecker, eine Leitung oder ein Abschnitt usw. bezeichnet werden, ohne dass dies von der Lehre der vorliegenden Offenbarung abweicht.
Verschiedene Ausführungsformen sind auf eine Speichervorrichtung gerichtet, die in der Lage ist, einen Integrationsgrad zu verbessern.
Verschiedene Ausführungsformen sind auf ein Verfahren zum Betreiben einer Speichervorrichtung mit einer verbesserten Betriebsgeschwindigkeit gerichtet.
1 zeigt ein Diagramm, das ein Speichersystem 1000 gemäß einer Ausführungsform der vorliegenden Offenbarung darstellt.
Unter Bezugnahme auf 1 kann das Speichersystem 1000 eine Vielzahl von Speichervorrichtungen und eine Steuerung umfassen.
Die Steuerung kann die Vielzahl von Speichervorrichtungen steuern, um Daten zu speichern oder die gespeicherten Daten auszugeben oder zu löschen. Die Vielzahl von Speichervorrichtungen kann eine flüchtige Speichervorrichtung und eine nichtflüchtige Speichervorrichtung umfassen. Im Folgenden wird auf der Grundlage einer nichtflüchtigen Speichervorrichtung als Beispiel eine Beschreibung vorgenommen. Diese Ausführungsform ist jedoch auch auf eine flüchtige Speichervorrichtung anwendbar.
Die Steuerung kann eingerichtet sein, um Speichervorrichtungen als Antwort auf eine Anforderung RQ eines Hosts zu steuern oder die Vielzahl von Speichervorrichtungen durch eine Hintergrundoperation ohne die Anforderung RQ des Hosts zu verwalten. Die Steuerung kann eingerichtet sein, um einen Befehl CMD zum Steuern der Speichervorrichtungen als Antwort auf die Anforderung RQ des Hosts auszugeben. Wenn die von dem Host ausgegebene Anforderung RQ beispielsweise eine Programmanforderung ist, kann die Steuerung einen Programmbefehl ausgeben. Handelt es sich bei der von dem Host ausgegebenen Anforderung RQ beispielsweise um eine Leseanforderung, kann die Steuerung einen Lesebefehl ausgeben. Als Antwort auf den von der Steuerung ausgegebenen Befehl CMD können die Speichervorrichtungen eine Programmier-, Lese- oder Löschoperation durchführen.
Der Host kann während einer Programmieroperation die Anforderung RQ zum Programmieren, eine logische Adresse LADD und erste Daten DATA1 an die Steuerung übertragen, und er kann während einer Lese- oder Löschoperation die Anforderung RQ zum Lesen oder Löschen und die logische Adresse LADD an die Steuerung übertragen. Während der Leseoperation, wenn die ersten Daten DATA1 von dem Speichersystem 1000 ausgegeben werden, kann der Host die ersten Daten DATA1 empfangen.
Wenn die Steuerung die von dem Host ausgegebene logische Adresse LADD empfängt, kann die Steuerung eine physikalische Adresse PADD auswählen, die der empfangenen logischen Adresse LADD zugeordnet ist, und kann die ersten Daten DATA1, die von dem Host ausgegeben werden, gemäß der physikalischen Adresse PADD an eine ausgewählte Speichervorrichtung übertragen.
Operationen bzw. Vorgänge, die an einer Speichervorrichtung 100, die eine der Vielzahl von Speichervorrichtungen ist, durchgeführt werden, werden im Folgenden beschrieben.
Während einer Programmieroperation (11) kann die Speichervorrichtung 100 eingerichtet sein, um zumindest einen ausgewählten Speicherblock mit den ersten Daten DATA1 gemäß dem Befehl CMD und der physikalischen Adresse PADD, die von der Steuerung übertragen werden, zu programmieren. Die physikalische Adresse PADD kann verschiedene Adressen zum Programmieren der ersten Daten DATA1 umfassen. Beispiele der physikalischen Adresse PADD können beispielsweise eine Speichervorrichtungsadresse, eine Ebenenadresse, eine Speicherblockadresse, eine Seitenadresse, eine Drain-Auswahlleitungsadresse und dergleichen umfassen. Gemäß einer Ausführungsform der vorliegenden Offenbarung kann die Speichervorrichtung 100 eine erste Drain-Auswahlleitungsadresse ADD_ds11, die in der physikalischen Adresse PADD umfasst ist, in eine Vielzahl von Drain-Auswahlleitungsadressen ADD_dsl11, ADD_dsl12, ... aufteilen, und kann die ersten Daten DATA1 in eine Vielzahl von Datengruppen DATA1-1, DATA1-2, ... gemäß der Anzahl von Drain-Auswahlleitungsadressen ADD_dsl11, ADD_dsl12, .... aufteilen. In der Speichervorrichtung 100 gemäß einer Ausführungsform der vorliegenden Offenbarung kann eine Drain-Auswahlleitung in eine Vielzahl von Drain-Auswahlleitungen aufgeteilt werden, und eine Vielzahl von Zwischensteckern kann jeweils mit den aufgeteilten Drain-Auswahlleitungen gekoppelt sein. Die Vielzahl von Datengruppen DATA1-1, DATA1-2, ... kann in Speicherzellen der Zwischenstecker programmiert werden, die jeweils mit den getrennten Drain-Auswahlleitungen gekoppelt sind. Gemäß einer Ausführungsform der vorliegenden Offenbarung kann die Speichervorrichtung 100 eine Mapping- bzw. Abbildungstabelle für eine Vielzahl von Drain-Auswahlleitungsadressen umfassen, die auf eine von einer externen Vorrichtung empfangene Drain-Auswahlleitungsadresse abgebildet werden.
Im Gegensatz zur Programmieroperation (11) kann die Speichervorrichtung 100 während einer Leseoperation (12) Daten, die von den mit der Vielzahl von Drain-Auswahlleitungsadressen ADD_dsl1-1, ADD_dsl1-2, ... jeweils gekoppelten Zwischensteckern gelesen wurden, in die ersten Daten DATA1 aufnehmen und die ersten Daten DATA1 als Daten ausgeben, die der ersten Drain-Auswahlleitungsadresse ADD_dsl1 entsprechen.
2 zeigt ein Diagramm, das die Speichervorrichtung 100 gemäß einer Ausführungsform der vorliegenden Offenbarung darstellt.
Unter Bezugnahme auf 2 kann die Speichervorrichtung 100 eine Peripherieschaltung 190 und ein Speicherzellenfeld 110 umfassen.
Die Peripherieschaltung 190 kann eine Programmieroperation und eine Verifizierungsoperation zum Speichern von Daten in dem Speicherzellenfeld 110, eine Leseoperation zum Ausgeben der in dem Speicherzellenfeld 110 gespeicherten Daten und eine Löschoperation zum Löschen der in dem Speicherzellenfeld 110 gespeicherten Daten durchführen. Die Peripherieschaltung 190 kann einen Spannungsgenerator 130, einen Zeilendecoder 120, einen Source-Leitungstreiber 140, eine Steuerschaltung 150, einen Seitenpuffer 160, einen Spaltendecoder 170 und eine Eingangs-/Ausgangsschaltung 180 umfassen.
Das Speicherzellenfeld 110 kann eine Vielzahl von Speicherzellen umfassen, die Daten speichern. Gemäß einer Ausführungsform kann das Speicherzellenfeld 110 ein dreidimensionales Speicherzellenfeld umfassen. Die Vielzahl von Speicherzellen kann Einzelbitdaten oder Multibitdaten von zwei oder mehr Bits gemäß einem Programmschema speichern. Die Vielzahl von Speicherzellen kann eine Vielzahl von Strings bilden. Speicherzellen, die in jedem der Strings umfasst sind, können über Kanäle elektrisch miteinander gekoppelt sein. Die in den Strings umfassten Kanäle können über Bitleitungen BL mit dem Seitenpuffer 160 gekoppelt sein.
Der Spannungsgenerator 130 kann verschiedene Operations- bzw. Betriebsspannungen Vop für eine Programmieroperation, eine Leseoperation oder eine Löschoperation als Antwort auf ein Operations- bzw. Betriebssignal OP_S erzeugen. Zum Beispiel kann der Spannungsgenerator 130 selektiv verschiedene Betriebsspannungen Vop erzeugen und ausgeben, die eine Programmierspannung, eine Prüfspannung, eine Durchgangsspannung, eine Lesespannung und eine Löschspannung umfassen.
Der Zeilendecoder 120 kann über eine Vielzahl von Drain-Auswahlleitungen DSL, eine Vielzahl von Wortleitungen WL und eine Vielzahl von Source-Auswahlleitungen SSL mit dem Speicherzellenfeld 110 gekoppelt sein. Der Zeilendecoder 120 kann die Betriebsspannungen Vop an die Vielzahl von Drain-Auswahlleitungen DSL, die Vielzahl von Wortleitungen WL und die Vielzahl von Source-Auswahlleitungen SSL als Antwort auf eine Zeilenadresse RADD übertragen.
Der Source-Leitungstreiber 140 kann als Antwort auf ein Source-Leitungssignal SL_S eine Source-Spannung Vsl an das Speicherzellenfeld 110 übertragen. Zum Beispiel kann die Source-Spannung Vsl an eine mit dem Speicherzellenfeld 110 gekoppelte Source-Leitung übertragen werden.
Die Steuerschaltung 150 kann als Antwort auf den Befehl CMD und eine Adresse ADD das Operationssignal OP_S, die Zeilenadresse RADD, ein Source-Leistungssignal SL_S, ein Seitenpuffer-Steuersignal PB_S und eine Spaltenadresse CADD ausgeben.
Der Seitenpuffer 160 kann über die Bitleitungen BL mit dem Speicherzellenfeld 110 gekoppelt sein. Der Seitenpuffer 160 kann Daten DATA, die über die Vielzahl von Bitleitungen BL empfangen werden, als Antwort auf das Seitenpuffer-Steuersignal PB_S vorübergehend speichern. Der Seitenpuffer 160 kann während einer Leseoperation Spannungen oder Ströme in der Vielzahl von Bitleitungen BL erfassen bzw. abtasten.
Der Spaltendecoder 170 kann als Antwort auf die Spaltenadresse CADD die Daten DATA, die von der Eingangs-/Ausgangsschaltung 180 eingegeben werden, an den Seitenpuffer 160 übertragen oder die in dem Seitenpuffer 160 gespeicherten Daten DATA an die Eingangs-/Ausgangsschaltung 180 übertragen. Der Spaltendecoder 170 kann die Daten DATA mit der Eingangs-/Ausgangsschaltung 180 über Spaltenleitungen CLL und die Daten DATA mit dem Seitenpuffer 160 über Datenleitungen DTL austauschen.
Die Eingangs-/Ausgangsschaltung 180 kann den Befehl CMD und die Adresse ADD, die von der mit der Speichervorrichtung 100 gekoppelten externen Vorrichtung (z.B. einer Steuerung) übertragen werden, an die Steuerschaltung 150 übertragen und die von dem Spaltendecoder 170 empfangenen Daten an die externe Vorrichtung ausgeben.
3 zeigt ein Diagramm, das die Anordnung des Speicherzellenfeldes 110 und der Peripherieschaltung 190 darstellt.
Unter Bezugnahme auf 3 kann das Speicherzellenfeld 110 auf der Peripherieschaltung 190 gestapelt werden. Wenn beispielsweise ein Substrat in einer X-Y-Ebene gebildet wird, kann die Peripherieschaltung 190 in einer Z-Richtung von einem Substrat gestapelt werden, und das Speicherzellenfeld 110 kann über der Peripherieschaltung 190 gestapelt werden. In einer Ausführungsform kann die X-Richtung im Wesentlichen orthogonal zu der Y-Richtung verlaufen, wie in 3 gezeigt.
4 zeigt ein Diagramm, das den Aufbau des Speicherzellenfeldes 110 darstellt.
Unter Bezugnahme auf 4 kann das Speicherzellenfeld 110 erste bis i-te Speicherblöcke BLK1 bis BLKi umfassen, wobei i eine positive ganze Zahl ist. Die ersten bis i-ten Speicherblöcke BLK1 bis BLKi können in einer Y-Richtung angeordnet und voneinander beabstandet sein und sind gemeinsam mit den ersten bis j-ten Bitleitungen BL1 bis BLj gekoppelt. Beispielsweise können sich die ersten bis j-ten Bitleitungen BL1 bis BLj in der Y-Richtung erstrecken und in der X-Richtung voneinander beabstandet sein. Die ersten bis i-ten Speicherblöcke BLK1 bis BLKi können eine Vielzahl von Hauptsteckern (nicht gezeigt) umfassen, die sich in der Z-Richtung erstrecken. Die Hauptstecker können eine Vielzahl von Speicherzellen umfassen, die Daten speichern. Die Struktur eines Speicherblocks, der eine Vielzahl von Hauptsteckern umfasst, wird im Folgenden beschrieben.
5 zeigt eine Draufsicht, die den Aufbau eines Speicherblocks darstellt.
Unter Bezugnahme auf 5 kann ein Speicherblock eine Vielzahl von Hauptsteckern Pm umfassen. Die Hauptstecker Pm können in der X- und Y-Richtung voneinander beabstandet sein und eine zylindrische Form aufweisen, die sich in der Z-Richtung erstreckt. Jeder der Hauptstecker Pm kann einen ersten und einen zweiten Zwischenstecker 1Ps und 2Ps umfassen, die in der Y-Richtung voneinander beabstandet sind. Die ersten und zweiten Zwischenstecker 1Ps und 2Ps können durch ein Kanalisolationsmuster cDP voneinander getrennt sein. Daher können die in dem Hauptstecker Pm umfassten Speicherzellen in Speicherzellen, die in dem ersten Zwischenstecker 1Ps umfasst sind, und in Speicherzellen, in dem zweiten Zwischenstecker 2Ps umfasst sind, aufgeteilt werden. Mit anderen Worten können die Speicherzellen, die in dem ersten Zwischenstecker 1Ps umfasst sind, und die Speicherzellen, die in dem zweiten Zwischenstecker 2Ps umfasst sind, unabhängig voneinander Daten speichern. Die in 5 gezeigten ersten und zweiten Zwischenstecker 1Ps und 2Ps werden im Folgenden unter Bezugnahme auf 6 beschrieben. In einer Ausführungsform kann die Z-Richtung eine vertikale Richtung sein. Zum Beispiel können Hauptstecker Pm in der vertikalen Richtung über einem Substrat gebildet werden. In einer Ausführungsform können die Hauptstecker Pm über einem Substrat gebildet werden, und das Substrat kann eine Source-Leitung SL umfassen. In einer Ausführungsform kann die X-Richtung eine erste Richtung sein und die Y-Richtung kann eine zweite Richtung sein, und die Hauptstecker Pm können in der ersten und zweiten Richtung angeordnet sein.
6 zeigt eine Draufsicht, die den Aufbau der ersten und zweiten Zwischenstecker 1Ps und 2Ps darstellt.
Unter Bezugnahme auf 6 können der erste Zwischenstecker 1Ps und der zweite Zwischenstecker 2Ps eine Kernsäule CP, eine Kanalschicht CH, eine Tunnelisolationsschicht TO, eine Ladungsfangstellenschicht CT und eine Sperr- bzw. Blockierschicht BX aufweisen, die eine symmetrische Struktur in Bezug auf das Kanalisolationsmuster cDP aufweisen. Die Kernsäule CP kann in der Mitte der ersten und zweiten Zwischenstecker 1Ps und 2Ps, die einander gegenüberliegen, gebildet werden und kann ein isolierendes Material umfassen. Die Kanalschicht CH kann sich auf eine Schicht beziehen, in der Elektronen oder Löcher bewegt werden. Die Kanalschicht CH kann eine zylindrische Form aufweisen, die die Kernsäule CP umgibt und eine Siliziumschicht, eine dotierte Siliziumschicht oder eine Polysiliziumschicht umfassen. Die Tunnelisolationsschicht TO kann vorgesehen werden, um Bewegungen der Elektronen zwischen der Kanalschicht CH und der Ladungsfangstellenschicht CT zu verhindern oder abzuschwächen. Die Tunnelisolationsschicht TO kann eine zylindrische Form aufweisen, die die Kanalschicht CH umgibt, und ein isolierendes Material umfassen. Die Tunnelisolationsschicht TO kann zum Beispiel eine Oxidschicht (z.B. eine Siliziumoxidschicht) umfassen. Die Ladungsfangstellenschicht CT kann zum Einfangen von Elektronen vorgesehen sein. Die Ladungsfangstellenschicht CT kann eine zylindrische Form aufweisen, die die Tunnelisolationsschicht TO umgibt, und eine Nitridschicht umfassen. Die Sperrschicht BX kann die Ladungsfangstellenschicht CT elektrisch von einer Gate-Leitung (nicht gezeigt) isolieren. Die Sperrschicht BX kann eine zylindrische Form aufweisen, die die Ladungsfangstellenschicht CT umgibt, und ein isolierendes Material umfassen. Die Sperrschicht BX kann zum Beispiel eine Oxidschicht umfassen (z.B. eine Siliziumoxidschicht).
Die ersten und zweiten Zwischenstecker 1Ps und 2Ps können verschiedene Formen aufweisen, die von der Form des Kanalisolationsmusters cDP abhängen. Zum Beispiel können die Kernsäule CP, die Kanalschicht CH, die Tunnelisolationsschicht TO, die Ladungsfangstellenschicht CT und die Sperrschicht BX durch das Kanalisolationsmuster cDP getrennt sein, um dadurch die ersten und zweiten Zwischenstecker 1Ps und 2Ps zu bilden (51). Alternativ dazu können nur die Kernsäule CP und die Kanalschicht CH getrennt sein, während die Tunnelisolationsschicht TO, die Ladungsfangstellenschicht CT und die Sperrschicht BX die ersten und zweiten Zwischenstecker 1Ps und 2Ps bilden, die miteinander gekoppelt sind. Mit anderen Worten können die ersten und zweiten Zwischenstecker 1Ps und 2Ps durch die Struktur definiert werden, in der die Kanalschicht CH getrennt ist. Zusätzlich zu der in 6 gezeigten Struktur können der erste und der zweite Zwischenstecker 1Ps und 2Ps beispielsweise die Kernsäule CP und die Kanalschicht CH umfassen, die durch das Kanalisolationsmuster cDP getrennt sind, oder sie können die Kernsäule CP, die Kanalschicht CH, die Tunnelisolationsschicht TO und die Ladungsfangstellenschicht CT umfassen, die durch das Kanalisolationsmuster cDP getrennt sind. Obwohl in 6 dargestellt ist, dass sich das Kanalisolationsmuster cDP in X-Richtung erstreckt, kann sich das Kanalisolationsmuster cDP auch in der Y-Richtung oder in einer beliebigen Richtung zwischen der X- und Y-Richtung erstrecken. Die Speicherzellen, die in den ersten und zweiten Zwischensteckern 1Ps und 2Ps umfasst sind, die die durch das Kanalisolationsmuster cDP getrennte Kanalschicht CH umfassen, können unabhängig voneinander Daten speichern.
7 zeigt eine Schnittdarstellung, die den Aufbau des Zwischensteckers entlang der Linie A-A' von 5 darstellt;
Unter Bezugnahme auf 7 kann eine Vielzahl von Gate-Leitungen GL gestapelt und voneinander beabstandet sein, und der erste Zwischenstecker 1Ps kann vertikal durch die Vielzahl von Gate-Leitungen GL verlaufen. Die Vielzahl von Gate-Leitungen GL kann eine Source-Auswahlleitung SSL, die Wortleitungen WL und eine Drain-Auswahlleitung DSL umfassen. Die Source-Auswahlleitung SSL kann mit einem Gate eines Source-Auswahltransistors SST gekoppelt sein. Die Wortleitungen WL können mit Gates von Speicherzellen MC gekoppelt sein. Die Drain-Auswahlleitung DSL kann mit einem Gate eines Drain-Auswahltransistors DST gekoppelt sein. Der Source-Auswahltransistor SST kann eine Source-Leitung SL und die Speicherzellen MC elektrisch blockieren bzw. sperren oder koppeln. Der Drain-Auswahltransistor DST kann die Bitleitung BL und die Speicherzellen MC elektrisch blockieren bzw. sperren oder koppeln. Die Source-Leitung SL kann einen unteren Abschnitt der Kanalschicht CH kontaktieren und die Bitleitung BL kann einen oberen Abschnitt der Kanalschicht CH kontaktieren. In Abhängigkeit von der Anordnung der Speichervorrichtung kann jedoch die Bitleitung BL unter der Kanalschicht CH angeordnet sein und die Source-Leitung SL kann auf der Kanalschicht CH angeordnet sein. Eine leitfähige Schicht bzw. Leiterschicht CD zum Verbessern der elektrischen Eigenschaften des Drain-Auswahltransistors DST kann auf der Oberseite der Kernsäule CP gebildet werden.
Obwohl in 7 nicht gezeigt, können die Gate-Leitungen GL auch Dummy-Leitungen umfassen. Die Dummy-Leitungen können mit Gates von Dummy-Zellen gekoppelt sein. Die Dummy-Zellen speichern möglicherweise keine wesentlichen Daten und können verwendet werden, um eine Verschlechterung der elektrischen Eigenschaften von Speicherzellen oder Transistoren zu verhindern oder abzuschwächen. Die Dummy-Leitungen können zwischen der Source-Auswahlleitung SSL und den Wortleitungen WL, zwischen den Wortleitungen WL und der Drain-Auswahlleitung DSL sowie zwischen den Wortleitungen WL angeordnet sein.
8 zeigt eine Schnittdarstellung, die den Aufbau von Zwischensteckern entlang der Linie B-B' von 5 darstellt;
Unter Bezugnahme auf 8 kann das Kanalisolationsmuster cDP zwischen den ersten und zweiten Zwischensteckern 1Ps und 2Ps gebildet werden. Das Kanalisolationsmuster cDP kann die Kanalschicht CH, die in den ersten und zweiten Zwischenstecker 1Ps und 2Ps umfasst ist, trennen und kann den ersten und zweiten Zwischenstecker 1Ps und 2Ps vertikal trennen. Das Kanalisolationsmuster cDP kann die Kanalschicht CH vertikal trennen und die Gate-Leitungen GL möglicherweise nicht trennen. Speicherzellen, die an dieselbe Wortleitung WL gekoppelt sind, können durch das Kanalisolationsmuster cDP getrennt sein. Beispielsweise können Speicherzellen, die an dieselbe Wortleitung WL gekoppelt sind, durch das Kanalisolationsmuster cDP in erste Speicherzellen MC1, die in dem ersten Zwischenstecker 1Ps umfasst sind, und zweite Speicherzellen MC2, die in dem zweiten Zwischenstecker 2Ps umfasst sind, getrennt werden.
9 zeigt eine Draufsicht, die den Aufbau eines Speicherblocks gemäß einer ersten Ausführungsform der vorliegenden Offenbarung darstellt;
Unter Bezugnahme auf 9 können die ersten Zwischenstecker 1Ps über erste Kontakte 1CT elektrisch mit den Bitleitungen BL gekoppelt sein, und die zweiten Zwischenstecker 2Ps können über zweite Kontakte 2CT elektrisch mit den Bitleitungen BL gekoppelt sein. Der erste und der zweite Zwischenstecker 1Ps und 2Ps, die in demselben Hauptstecker Pm umfasst sind, können über den ersten oder zweiten Kontakt 1CT oder 2CT mit verschiedenen Bitleitungen BL gekoppelt sein. Zum Beispiel können die ersten Zwischenstecker 1Ps, die in der Y-Richtung angeordnet sind, über die ersten Kontakte 1CT mit der j-ten Bitleitung BLj gekoppelt sein, und die zweiten Zwischenstecker 2Ps, die in der Y-Richtung angeordnet sind, können über die zweiten Kontakte 2CT mit der (j+1)-ten Bitleitung BLj+1 gekoppelt sein.
Um den Abstand zwischen den mit benachbarten Hauptsteckern gekoppelten Kontakten in einer diagonalen Richtung zu vergrößern, können die mit den in der diagonalen Richtung benachbarten Hauptsteckern gekoppelten Kontakte in entgegengesetzten Richtungen angeordnet werden. Zum Beispiel auf der Basis eines Hauptsteckers (81), der den ersten Zwischenstecker 1Ps, der über den ersten Kontakt 1CT mit der j-ten Bitleitung BLj gekoppelt ist, und den zweiten Zwischenstecker 2Ps, der über den zweiten Kontakt 2CT mit der (j+1)-ten Bitleitung BLj+1 gekoppelt ist, umfasst, kann in einem Hauptstecker (82), der in der diagonalen Richtung an den Hauptstecker (81) angrenzt, der zweite Zwischenstecker 2Ps mit einer (j+2)-ten Bitleitung BLj+2 über den zweiten Kontakt 2CT gekoppelt sein und der erste Zwischenstecker 1Ps kann mit einer (j+3)-ten Bitleitung BLj+3 über den ersten Kontakt 1CT gekoppelt sein.
Eine Drain-Auswahlleitung kann in der Y-Richtung getrennt sein und sich in der X-Richtung erstrecken. Zum Beispiel können die zehnte, elfte, zwölfte und dreizehnte Drain-Auswahlleitungen DSL10, DSL11, DSL12 und DSL13 durch ein ausgewähltes Isolationsmuster sDP getrennt sein, das sich in der X-Richtung erstreckt. In einigen Hauptsteckern Pm können die ersten und zweiten Zwischenstecker 1Ps und 2Ps mit verschiedenen Drain-Auswahlleitungen gekoppelt sein. In anderen Hauptsteckern Pm können die ersten und zweiten Zwischenstecker 1Ps und 2Ps an dieselbe Drain-Auswahlleitung gekoppelt sein.
Zum Beispiel können die ersten und zweiten Zwischenstecker 1Ps und 2Ps, die in den in der X-Richtung angeordneten Hauptsteckern Pm umfasst sind, mit derselben Drain-Auswahlleitung gekoppelt sein, und die ersten und zweiten Zwischenstecker 1Ps und 2Ps der Hauptstecker Pm, die in der diagonalen Richtung an die entsprechenden Hauptstecker Pm angrenzen, können mit verschiedenen Drain-Auswahlleitungen gekoppelt sein.
Der in 9 gezeigte Aufbau wird im Folgenden beschrieben.
10 zeigt eine Draufsicht, die den Aufbau der in 9 gezeigten Zwischenstecker darstellt;
Unter Bezugnahme auf 10 kann der erste Kontakt 1CT die Kanalschicht CH kontaktieren, die in dem ersten Zwischenstecker 1Ps umfasst ist, und der zweite Kontakt 2CT kann die Kanalschicht CH kontaktieren, die in dem zweiten Zwischenstecker 2Ps umfasst ist. In der in 10 gezeigten Struktur kann der erste Kontakt 1CT näher an der linken Seite angeordnet sein als der zweite Kontakt 2CT. Wenn die Stecker jedoch in der diagonalen Richtung nebeneinander liegen bzw. aneinander angrenzen, kann der erste Kontakt 1CT näher an der rechten Seite angeordnet sein als der zweite Kontakt 2CT.
11A zeigt eine Schnittdarstellung, die den Aufbau eines Speicherblocks entlang der Linie C-C' von 9 darstellt;
Unter Bezugnahme auf 11A können die Source-Auswahlleitung SSL, eine erste Dummy-Leitung DWL1, erste bis n-te Wortleitungen WL1 bis WLn, eine zweite Dummy-Leitung DWL2 und die Drain-Auswahlleitung DSL über der Source-Leitung SL gestapelt und voneinander beabstandet sein. Leitungen, die auf derselben Schicht gebildet sind, unter der Source-Auswahlleitung SSL, der ersten Dummy-Leitung DWL1, der ersten bis n-ten Wortleitung WL1 bis WLn und der zweiten Dummy-Leitung DWL2, können miteinander gekoppelt sein. Andererseits kann die Drain-Auswahlleitung DSL durch das ausgewählte Isolationsmuster sDP in eine Vielzahl von Drain-Auswahlleitungen aufgeteilt werden, selbst wenn sie sich auf derselben Schicht befindet. Zum Beispiel kann die Drain-Auswahlleitung DSL durch das gewählte Isolationsmuster sDP in die elfte und zwölfte Drain-Auswahlleitungen DSL11 und DSL12 getrennt sein.
Die ersten und zweiten Zwischenstecker 1Ps und 2Ps, die vertikal durch die Source-Auswahlleitung SSL, die erste Dummy-Leitung DWL1, die erste bis n-te Wortleitung WL1 bis WLn, die zweite Dummy-Leitung DWL2 und die elfte und zwölfte Drain-Auswahlleitung DSL11 und DSL12 verlaufen, können durch das Kanalisolationsmuster cDP getrennt sein.
Daher kann in dem Querschnitt entlang der Linie C-C' die elfte oder zwölfte Drain-Auswahlleitung DSL11 oder DSL12 gemeinsam mit dem ersten und zweiten Zwischenstecker 1Ps und 2Ps gekoppelt sein, die in verschiedenen Hauptsteckern umfasst sind und sich in der Y-Richtung gegenüberliegen, und die elfte und zwölfte Drain-Auswahlleitung DSL11 und DSL12 können mit dem ersten und zweiten Zwischenstecker 1Ps und 2Ps gekoppelt sein, die in demselben Hauptstecker umfasst sind.
Die ersten Kontakte 1CT können oben auf den ersten Zwischensteckern 1Ps gebildet werden, und die j-te Bitleitung BLj kann oben auf den ersten Kontakten 1CT gebildet werden. Daher können verschiedene erste Zwischenstecker 1Ps gemeinsam über die ersten Kontakte 1CT mit der j-ten Bitleitung BLj gekoppelt sein. Der erste Kontakt 1CT ist möglicherweise nicht mit oberen Abschnitten der zweiten Zwischenstecker 2Ps gekoppelt, die in demselben Hauptstecker umfasst sind. Daher sind die zweiten Zwischenstecker 2Ps möglicherweise nicht mit der j-ten Bitleitung BLj gekoppelt.
11B zeigt eine Schnittdarstellung, die den Aufbau eines Speicherblocks entlang der Linie D-D' von 9 darstellt;
Unter Bezugnahme auf 11B können die zweiten Kontakte 2CT oben auf den zweiten Zwischensteckern 2Ps gebildet werden, und die (j+2)-te Bitleitung BLj+2 kann oben auf den zweiten Kontakten 2CT gebildet werden. Bei dem Hauptstecker, bei dem die zweiten Zwischenstecker 2Ps mit der (j+2)-ten Bitleitung BLj+2 gekoppelt sind, sind die ersten Zwischenstecker 1Ps möglicherweise nicht mit der (j+2)-ten Bitleitung BLj+2 gekoppelt.
Da die elfte und zwölfte Drain-Auswahlleitung DSL11 und DSL12 durch das ausgewählte Isolationsmuster sDP voneinander beabstandet sind, können diese Drain-Auswahlleitungen in einem Bereich, in dem das ausgewählte Isolationsmuster sDP nicht gebildet ist, elektrisch miteinander gekoppelt sein. Selbst wenn beispielsweise der erste und der zweite Zwischenstecker 1Ps und 2Ps, die zwischen den ausgewählten Isolationsmustern sDP gebildet werden, durch die elfte Drain-Auswahlleitung DSL11 verlaufen, ist die elfte Drain-Auswahlleitung DSL11 möglicherweise nicht durch den ersten und den zweiten Zwischenstecker 1Ps und 2Ps getrennt. Daher können der erste Zwischenstecker 1Ps und der zweite Zwischenstecker 2Ps gemeinsam mit der elften Drain-Auswahlleitung DSL11 gekoppelt sein.
12 zeigt eine Ansicht, die ein Verfahren zum Betreiben einer Speichervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Offenbarung darstellt;
Unter Bezugnahme auf 12, wenn eine Seite N Bits umfasst (wobei N eine positive ganze Zahl ist), kann eine Programmieroperation zum Speichern von N Datenbits in einer einzelnen Speicherzelle gemäß einem allgemeinen Programmschema durchgeführt werden. Eine Seite kann sich auf eine Bitgruppe von Daten beziehen, die in einer einzelnen Speicherzelle gespeichert sind. Bei einer Programmieroperation, bei der zwei oder mehr Datenbits in einer einzigen Speicherzelle gespeichert werden, kann die Anzahl der Schwellenspannungsverteilungen von Speicherzellen 2^N betragen. Bei einer Programmieroperation unter Verwendung eines TLC(Triple-Level-Cell)-Verfahrens, bei dem drei Datenbits in einer einzigen Speicherzelle gespeichert werden, kann die Anzahl der Schwellenspannungsverteilung der Speicherzellen beispielsweise 2^3 , d.h. 8, betragen. Genauer gesagt können die Schwellenspannungsverteilungen in einen Löschzustand und sieben Programmzustände unterteilt werden. In einem anderen Beispiel kann in einem Programmierverfahren des Speicherns von sechs Datenbits in einer einzigen Speicherzelle die Anzahl von Schwellenspannungsverteilungen der Speicherzellen 2^6, d.h. 64, betragen. Genauer gesagt können die Schwellenspannungsverteilungen in einen Löschzustand und 63 Programmzustände unterteilt werden.
Wenn die Anzahl der in einer einzelnen Speicherzelle gespeicherten Bits zunimmt, kann, wie beschrieben, eine Steigerungsrate der Anzahl von Schwellenspannungsverteilungen größer sein als die Steigerungsrate der Anzahl der Bits. Infolgedessen kann die Anzahl der bei der Programmieroperation verwendeten Programmimpulse erhöht werden, und die Zeit für die Programmieroperation kann verlängert werden. Mit anderen Worten kann die zum Beenden der Programmieroperation benötigte Zeit verlängert werden.
Daher kann gemäß der ersten Ausführungsform, da ein Hauptstecker in einen ersten Zwischenstecker und einen zweiten Zwischenstecker unterteilt ist, eine Speicherzelle in zwei Speicherzellen unterteilt werden und eine Drain-Auswahlleitung kann ebenfalls getrennt werden. Daher kann in einer Ausführungsform die Zeit, die zum Programmieren von Daten mit der gleichen Kapazität benötigt wird, durch Steuern der getrennten Drain-Auswahlleitungen reduziert werden. Darüber hinaus kann in einer Ausführungsform auch die Anzahl von bei einer Leseoperation verwendeten Lesespannungen reduziert werden, da die Leseoperation auf die gleiche Weise durchgeführt wird wie die Programmieroperation. Daher kann in einer Ausführungsform auch die Zeit, die zum Beenden der Leseoperation benötigt wird, reduziert werden. Das Betriebsverfahren gemäß der ersten Ausführungsform wird im Folgenden beschrieben.
Es kann davon ausgegangen werden, dass Daten einer von dem Host übertragenen Seite aus sechs Datenbits bestehen. Die Daten der einen Seite können den ersten Daten DATA1 entsprechen, wie oben unter Bezugnahme auf 1 beschrieben. Die sechs Datenbits können in logische LSB-, CSB-, MSB-, QSB-, PSB- und HSB-Seitendaten unterteilt werden. Jede der logischen LSB-, CSB-, MSB-, QSB-, PSB- und HSB-Seitendaten können M Datenbits umfassen (wobei M eine positive ganze Zahl ist). Eine Programmieroperation kann durch eine Kombination von einem Datenbit in jeden der logischen LSB-, CSB-, MSB-, QSB-, PSB- und HSB-Seitendaten durchgeführt werden. Beispielsweise können ein Bit der LSB-Daten, ein Bit der CSB-Daten, ein Bit der MSB-Daten, ein Bit der QSB-Daten, ein Bit der PSB-Daten und ein Bit der HSB-Daten kombiniert werden, und die kombinierten Daten können in eine einzige Speicherzelle programmiert werden.
Bei einer vergleichenden Programmieroperation kann die Zeit für die Programmieroperation verlängert werden, da sechs Datenbits, die der Kombination der LSB-, CSB-, MSB-, QSB-, PSB- und HSB-Daten entsprechen, in Speicherzellen programmiert werden können, die durch eine erste Drain-ausgewählte Wortleitung DSL1 unter in der ausgewählten Wortleitung umfassten Speicherzellen durch ein One-Shot-Programmverfahren ausgewählt wurden. Gemäß dem One-Shot-Programmverfahren können alle Bits von zu programmierenden Daten kombiniert werden, und jede der Speicherzellen kann gemäß einem Zielzustand unter Verwendung eines kombinierten Codes programmiert werden.
Gemäß der vorliegenden Offenbarung kann jedoch die erste Drain-Auswahlleitung DSL1 in die elfte und zwölfte Drain-Auswahlleitung DSL11 und DSL12 aufgeteilt werden, und der Hauptstecker kann in den ersten und zweiten Zwischenstecker aufgeteilt werden, so dass Daten, die einer Hälfte (1/2) der sechs Datenbits entsprechen, in die mit der elfte Drain-Auswahlleitung DSL11 gekoppelten Speicherzellen programmiert werden können, und Daten, die der restlichen Hälfte der Daten entsprechen, in die mit der zwölfte Drain-Auswahlleitung DSL12 gekoppelten Speicherzellen programmiert werden können. Beispielsweise kann die erste Drain-Auswahlleitungsadresse ADD_dsl1, wie in 1 gezeigt, der ersten Drain-Auswahlleitung DSL1 zugewiesen werden, eine elfte Drain-Auswahlleitungsadresse (ADD_dsl11 in 1) kann der elften Drain-Auswahlleitung DSL11 zugewiesen werden, und eine zwölfte Drain-Auswahlleitungsadresse (ADD_dsl12 in 1) kann der zwölften Drain-Auswahlleitung DSL12 zugewiesen werden. Datengruppen, die der Hälfte der sechs Datenbits entsprechen, können einer (1-1)ten Datengruppe DATA1_1 und einer (1-2)ten Datengruppe DATA1-2 entsprechen, wie oben unter Bezugnahme auf 1 beschrieben.
Wenn eine Programmieroperation beginnt, kann eine Spannung, die an die erste bis achte Bitleitung BL1 bis BL8 angelegt wird, gemäß den Daten eingestellt bzw. angepasst werden, bei denen LSB-, CSB- und MSB-Bits kombiniert werden. Wenn eine Einschaltspannung an die elfte Drain-Auswahlleitung DSL11 angelegt wird und eine Programmierspannung an eine ausgewählte Wortleitung Sel_WL angelegt wird, können die durch die elfte Drain-Auswahlleitung DSL11 ausgewählten Speicherzellen a1 bis a8 mit LSB-, CSB- und MSB-Daten programmiert werden. An nicht ausgewählte Wortleitungen kann eine Durchgangsspannung angelegt werden. Anschließend kann die Spannung, die an die erste bis achte Bitleitung BL1 bis BL8 angelegt wird, gemäß den Daten eingestellt werden, in denen QSB-, PSB- und HSB-Daten kombiniert sind. Wenn die Einschaltspannung an die zwölfte Drain-Auswahlleitung DSL12 angelegt wird und die Programmierspannung an die ausgewählte Wortleitung Sel_WL angelegt wird, können die durch die zwölfte Drain-Auswahlleitung DSL12 ausgewählten Speicherzellen b1 bis b8 mit den QSB-, PSB- und HSB-Daten programmiert werden. Die Durchgangsspannung kann an die nicht ausgewählten Wortleitungen angelegt werden.
Mit anderen Worten können die drei Datenbits, die aus LSB, CSB und MSB bestehen, durch das TLC-Verfahren in die mit der elften Drain-Auswahlleitung DSL11 gekoppelten Speicherzellen programmiert werden, und die drei Datenbits, die aus QSB, PSB und HSB bestehen, können durch das TLC-Verfahren in die mit der zwölften Drain-Auswahlleitung DSL12 gekoppelten Speicherzellen programmiert werden. Daher kann in einer Ausführungsform die Programmieroperation im Vergleich zu einem Verfahren des gleichzeitigen Programmierens von sechs Datenbits verkürzt werden.
13 zeigt ein Diagramm, das Schwellenspannungen von programmierten Speicherzellen gemäß einer ersten Ausführungsform der vorliegenden Offenbarung darstellt.
Unter Bezugnahme auf 13, wenn eine Seite sechs Datenbits einschließlich LSB, CSB, MSB, QSB, PSB und HSB umfasst, kann eine Hälfte (1/2) der 6-Bit-Daten in die Speicherzellen programmiert werden, die in den ersten Zwischenstecker 1Ps umfasst sind, und die verbleibende Hälfte der Daten kann in die Speicherzellen programmiert werden, die in den zweiten Zwischenstecker 2Ps umfasst sind. Es kann angenommen werden, dass die ersten Zwischenstecker 1Ps durch die elfte Drain-Auswahlleitung DSL11 ausgewählt werden und die zweiten Zwischenstecker 2Ps durch die zwölfte Drain-Auswahlleitung DSL12 ausgewählt werden. Die Speicherzellen, die in den ersten Zwischensteckern 1Ps umfasst sind, können mit LSB-, CSB- und MSB-Daten programmiert werden. Wenn eine Programmieroperation der in den ersten Zwischensteckern 1Ps umfassten Speicherzellen abgeschlossen ist, können die in den zweiten Zwischensteckern 2Ps umfassten Speicherzellen mit QSB-, PSB- und HSB-Daten programmiert werden.
Während einer Leseoperation können die durch die elfte Drain-Auswahlleitung DSL11 ausgewählten Speicherzellen durch das TLC-Verfahren gelesen werden und die durch die zwölfte Drain-Auswahlleitung DSL12 ausgewählten Speicherzellen können durch das TLC-Verfahren gelesen werden.
14 zeigt eine Draufsicht, die den Aufbau eines Speicherblocks gemäß einer zweiten Ausführungsform der vorliegenden Offenbarung darstellt.
Unter Bezugnahme auf 14 kann der Hauptstecker Pm den ersten und zweiten Zwischenstecker 1Ps und 2Ps umfassen, die durch das Kanalisolationsmuster cDP voneinander beabstandet sind. Eine Drain-Auswahlleitung kann gemeinsam mit Zwischensteckern gekoppelt sein, die entlang der X-Richtung in einem Zickzack-Muster angeordnet sind, und können in der Y-Richtung voneinander getrennt sein. Beispielsweise können die zehnte, elfte, zwölfte und dreizehnte Drain-Auswahlleitung DSL10, DSL11, DSL12 und DSL13 durch die ausgewählten Isolationsmuster sDP, die sich in der X-Richtung erstrecken, voneinander beabstandet sein. Die Kanalisolationsmuster cDP können in Überlappungsbereichen zwischen den ausgewählten Isolationsmustern sDP und den Hauptsteckern Pm gebildet werden.
Die Bitleitungen BL können sich in der Y-Richtung erstrecken und in der X-Richtung voneinander beabstandet sein. Die ersten und zweiten Zwischenstecker 1Ps und 2Ps, die in der gleichen Richtung (Y-Richtung) wie die Bitleitung BL angeordnet sind, können gemeinsam an dieselbe Bitleitung BL gekoppelt sein. Die ersten oder zweiten Zwischenstecker 1Ps oder 2Ps, die in der X-Richtung angeordnet sind, können mit unterschiedlichen Bitleitungen BL gekoppelt sein. Der erste und der zweite Zwischenstecker 1Ps und 2Ps, die in demselben Hauptstecker Pm umfasst sind, können über denselben Kontakt CT gemeinsam mit der Bitleitung BL gekoppelt werden, so dass der erste und der zweite Zwischenstecker 1Ps und 2Ps, die in demselben Hauptstecker Pm umfasst sind, elektrisch mit derselben Bitleitung BL gekoppelt werden können.
15 zeigt eine Draufsicht, die den Aufbau der in 14 gezeigten Zwischenstecker darstellt.
Unter Bezugnahme auf 15 kann der Kontakt CT den ersten und zweiten Zwischenstecker 1Ps und 2Ps gemeinsam kontaktieren. Beispielsweise kann der Kontakt CT gemeinsam gekoppelt sein mit der Kanalschicht CH, die in dem ersten Zwischenstecker 1Ps umfasst ist, und der Kanalschicht CH, die in dem zweiten Zwischenstecker 2Ps umfasst ist.
16A zeigt eine Schnittdarstellung, die den Aufbau eines Speicherblocks entlang der Linie E-E' von 14 darstellt.
Unter Bezugnahme auf 16A können die ausgewählten Isolationsmuster sDP in Bereichen, in denen Hauptstecker gebildet werden, und zwischen den Hauptsteckern gebildet werden. Daher kann die auf derselben Schicht gebildete Drain-Auswahlleitung DSL durch die ausgewählten Isolationsmuster sDP in die zehnte, elfte, zwölfte und dreizehnte Drain-Auswahlleitung DSL10, DSL11, DSL12 und DSL13 getrennt werden. Wenn der erste bis dritte Hauptstecker 1Pm bis 3Pm in der X-Richtung voneinander beabstandet sind, kann der zweite Zwischenstecker 2Ps, der in dem ersten Hauptstecker 1Pm umfasst ist, mit der zehnten Drain-Auswahlleitung DSL10 gekoppelt sein. Der erste Zwischenstecker 1Ps, der in dem zweiten Hauptstecker 2Pm umfasst ist, kann mit der elften Drain-Auswahlleitung DSL11 gekoppelt werden. Der zweite Zwischenstecker 2Pm kann mit der zwölften Drain-Auswahlleitung DSL12 gekoppelt sein. Der erste Zwischenstecker 1Ps, der in dem dritten Hauptstecker 3Pm umfasst ist, kann mit der dreizehnten Drain-Auswahlleitung DSL13 gekoppelt werden. Die ersten und zweiten Zwischenstecker 1Ps und 2Ps, die in jedem der ersten bis dritten Hauptstecker 1Pm bis 3Pm umfasst sind, können durch das Kanalisolationsmuster cDP voneinander getrennt sein. Jeder der Kontakte CT kann jedoch an den ersten und zweiten Zwischensteckern 1Ps und 2Ps gebildet werden, die in demselben Hauptstecker umfasst sind. Die Bitleitung BL kann oben auf den Kontakten CT gebildet werden. Daher kann die Bitleitung BL, die sich in der Y-Richtung erstreckt, gemeinsam mit dem ersten und dem zweiten Zwischenstecker 1Ps und 2Ps gekoppelt sein, die in jedem der ersten bis dritten Hauptstecker 1Pm bis 3Pm umfasst sind.
16B zeigt eine Schnittdarstellung, die den Aufbau eines Speicherblocks entlang der Linie F-F' von 14 darstellt;
Unter Bezugnahme auf 16B kann der erste Hauptstecker 1Pm zwischen der zehnten und elften Drain-Auswahlleitung DSL10 und DSL11 gebildet werden, und der zweite Hauptstecker 2Pm kann zwischen der zwölften und dreizehnten Drain-Auswahlleitung DSL12 und DSL13 gebildet werden. Zum Beispiel kann der erste Zwischenstecker 1Ps, der in dem ersten Hauptstecker 1Pm umfasst ist, die zehnte Drain-Auswahlleitung DSL10 kontaktieren, und der zweite Zwischenstecker 2Ps kann die elfte Drain-Auswahlleitung DSL11 kontaktieren. Der in dem zweiten Hauptstecker 2Pm umfasste erste Zwischenstecker 1Ps kann mit der zwölften Drain-Auswahlleitung DSL12 gekoppelt sein. Der zweite Zwischenstecker 2Ps kann mit der dreizehnten Drain-Auswahlleitung DSL13 gekoppelt sein. Jeder der Source-Auswahlleitung SSL, der ersten Dummy-Leitung DWL1, der ersten bis n-ten Wortleitung WL1 bis WLn und der zweiten Dummy-Leitung DWL2 kann gemeinsam mit dem ersten und zweiten Hauptstecker 1Pm und 2Pm gekoppelt sein.
Jeder der Kontakte CT kann oben auf dem ersten und zweiten Zwischenstecker 1Ps und 2Ps gebildet werden, die jeweils in dem ersten und zweiten Hauptstecker 1Pm und 2Pm umfasst sind. Die Bitleitung BL kann oben auf den Kontakten CT gebildet sein. Daher kann die sich in der Y-Richtung erstreckende Bitleitung BL gemeinsam mit dem ersten und dem zweiten Zwischenstecker 1Ps und 2Ps gekoppelt sein, die in jedem der ersten und zweiten Hauptstecker 1Pm und 2Pm umfasst sind.
17 zeigt ein Schaltbild, das einen in 14 dargestellten Speicherblock darstellt;
Unter Bezugnahme auf 17 können der elfte bis zweiundzwanzigste String ST11 bis ST22 gemeinsam mit der ersten Bitleitung BL1 gekoppelt sein.
Die elfte und zwölfte Strings ST11 und ST12 können in einem Hauptstecker umfasst sein. Der einundzwanzigste und zweiundzwanzigste String ST21 und ST22 können in einem Hauptstecker umfasst sein. Zum Beispiel kann der elfte String ST11 dem ersten Zwischenstecker 1Ps entsprechen, der in dem ersten Hauptstecker umfasst ist, und der zwölfte String ST12 kann dem zweiten Zwischenstecker 2Ps entsprechen, der in dem ersten Hauptstecker umfasst ist. Der einundzwanzigste String ST21 kann dem ersten Zwischenstecker 1Ps entsprechen, der in dem zweiten Hauptstecker umfasst ist, und der zweiundzwanzigste String ST22 kann dem zweiten Zwischenstecker 2Ps entsprechen, der in dem zweiten Hauptstecker umfasst ist.
Der in dem elften String ST11 umfasste Drain-Auswahltransistor DST kann mit der zehnten Drain-Auswahlleitung DSL10 gekoppelt sein. Der in dem zwölften String ST12 umfasste Drain-Auswahltransistor DST kann mit der elften Drain-Auswahlleitung DSL11 gekoppelt sein. Der in dem einundzwanzigste String ST21 umfasste Drain-Auswahltransistor DST kann mit der zwölften Drain-Auswahlleitung DSL12 gekoppelt sein. Der in dem zweiundzwanzigste String ST22 umfasste Drain-Auswahltransistor DST kann mit einer dreizehnten Drain-Auswahlleitung DSL13 gekoppelt sein.
Daher kann während einer Programmier- oder Leseoperation, wenn die zehnte Drain-Auswahlleitung DSL10 ausgewählt ist und die verbleibende elfte bis dreizehnte Drain-Auswahlleitung DSL11 bis DSL13 nicht ausgewählt sind, der elfte String ST11 ausgewählt werden und der verbleibende zwölfte bis zweiundzwanzigste String ST12 bis ST22 möglicherweise nicht ausgewählt werden. Beispielsweise kann davon ausgegangen werden, dass die erste Wortleitung WL1 eine ausgewählte Wortleitung ist, eine Einschaltspannung an die zehnte Drain-Auswahlleitung DSL10 angelegt wird und eine Ausschaltspannung an die elfte bis dreizehnte Drain-Auswahlleitung DSL11 bis DSL13 angelegt wird. Wenn eine Programmierspannung an die erste Wortleitung WL1 angelegt wird, kann die erste Speicherzelle MC1, die in dem elften String ST11 umfasst ist, unter den ersten Speicherzellen MC1, die mit der ersten Wortleitung WL1 gekoppelt sind, gemäß der an die erste Bitleitung BL1 angelegten Spannung programmiert werden. Mit anderen Worten können in Bezug auf Speicherzellen, die mit der gleichen Wortleitung gekoppelt sind, ausgewählte Speicherzellen durch eine ausgewählte Drain-Auswahlleitung geändert werden. Ein Verfahren zum Betreiben der Speichervorrichtung mit dem oben beschriebenen Aufbau wird im Folgenden beschrieben.
18 zeigt ein Diagramm, das ein Verfahren zum Betreiben einer Speichervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Offenbarung darstellt;
Unter Bezugnahme auf 18 kann gemäß der zweiten Ausführungsform eine Speicherzelle in einen ersten Zwischenstecker und einen zweiten Zwischenstecker getrennt werden, und eine Drain-Auswahlleitung kann getrennt werden. Durch ein Steuern der getrennten Zwischenstecker und der getrennten Drain-Auswahlleitungen kann in einer Ausführungsform die Zeit, die zum Programmieren von Daten mit derselben Kapazität benötigt wird, und die Zeit zum Durchführen einer Leseoperation reduziert werden. Das Betriebsverfahren gemäß der zweiten Ausführungsform wird im Folgenden näher beschrieben.
Es kann davon ausgegangen werden, dass die Daten einer (1) Seite, die von einem Host übertragen wird, aus sechs Datenbits bestehen. Die 6-Bit-Daten können in LSB-, CSB-, MSB-, QSB-, PSB- und HSB-Daten unterteilt werden. Zum Beispiel können die LSB-Daten ein Bit, die CSB-Daten ein Bit, die MSB-Daten ein Bit, die QSB-Daten ein Bit, die PBS-Daten ein Bit und die HSB-Daten ein Bit sein.
Bei einer vergleichenden Programmieroperation kann die Zeit der Programmieroperation erhöht werden, da die sechs Datenbits in Speicherzellen programmiert werden können, die durch die erste Drain-ausgewählte Wortleitung DSL1 unter den in der ausgewählten Wortleitung umfassten Speicherzellen durch ein One-Shot-Programmverfahren ausgewählt werden. Gemäß dem One-Shot-Programmverfahren können alle zu programmierenden Datenbits kombiniert werden, und jede der Speicherzellen kann gemäß einem Zielzustand unter Verwendung eines kombinierten Codes programmiert werden.
Gemäß der zweiten Ausführungsform der vorliegenden Offenbarung kann die erste Drain-Auswahlleitung DSL1 die zehnte, elfte, zwölfte und dreizehnte Drain-Auswahlleitung DSL10, DSL11, DSL12 und DSL13 sein, und der Hauptstecker kann in den ersten und zweiten Zwischenstecker unterteilt werden. Speicherzellen, die durch eine Drain-Auswahlleitung ausgewählt werden, können mit Daten programmiert werden, die durch Halbieren von N Datenbits (1/2) (wobei N eine positive ganze Zahl ist) und Halbieren von in jeder geteilten Gruppe umfassten logischen Seitendaten erhalten werden. Beispielsweise kann angenommen werden, dass die Seitendaten sechs Bits umfassen und die in den sechs Datenbits umfassten logischen Seitendaten LSB-, CSB-, MSB-, QSB-, PSB- und HSB-Daten sind. Mit anderen Worten können jede der LSB-, CSB-, MSB-, QSB-, PSB- und HSB-Daten die logischen Seitendaten sein, die M Bits umfassen (wobei M eine positive ganze Zahl ist). Die LSB-, CSB-, MSB-, QSB-, PSB- und HSB-Daten können in „LSB, CSB, MSB“ und „QSB, PSB, HSB“ unterteilt werden. Eine Datenkombination, die durch Halbieren der logischen Seitendaten von „LSB, CSB, MSB“ erhalten wird, kann in die ausgewählten Speicherzellen programmiert werden.
Wenn während einer Programmieroperation davon ausgegangen wird, dass die zehnte, elfte, zwölfte und dreizehnte Drain-Auswahlleitung DSL10, DSL11, DSL12 und DSL13 nacheinander ausgewählt werden, kann eine Datenkombination der Hälfte von jeden der der LSB-, CSB- und MSB-Daten in Speicherzellen programmiert werden, die durch die zehnte Drain-Auswahlleitung DSL10 ausgewählt werden, und eine Datenkombination der verbleibenden Hälfte von jeden der LSB-, CSB- und MSB-Daten kann in Speicherzellen programmiert werden, die durch die elfte Drain-Auswahlleitung DSL11 ausgewählt werden. Anschließend kann eine Datenkombination der Hälfte von jeden der der QSB-, PSB- und HSB-Daten in Speicherzellen programmiert werden, die durch die zwölfte Drain-Auswahlleitung DSL12 ausgewählt werden. Eine Datenkombination der verbleibenden Hälfte von jeden der QSB, PSB und HSB kann in Speicherzellen programmiert werden, die durch die dreizehnte Drain-Auswahlleitung DSL13 ausgewählt werden.
Mit anderen Worten können die mit der zehnten Drain-Auswahlleitung DSL10 gekoppelten Speicherzellen mit drei Datenbits einschließlich LSB, CSB und MSB, die die Hälfte der Gesamtheit der LSB-, CSB- und MSB-Daten entsprechen, durch ein TLC-Verfahren programmiert werden. Drei Datenbits einschließlich LSB, CSB und MSB, die der verbleibenden Hälfte der Gesamtheit der LSB-, CSB- und MSB-Daten entsprechen, können durch das TLC-Verfahren in Speicherzellen programmiert werden, die mit der elften Drain-Auswahlleitung DSL11 gekoppelt sind. Die mit der zwölften Drain-Auswahlleitung DSL12 gekoppelten Speicherzellen können mit drei Datenbits einschließlich QSB, PSB und HSB, die der Hälfte der Gesamtheit der QSB-, PSB- und HSB-Daten entsprechen, durch das TLC-Verfahren programmiert werden. Die anderen drei Datenbits einschließlich QSB, PSB und HSB, die der verbleibenden Hälfte der Gesamtheit der QSB-, PSB- und HSB-Daten entsprechen, können durch das TLC-Verfahren in Speicherzellen programmiert werden, die mit der dreizehnten Drain-Auswahlleitung DSL13 gekoppelt sind.
Wie oben beschrieben, kann in einer Ausführungsform durch ein Durchführen einer Programmieroperation durch Aufteilen der gesamten Daten die Zeit zum Durchführen der Programmieroperation im Vergleich zu einem Verfahren des gleichzeitigen Programmierens der gesamten Seitendaten verringert werden. Die oben beschriebene Programmieroperation wird im Folgenden beschrieben.
19 zeigt ein Diagramm, das Schwellenspannungen von programmierten Speicherzellen gemäß einer zweiten Ausführungsform der vorliegenden Offenbarung darstellt;
Unter Bezugnahme auf 19, wenn eine Seite sechs Datenbits einschließlich LSB-, CSB-, MSB-, QSB-, PSB- und HSB-Daten umfasst, können die LSB-, CSB- und MSB-Daten, die der Hälfte (1/2) der Sechs-Bit-Daten entsprechen, in Speicherzellen programmiert werden, die durch die zehnte oder elfte Drain-Auswahlleitung DSL10 oder DSL11 ausgewählt werden, und die QSB-, PSB- und HSB-Daten, die der restlichen Hälfte der Daten entsprechen, können in Speicherzellen programmiert werden, die durch die zwölfte oder dreizehnte Drain-Auswahlleitung DSL12 oder DSL13 ausgewählt werden.
Zum Beispiel kann eine Datenkombination, die der Hälfte der LSB-, CSB- und MSB-Daten entspricht, der (1-1)-ten Datengruppe DATA1-1 entsprechen, wie in 1 gezeigt, und die (1-1)-te Datengruppe DATA1-1 kann in die Speicherzellen programmiert werden, die durch die zehnte Drain-Auswahlleitung DSL10 ausgewählt werden. Zum Beispiel kann eine Datenkombination, die der anderen Hälfte der LSB-, CSB- und MSB-Daten entspricht, der (1-2)-ten Datengruppe DATA1-2 entsprechen, wie in 1 gezeigt, und die (1-2)-te Datengruppe DATA1-2 kann in die Speicherzellen programmiert werden, die durch die elfte Drain-Auswahlleitung DSL11 ausgewählt werden. Auf diese Weise kann eine Datenkombination, die der Hälfte der QSB-, PSB- und HSB-Daten entspricht, in Speicherzellen programmiert werden, die durch die zwölfte Drain-Auswahlleitung DSL12 ausgewählt werden. Darüber hinaus kann eine Datenkombination, die der verbleibenden Hälfte der QSB-, PSB- und HSB-Daten entspricht, in Speicherzellen programmiert werden, die durch die dreizehnte Drain-Auswahlleitung DSL13 ausgewählt werden.
Während einer Leseoperation können die durch die zehnte, elfte, zwölfte und dreizehnte Drain-Auswahlleitung DSL10, DSL11, DSL12 und DSL13 ausgewählten Speicherzellen durch ein TLC-Verfahren gelesen werden.
20 zeigt ein Diagramm, das eine weitere Ausführungsform zum Aufteilen von logischen Seitendaten darstellt.
Unter Bezugnahme auf 20 können in der oben beschriebenen ersten und zweiten Ausführungsform die logischen LSB-, CSB-, MSB-, QSB-, PSB- und HSB-Seitendaten in „LSB, CSB, MSB“ und „QSB, PSB, HSB“ unterteilt werden, die dann in ausgewählte Speicherzellen programmiert werden können. Die logischen Seitendaten können jedoch auch gemäß anderen Verfahren aufgeteilt werden. Beispielsweise können die logischen LSB-, CSB-, MSB-, QSB-, PSB- und HSB-Seitendaten in eine Datenkombination, die LSB-, MSB- und PSB-Daten umfasst, und in die andere Datenkombination, die CSB-, QSB- und HSB-Daten umfasst, aufgeteilt werden. Während einer Programmieroperation der LSB-, MSB- und PSB-Datenkombination kann eine Einschaltspannung an die zehnte Drain-Auswahlleitung DSL10 angelegt werden, um den ersten Zwischenstecker 1Ps auszuwählen, der mit der zehnten Drain-Auswahlleitung DSL10 gekoppelt ist. Eine ausgewählte Speicherzelle MC11 aus der Vielzahl von Speicherzellen, die in dem ersten Zwischenstecker 1Ps umfasst sind, kann mit den LSB-, MSB- und PSB-Daten programmiert werden. Wenn die Programmieroperation der LSB-, MSB- und PSB-Daten abgeschlossen ist, kann eine Programmieroperation des Programmierens der CSB-, QSB- und HSB-Datenkombination durchgeführt werden. Beispielsweise kann eine Ausschaltspannung an die zehnte Drain-Auswahlleitung DSL10 und eine Einschaltspannung an die elfte Drain-Auswahlleitung DSL11 angelegt werden, um den zweiten Zwischenstecker 2Ps auszuwählen, der mit der elften Drain-Auswahlleitung DSL11 gekoppelt ist. Eine ausgewählte Speicherzelle MC12 aus der Vielzahl von Speicherzellen, die in dem zweiten Zwischenstecker 2Ps umfasst sind, kann mit den CSB-, QSB- und HSB-Daten programmiert werden.
21 zeigt ein Blockdiagramm, das ein Solid-State-Drive(SSD)-System 4000 gemäß einer Ausführungsform der vorliegenden Offenbarung darstellt.
Unter Bezugnahme auf 21 kann das SSD-System 4000 einen Host 4100 und ein SSD 4200 umfassen. Das SSD 4200 kann mit dem Host 4100 über einen Signalanschluss bzw. Signalverbinder 4001 Signale austauschen und über einen Stromanschluss bzw. Stromstecker 4002 Strom empfangen. Das SSD 4200 kann eine Steuerung 4210, eine Vielzahl von Flash-Speichern 4221 bis 422n, eine Hilfsstromversorgung 4230 und einen Pufferspeicher 4240 umfassen. In einer Ausführungsform können die Speicher 4221 bis 422n einen nichtflüchtigen Speicher (NMV) umfassen.
Gemäß einer Ausführungsform kann jeder der Vielzahl von Flash-Speichern 4221 bis 422n in der gleichen Weise ausgebildet sein, wie die oben unter Bezugnahme auf 1 beschriebe Speichervorrichtung 100 ausgebildet ist.
Die Steuerung 4210 kann die Vielzahl von Flash-Speichern 4221 bis 422n als Antwort auf die von dem Host 4100 empfangenen Signale steuern. In einer Ausführungsform können die Signale auf den Schnittstellen des Hosts 4100 und des SSD 4200 basieren. Zum Beispiel können die Signale durch zumindest eine der verschiedenen Schnittstellen definiert werden, wie Universal Serial Bus (USB), Multimedia Card (MMC), Embedded MMC (eMMC), Peripheral Component Interconnection (PCI), PCI-Express (PCI-E), Advanced Technology Attachment (ATA), Serial-ATA (SATA), Parallel-ATA (PATA), Small Computer System Interface (SCSI), Enhanced Small Disk Interface (ESDI), Integrated Drive Electronics (IDE), Firewire, Universal Flash Storage (UFS), WiFi, Bluetooth und Nonvolatile Memory Express (NVMe).
Die Hilfsstromversorgung 4230 kann über den Stromanschluss 4002 mit dem Host 4100 gekoppelt werden. Die Hilfsstromversorgung 4230 kann mit dem Strom von dem Host 4100 versorgt und geladen werden. Die Hilfsstromversorgung 4230 kann das SSD 4200 mit Strom versorgen, wenn die Stromversorgung von dem Host 4100 nicht reibungslos erfolgt. In einer Ausführungsform kann die Hilfsstromversorgung 4230 innerhalb oder außerhalb des SSD 4200 angeordnet sein. Zum Beispiel kann die Hilfsstromversorgung 4230 in einer Hauptplatine (Main Board) angeordnet sein und das SSD 4200 mit Hilfsstrom versorgen.
Der Pufferspeicher 4240 kann als Pufferspeicher des SSD 4200 dienen. Beispielsweise kann der Pufferspeicher 4240 von dem Host 4100 empfangene Daten oder von der Vielzahl von Flash-Speichern 4221 bis 422n empfangene Daten vorübergehend speichern, oder er kann Metadaten (z.B. Abbildungs- bzw. Zuordnungstabellen) der Flash-Speicher 4221 bis 422n vorübergehend speichern. Der Pufferspeicher 4240 kann flüchtige Speicher wie DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM und GRAM oder nichtflüchtige Speicher wie FRAM, ReRAM, STT-MRAM und PRAM umfassen.
22 zeigt ein Diagramm, das ein Speichersystem 70000 gemäß einer Ausführungsform der vorliegenden Offenbarung darstellt.
Unter Bezugnahme auf 22 kann das Speichersystem 70000 eine Speicherkarte oder eine Smart- bzw. Chipkarte umfassen. Das Speichersystem 70000 kann eine Speichervorrichtung 1100, eine Steuerung (Controller) 1200 und eine Kartenschnittstelle 7100 umfassen.
Die Speichervorrichtung 1100 kann in der gleichen Weise wie die Speichervorrichtung 100, wie oben in 2 gezeigt, ausgebildet sein.
Die Steuerung 1200 kann einen Datenaustausch zwischen der Speichervorrichtung 1100 und der Kartenschnittstelle 7100 steuern. Gemäß einer Ausführungsform kann die Kartenschnittstelle 7100 eine SD(Secure Digital)-Kartenschnittstelle oder eine MMC(Multi-Media-Card)-Schnittstelle sein, ist aber nicht darauf beschränkt.
Die Kartenschnittstelle 7100 kann einen Datenaustausch zwischen einem Host 60000 und der Steuerung 1200 gemäß einem Protokoll des Hosts 60000 koppeln. Gemäß einer Ausführungsform kann die Kartenschnittstelle 7100 ein USB(Universal Serial Bus)-Protokoll und ein IC(InterChip-USB-Protokoll unterstützen. Die Kartenschnittstelle 7100 kann sich beziehen auf eine Hardware, die in der Lage ist, ein Protokoll zu unterstützen, das von dem Host 60000 verwendet wird, auf in der Hardware installierte Software oder auf ein Signalübertragungsverfahren.
Wenn das Speichersystem 70000 mit einer Host-Schnittstelle 6200 des Hosts 60000 verbunden ist, wie z.B. einem PC, einem Tablet-PC, einer Digitalkamera, einem digitalen Audioplayer, einem Mobiltelefon, einer Videospielkonsole oder einer digitalen Set-Top-Box, kann die Host-Schnittstelle 6200 als Antwort auf die Steuerung eines Mikroprozessors 6100 eine Datenkommunikation mit der Speichervorrichtung 1100 über die Kartenschnittstelle 7100 und die Steuerung 1200 durchführen.
Gemäß der vorliegenden Offenbarung kann in einer Ausführungsform der Integrationsgrad einer Speichervorrichtung verbessert werden, und die Betriebsgeschwindigkeit der Speichervorrichtung kann verbessert werden.
Einem Fachmann wird klar sein, dass an jeder der oben beschriebenen Ausführungsformen der vorliegenden Offenbarung verschiedene Modifikationen vorgenommen werden können, ohne von der Lehre oder dem Umfang der Offenbarung abzuweichen. Es ist daher beabsichtigt, dass die vorliegende Offenbarung alle derartigen Modifikationen abdeckt, sofern sie in den Umfang der beigefügten Ansprüche und ihrer Äquivalente fallen.

Claims

Speichervorrichtung, aufweisend: erste Hauptstecker, die in einer vertikalen Richtung über einem Substrat gebildet und in einer ersten Richtung angeordnet sind; zweite Hauptstecker, die parallel zu den ersten Hauptsteckern angeordnet sind; dritte Hauptstecker, die in der ersten Richtung zwischen den ersten und zweiten Hauptstecker angeordnet sind, wobei die dritten Hauptstecker in einer diagonalen Richtung an die ersten und zweiten Hauptstecker angrenzen; und Bit-Leitungen, die über den ersten bis dritten Hauptsteckern voneinander beabstandet sind, und wobei jeder der ersten bis dritten Hauptstecker einen ersten und einen zweiten Zwischenstecker umfasst, die einander in einer zweiten Richtung orthogonal zu der ersten Richtung gegenüberliegen, wobei Abschnitte des ersten und zweiten Zwischensteckers, die in jedem der ersten und dritten Hauptstecker umfasst sind, mit verschiedenen Auswahlleitungen gekoppelt sind, und wobei Abschnitte des ersten und des zweiten Zwischensteckers, die in jedem der zweiten und dritten Hauptstecker umfasst sind, mit verschiedenen Auswahlleitungen gekoppelt sind.
Speichervorrichtung nach Anspruch 1, wobei die Bitleitungen aufweisen: erste Bitleitungen, die mit den ersten Zwischensteckern gekoppelt sind, die in den ersten und zweiten Hauptsteckern umfasst sind; zweite Bitleitungen, die an die ersten Bitleitungen angrenzen und mit den zweiten Zwischensteckern gekoppelt sind, die in den ersten und zweiten Hauptsteckern umfasst sind; dritte Bitleitungen, die an die zweiten Bitleitungen angrenzen und mit den zweiten Zwischensteckern gekoppelt sind, die in den dritten Hauptsteckern umfasst sind; und vierte Bitleitungen, die an die dritten Bitleitungen angrenzen und mit den ersten Zwischensteckern gekoppelt sind, die in den dritten Hauptsteckern umfasst sind.
Speichervorrichtung nach Anspruch 2, ferner aufweisend: erste Kontakte, die zwischen den in den ersten und zweiten Hauptsteckern umfassten ersten Zwischensteckern und den ersten Bitleitungen gebildet sind; zweite Kontakte, die zwischen den in den ersten und zweiten Hauptsteckern umfassten zweiten Zwischensteckern und den zweiten Bitleitungen gebildet sind; dritte Kontakte, die zwischen den in den dritten Hauptsteckern umfassten zweiten Zwischensteckern und den dritten Bitleitungen gebildet sind; und vierte Kontakte, die zwischen den in den dritten Hauptsteckern umfassten ersten Zwischensteckern und den vierten Bitleitungen gebildet sind.
Speichervorrichtung nach Anspruch 2, ferner aufweisend ein Kanalisolationsmuster, das den ersten und zweiten Zwischenstecker in der vertikalen Richtung trennt.
Speichervorrichtung nach Anspruch 4, wobei jeder der ersten und zweiten Zwischenstecker aufweist: eine in der vertikalen Richtung auf dem Substrat gebildete Kernsäule; eine Kanalschicht, die eine Seitenfläche der Kernsäule umgibt; eine Tunnelisolationsschicht, die eine Seitenfläche der Kanalschicht umgibt; eine Ladungsfangstellenschicht, die eine Seitenfläche der Tunnelisolationsschicht umgibt; und eine Sperrschicht, die eine Seitenfläche der Ladungsfangstellenschicht umgibt.
Speichervorrichtung nach Anspruch 5, wobei das Kanalisolationsmuster die Kernsäule und die Kanalschicht, die in den ersten Zwischensteckern umfasst sind, und die Kernsäule und die Kanalschicht, die in den zweiten Zwischensteckern umfasst sind, in der vertikalen Richtung trennt.
Speichervorrichtung nach Anspruch 6, wobei das Kanalisolationsmuster ferner die Tunnelisolationsschicht, die Ladungsfangstellenschicht und die Sperrschicht, die in den ersten Zwischensteckern umfasst sind, und die Tunnelisolationsschicht, die Ladungsfangstellenschicht und die Sperrschicht, die in den zweiten Zwischensteckern umfasst sind, in der vertikalen Richtung trennt.
Speichervorrichtung nach Anspruch 1, wobei die in den ersten Hauptsteckern umfassten ersten Zwischenstecker mit einer ersten Auswahlleitung gekoppelt sind, wobei die in den zweiten Hauptsteckern umfassten zweiten Zwischenstecker mit einer zweiten Auswahlleitung gekoppelt sind, und wobei die ersten und zweiten Zwischenstecker, die in den dritten Hauptsteckern umfasst sind, die zweiten Zwischenstecker, die in den ersten Hauptsteckern umfasst sind, und die ersten Zwischenstecker, die in den zweiten Hauptsteckern umfasst sind, mit einer dritten Auswahlleitung gekoppelt sind, die zwischen den ersten und zweiten Auswahlleitungen angeordnet ist.
Speichervorrichtung nach Anspruch 8, wobei die erste bis dritte Auswahlleitung auf derselben Schicht gebildet sind.
Speichervorrichtung nach Anspruch 8, ferner aufweisend eine Source-Leitung, vierte Auswahlleitungen und Wortleitungen, die zwischen den ersten bis dritten Auswahlleitungen und dem Substrat gestapelt und voneinander beabstandet sind.
Speichervorrichtung nach Anspruch 10, wobei die Source-Leitung, die vierten Auswahlleitungen und die Wortleitungen gemeinsam die ersten bis dritten Hauptstecker kontaktieren.
Verfahren zum Betreiben einer Speichervorrichtung, das Verfahren aufweisend: Aufteilen von M Bits von Seitendaten in erste und zweite Datengruppen, die jeweils M/2 Bits der Seitendaten umfassen, wobei M eine positive ganze Zahl ist; Programmieren der ersten Datengruppe in erste Speicherzellen, die mit einer ausgewählten Wortleitung gekoppelt sind; und Programmieren der zweiten Datengruppe in zweite Speicherzellen, die mit der ausgewählten Wortleitung gekoppelt sind.
Verfahren nach Anspruch 12, wobei das Programmieren der ersten oder zweiten Datengruppe in die ersten oder zweiten Speicherzellen durch Programmieren der M/2 Bits der Seitendaten in eine Speicherzelle durchgeführt wird.
Verfahren nach Anspruch 12, wobei das Programmieren der ersten Datengruppe in die mit der ausgewählten Wortleitung gekoppelten ersten Speicherzellen aufweist: Anlegen einer Einschaltspannung an eine den ersten Speicherzellen entsprechende Auswahlleitung; Steuern einer Spannung von Bitleitungen gemäß den Daten der ersten Datengruppe, die die M/2 Bits der Seitendaten umfasst; und Anlegen einer Programmspannung an die ausgewählte Wortleitung.
Verfahren nach Anspruch 12, wobei das Programmieren der zweiten Datengruppe in die mit der ausgewählten Wortleitung gekoppelten zweiten Speicherzellen aufweist: Anlegen einer Einschaltspannung an eine den zweiten Speicherzellen entsprechende Auswahlleitung; Steuern einer Spannung von Bitleitungen gemäß den Daten der zweiten Datengruppe, die die M/2 Bits der Seitendaten umfasst; und Anlegen einer Programmspannung an die ausgewählte Wortleitung.
Verfahren nach Anspruch 12, wobei während einer Operation des Lesens der M-Bits der Seitendaten eine Leseoperation der ersten Speicherzellen und eine Leseoperation der zweiten Speicherzellen getrennt durchgeführt werden.
Verfahren nach Anspruch 16, wobei die Leseoperation einer der ersten und zweiten Speicherzellen durch Lesen der M/2 Bits der Seitendaten durchgeführt wird.
Verfahren zum Betreiben einer Speichervorrichtung, das Verfahren aufweisend: Aufteilen von M Bits der Seitendaten in erste und zweite Datengruppen, wobei M eine positive ganze Zahl ist; Aufteilen von in der ersten Datengruppe umfassten logischen Seitendaten in eine erste und zweite logische Seitendatengruppe; Aufteilen von in der zweiten Datengruppe umfassten logischen Seitendaten in eine dritte und vierte logische Seitendatengruppe; Programmieren der ersten logischen Seitendatengruppe in erste Speicherzellen, die durch eine erste Auswahlleitung ausgewählt werden; Programmieren der zweiten logischen Seitendatengruppe in zweite Speicherzellen, die durch eine zweite Auswahlleitung ausgewählt werden, die ein Paar mit der ersten Auswahlleitung bildet; Programmieren der dritten logischen Seitendatengruppe in dritte Speicherzellen, die durch eine dritte Auswahlleitung ausgewählt werden; und Programmieren der vierten logischen Seitendatengruppe in vierte Speicherzellen, die durch eine vierte Auswahlleitung ausgewählt werden, die ein Paar mit der dritten Auswahlleitung bildet.
Verfahren nach Anspruch 18, wobei das Programmieren der ersten bis vierten logischen Seitendatengruppe in die erste bis vierte Speicherzelle durch Programmieren von M/2 Bits der Seitendaten in eine Speicherzelle durchgeführt wird.
Verfahren nach Anspruch 18, wobei erste Teil-Strings, in denen die ersten Speicherzellen umfass sind, und zweite Teil-Strings, in denen die zweiten Speicherzellen umfasst sind, sich Bitleitungen teilen, wobei die zweiten Teil-Strings nicht ausgewählt werden, wenn die ersten Teil-Strings durch eine an die erste Auswahlleitung angelegte Einschaltspannung ausgewählt werden, und wobei die ersten Teil-Strings nicht ausgewählt werden, wenn die zweiten Teil-Strings durch die an die zweite Auswahlleitung angelegte Einschaltspannung ausgewählt werden.
Verfahren nach Anspruch 18, wobei dritte Teil-Strings, in denen die dritten Speicherzellen umfasst sind, und vierte Teil-Strings, in denen die vierten Speicherzellen umfasst sind, sich Bitleitungen teilen, wobei die vierten Teil-Strings nicht ausgewählt werden, wenn die dritten Teil-Strings durch eine an die dritte Auswahlleitung angelegte Einschaltspannung ausgewählt werden, und wobei die dritten Teil-Strings nicht ausgewählt werden, wenn die vierten Teil-Strings durch die an die vierte Auswahlleitung angelegte Einschaltspannung ausgewählt werden.