DE112008000750T5

DE112008000750T5 - NAN-Flash-Speicher mit hierarchischer Bitleitungs-und-Wortleitungs-Architektur

Info

Publication number: DE112008000750T5
Application number: DE112008000750T
Authority: DE
Inventors: Massimiliano Frulio; Lorenzo Bedarida; Simone Bartoli; Fabio Tassan Caser
Original assignee: Atmel Corp
Current assignee: Atmel Corp
Priority date: 2007-03-20
Filing date: 2008-03-20
Publication date: 2010-01-28
Also published as: WO2008115570A1; US20080232169A1; CN101636793A; TW200903511A

Abstract

Vorrichtung, die umfasst:
eine Vielzahl von Flash-Speicheranordnungen;
einen globalen Wortleitungs-Treiber, der mit jeder Flash-Speicheranordnung verbunden ist, wobei jeder globale Wortleitungs-Treiber mit einer Vielzahl von Auswählleitungen gekoppelt ist;
eine Vielzahl von Leseverstärkern, die mit einer Vielzahl von Bitleitungen gekoppelt sind;
eine Vielzahl von Teilanordnungen in jeder Flash-Speicheranordnung, wobei jede Teilanordnung eine Vielzahl von NAND-Flash-Speicherzellen enthält, die mit lokalen Wortleitungen und lokalen Bitleitungen gekoppelt sind;
einen lokalen Wortleitungs-Treiber, der mit jeder Teilanordnung verbunden ist und mit der Vielzahl von Auswahlleitungen gekoppelt und so konfiguriert ist, dass er diejenigen der lokalen Wortleitungen in seiner Teilanordnung ansteuert, die mit ausgewählten der Vielzahl von NAND-Flash-Speicherzellen in seiner Teilanordnung verbunden sind; und
einen lokalen Bitleitungs-Treiber, der zwischen ausgewählte der lokalen Bitleitungen in jeder Teilanordnung und ausgewählte der Vielzahl von Bitleitungen gekoppelt ist.

Description

Beanspruchung der Priorität
Der Vorteil von Priorität wird hiermit gegenüber der US-Patentanmeldung Seriennummer 11/688,740, eingereicht am 20. März 2007, beansprucht, wobei diese Anmeldung hiermit durch Verweis einbezogen wird.
Technisches Gebiet
Der vorliegende Gegenstand betrifft nichtflüchtige Speicheranordnungen.
Kurze Beschreibung der Figuren
1 ist ein Blockschaltbild, das eine NAND-Flash-Speicheranordnung zeigt;
2 und 3 sind schematische Darstellungen, die Flash-Speicherzellen zeigen, die in NOR- bzw. NAND-Konfigurationen angeordnet sind;
4 ist ein Blockschaltbild, das zeigt, wie eine integrierte NAND-Flash-Speicherschaltung gemäß einigen Ausführungsformen eingerichtet sein kann;
5 ist ein Blockschaltbild, das detaillierter zeigt, wie eine integrierte NAND-Flash-Speicherschaltung gemäß einigen Ausführungsformen eingerichtet sein kann;
6 ist eine schematische Darstellung, die zeigt, wie die Wortleitungen einer Teilanordnung in einer Flash-Speicheranordnung mit lokalen Wortleitungs-Treibern gemäß einiger Ausführungsformen angesteuert werden können; und
7 ist ein Schema, das zeigt, wie ein hierarchischer Speicherdecoder eingesetzt werden kann, um einen NAND-Flash-Speicher gemäß einigen Ausführungsformen zu adressieren.
Ausführliche Beschreibung
Nichtflüchtige Speichervorrichtungen werden verbreitet in tragbaren Systemen, wie beispielsweise unter anderem Laptops, PDA und Mobiltelefonen, eingesetzt. Nichtflüchtige Speicher ermöglichen das Speichern binärer Informationen unabhängig davon, ob Strom an der Vorrichtung anliegt oder nicht. Dies ist eine sehr nützliche Eigenschaft für tragbare Systeme.
Nichtflüchtige Speicher werden unter Verwendung sogenannter Floating-Gate-Vorrichtungen realisiert, die ihren physikalischen Zustand ändern können. Zwei oder mehr physikalische Zustände werden hergestellt, indem der Schwellenwert der Floating-Gate-Vorrichtung mittels Injektion und Extraktion von Elektronen in dem Floating-Gate geändert wird. Die Injektion von Elektronen führt zu einem höheren Schwellenwert, der beispielsweise einem programmierten Zustand entspricht. Durch die allmähliche Extraktion von Ionen wird der Schwellenwert auf einen niedrigeren Wert gebracht, der beispielsweise einem Löschzustand entspricht.
Es gibt zwei Typen von Flash-Speichern, mit denen unterschiedliche Anforderungen und Anwendungen ermöglicht werden. NAND-Flash-Speicher haben eine hohe Dichte, jedoch eine mangelhafte Direktzugriffs-Leseleistung. Derartige Speicher eignen sich für Datenspeicherung, wenn sequenzieller Zugriff der Haupteinsatzzweck ist. Es wird eine sehr hohe Anzahl von Lese-Schaltungsblöcken verwendet, um den sequenziellen Lesedurchsatz aufrechtzuerhalten.
Die Architektur herkömmlicher NAND-Flash-Speicher konzentriert sich auf die Effizienz des Chips lediglich unter dem Aspekt der Chipgröße, wobei sehr mangelhafte Leistung für Direktzugriffs-Lesevorgänge akzeptiert wird. NAND-Flash-Speicher haben einen Wert von T_acc (random read access – Direkt-Lesezugriff) im Bereich von 5–10 μs, wobei die für Code-Ausführung erforderliche Leistung in der Größenordnung von 100 ns liegt, d. h. dem typischen T_acc-Wert von NOR-Flash-Speichern.
Herkömmliche NAND-Speicheranordnungen 10 sind, wie in 1 gezeigt, in zwei oder mehr Zellenanordnungen 12 unterteilt. Die Auswahl einer Zelle wird mittels Wortleitungen oder Auswahlleitungen 14, die mit den Gate-Anschlüssen der Zellen verbunden sind, sowie mittels Bitleitungen 16 bewerkstelligt, die mit den Drain-Anschlüssen der String-Selektoren verbunden sind. Wortleitungen werden durch einen Wortleitungs-Treiber 18 angesteuert, während die Bitleitungen von Lese-Schaltungen 20 angesteuert werden, die sich an wenigstens einem Ende der Spalten der Anordnung befinden. Die Anzahl von Leseschaltungen wird so ausgewählt, dass der Durchsatz des sequenziellen Zugriffs aufrechterhalten wird.
Das in 1 gezeigte Verfahren weist mehrere Nachteile auf: Bitleitungen werden in dem gleichen Abstand wie die Zellen (~2 F) gezogen, und ihre Länge entspricht der Höhe des Chips, so dass die Kapazität der Bitleitung, verglichen mit dem Zellen-Strom, erheblich ist und der spezifische Widerstand, kombiniert mit dieser Kapazität, eine RC-Zeitkonstante in der Ordnung von Mikrosekunden ergibt, Wortleitungen 14, die von dem Reihen-Decoder 18 angesteuert werden, haben den gleichen Abstand wie die Zelle (2 F), und was die Bitleitungen angeht, so haben sie einen RC-Wert in der Größenordnung von Mikrosekunden. Aus diesen Gründen wird für den Lesezugriff auf eine Speicherzelle eine Zeit in der Größenordnung von Mikrosekunden benötigt.
Andererseits haben NOR-Flash-Speicher eine geringere Dichte, jedoch eine sehr hohe Leistung beim Lese-Direktzugriff, d. h. sie eignen sich besser zur Code-Ausführung als zur Datenspeicherung. Die Kosten der NOR-Flash-Speichervorrichtungen pro Bit sind um ein Vielfaches höher als die der NAND-Flash-Speichervorrichtungen, wobei der Direkt-Lesezugriff bis zu 100mal schneller ist.
Viele Faktoren tragen zu diesen unterschiedlichen Eigenschaften von NAND-Flash-Speichervorrichtungen und NOR-Flash-Speichervorrichtungen bei, der Hauptunterschied ist jedoch die Speicherzelle selbst. Floating-Gate-Vorrichtungen von NOR-Flash-Speichern haben eine Source-Leitung und den Bitleitungs-Stecker bzw. -Stempel (bitline plug), den sich zwei Zellen teilen. So sind, wie in 2 gezeigt, die Drain-Anschlüsse von Floating-Gate-Transistoren 30 und 32, die zwei Zellen bilden, miteinander gekoppelt und mit Bitleitung 34 verbunden. Der Source-Anschluss von Transistor 30 ist mit der Source-Leitung 36 gekoppelt, und der Source-Anschluss von Transistor 32 ist mit Source-Leitung 38 gekoppelt. Desgleichen sind Drain-Anschlüsse von Floating-Gate-Transistoren 40 und 42, die zwei Zellen bilden, miteinander gekoppelt und mit Bitleitung 36 verbunden. Der Source-Anschluss von Transistor 40 ist mit Source-Leitung 38 verbunden, und der Source-Anschluss von Transistor 32 ist mit Source-Leitung 44 gekoppelt.
Floating-Gate-Vorrichtungen in NAND-Flash-Speichern sind, wie in 3 gezeigt, zu einem sogenannten „Strang” (string) zusammengefasst, der aus vielen Zellen (beispielsweise Zellen 50, 52, 54 und 56) besteht, die in Reihe verbunden sind, wobei ein Auswahl-Transistor 58 mit einer Bitleitung 60 an einem Ende des Strangs gekoppelt ist und ein Auswähl-Transistor 62 mit einer Source-Leitung 64 am anderen Ende des Strangs gekoppelt ist. Aktuelle Generationen von NAND-Speichern weisen Stränge mit 16 oder 32 Zellen auf. Source-Leitungs- und Bitleitungs-Verbindungen haben eine Abmessung, die vergleichbar mit der Floa ting-Gate-Vorrichtung ist. Es ist bekannt, dass NAND-Flash-Zellen eine höhere Flächeneffizienz haben als NOR-Flash-Zellen. Für eine minimale Geometrie F, die den Technologieschritt definiert, hat eine NOR Speicherzelle normalerweise eine Fläche nahe an 10 F², während eine NAND Speicherzelle normalerweise eine Fläche nahe an 6 F² oder 5 F² hat, wobei dies davon abhängt, ob der Strang 16 oder 32 Zellen hat.
Der Fachmann weiß, dass die folgende Beschreibung einiger Ausführungsformen der Erfindung lediglich der Veranschaulichung und keinesfalls der Beschränkung dient. Andere Ausführungsformen liegen für den Fachmann auf der Hand.
Bei Flash-Speicher-Ausführungsformen der vorliegenden Erfindung wird eine Architektur genutzt, die die Vorteile der Chip-Größe von NAND-Flash-Speichern und die Leistung des NOR-Flash-Speichers nutzt. Ausführungsformen des Flash-Speichers der vorliegenden Erfindung lösen die Probleme der Anordnungen nach dem Stand der Technik und erzielen eine Leseleistung in der Größenordnung von ungefähr 100 ns bei geringer Zunahme der Chip-Fläche.
Eine integrierte Flash-Speicherschaltung enthält eine Vielzahl von Flash-Speicheranordnungen. Ein globaler Wortleitungs-Treiber ist mit jeder Anordnung verbunden, wobei jeder Wortleitungs-Treiber mit einer Vielzahl von Auswahlleitungen gekoppelt ist. Eine Vielzahl von Leseverstärkern sind individuell mit einer Vielzahl lokaler Bitleitungen gekoppelt. Eine Vielzahl von Teilanordnungen enthalten jeweils eine Vielzahl von NAND-Flash-Speicherzellen, die mit lokalen Wortleitungen und lokalen Bitleitungen gekoppelt sind. Ein lokaler Wortleitungs-Treiber ist mit jeder Teilanordnung verbunden und mit der Vielzahl von Auswahlleitungen gekoppelt und so konfiguriert, dass er diejenigen der lokalen Wortleitungen in seiner Teilanordnung ansteuert, die mit ausgewählten der Vielzahl von NAND-Flash-Speicherzellen in seiner Teilanordnung verbunden sind. Ein lokaler Bitleitungs-Treiber ist zwischen ausgewählte der lokalen Bitleitungen in jeder Teilanordnungen und ausgewählte der Vielzahl von Bitleitungen gekoppelt.
Eine integrierte Flash-Speicherschaltung 70 gemäß einigen Ausführungsformen ist in 4 dargestellt. Die integrierte Speicherschaltung 70 ist in eine Vielzahl von Anordnungen 72, 74, 76 und 78 unterteilt, wie dies in 4 zu sehen ist. Der globale Wortleitungs-Treiber 80 steuert Wortleitungen in Anordnungen 72 an. Der globale Wortleitungs-Treiber 82 steuert Wortleitungen in Anordnung 74 an. Leseverstärker 84 steuern Bitleitungen in Anordnung 72 und Anordnung 76 an. Der globale Wortleitungs-Treiber 86 steuert Wortleitungen in Anord nung 76 an. Der globale Wortleitungs-Treiber 88 steuert Wortleitungen in Anordnung 78 an. Leseverstärker 90 steuern Bitleitung in Anordnung 74 und Anordnung 78 an. Eine beispielhafte Wortleitung 92, die mit Anordnung 72 verbunden ist, ist, wie dargestellt, mit der globalen Wortleitung 80 gekoppelt, und eine beispielhafte Wortleitung 94 ist, wie dargestellt, mit Leseverstärkern 84 gekoppelt. Der Fachmann weiß, dass die Anzahl von Wortleitungen und Bitleitungen von der Größe (Anzahl von Speicherzellen) der integrierten Speicherschaltung abhängt. Der Fachmann kennt auch die zum Konfigurieren der Wortleitungs-Treiber und Leseverstärker eingesetzten Schaltungen. Diese Schaltungen werden hier nicht dargestellt, um zu vermeiden, dass die Offenbarung unnötig kompliziert wird.
Aus 5 ist zu sehen, dass jede Anordnung (beispielsweise Anordnung 72, 74, 76 oder 80) weiter in Teilanordnungen 96 unterteilt ist. Jede Teilanordnung 96 weist eine Gruppe lokaler Wortleitungen 98 und lokaler Bitleitungen 100 auf. Die lokalen Wortleitungen 98 werden von einem lokalen Wortleitungs-Selektor 102 angesteuert, mit dem in der Darstellung die beispielhafte lokale Wortleitung 98 gekoppelt ist. Die lokalen Wortleitungs-Selektoren 102 werden durch die Auswählleitungen von dem globalen Wortleitungs-Treiber 80 angesteuert. Die lokalen Bitleitungen 100 werden von lokalen Bitleitungs-Selektoren 104 angesteuert, mit denen in der Darstellung eine beispielhafte lokale Bitleitung 100 gekoppelt ist. Wortleitungs-Selektor 102 wird durch Wortleitung 92 von Wortleitungs-Treiber 80 angesteuert. Leitungs-Selektoren 104 werden durch Leitung 94 von Leseverstärker 84 angesteuert.
In 6 ist die Funktion eines typischen lokalen Wortleitungs-Treibers 98 detaillierter dargestellt. Es ist ein beispielhafter NAND-Strang dargestellt, der Speicherzellen-Transistoren 110, 112, 114 und 116 enthält. Auswahl-Transistor 118 koppelt den Strang mit einer Bitleitung 94. Ein weiterer Auswahl-Transistor 120 koppelt den Strang mit einer Source-Leitung 122.
Die Gate-Anschlüsse von Speicherzellen-Transistoren 110, 112, 114 und 116 und Auswahl-Transistoren 118 und 120 sind über den lokalen Wortleitungs-Selektor 102 durch lokale Selektor-Transistoren 136, 138, 140, 142, 144 und 146 jeweils mit Wortleitungen 124, 126, 128, 130, 132 und 134 gekoppelt. Die Gate-Anschlüsse von lokalen Selektor-Transistoren 136, 138, 140, 142, 144 und 146 sind mit einer Auswähl-Leitung 98 gekoppelt, die für den gesamten Strang vorhanden ist. Auswählleitung 98 wird von dem lokalen Bitleitungs-Treiber 102 angesteuert, der seinerseits über Wort-Auswählleitung 92 von dem globalen Wortleitungs-Treiber 80 angesteuert wird. Die Auswahl-Transistoren 136, 138, 140, 142, 144 und 146 laden die Wortleitungen 124, 126, 128, 130, 132 und 134 mittels globaler Speiseleitungen s<i>, wie dies im oberen Teil von 6 angedeutet ist, die gemeinsam für mehr als eine Teilanordnung vorhanden sind.
Die Auswählzeit der lokalen Wortleitungen 98 und der lokalen Bitleitungen 94 ist kürzer als bei einer herkömmlichen NAND-Anordnung. Wenn „n” die Anzahl lokaler Bitleitungen oder lokaler Wortleitung ist, ist die RC-Zeitkonstante der lokalen Verbindung n² mal kürzer als die einer der globalen Verbindungen. Wenn beispielsweise die Wortleitungen und die Bitleitungen, wie in 5 gezeigt, in vier lokale Teilverbindungen aufgeteilt sind, wird die Auswählzeit einer Zelle 16mal kürzer, als wenn globale Wortleitungen und Bitleitungen wie in einer herkömmlicher Speicheranordnung eingesetzt würden. Statt einer Speicherzellen-Auswählzeit von wenigen Mikrosekunden, wie bei einer herkömmlichen NAND-Anordnung, beträgt die Speicherzellen-Auswählzeit bei der Teilanordnungs-Architektur der vorliegenden Erfindung Zehntel von Nanosekunden.
In 7 zeigt eine schematische Darstellung, wie ein hierarchischer Spalten-Decoder (innerhalb eines lokalen Bitleitungs-Treibers 104 in 5) eingesetzt werden kann, um einen NAND-Flash-Speicher gemäß Ausführungsformen der vorliegenden Erfindung zu adressieren. Eine Vielzahl von Selektor-Transistoren 160a bis 160d verbinden mittels einer Gruppe von Selektor-Signalen sel<i> selektiv eine Gruppe lokaler Bitleitungen 100a bis 100d jeweils mit einer globalen Bitleitung 94.
Es ist anzumerken, dass nicht ausgewählte der lokalen Bitleitungen 100a bis 100d nicht schwebend belassen werden können, da, wie in der Technik bekannt, der Programmiervorgang eines NAND-Speichers die Steuerung der nicht ausgewählten Stränge impliziert, um eine ungewollte Programmierung der Zellen zu verhindern, die auch die Wortleitung der Zelle nutzen, die programmiert werden soll. Um den Programmiervorgang zu verhindern, werden die Bitleitungen der nicht ausgewählten Stränge auf eine geeignete Spannung (beispielsweise V_CC) vorgespannt, um die Erzeugung des elektrischen Feldes zu verhindern, das für den Programmiervorgang erforderlich ist. Ein hierarchischer Spalten-Decoder für einen NAND-Speicher gemäß der vorliegenden Erfindung enthält des Weiteren eine Gruppe von Selektor-Transistoren 162a bis 162d, die die nicht ausgewählten Bitleitungen unter Verwendung komplementärer Auswählsignale, die mit sel<i> gekennzeichnet sind, um Signalumkehrung anzudeuten, mit einer Vorspannungs-Speiseleitung 164 verbinden. Die Vorspannungs-Speiseleitung 164 spannt die nicht ausgewählten Bitleitungen während jedes Vorgangs vor, bei dem die Bitleitungen nicht schwebend belassen werden können.
Die zusätzliche Fläche, die aufgrund der Teilanordnungsarchitektur erforderlich ist, ist verglichen mit dem großen Flächenvorteil, den die NAND-Speicherzelle gegenüber dem NOR-Speicher bietet, nicht von Belang. Globale Wortleitungen und globale Bitleitungen werden mit einem Abstand gezogen, der weitaus größer ist als bei den lokalen Leitungen, und die RC-Zeitkonstante, die mit ihrer Auswahl zusammenhängt, beeinflusst die Gesamtleistung nicht. Des Weiteren verringert sich, da die Leseverstärker in der Mitte der Anordnung positioniert werden, die Länge der Bitleitungs-Verbindung.
Mit der oben dargestellten Architektur wird die Leistung eines herkömmlichen NAND-Speichers bei einem geringfügigen Nachteil hinsichtlich der zusätzlichen Chipfläche verbessert. Da die Fläche einer NAND-Zelle ungefähr 60% der einer NOR-Zelle (6 F² vs 10 F²) beträgt, wird die Flächeneffizienz tatsächlich gegenüber einem herkömmlichen NOR-Speicher verbessert, und dabei wird die gleiche Lesezugriffsleistung erzielt.
Obwohl Ausführungsformen und Anwendungsmöglichkeiten der vorliegenden Erfindung dargestellt und beschrieben worden sind, liegt für den Fachmann auf der Hand, dass erheblich mehr Abwandlungen als oben aufgeführt möglich sind, ohne von den erfindungsgemäßen Prinzipien abzuweichen. Die Erfindung wird daher lediglich durch den Geist der beigefügten Ansprüche beschränkt.
Zusammenfassung
Einige Ausführungsformen der Erfindung beziehen sich auf NAND-artige Speicheranordnungen, bei denen hochdichte NOR-artige Speichervorrichtungen eingesetzt werden. Eine integrierte Flash-Speicherschaltung enthält eine Vielzahl von Flash-Speicheranordnungen. Ein globaler Wortleitungs-Treiber ist mit jeder Anordnung verbunden, wobei jeder globale Wortleitungs-Treiber mit einer Vielzahl von Auswahlleitungen gekoppelt ist. Eine Vielzahl von Leseverstärkern sind individuell mit einer Vielzahl von Bitleitungen gekoppelt. Eine Vielzahl von Teilanordnungen in jeder Anordnung enthalten jeweils eine Vielzahl von NAND-Flash-Speicherzellen, die mit lokalen Wortleitungen und lokalen Bitleitungen gekoppelt sind. Ein lokaler Wortleitungs-Treiber ist mit jeder Teilanordnung verbunden und mit der Vielzahl von Auswählleitungen gekoppelt und so konfiguriert, dass er diejenigen der lokalen Wortleitungen in seiner Teilanordnung ansteuert, die mit ausgewählten der Vielzahl von NAND-Flash-Speicherzellen in seiner Teilanordnung verbunden sind. Ein lokaler Bitleitungs-Treiber ist zwischen ausgewählte der lokalen Bitleitungen in jeder Teilanordnung und ausgewählte der Vielzahl von Bitleitungen geschaltet.

Claims

Vorrichtung, die umfasst: eine Vielzahl von Flash-Speicheranordnungen; einen globalen Wortleitungs-Treiber, der mit jeder Flash-Speicheranordnung verbunden ist, wobei jeder globale Wortleitungs-Treiber mit einer Vielzahl von Auswählleitungen gekoppelt ist; eine Vielzahl von Leseverstärkern, die mit einer Vielzahl von Bitleitungen gekoppelt sind; eine Vielzahl von Teilanordnungen in jeder Flash-Speicheranordnung, wobei jede Teilanordnung eine Vielzahl von NAND-Flash-Speicherzellen enthält, die mit lokalen Wortleitungen und lokalen Bitleitungen gekoppelt sind; einen lokalen Wortleitungs-Treiber, der mit jeder Teilanordnung verbunden ist und mit der Vielzahl von Auswahlleitungen gekoppelt und so konfiguriert ist, dass er diejenigen der lokalen Wortleitungen in seiner Teilanordnung ansteuert, die mit ausgewählten der Vielzahl von NAND-Flash-Speicherzellen in seiner Teilanordnung verbunden sind; und einen lokalen Bitleitungs-Treiber, der zwischen ausgewählte der lokalen Bitleitungen in jeder Teilanordnung und ausgewählte der Vielzahl von Bitleitungen gekoppelt ist.
Vorrichtung nach Anspruch 1, wobei der lokale Wortleitungs-Treiber, der mit jeder Teilanordnung verbunden und mit der Vielzahl von Auswahlleitungen gekoppelt ist, so konfiguriert ist, dass er diejenigen der lokalen Wortleitungen in seiner Teilanordnung ansteuert, die mit denjenigen der Vielzahl von NAND-Flash-Speicherzellen in der gleichen Reihe seiner Teilanordnung verbunden sind.
Vorrichtung nach Anspruch 1, wobei die Vielzahl von Teilanordnungen in Reihen und Spalten angeordnet sind, eine erste Teilanordnung in einer ersten Reihe und einer ersten Spalte angeordnet ist, eine zweite Teilanordnung in der ersten Reihe und einer zweiten Spalte angeordnet ist, eine dritte Teilanordnung in der zweiten Reihe und der ersten Spalte angeordnet und eine vierte Teilanordnung in der zweiten Reihe und der zweiten Spalte angeordnet ist.
Vorrichtung nach Anspruch 3, wobei eine erste Gruppe der Leseverstärker zwischen der ersten und der dritten Teilanordnung angeordnet ist und eine zweite Gruppe der Leseverstärker zwischen der zweiten und der vierten Teilanordnung angeordnet ist.
Vorrichtung nach Anspruch 1, wobei die Vielzahl von Leseverstärkern in mehr als eine Gruppe unterteilt ist und jede Gruppe von Leseverstärkern mit wenigstens einer Teilanordnung verbunden ist.
Vorrichtung nach Anspruch 1, wobei nicht ausgewählte der lokalen Bitleitungen auf eine ausgewählte Spannung vorgespannt werden.
Vorrichtung nach Anspruch 1, wobei nicht ausgewählte der lokalen Bitleitungen auf eine Spannung von ungefähr V_CC vorgespannt werden.