TW200903511A - NAND-like memory array employing high-density nor-like memory devices - Google Patents

Description

200903511 九、發明說明： 【發明所屬之技術領域】 本發明關於非揮發性記憶體陣歹，卜更特定言之，本發明 關於一種採用高密度似非或閑記憶體裳置的似非及問減 體陣列。 【先前技術】 非揮發性記憶體裝置在可攜式系統(例如膝上型電腦、 個二f位助理、行動電話及其它）的市場中廣泛被採用。 有電力;^加至4裝置，非揮發性記憶體皆可儲存 進制ΐ λ。這疋可攜式系統的一項極有用特徵。 非揮發性記憶體係使用可改變其物理狀態的浮動閘極裝 置來實現。兩種或兩種以上物理狀態係藉由將電子注入及 出浮動閘極來改變該浮動閘極裝置的臨限值而取得。例 對應於程式化狀態，注入電子將導致臨限值提高。例 ★對應於-抹除狀態，連續拉出電子將導致臨限值降低。 '來的應用要求以最低的價格換取更高的記憶體容量， 推動了新架構的發展，也使該等技術相應減少。 在目刎的市場中有兩種類型的快閃記憶體，用來滿足不 同的而求與應用。非及閘快閃記憶體的密度極高，但隨機 存取的讀取效能卻不佳。該等記憶體適合用於以循序存取 '要應用的身料儲存。有相當大量的讀取電路組塊用於 維持該循序讀取輸送量。 、 僅攸晶粒大小的觀點而言，傳統非及閘快閃記憶體的架 構聚舞於· a y以， ' ’、、、曰曰片的效率，接受極差的隨機存取讀取操作效 12986l.doc 200903511 能。非及閘快閃記憶體的存取時間（隨機讀取存取）介於5_ 1〇微秒間’然而執行程式碼所需效能約⑽奈秒，苴係非 或閘快閃記憶體的典型存取時間。 如圖1所不，習知非及閉記憶體陣列1〇被分為兩個或兩 個以上單元陣列12。該單 、擇係利用連接至該等單元 之該等閑極的字線14，以及連接至該等串選擇器之該等汲 =的位讀16。該等字線被—個字線驅動器a驅動，而該 專位7L線則被位於該陣列之行之 y 鳊的續取電路20驅 動。選擇該等讀取電路的數量 θ 1更，准待循序存取的輸送 量 0 此先前技術之方法具有以下數項 $蜗點.位兀線的描繪間 距與該等單元相同（〜2F)，i長卢盘 ^ ，、伩度與日曰片尚度相等，因此 與该單元電流相較，該位元線的雷交 冰幻电谷很大，且電阻率結合 此電容產生一以微秒計的電阻電容時 τ η吊數，破該列解碼 器200驅動的字線250，擁有斑兮置士知门 頁興该早7^相同的間距（2F),至 於該等位元線，其具有一以料糾、斗&兩 ^ 铽移s十的電阻電容。基於上述

理由，一 §己憶體單元的讀取存取雷I 仔取而要一段以微秒計的時 間。 另-方面，非或閉快閃記憶體的密度較低，但隨機存取 的讀取效能卻相當高；其適合用於執行程式碼而非儲存資 料。非或閘快閃記憶體裝置的每位元成本較非及閑快閃纪 憶體裝置高出許多❺’然隨機讀取存取的速度也快達_ 倍。 許多因素造成非及閘快閃記憶體裝 及非或閘記憶體裝 129861.doc 200903511 置的上述不同特徵，作爭 —取主要的差異係記憶體單 非或閘快閃記悴妒沾峻么Βθ "的子動閘極裝置具有被兩個單元J£用$ 源極線插塞及位元線插塞 /、用的 單⑴ 如圖2所不，形成兩個 早兀的子動閘極電晶體3〇 其及極耦合在一起並連接 兀、’’ 4。電晶體3〇的源極耦合至源極線％，電曰體η 的源極輕合至源極線38。同樣地，形成兩個單元的^間 極電晶體4〇與42,其汲極輕合在-起並連接至位元線36。 電晶體40的源極轉合至源極線38,電晶體训 源極線44。 褐口主 如圖3所示，在非及閘快閃記憶體中該等浮動間袭置組 織成一”串”，其係由許多以串聯方式連接在-起的單元(例 如/^、^、^與叫所形成’具有一個麵合至該串 之一端之一位元線60的選擇電晶體58 ’以及一個輕合至該 串之另一端之一源極線64的選擇電晶體62。最近數代的^ 及間記憶體之串具有十六或三十二個單元。源極線與位元 線連接的尺寸與該浮動閘極裝置相當。眾所皆知，非及閘 快閃單元的面積效率較非或閘快閃單以。就定義該㈣ 步驟的一最小幾何尺#而言’一非或閑記憶體單元的面 積2通常接近！OF2,而-非及閘記憶體單元的面積通常接近 6F或妒，其根據該串具有十六或三十二個單元而定。 【發明内容】 -種快閃記憶體積體電路包含複數個快閃記憶體陣列。 一全域字線驅動器與各陣列相關，各全域字線驅動器麵合 至複數個選擇線。複數個感測放大器個別耦合至複數個位 129861.doc 200903511 元線。複數個子陣列各包含複數_合至局域字線及局域 位元線的非及閘快閃記憶體單元。—局域字線驅動器與各 子陣列相1，且_合至該複數個選擇線，並經組態用以藤 動在其子陣列中與其子陣列中之該複數個非及閘快閃記憶 體單元之選定者相關的該等局域字線之一者。―局域位元 線驅動器耦合在各子陣列中之該等局域位元線之選定者與 該複數個位元線之選定者間。 【實施方式】 热„曰本項技術之人士將瞭解如後之本發明說明僅係為示 範性質，在任何方面皆非為其限制。料熟諳本項技術之 人士可輕易聯想到本發明之其他具體實施例。 本發明係一種用於快閃記憶體的架構，其結合非及閘快 閃汜憶體架構之晶片大小的優勢，以及非或閘快閃記憶體 架構的效能。本發明之該快閃記憶體架構改善先前技術之 陣列的問題’達到以，〇奈秒計的讀取效能但晶片面積僅 小幅增加。 見在參考圖4 ’圖中顯示—根據本發明之快閃記憶體積 體電路7〇。肖記憶體積體電路7〇分為複數個陣列m、 76與78，如圖4所示。全域字線驅動器肋驅動陣列u中的 予線。全域字線驅動器82驅動陣列74中的字線。感測放大 器84驅動陣列72及陣列对的位元線。全域字線驅動器％ 驅=陣列76中的選擇線。全域字線驅動器以驅動陣列冗中 的L擇線。感測放大器9〇驅動陣列74及陣列Μ中的位元 線。一與陣列72相關的範例性字線92顯示耦合至全域字線 129861.doc 200903511 80, 一範例性位元線94顯示耦合至感測放大器料。熟諳本 項技術之人士將卓呈易理冑，字線與位元線的數量將取決於 該記憶體積體電路的大小（記憶體單元的數量）。該等熟諳 本項技術之人士將亦瞭解用I組態該等字線驅動器及感測 放大Is的該等電路。在此將不顯示該等電路，以避免不必 要地過度複雜化本揭示内容。 現在參考圖5，圖中顯示各陣列（例如，陣列72)進一步 分為子陣列96。各子陣列96具有一組局域字線％及局域位 元線100。該等局域字線98被一局域字線選擇器1〇2驅動至 顯示與其耦合的示範性局域字線98。該等局域字線選擇器 102被來自該全域字線驅動器8〇之選擇線驅動。該等局域 位元線1 00被局域位元線選擇器i 〇4驅動至顯示與其耦合的 示範性局域位元線1 0 〇。 現在參考圖6，更詳細顯示一典型之局域字線驅動器92 的操作。一示範性非及閘串顯示包含記憶體單元電晶體 110' 112、114與116。選擇電晶體118將該串耦合至一位 元線94。另一選擇電晶體12〇將該串耦合至一源極線丨“。 記憶體單元電晶體110、112、114與116的該等閘極以及 選擇電晶體11 8與120，係分別透過局域選擇器電晶體 136、138、140、142、144 與 146 搞合至字線 124、126、 128、130、132與134 。局域選擇器電晶體136、138、 140、142、144與146的該等閘極耦合至該全串共同的—選 擇線92。選擇線92被一全域字線驅動器80驅動。該等選 擇益電晶體136、138、14〇、142、144與146利用如圖6上 129861.doc -10- 200903511 方指示為超過一個子陣列共同的全域供應線3<1>為該等字 線 124、126、128、130、132 與 134 充電。 Ο 該等局域字線96與局域位元線98的選擇時間較一習知非 及閘陣列快極多。如果局域字線或局域位元線的數量係 "η" ’則局域連接的電阻電容時間常數便較該等全域連接 的電阻電容時間常數小η2倍。例如，料字線及該等位元 線被分割為四個局域子連接，如圖5所示，一單元的選擇 4間會較王域予線及位元線被用在像一習知記憶體陣列中 (夬1 6倍。在像一習知非及閘陣列中的一記憶體單元選擇時 間需要數微秒，但在本發明的該子陣列架構中的該記憶體 單元選擇時間變成十分之一奈秒。 現在參考圖7，示意圖顯示一階層式行解石馬器（在圖5中 位在4域位几線驅動器j 〇2的内部）如何可用來做出一根 據本發明之非及閥快閃記憶體。複數個選擇器電晶體⑽& 組局域位 6〇d利用一組選擇器信號sel<i>選擇性地將 元線1 〇〇3至1 〇〇d分別連接至一全域位元線94。 請注意’局域位元線1GGa£1_之未被選定者不可 處於浮動，因A ’如在本項技術中所眾所皆知者，—非及 間記憶體之程式操作意謂控制該等未被選定的串，以防丘 =程；：之該單元之該字線的該等單元進行不必要： 元線被偏…適當二:二未被選定之串的該等位 作所需的電場。用; 、根據本發明之非及閘記憶體的-階 層式订解碼器亦包含-組選擇器電晶體仙至咖，其利 129861.doc 200903511 用Sel<i>指定的互補性選擇信號及一用以指示信號反相的 覆蓋條，將該等未被選定的位元線連接至一偏壓供應線 164。在任何不能讓該等位元線維持處於浮動的操作期 間，該偏壓供應線164偏壓該等未被選定的位元線。 ’ 相較於該非及閘記憶體單位對該非或閘記憶體所給定的 重大面積優#，因言亥子陣列架構而需I的額外面積並不算 太大。全域字線及全域位元線的描繪間距較局域字線及局 域位元線放寬，因此與其選擇相關的電阻電容時間常數^ 會影響整體效能。此外’藉由將該等感測放大器置於該陣 列的中央’該等位元線連接的長度縮減。 Λ 以上所述的架構提升傳統非及閘記憶體的效能，但有晶 粒面積增加的小缺點。由於一非 田％非及閘皁7L的面積約係—非 或閘單元的60%(6F2冑哟，相對於—傳統非或閉記 憶體’該面積效率確有提升’取得相同的讀取存取效能。 雖既已顯示並說明本發明之具體實施例及應用，然對孰 諳本項技術之人士而言應即瞭解，確可對如前所述之内: 乂外進仃更夕修改，而無虞悖離於本發明性概念。從而， 除後r載申請專利範圍之精神外，本發明並不受其他限制。 【圖式簡單說明】 j 圖1係顯示—典型的非及閘快閃記憶體陣列可如何組織 的方塊圖。 /2及圖3係分別顯示配置之快閃記憶體單元係非或閑组 態及非及閘組態的示意圖。 圖4係顯示—非及_閃記《積體電路可如何根據本 129861.doc -12- 200903511 發明之原則組織的方塊圖。 圖5係更詳細顯示一非及閘快閃記憶體積體電路可如何 根據本發明之原則組織的方塊圖。 圖6係顯示在一快閃記憶體陣列中之一子陣列之字線如 何被根據本發明之局域字線驅動的示意圖。 圖7係顯示一階層式行解碼器可如非及閘記憶體陣列何 用來做出—根據本發明之非及閘快閃記憶體的禾意圖 【主要元件符號說明】 10 非及閘記憶體陣列 12 單元 14 字線 16 位元線 18 字線驅動器 20 讀取電路 30 浮動閘極電晶體 32 34 浮動閘極電晶體 位元線 36 源極線 38 源極線 40 浮動閘極電晶體 42 44 浮動閘極電晶體 源極線 50 ασ 早元 52 οα 早元 129861.doc •13- 200903511

54 口 o — 早兀 56 — 早兀 58 選擇電晶體 60 位元線 62 選擇電晶體 64 源極線 70 快閃記憶體積體電路 72 陣列 74 陣列 76 陣列 78 陣列 80 全域字線驅動器 82 全域字線驅動器 84 感測放大器 86 全域字線驅動器 88 全域字線驅動器 90 感測放大器 92 字線 94 位元線 96 子陣列 98 局域字線 100 局域位元線 100a 局域位元線 100b 局域位元線 129861.doc •14- 200903511

100c 局 域位 元 線 lOOd 局 域位 元 線 102 局 域字線 選 擇 器 104 局 域位 元 線 選 擇 器 110 記 憶體 單 元 電 晶 體 112 記 憶體 單 元 電 晶 體 114 記 憶體 單 元 電 晶 體 116 記 憶體 單 元 電 晶 體 118 選 擇電 晶 體 120 選 擇電 晶 體 122 源極線 124 字 線 126 字線 128 字 線 130 字 線 132 字 線 134 字線 136 局 域選 擇 器 電 晶 體 138 局 域選 擇 器 電 晶 體 140 局 域選 擇 器 電 晶 體 142 局 域選 擇 器 電 晶 體 144 局 域選 擇 器 電 晶 體 146 局 域選 擇 器 電 晶 體 160a 選 擇器 電 晶 體 129861.doc -15- 200903511 160b 選 擇 器 電 晶 體 160c 選 擇 器 電 晶 體 160d 選 擇 器 電 晶 體 162a 選 擇 器 電 晶 體 162b 選 擇 器 電 晶 體 162c 選 擇 器 電 晶 體 162d 選 擇 器 電 晶 體 164 偏 壓 供 應 線 129861.doc -16-

Claims (1)

1. 200903511 、申請專利範圍： 1. 一種快閃記憶體積體電路，其包含： 複數個快閃記憶體陣列； 了：：字，驅動器，其與各自快閃記憶體陣列相關 外 王域子線驅動器耦合至複數個選擇線； 複數個感測放大器，其麵合至複數個位元線； r 包記憶體陣列中的複數個子陣列，各子陣列 ^ 3後數個耦合至局域字線 記憶體； 請讀的非及閘快閃 字線驅動器’其與各自子陣列相關聯，且輕合 μ硬個選擇線，並經組態用以驅動在其子陣列中斑 -子陣列中之該複數個非及閘快閃記 者 相關聯的該等局域字線之一者；及 之Μ者 一局域位元線驅動器，其搞合在各子陣列中之該等局 °立兀線之選定者與複數個位元線之選定者之間。 2’如清求項1之快閃記憶體積體電路，其中與各自子陣列 相關聯且搞合至該複數個選擇線的該局域字線驅動器， 經組態用以驅動在其子陣列中與其子陣列之同一列中之 該複數個非及閘快閃記憶體單元之—者相關聯的該等局 域字線之一者。 ° 3·如請求項！之快閃記憶體積體電路’其中該複數個子陣 置在行與列中一第—子陣列佈置在—第一列與 一第—行，一第二子陣列佈置在該第一列與一第二行 中，一第三子陣列佈置在該第二列與該第一行，以及: 129861.doc 200903511 第四子陣列佈置在該第二列與該第二行中。 4·如4求項3之快閃記憶體積體電路，其中該等感測放大 器的-第-組係佈置在該第一子陣列與第三子陣列間， 該等感測放大器的—第二組係佈置在該第二子陣列與第 四子陣列間。 β长項1之快閃記憶體積體電路，其中該複數個感測 放大态被分為超過一組，且感測放大器的各組與至少一 子陣列相關聯。 、6.如清求項1之快閃記憶體積體電路，其中該等局域位元 線之未被選定者被偏壓在一選定的電壓。 7_如請求項6之快閃記憶體積體電路，其中該等局域位元 線之未被選定者被偏壓在一約Vcc的電壓。 129861.doc