TW202005063A - 記憶體裝置及操作其之方法 - Google Patents

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Abstract

一種記憶體裝置，包括一記憶體控制器、一控制單元、以及包括記憶體區塊的一記憶體單元陣列。各記憶體區塊包括記憶體單元、各耦接至記憶體單元的字元線、輸送訊號以程式化記憶體單元的訊號線、耦接至線路的一第一組且將線路的第一組佈徑至控制單元的一第一金屬層，線路包括字元線及訊號線、以及耦接至線路的一第二組且將線路的第二組佈徑至控制單元的一第二金屬層，其中記憶體控制器用以控制控制單元以(i)選擇特定的記憶體單元並(ii)將資料程式化至特定的記憶體單元。

Description

記憶體裝置及操作其之方法
本發明係有關於一種記憶體裝置。具體而言，本發明係有關於記憶體裝置的各種結構。
記憶體裝置(例如高密度反及快閃記憶體裝置，high-density NAND flash memory device)可具有各種結構以增加晶片上的記憶體單元和記憶體線的密度。具體而言，三維反及結構已被用於實施高密度反及快閃記憶體裝置。
本發明描述關於記憶體裝置之結構的技術。具體地，此記憶體之結構能夠透過減少一記憶體區塊中的串列選擇線的數量，進而能夠減少程式化階段的次數。因此，記憶體裝置可避免尾位元(tail-bit)之問題，進而減少程式化錯誤。
另外，記憶體裝置包括二個分離的金屬層，以將各線路引導至控制單元或從一控制單元引導，此控制單元例如是一行解碼器、一列解碼器、或一電壓供應器。因此，即使一記憶體區塊中的串列選擇線的數量減少，記憶體裝置仍可具有符合要求的字元線節距(word line pitch)。如此能夠使由低字元線節距導致記憶體單元中的介電崩潰(dielectric breakdown)的可能性降低，從而改善記憶體裝置的可靠度和準確度。
一般而言，說明書中描述的專利標的之創新的層面可於一記憶體裝置中實現，此記憶體裝置包括一記憶體控制器、一個或多個控制單元及一記憶體單元陣列。記憶單元陣列包括一個或多個記憶體區塊。一個或多個記憶體區塊中的各者包括多個記憶體單元、各別耦接至此些記憶體單元的多個字元線、傳輸訊號以對此些記憶體單元的一或複數者執行程式化操作的多個訊號線、耦接至多個線路的第一組且用以佈徑線路的第一組至一個或多個控制單元的至少一者的一第一金屬層、以及耦接至線路的一第二組且用以佈徑線路的第二組至一或多個控制單元的至少一者的一第二金屬層線。線路包括多個字元線和多個訊號線。記憶體控制器用以控制一個或多個控制單元中的至少一控制單元以(i)選擇一個或多個特定的記憶體單元及(ii)將一或複數個資料程式化至一或多個特定的記憶體單元。
前述和其他的實施例可各自選擇性包括單獨或組合的一個或多個以下的特徵。特別地，一實施例包括所有以下的特徵之組合。多個訊號線包括串列選擇線、共用源極線、虛擬字元線、接地選擇線和反轉字元線。第一金屬層包括耦接至一個或多個控制單元的至少一者的一第一佈線，且第二金屬層包括耦接至一個或多個控制單元的至少一者的一第二佈線。第一佈線的節距與第二佈線的節距相同。第一佈線與第二佈線對準。第二金屬層在一第一部分與一第二部分之間係不連續的，且其中第二金屬層的第一部分經第二金屬層的一迂迴部分耦接至第二金屬層的第二部分。記憶體裝置還包括相鄰於第二金屬層的一第一導電層，且其中第二金屬層在一第一部分與一第二部分之間係不連續的，第二金屬層的第一部分耦接至第一導電層且第二金屬層的第二部分耦接至第一導電層，使得一訊號經第一導電層傳輸於第一部分與第二部分之間。記憶體裝置還包括相鄰於第二金屬層的一第一導電層，且其中第二金屬層在一第一部分和一第二部分之間係不連續，第一導電層在一第三部分與一第四部分之間係不連續的，且(i)第二金屬層的第一部分耦接至第一導電層的第三部分，(ii)第二金屬層的第二部分耦接至第一導電層的第四部分，(iii)第一導電層的第三部分經第一導電層的一迂迴部分耦接至第一導電層的第四部分，使得一訊號經第一導電層的第三部分、迂迴部分和第四部分傳輸於第一部分與第二部分之間。此些線路的平均節距大於0.1μm。第二金屬層相較第一金屬層更遠離此些線路。
一般而言，說明書中描述的專利標的之創新的層面可於用以將一個或多個資料程式化至一記憶體裝置的一個或多個記憶體單元的一方法中實現，此方法包括：接收用於程式化一個或多個記憶體單元的數個位址；根據此些位址，選擇一個或多個記憶體單元以透過各自耦接至記憶體裝置中的一個或多個記憶體單元的數個字元線和用以傳輸訊號以對一個或多個記憶體單元執行程式化操作的數個訊號線來執行程式化；以及由一記憶體控制器施加一個或多個電壓至一個或多個記憶體單元以經數個字元線和數個訊號線程式化一個或多個記憶體單元，其中一第一金屬層耦接至數個線路的一第一組並用以將線路的第一組佈徑至一個或多個控制單元的至少一者，線路包括數個字元線及數個訊號線，一第二金屬層耦接至線路的一第二組並用以將線路的第二組佈徑至一個或多個控制單元的至少一者。
前述和其他的實施例可各自選擇性包括單獨或組合的一個或多個以下的特徵。特別地，一實施例包括所有以下的特徵之組合。多個訊號線包括串列選擇線、共用源極線、虛擬字元線、接地選擇線和反轉字元線。第一金屬層包括耦接至一個或多個控制單元的至少一者的一第一佈線，且第二金屬層包括耦接至一個或多個控制單元的至少一者的一第二佈線。第一佈線的節距與第二佈線的節距相同。第一佈線與第二佈線對準。第二金屬層在一第一部分與一第二部分之間係不連續的，且其中第二金屬層的第一部分經第二金屬層的一迂迴部分耦接至第二金屬層的第二部分。本發明之方法中的記憶體裝置更包括相鄰於第二金屬層的一第一導電層，其中第二金屬層在一第一部分與一第二部分之間係不連續的，第二金屬層的第一部分耦接至第一導電層且第二金屬層的第二部分耦接至第一導電層，使得一訊號經第一導電層傳輸於第一部分與第二部分之間。本發明之方法中的記憶體裝置更包括相鄰於第二金屬層的一第一導電層，其中第二金屬層在一第一部分與一第二部分之間係不連續的，第一導電層在一第三部分與一第四部分之間係不連續的，且(i)第二金屬層的第一部分耦接至第一導電層的第三部分，(ii)第二金屬層的第二部分耦接至第一導電層的第四部分，(iii)第一導電層的第三部分經第一導電層的一迂迴部分耦接至第一導電層的第四部分，使得一訊號經第一導電層的第三部分、迂迴部分和第四部分傳輸於第一部分與第二部分之間。此些線路的平均節距大於0.1μm。第二金屬層相較第一金屬層更遠離此些線路。
所附圖式及如下的內容將詳細說明說明書中描述的申請標的之一個或多個範例的細節。申請標的之其他潛在的特徵、方面及優點將顯見於說明書內容、所附圖式及申請專利範圍。
第1圖繪示一範例的記憶體裝置100。記憶體裝置100包括一記憶體控制器102和一記憶體單元陣列104。記憶體控制器102包括作的硬體和軟體邏輯以執行各種操作，此些操作包括程式化(programming)記憶體單元陣列104，例如是寫入(writing)記憶體單元陣列104、從記憶體單元陣列104讀取(reading)、或從記憶體單元陣列104抹除(erasing)。在一些實施例中，記憶體控制器102包括一個或多個處理器以程式化記憶體單元陣列104中的記憶體單元。舉例來說，記憶體控制器102可執行數個操作以程式化記憶體單元陣列104。操作可儲存於記憶體控制器102存取的儲存器中。在一些實施例中，操作可儲存於一快閃記憶體(flash memory)或一硬碟(hard disk)上。在一些實施例中，操作可儲一暫時儲存器。在一些實施例中，操作可儲存於記憶體單元陣列104之與待程式化的記憶體單元不同的一專用部分(dedicated portion)中。
記憶體單元陣列104包括一個或多個記憶體區塊。在一些實施例中，各個記憶體區塊可包括多個記憶體單元之串列。一串列可包括多個記憶體單元。記憶體單元可以是單階(single-level)記憶體單元或多階(multi-level)記憶體單元。在一些實施例中，記憶體單元陣列104包括非揮發記憶體單元，例如是快閃記憶體單元。然而，記憶體單元陣列104可包括任何類型的記憶體單元，包括但不限於二維反及快閃記憶體單元、具有U形串列的三維反及快閃記憶體單元以及具有非U形串列的三維反及快閃記憶體單元。在一些實施例中，各個記憶體區塊可包括單一串列。
記憶體裝置100包括一行解碼器103和一列解碼器105。在一些實施例中，行解碼器103耦接至記憶體單元陣列104中在第一方向上排列的多個字元線，而列解碼器105耦接至記憶體單元陣列104中在第二方向上排列的多個位元線。在一些其它的實施例中，行解碼器103耦接至記憶體單元陣列104中在第一方向上排列的多個位元線，而列解碼器105耦接至記憶體單元陣列104中在第二方向上排列的多個字元線。
記憶體控制器102可使用行解碼器103或列解碼器105控制對記憶體單元陣列104中的一個或多個記憶體單元的讀取或程式化操作。在一些實施例中，記憶體控制器102提供位址(address)給行解碼器103和列解碼器105以執行對記憶體單元陣列104中的一個或多個特定的記憶體單元的讀取或程式化操作。在一些其它實施例中，可由一外部操置或一外部電路提供位址給行解碼器103和列解碼器105以對記憶體單元陣列104中的一個或多個特定的記憶體單元執行讀取或程式化操作。
在一些實施例中，記憶體裝置100包含一電壓供應器107。記憶體控制器102控制電壓供應器107以提供電力給記憶體單元陣列104。記憶體控制器102可使用電壓控制器107提供的電力執行讀取和程式化操作。
在一些實施例中，記憶體裝置100可進一步包含一暫時儲存器106以儲存用於程式化記憶體單元陣列104中的記憶體單元的資訊。此資訊可包括不同的電壓位準(voltage level)和時序資料(timing data)以界定施加於記憶體單元陣列之不同的電壓位準的時序。施加於記憶體單元陣列的不同電壓位準的時序資料可能有多種格式，例如一特定的電壓位準之起始時間和結束時間，或特定電壓位準的起始時間和持續時間。暫時儲存器106能夠是任何類型的合適的儲存器。舉例而言，暫時儲存器106可以是一靜態隨機存取記憶體(SRAM)，反及快閃記憶體或一組暫存器(register)。在一些實施例中，暫時儲存器106可被實施作為記憶體單元陣列104的一部分，其可與待程式化的記憶體單元不同。
第2圖繪示一記憶體單元陣列的一記憶體單元串列之範例的電路圖。具體地，第2圖繪示Y-Z平面中的記憶體單元列200的電路圖(記憶體單元所被製造於的晶圓表面將提供於X-Y平面)。包括記憶體單元串列200的記憶體單元陣列可以是第1圖所示的記憶體單元陣列104。記憶體單元陣列可以包括多個訊號線。舉例來說，訊號線可包括串列選擇線(string select line)、共用源極線(common source line)、虛擬字元線(dummy word line)、接地選擇線(ground select line)及反轉字元線(inversion word line)。然而，訊號線的示例不限於此處描述的線路。任何經配置以傳輸一個或多個訊號的合適的線路均可為訊號線。在第2圖中，記憶體單元串列200包括在一第一方向 (例如X-X方向) 上延伸的共用源極線(common source line，CSL)和在第二方向(例如Y-Y方向)上延伸的位元線(bit line，BL)。在一些實施例中，第一方向可與第二方向垂直。在一些實施例中，第一方向可與第二方向平行。在其他的實施例中，第一方向可相對於第二方向以大於0度且小於90度的角度延伸。共用源極線CSL係沿X-X方向連接至多個記憶體單元，而位元線BL係沿Y-Y方向連接至多個記憶體單元。
位元線BL耦接至多個電晶體(transistor)。舉例來說，位元線BL耦接至電晶體T1~T21。電晶體T1~T21可為各種類型的電晶體，其包括但不限於一雙極型接面電晶體(bipolar junction transistor)、P通道金屬氧化物半導體(p-channel Metal Oxide Semiconductor，PMOS)電晶體、N通道金屬氧化物半導體(n-channel metal oxide semiconductor，NMOS)電晶體、互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)電晶體或其他類型的電晶體和記憶體單元。在一些實施例中，電晶體T1~T21可以是同樣類型的電晶體。在一些實施例中，可使用耦接至串列選擇線SSL的電晶體T1、耦接至虛擬字元線DWLS0~DWLS2的電晶體T2~T4、耦接至字元線WL31~WL16的電晶體T5~T20和耦接至反轉字元線IWLS的電晶體T21以作為二種或多種類型的電晶體。
電晶體T1耦接至串列選擇線SSL。電晶體T1的源極連接至位元線BL，電晶體T1的閘極連接至串列選擇線SSL，且電晶體T1的汲極連接至電晶體T2。根據所提供之通過串列選擇線SSL的電壓，電晶體T1導通(turn on)或斷開(turn off)。舉例來說，當超過一臨界值(threshold level)的電壓通過串列選擇線SSL而提供至電晶體T1的閘極時，電晶體T1導通以使電流從位元線BL流至電晶體T2。
電晶體T2-T4耦接至虛擬字元線DWLS2~DWLS0。電晶體T2的源極耦接至電晶體T1的汲極，電晶體T2的閘極耦接至虛擬字元線DWLS2，且電晶體T2的汲極耦接至電晶體T3。根據所提供之通過虛擬字元線DWLS2的電壓，電晶體T2導通或斷開。舉例來說，當超過一臨界值的電壓通過虛擬字元線DWLS2而提供至電晶體T2的閘極時，電晶體T2導通以使電流從電晶體T1流至電晶體T3。
電晶體T3的源極耦接至電晶體T2的汲極，電晶體T3的閘極耦接至虛擬字元線DWLS1，且電晶體T3的汲極耦接至電晶體T4。根據所提供之通過虛擬字元線DWLS1的電壓，電晶體T3導通或斷開。舉例來說，當超過一臨界值的電壓通過虛擬字元線DWLS1而提供至電晶體T3的閘極時，電晶體T3導通以使電流從電晶體T2流至電晶體T4。在一些實施例中，電晶體T2、T3具有共用的閘極。也就是說，虛擬字元線DWLS2與虛擬字元線DWLS1彼此連接。在此些實施例中，電晶體T2、T3根據施加至共用的閘極之電壓能夠同時導通或斷開。在一些實施例中，根據施加至共用的閘極之電壓，使用耦接至共用的閘極的一個或多個反轉器(inverter)能夠將電晶體T2、T3反轉地導通或斷開。
電晶體T4的源極耦接至電晶體T3的汲極，電晶體T4的閘極耦接至虛擬字元線DWLS0，且電晶體T4的汲極耦接至電晶體T5。根據所提供之通過虛擬字元線DWLS0的電壓，電晶體T4導通或斷開。舉例來說，當超過一臨界值的電壓通過虛擬字元線DWLS0而提供至電晶體T4的閘極時，電晶體T4導通以使電流從電晶體T3流至電晶體T5。
電晶體T5~T20分別耦接至字元線WL31~WL16。電晶體T5~T20中各個電晶體的閘極耦接至字元線WL31~WL16之對應的字元線。根據所提供之通過字元線WL31~WL16之對應的字元線的電壓，電晶體T5~T20中各個電晶體導通或斷開。舉例來說，當超過一臨界值的電壓通過對應的字元線而提供至電晶體T5~T20的閘極時，電晶體電晶體T5~T20導通以使電流流過電晶體T5~T20。字元線WL31~WL16中各字元線耦接至多個記憶體單元。
電晶體T21耦接至反轉字元線IWLS。電晶體T21的閘極耦接至反轉字元線IWLS。根據所提供之通過反轉字元線IWLS的電壓，電晶體T21導通或斷開。例如，當超過一臨界值的電壓通過反轉字元線IWLS而提供至電晶體21時，電晶體T21導通以使電流從電晶體T20流至電晶體T22。
電晶體T22的源極耦接至電晶體T21的汲極。另外，電晶體T22耦接至一反轉字元線IWLG。電晶體T22的閘極耦接至反轉字元線IWLG。根據所提供之通過反轉字元線IWLG的電壓，電晶體T22導通或斷開。舉例來說，當超過一臨界值的電壓通過反轉字元線IWLG而提供至電晶體T22的閘極時，電晶體T22導通以使電流從電晶體T21流至電晶體T23。
在一些實施例中，電晶體T21、T22由一共用的驅動器驅動。也就是說，相同的電壓係通過反轉字元線IWLS和反轉字元線IWLG施加至電晶體T21、T22的閘極。在此些實施例中，電晶體T21、T22根據施加至電晶體T21、T22的閘極的電壓能夠同時導通或斷開。舉例來說，當共用的驅動器向電晶體T21、T22的閘極提供一超過臨界值的電壓時，電晶體T21、T22能夠同時導通以使電流可從耦接至自元件WL16的電晶體T20流至耦接至字元線WL15的電晶體T23。在一些實施例中，根據施加至電晶體T21、T22的閘極的電壓，可使用耦接至閘極的一個或多個反轉器以將電晶體T21、T22反轉地導通或斷開。
電晶體T23~T38分別耦接至字元線WL15~WL0。具體地，電晶體T23~T38中各個電晶體的閘極耦接至字元線WL15~WL0之對應的字元線。根據所提供之通過字元線WL15~WL0之對應的字元線的電壓，電晶體T23~T38中各個電晶體導通或斷開。舉例來說，當超過一臨界值的電壓通過對應的字元線而提供至電晶體T23~T38的閘極時，電晶體T23~T38導通以使電流流過電晶體T23~T38。字元線WL15~WL0中各字元線耦接至多個記憶體單元。
電晶體T39~T41分別耦接至虛擬字元線DWLG2~DWLG0。電晶體T39的源極耦接至電晶體T38的汲極，電晶體T39的閘極耦接至虛擬字元線DWLG2，且電晶體T39的汲極耦接至電晶體T40。根據所提供之通過虛擬字元線DWLG2的電壓，電晶體T39導通或斷開。舉例來說，當超過一臨界值的電壓通過虛擬字元線DWLG2而提供至電晶體T39的閘極時，電晶體T39導通以使電流從電晶體T38流至電晶體T40。
在一些實施例中，電晶體T39、T4具有一共同的閘極。也就是說，虛擬字元線DWLG2與虛擬字元線DWLS0彼此連接。在此些實施例中，電晶體T39、T4根據施加至共用的閘極之電壓能夠同時導通或斷開。在一些實施例中，根據使用施加至共用的電極之電壓，使用耦接至共用的閘極的一個或多個反轉器能夠將電晶體T39、T4反轉地導通或斷開。
電晶體T40的源極耦接至電晶體T39的汲極，電晶體T40的閘極耦接至虛擬字元線DWLG1，且電晶體T40的汲極耦接至電晶體T41。根據所提供之通過虛擬字元線DWLG1的電壓，電晶體T40導通或斷開。舉例來說，當超過一臨界值的電壓通過虛擬字元線DWLG1而提供至電晶體T40的閘極時，電晶體T40導通以使電流從電晶體T39流至電晶體T41。
電晶體T41的源極耦接至電晶體T40的汲極，電晶體T41的閘極耦接至虛擬字元線DWLG0，且電晶體T41的汲極耦接至電晶體T42。根據所提供之通過虛擬字元線DWLG0的電壓，電晶體T41導通或斷開。舉例來說，當超過一臨界值的電壓通過虛擬字元線DWLG0而提供至電晶體T41的閘極時，電晶體T41導通以使電流從電晶體T40流至電晶體T42。在一些實施例中，電晶體T40、T41具有共用的閘極。也就是說，虛擬字元線DWLG1與虛擬字元線DWLG0彼此連接。在此些實施例中，電晶體T40、T41根據施加至共用的閘極之電壓能夠同時導通或斷開。在一些實施例中，根據施加至共用的閘極之電壓，使用耦接至共用的閘極的一個或多個反轉器能夠反轉地導通或斷開電晶體T40、T41。
電晶體T42耦接至接地選擇線GSL。電晶體T42的源極耦接至電晶體T41的汲極，電晶體T42的閘極耦接至接地選擇線GSL，且電晶體T42的汲極耦接至共用源極線CSL。根據所提供之通過接地選擇線GSL的電壓，電晶體T42導通或斷開。舉例來說，當超過一臨界值的電壓通過接地選擇線GSL而提供至電晶體T42的閘極時，電晶體T42導通以使電流從電晶體T41流至共用源極線CSL。
如上所述，共用源極線CSL耦接至多個電晶體T22~T42。電晶體T22~T42可係為各種類的電晶體，其包括但不限於一雙極型接面電晶體、P通道金屬氧化物半導體電晶體、N通道金屬氧化物半導體電晶體、互補金屬氧化物半導體電晶體或其他類型的電晶體和記憶體單元。在一些實施例中，電晶體T22~T42可為同樣類型的電晶體。在一些實施例中，可使用耦接至接地選擇線GSL的電晶體T42、耦接至虛擬字元線DWLG2~DWLG0的電晶體T39-T41、耦接至字元線WL15~WL0的電晶體T23~T38和耦接至反轉字元線IWLG以作為二種或多種類型的電晶體。
第3A圖繪示記憶體單元陣列的之範例的結構。具體而言，第3A圖繪示出記憶體單元陣列的一記憶體單元串列310。在此範例中，記憶體單元串列具有三維反及結構。然而，記憶體單元串列的結構不限於三維反及結構，而可包括二維反及結構之任何適合的結構。在一些實施例中，包括記憶體單元串列的記憶體單元陣列可為如第1圖所示之記憶體單元陣列104。此外，第3A圖所示之記憶體單元串列的結構亦可實施第2圖所示之記憶體單元串列的電路。記憶體單元串列包括多層堆疊的導電層，例如是金屬層或多晶矽層。舉例來說，記憶體單元陣列包括M個(其中M是大於0的整數)電路層，每層電路具有不同的導電層。記憶體單元串列310可包括陣列層和周邊層。
在一些實施例中，陣列層包括導電層。舉例來說，陣列層可包括電路的21個導電層CL1~CL21。導電層CL1包括串列選擇線SSL和接地選擇線GSL，導電層CL2~CL4分別包括多個虛擬字元線DWL0~DWL2，導電層CL5~CL20分別包括多條字元線WL0~WL31，且導電層CL21包括多個反轉字元線IWL0~IWL1。
在一些實施例中，周邊層包括金屬層。舉例來說，周邊層可包括電路的二金屬層ML1、ML2。第一金屬層ML1可包括一個或多個共用源極線(例如是共用源極線CSL)。共用源極線CSL可經第一金屬層ML1耦接至控制單元(例如是行解碼器、列解碼器或電壓供應器)。第二金屬層ML2可包括一個或多個位元線(例如位元線BL0~BL4)。位元線BL0~BL4可經第二金屬層ML2耦接至控制單元(例如是行解碼器、列解碼器或電壓供應器)。
一記憶體控制器(例如是第1圖中的記憶體控制器102)可經金屬層中的位元線和共用源極線以提供訊號(例如施加適合的電壓)來進行讀取或程式化操作。在一些實施例中，當施加特定的電壓至位元線BL0，電壓係經一通孔VIA、一柱P1、一第一接觸部CON1和一第一插塞(plug)PLG1提供至記憶體單元串列310的通道CN。記憶體控制器可藉由控制通道CN的通道電位(channel potential)以執行讀取或程式化操作。在一些實施例中，當數個載體經字元線WL0~WL31中各字元線從一個或多個記憶體單元輸送至通道CN，載體改變通道CN的通道電位。基於通道CN的通道電位的特定電壓係經一第二插塞PLG2和一第二接觸部CON2提供至一控制單元(例如是行解碼器、列解碼器或電壓供應器)。
在一些實施例中，一個或多個介電層係設置於多層堆疊的二個相鄰的導電層之間以使此些導電層彼此電絕緣。舉例來說，在第3A圖中，介電層DL係設置於導電層CL1與導電層CL2之間。在此些實施例中，可使用任何適合的技術來使多層堆疊的二個相鄰的導電層彼此絕緣。
如第3A圖所示之記憶體單元串列的範例結構中，電路層的數量與包括位元線、串列選擇線、字元線、共用源極線、虛擬字元線、接地選擇線和反轉字元線之各種線路的數量和並不限於一特定數量。在各實施例中，記憶體單元陣列可包括任何適合數量的電路層及線路。
第3B圖示出一記憶體單元陣列的一範例的記憶體區塊。具體地，第3B圖示出由X-Y平面所視之記憶體單元陣列的記憶體區塊301。舉例來說，第3A圖中的記憶體單元串列310可為記憶體區塊301中所包含的一記憶體單元串列。
記憶體區塊301包括一單元陣列區域320、一第一字元線墊330和一第二字元線墊350。單元陣列區域320包括多個記憶體單元串列。每個記憶體器單元串列經串列選擇線SSL1~SSL8中各自的串列選擇線耦接至第一字元線墊330。每個記憶體器單元串列經接地選擇線GSL0~GSL8中各自的接地選擇線耦接至第二字元線墊350。也就是說，對於每個記憶體器單元串列，記憶體器單元串列的一端經一各自的串列選擇線耦接至第一字元線墊330，且記憶體器單元串列的另一端經一各自的接地選擇線耦接至第二字元線墊350。如第3B圖所示，串列選擇線和接地選擇線可以一交替的交叉圖案(interdigitated pattern)排列。串列選擇線和接地選擇線可沿著X軸平行地延伸，且可沿Y軸交替。
當程式化記憶體單元陣列中的記憶體單元時，記憶體控制器可經選擇一特定的串列選擇線以程式化記憶體單元。一旦記憶體控制器選擇一特定的串列選擇線，記憶體控制器即程式化耦接至特定的串列選擇線的一個或多個記憶體單元。在一些實施例中，當記憶體控制器程式化耦接至特定的串列選擇線的記憶體單元時，記憶體控制器禁止程式化耦接至同一記憶體區塊中的其他串列選擇線的記憶體單元以防止耦接至一串列選擇線的一組記憶體單元與耦接至另一串列選擇線的另一組記憶體單元之間的干擾(interference)。舉例來說，記憶體控制器可先程式化耦接至串列選擇線SSL1的記憶體單元，接著逐一程式化耦接至其他的串列選擇線SSL2~SSL8的其他記憶體單元。在此例中，當記憶體控制器程式化耦接至串列選擇線SSL1的記憶體單元時，記憶體控制器可禁止程式化耦接至其他的串列選擇線SSL2~SSL8的記憶體單元。接著，當記憶體控制器程式化耦接至串列選擇線SSL2的記憶體單元時，記憶體控制器可禁止程式化耦接至其他的串列選擇線SSL1、SSL3~SSL8的記憶體單元。因此，為了程式化一記憶體區塊中的記憶體單元，記憶體控制器應該執行多次程式化(例如8次)。此種多次程式化可能會引起尾位元(tail bit)問題。以下將參照至第3C圖詳述關於尾位元問題。
第3C圖繪示程式化一記憶體單元程式化時的錯誤率之範例圖式。X軸代表記憶體單元的臨界值電壓，例如是一臨界值電壓Vt，而Y軸表示單元位元計數量(cell bit count)。舉例來說，記憶體控制器可經施加二個不同的電壓位準(例如第一電壓位準V1 和第二電壓位準V2 )至一記憶體單元以抹除/禁止或程式化二位元資料。當記憶體控制器施加第一電壓位準V1 至一記憶體單元時，程式化的記憶體單元的資料被抹除或禁止。當記憶體控制器施加第二電壓位準V2 至記憶體單元時，一資料係程式化至記憶體單元。在第3C圖中，當施加用以對記憶體單元抹除或禁止一資料的電壓時，抹除/禁止之曲線顯示一臨界值電壓Vt的分布曲線，而當施加用以程式化一資料至記憶體單元的電壓時，程式化之曲線顯示一臨界值電壓Vt分布曲線。當施加大於第一電壓位準V1 且小於一第一參考電壓VR 的一電壓時，在記憶體單元中程式化的一資料係被抹除或禁止。當施加大於第一參考電壓VR 且小於第二電壓位準V2 的一電壓時，一資料係程式化至記憶體單元。因此，程式化第二資料的一窗口(window)之寬度可為一第一寬度W1。
然而，尾位元問題隨著重複程式化階段而產生。也就是說，隨著重複程式化階段程，一些受禁止的記憶體單元在臨界值電壓Vt分佈的上限處具有較高的臨界值電壓Vt的電壓位準，且導致較高的殘餘位元錯誤率(Residue Bit Error Rate，RBER)。程式化之曲線4顯示臨界值電壓Vt分佈的上限處之臨界值電壓Vt的電壓位準在第一參考電壓VR 處變得高於程式化之曲線1，而程式化之曲線8顯示在臨界值電壓Vt分佈的上限處之臨界值電壓Vt的電壓位準在第一參考電壓VR 處變得高於程式化之曲線4。基於程式化之曲線8和第二資料之曲線，當施加大於第一電壓位準V1 且小於一第二參考電壓VR’ 的一電壓時，在記憶體單元中程式化的一資料係被抹除或禁止。當施加大於第二參考電壓VR’ 且小於第二電壓位準V2 的一電壓時，一資料係程式化至記憶體單元。因此，程式化第二資料的一窗口(window)之寬度可為一第二寬度W1，使得第二資料的窗口係減少了第一寬度W1與第二寬度W2的差值。
第4A圖示出一記憶體單元陣列的另一範例的記憶體區塊。具體地，第4A圖示出在X-Y平面所視之記憶體單元陣列的記憶體區塊401。舉例來說，第2圖中的記憶體單元串列200可為記憶體區塊401中所包含的一記憶體單元串列。
記憶體區塊401包括單元陣列區域420、第一字元線墊430和第二字元線墊450。單元陣列區域420包括多個記憶體單元串列。單元陣列區域420中的記憶體串單元之結構可與第3A圖中的記憶體串列單元310的結構相同或相似。每個記憶體器單元串列經SSL9-SSL12中各自的串列選擇線耦接至第一字元線墊430。每個記憶體器單元串列經接地選擇線GSL9-GSL13中各自的接地選擇線耦接至第二字元線墊450。也就是說，對於每個記憶體器單元串列，記憶體器單元串列的一端經一各自的串列選擇線耦接至第一字元線墊430，且記憶體器單元串列的另一端經一各自的接地選擇線耦接至第二字元線墊450。串列選擇線和接地選擇線可以一交替的交叉圖案排列。串列選擇線和接地選擇線可沿著X軸平行地延伸，且可沿Y軸交替。
與第3A圖中的記憶體區塊301相比，記憶體區塊401包括較少數量的串列選擇線。在此例中，為了方便，記憶體區塊401包括4個串列選擇線，而記憶體區塊301包括8個串列選擇線。如上所述，當程式化記憶體單元時，記憶體控制器可經記憶體單元串列進行程式化。也就是說，記憶體控制器程式化一記憶體單元串列中的記憶體單元，且在完成程式化記憶體單元串列中的記憶體單元後，記憶體控制器程式畫下一個記憶體單元串列。由於記憶體區塊401包括4個串列選擇線，故記憶體控制器程式化記憶體區塊401中的記憶體單元四次。因此，與記憶體控制器程式化記憶體區塊301中的記憶體單元之情形相比，記憶體控制器可將程式化階段的次數由八次減少為四次。由於程式化的次數減少，可防止或減少尾位元問題，從而減少程式化錯誤。
然而，由於記憶體區塊401和記憶體區塊301都包括32個字元線，故字元線共享率(word line sharing rate，即一個字元線共享多少個串列選擇線)由50%(每32個字元線共享16個串列選擇線)降至25%(每32個字元線共享8個串列選擇線)。低字元線共享率代表字元線節距變小。在記憶體裝置中，若字元線節距變得小於臨界值(例如是0.1μm)，則二個相鄰字元線之間產生高電場，進而引起記憶體單元中的介電崩潰。因此，為避免記憶體單元中的介電崩潰，縱使記憶體區塊401包括比記憶體區塊301少的串列選擇線以減少程式化次數，記憶體區塊401中的字元線節距也不應變小。
第4B及4E圖繪示出記憶體單元陣列中的記憶體區塊的範例的結構。具體而言，第4B圖繪示對應於第4A圖中的截線A-A’的記憶體區塊401之於X-Z平面的橫截面圖，第4C圖繪示對應於第4A圖中的截線B-B'的記憶體區塊401於X-Z平面的橫截面圖，第4D圖繪示X-Y平面上記憶體區塊401的第二字元線墊450，第4E圖以三維視圖繪示出記憶體塊401的第二字元線墊450。在一些實施例中，包括記憶體區塊401的記憶體單元陣列可為參考至第1圖描述的記憶體單元陣列104。
如第4B圖所示，記憶體區塊401包括單元陣列區域420、第一字元線墊430和第二字元線墊450。單元陣列區域420包含各自記憶體單元的多個記憶體單元串列。單元陣列區域420包括周邊層422和陣列層424。周邊層422可包括二個金屬層(例如是第三金屬層ML3、第四金屬層ML4)和一薄膜層413(例如是一串列選擇線SSL/接地選擇線GSL薄膜層)。在一些實施例中，薄膜層413可為一導電層。在一些實施例中，可形成多個薄膜層。第三金屬層ML3、第四金屬層ML4係延伸至第一字元線墊430和第二字元線墊450以經第一字元線墊430或第二字元線墊450在單元陣列區域420中的記憶體單元與一控制單元(例如是行解碼器、列解碼器或電壓供應器)之間傳輸訊號。在一些實施例中，陣列層424的結構可與第3A圖描述的陣列層的結構相同或相似。
在第4B圖中，陣列層424包含多個字元線411和形成在字元線411上的一介電薄膜層414(例如是一多晶矽氧化層，polysilicon oxide layer)。在一些實施例中，可形成多個介電薄膜層。在第4B圖中，為了方便理解，省略了第三金屬層ML3、第四金屬層ML4、薄膜層413及介電薄膜層414以外的元件。如周邊層422一般，陣列層424的一層或多層延伸至第一字元線墊430和第二字元線墊450以在單元陣列區域420中的記憶體單元與一控制單元(例如是行解碼器、列解碼器或電壓供應器)之間經第一字元線墊430或第二字元線墊450傳輸訊號。舉例來說，字元線411、薄膜層413及介電薄膜層414係延伸至第一字元線墊430。在此例中，字元線411、薄膜層413及介電薄膜層414在單元陣列區域420與第二字元線墊450之間的一邊緣區域斷接(disconnect)。第二字元線墊450包含多個字元線411’、一薄膜層413’及一介電薄膜層414’。
參照至第4C圖，周邊層422可包括二個金屬層 (例如是第三金屬層ML3、第四金屬層ML4)和一薄膜層417(例如是一串列選擇線SSL/接地選擇線GSL薄膜層)。在一些實施例中，薄膜層417可為一導電層。在一些實施例中，可形成多個薄膜層。第三金屬層ML3、第四金屬層ML4係延伸至第一字元線墊430和第二字元線墊450以經第一字元線墊430或第二字元線墊450在單元陣列區域420中的記憶體單元與一控制單元(例如是行解碼器、列解碼器或電壓供應器)之間傳輸訊號。在一些實施例中，陣列層424的結構可與第3A圖描述的陣列層的結構相同或相似。
在第4C圖中，陣列層424包含多個字元線412和形成在字元線412上的一介電薄膜層418(例如是一多晶矽氧化層)。在一些實施例中，可形成多個介電薄膜層。在第4C圖中，為了方便理解，省略了第三金屬層ML3、第四金屬層ML4、薄膜層417及介電薄膜層418以外的元件。如周邊層422一般，陣列層424的一層或多層係延伸至第一字元線墊430和第二字元線墊450以在單元陣列區域420中的記憶體單元與一控制單元(例如是行解碼器、列解碼器或電壓供應器)之間經第一字元線墊430或第二字元線墊450傳輸訊號。舉例來說，字元線412、薄膜層417及介電薄膜層418係延伸至第二字元線墊450。在此例中，字元線412、薄膜層417及介電薄膜層418在單元陣列區域420與第一字元線墊430之間的一邊緣區域斷接(disconnect)。第一字元線墊430包含多個字元線412’、一薄膜層417’及一介電薄膜層418’。
陣列層424的一層或多層可分別包括字元線和訊號線。在一些實施例中，訊號線可包括串列選擇線、接地選擇線、虛擬字元線和反轉字元線。在一些實施例中，包括字元線、訊號線、串列選擇線、接地選擇線、虛擬字元線和反轉字元線的這些線路可被分為第一組和第二組。此些線路可被分組為任何適合的組合。舉例來說，如第2圖所示，線路的第一組可包括串列選擇線SSL、虛擬字元線DWLS2~DWLS0、字元線WL31~WL16及反轉字元線IWLS、且線路的第二組可包括接地選擇線GSL、虛擬字元線DWLG0~DWLG2、字元線WL0~WL15及反轉字元線IWLG。作為另一範例，線路的第一組可包括串列選擇線SSL、虛擬字元線DWLS1、DWLG0、DWLG2、字元線WL31、WL29、WL27……WL17、WL15、WL13、WL11……WL1和反轉字元線IWLG，且線路的第二組可包括接地選擇線GSL、虛擬字元線DWLG1、DWLS0、DWLS2、字元線WL0、WL2、WL4……WL14、WL16、WL18、WL20……WL30和反轉字元線IWLS。
再參照至第4B圖所示，記憶體區塊401包括二個金屬的佈線層(第三金屬層ML3及第四金屬層ML4)以分別將線路的第一組和線路的第二組佈徑(route)。舉例來說，二金屬的佈線層(第三金屬層ML3及第四金屬層ML4)可用作為在控制單元(例如行解碼器、列解碼器或電壓供應器)與字元線之間耦接的總體字元線(global word line)。在一些實施例中，第三金屬層ML3、第四金屬層ML4耦接至字元線、串列選擇線或總體源極線(global source line)以將訊號佈徑至/自字元線、串列選擇線或總體源極線。在一些實施例中，線路的第一組經耦接至單元陣列區域420中的一個或多個記憶體單元的字元線墊(例如是第一字元線墊430及第二字元線墊450)耦接至字元線。也就是說，線路的第一組不直接連接至單元陣列區域420中的記憶體單元，而是經第一字元線墊430和第二字元線墊450耦接至記憶體單元。
在一些實施例中，請參照第4B圖，線路的第一組可經第一字元線墊430將訊號從控制單元(例如是行解碼器、列解碼器或電壓供應器)佈徑至字元線411。舉例來說，第一路徑可包括形成於第三金屬層ML3中的一金屬線449、一第一接觸部476、形成於第二金屬層ML2中的一第一金屬柱466、一第二接觸部474、形成於第一金屬層ML1中的一第二金屬柱456、及一第三接觸部472。在此例中，當控制單元提供例如電壓的訊號時，訊號經金屬線449、第一接觸部476、第一金屬柱466、第二接觸部474、第二金屬柱456、及第三接觸部472傳輸至耦接至第三接觸部472的字元線411中的一字元線。訊號經此字元線傳輸至此字元線所耦接的電晶體的閘極。在一些實施例中，耦接至第三接觸部472的字元線可為前述線路的第一組中的一者。
在此例中，訊號亦從控制單元傳輸經過金屬線449、一第四接觸部497、第二金屬層ML2的一第一部分462、第二金屬層ML2的一迂迴(detouring)部分463、第二金屬層ML2的一第二部分461、一第五接觸部499及形成於第三金屬層ML3中的一金屬線441。形成於第三金屬層ML3(記憶體區塊401中的另一金屬的佈線層)中的金屬線441可延伸至相鄰於記憶體區塊401的另一個記憶體區塊。在一些實施例中，第一接觸部476、第二接觸部474、第三接觸部472、第四接觸部497及第五接觸部499可包括一種或多種導電材料，例如為金屬或多晶矽。
在一些實施例中，如第4C圖所示，線路的第二組可將訊號從控制單元(例如是行解碼器、列解碼器或電壓供應器)經第二字元線墊450傳輸至字元線412。舉例來說，第二路線可包括形成於第四金屬層ML4中的一金屬線457、一第一接觸部477、形成於第三金屬層ML3中的一第一金屬柱445、一第二接觸部475，形成於第二金屬層ML2中的一第二金屬柱465、一第三接觸部473、形成於第一金屬層ML1中的一第三金屬柱455、及一第四接觸部471。在此例中，當控制單元提供例如電壓的一訊號時，訊號經形成於第四金屬層ML4(記憶體區塊401中的金屬的佈線層之一者)中的金屬線457、第一接觸部477、第一金屬柱445、第二接觸部475、第二金屬柱465、第三接觸部473、第三金屬柱455及第四接觸部471傳輸至耦接至第四接觸部471的字元線412中的一字元線。訊號經字元線傳輸字元線所耦接至的電晶體的閘極。在一些實施例中，耦接至第四接觸部471的字元線可為前述線路的第二組中的一者。在一些實施例中，第一接觸部477、第二接觸部475、第三接觸部473及第四接觸部471可包括一種或多種導電材料，例如是金屬或多晶矽。
如第4B、4D和4E圖所示，第二金屬層ML2較第一金屬層ML1更遠離字元線411、412。然而，金屬層的高度不限於第4B圖和第4C圖所示之例。第一金屬層ML1、第二金屬層ML2可根據任何合適的設計目的以位於記憶體區塊401中的任何合適的高度。換言之，「第一」和「第二」之用語可用於不同金屬層的標籤，無需考慮它們在堆疊的金屬層中的順序位置。
如第4B、4D和4E圖所示，由於第三金屬層ML3的一部分用作為第二路線的第一金屬柱445，故第一路線在第三金屬層ML3中係不連續的。因此，第二金屬層ML2可以用於連接第三金屬層ML3的不連續部分。也就是說，如前所述，金屬線449的不連續部分經第四接觸部497而被佈徑至第二金屬層ML2。由於第二金屬層ML2的一部分用作為第二路線的第二金屬柱465，第一路線在第二金屬層ML2中亦為不連續的。因此，形成於第二金屬層ML2中的迂迴部分463係用以將第二金屬層ML2的第一部分462佈徑至第二金屬層ML2的第二部分461。第二金屬層ML2的第二部分461經第五接觸部499而被佈徑回至第三金屬層ML3。在此例中，迂迴部分463係形成於第二金屬層ML2而非於第三金屬層ML3以在第三金屬層ML3中預留更多的空間，使得第三金屬層ML3可用於其他佈線。在一些實施例中，迂迴部分可形成於第三金屬層ML3。因此，形成於第三金屬層ML3的迂迴部分將金屬線442的不連續部分耦接至金屬線441。
在一些實施例中，記憶體區塊401中的不同金屬層可用於迂迴(detouring)。舉例來說，為省去後段(back end of line，BEOL)層，可使用二個金屬的佈線層(第二金屬層ML2及第三金屬層ML3)作為耦接於控制單元(例如是行解碼器、列解碼器或電壓供應器)與字元線之間的總體字元線。在此例中，第一金屬層ML1可用以連接第三金屬層ML3的不連續部分。也就是說，第三金屬層ML3中的金屬線449的不連續部分經第二金屬層ML2中的第一金屬柱而被佈徑至第一金屬層ML1。第二金屬層ML2中的第一金屬柱將金屬線449的不連續部分耦接至第一金屬層ML1的第一部分。由於第一金屬層ML1的一部分用作為第二路徑的第三金屬柱455，故第一路徑在第一金屬層ML1中係不連續的。因此，與迂迴部分463類似的迂迴部分可用以將第一金屬層ML1的第一部分佈徑至第一金屬層ML1的第二部分。第一金屬層ML1的第二部分經第二金屬層ML2中的第二金屬柱而被佈徑回至第三金屬層ML3。也就是說，第二金屬層ML2中的第二金屬柱將第一金屬層ML1的第二部分耦接至第三金屬層ML3中的金屬線441。
在一些其他實施例中，使用二個金屬的佈線層(第二金屬層ML2及第三金屬層ML3)作為耦接於控制單元(例如是行解碼器、列解碼器或電壓供應器)與字元線之間的總體字元線，第一金屬層ML1可用以連接第二金屬層ML2的不連續部分。在此例中，第二金屬層ML2的金屬線的不連續部分被佈徑至第一金屬層ML1，即，第二金屬層ML2的不連續部分被耦接至第一金屬層ML1的第一部分。如前所述，由於第一金屬層ML1的一部分用作為第二路徑的第三金屬柱455，故第一路徑在第一金屬層ML1中係不連續的。因此，與迂迴部分463類似的迂迴部分可用以將第一金屬層ML1的第一部分佈徑到第一金屬層ML1的第二部分。第一金屬層ML1的第二部分被佈徑回至第二金屬層ML2。
在一些實施例中，第四金屬層ML4的佈局(layout)可與第三金屬層ML3物理地對準。在一些實施例中，金屬線457的節距(pitch)可與金屬線441、449的節距相同。此些特徵可將製造過程簡化。此外，可藉由節距的匹配(match)，使二個不同的金屬層之間的導線易於連接。
在一些實施例中，經第4B圖中的第一字元線墊430耦接至控制單元的字元線411可為第2圖中的字元線WL31~WL16，而經第4C圖中的第二字元線墊450耦接至控制單元的字元線412可為第2圖中的字元線WL15~WL0。在一些實施例中，經第4B圖中的第一字元線墊430耦接至控制單元的字元線411可為第2圖中的字元線WL15~WL0，而經第4C圖中的第二字元線墊450耦接至控制單元的字元線412可為第2圖中的字元線WL31~WL16。然而，經第一字元線墊430和第二字元線墊450的佈徑之組合不限於上述實施例，而可使用任何適合的佈徑之組合。
藉由在記憶體區塊401中設置二個金屬層(第三金屬層ML3和第四金屬層ML4)，即使記憶體區塊401包括比記憶體區塊301更少的串列選擇線，記憶體區塊401的字元線節距也不會變小。在第3A、3B圖中，記憶體區塊301包括8個串列選擇線，一接地選擇線(雖然第3A、3B圖繪示9個接地選擇線，然因所有接地選擇線均連接到相同的接地處，故計數為一)、一共用源極線、32個字元線、3個虛擬字元線(在此例中，記憶體區塊301包括3對虛擬字元線，其中一對虛擬字元線共用一共用的閘極，因而係計數為3個字元線以計算平均節距，然而，在一些實施例中，在虛擬字元線不共用一共用的閘極的情況下，可使用不同的計算方式來計算平均節距)、及二個反轉字元線(在此例中，記憶體區塊301包括一對共用一共用的閘極的反轉字元線，因而係計數為一個字元線以計算平均節距。然而，在一些實施例中，在反轉字元線不共用一共用的閘極的情況下，可使用不同的計算方式來計算平均平均節距)。因此，記憶體區塊301包括47條線路。假設記憶體區塊301的長度L1係為7.26μm，其平均節距為： 7.26μm / 47 = 0.15μm。
如第4A圖所示，記憶體區塊401包括4個串列選擇線、一接地選擇線、一條共用源極線、32個字元線，3個虛擬字元線、及二個反轉字元線。因此，記憶體區塊401包括43個線路。假設記憶體區塊401的長度L2係為3.74μm，其平均節距係為： 3.74μm*2 / 43 = 0.17μm。
在上述公式中，由於記憶體區塊401包括前述的關於第4B圖的用以佈徑的雙金屬層，故記憶體區塊401的長度L2係乘以2。因此果，透過設置二個金屬的佈線層，即使記憶體區塊401包括比記憶體區塊301少的串列選擇線，記憶體區塊401的平均節距也不會變小。
上述揭露的或者其他例子可由一或多個電腦程式產品所執行，例如，編碼在電腦可讀取媒體內的電腦程式指令的一或多個模組，此些模組用來執行或控制資料處理設備操作。此些實施例可包含演算法的單獨或分散的處理。電腦可讀取媒體可以為一機器可讀取的儲存裝置、一機器可讀取的儲存基板裝置、一記憶體裝置、或上述的一或多個組合。「資料處理設備」此用語包含了用於處理資料的所有設備、裝置及機器，例如包含一可程式化的處理器、一電腦、或多個處理器或多個電腦。除了硬體之外，設備可包含創造討論中的電腦程式的一指令環境的程式碼，例如建立一處理器韌體、一協定棧(protocol stack)、一資料庫管理系統、一操作系統、或上述的一或多個組合的程式碼。
一系統可包含了用於處理資料的所有設備、裝置及機器，例如包含一可程式化的處理器、一電腦、或多個處理器或多個電腦。除了硬體之外，一系統可包含創造討論中的電腦程式的一指令環境的程式碼，例如建立一處理器韌體、一協定棧(protocol stack)、一資料庫管理系統、一操作系統、或上述的一或多個組合的程式碼。
一電腦程式(也被稱為程式、軟體、軟體應用、指令碼、或程式碼)可以任何形式的程式語言，包含被編譯或翻譯的語言，寫入。電腦程式可被以任何形式設置，例如一獨立的電腦程式、或一模組、一組件、一子程序或其他使用在電腦環境中適合的單元。一電腦程式不需要對應一檔案系統中的一檔案。一程式可被儲存在一檔案中的一部分，此檔案更擁有其他程式或資料，例如一或多個指令碼被儲存在標記語言文件中、或者被儲存在專用於討論中的程式的一單一檔案、或多個互相搭配的檔案(例如儲存一或多個模組、子程式、或程式碼的多個部分的多個檔案)。用於執行的一電腦程式可被設置在位於一個網站或者由一通訊網路連接的分散式的多個網站上的一或多個電腦上。
本文中描述的流程及邏輯流程可被一或多個可程式化的處理器執行，此些處理器執行一或多個電腦程式以執行本文中描述的功能。本文中描述的流程及邏輯流程及設備也可被專用邏輯電路執行，例如一現場可程式化邏輯閘陣列(field programmable gate array，FPGA)、或者一特殊應用積體電路(application specific integrated circuit，ASIC)。
適合用於執行一電腦程式的處理器例如包含通用微處理器、專用微處理器、或任何種類的數位電討的一或多個處理器。一般來說，處理器會從一唯讀記憶體或一隨機存取記憶體接收指令和資料。一電腦的必要元件可包含一處理器以執行指令及一或多個記憶體裝置以儲存指令和資料。一般來說，一電腦更可包含或耦接以從一或多個大量儲存裝置(例如磁碟、雌性光碟或光碟)接收資料，或傳送資料到一或多個大量儲存裝置。然而，電腦也可以不需要這些裝置。適合用於儲存電腦電腦程式指令和資料的可讀取媒體可包含任何形式的非揮發性記憶體、媒體和記憶體裝置，例如半導體記憶體裝置，如EPROM、EEPROM及快閃記憶體裝置。可讀取媒體也可包含磁碟，例如外部硬碟或可移除式硬碟(removable disks)、磁性光碟、CD ROM及DVD-ROM。處理器及記憶體可以被補充及被包含在專用邏輯電路內。
雖然本文見描述了多種性，然而，此並非用來限制本發明所要求的保護範圍，而應如同特定實施例所描述的。本文中不同的實施例所揭露的特定的技術特徵也可被結合到單一個實施例中執行。相反地，單一個實施例的多個特徵也可被分開到多個實施例或任何子組合中執行。並且，雖然以上描述的特徵一開始被要求保護且以特定的組合執行，在一些情況下要求保護的組合的一或多個特徵可以從組合中被切割，而所要求保護的組合可以為子組合或子組合的變型。同樣的，雖然繪示在圖中的操作是有一特定順序，然而應當理解的是此特定順序執行的操作並不限制順序，只要執行所有說明的操作以達到預期的結果。
只有一些範例和實施例被揭露。可基於所揭露的例子而完成所揭露的例子和實施例的變形、修改和加強。
100‧‧‧記憶體裝置102‧‧‧記憶體控制器103‧‧‧行解碼器104‧‧‧記憶體單元陣列105‧‧‧列解碼器106‧‧‧暫時儲存器107‧‧‧電壓供應器200、310‧‧‧記憶體單元串列301、401‧‧‧記憶體區塊320、420‧‧‧單元陣列區域330、430‧‧‧第一字元線墊350、450‧‧‧第二字元線墊411、411’、412、412’、WL0~WL31‧‧‧字元線413、413’、417、417’‧‧‧薄膜層414、414’、418、418’‧‧‧介電薄膜層422‧‧‧周邊層424‧‧‧陣列層441、442、449、457‧‧‧金屬線445、466‧‧‧第一金屬柱455‧‧‧第三金屬柱456、465‧‧‧第二金屬柱461‧‧‧第二部分462‧‧‧第一部分463‧‧‧迂迴部分471、497‧‧‧第四接觸部472、473‧‧‧第三接觸部474、475‧‧‧第二接觸部476、477‧‧‧第一接觸部499‧‧‧第五接觸部A-A’、B-B’‧‧‧截線BL、BL0~BL4‧‧‧位元線CN‧‧‧通道CSL‧‧‧共用源極線CON1‧‧‧第一接觸部CON2‧‧‧第二接觸部CL1~CL21‧‧‧導電層DL‧‧‧介電層DWLS0~DWLS2、DWLG0~DWLG2、DWL0~DWL2‧‧‧虛擬字元線GSL、GSL0~GSL13‧‧‧接地選擇線IWLS、IWLG、IWL0~IWL1‧‧‧反轉字元線L1、L2‧‧‧長度ML1‧‧‧第一金屬層ML2‧‧‧第二金屬層ML3‧‧‧第三金屬層ML4‧‧‧第四金屬層P1‧‧‧柱PLG1‧‧‧第一插塞PLG2‧‧‧第二插塞SSL、SSL1~SSL12‧‧‧串列選擇線T1~T42‧‧‧電晶體VIA‧‧‧通孔V1‧‧‧第一電壓位準V2‧‧‧第二電壓位準VR‧‧‧第一參考電壓VR’‧‧‧第二參考電壓Vt‧‧‧臨界值電壓W1、W2‧‧‧寬度
第1圖繪示一範例的記憶體裝置。
第2圖繪示一記憶體單元陣列的一記憶體單元串列之範例的電路圖。
第3A圖繪示一記憶體陣列的一範例的結構之透視圖。
第3B圖繪示一記憶體陣列的一範例的記憶體區塊之上視圖。
第3C圖繪示一範例圖，以示出一記憶體單元的多階程式化(multiple level programming)。
第4A圖繪示一記憶體陣列中的另一範例的記憶體區塊之上視圖。
第4B圖繪示一範例的記憶體區塊之對應第4A圖中的截線A-A’的截面視圖。
第4C圖繪示一範例的記憶體區塊之對應第4A圖中的截線B-B’的截面視圖。
第4D圖繪示一記憶體區塊的一範例的第二字元線墊(word line pad)
第4E圖繪示一記憶體區塊的一範例的第二字元線墊之三維視圖。
各圖式中相似的元件標號和標記代表相似的元件。應當理解的是，圖式中示出的各種實施例僅作為說明之目的，並不一定按比例繪製。
100‧‧‧記憶體裝置
102‧‧‧記憶體控制器
103‧‧‧行解碼器
104‧‧‧記憶體單元陣列
105‧‧‧列解碼器
106‧‧‧暫時儲存器
107‧‧‧電壓供應器

Claims (10)

  1. 一種記憶體裝置，包括 一記憶體控制器； 一或複數個控制單元；以及 一記憶體單元陣列，包括一或複數個記憶體區塊；各該記憶體區塊包括： 複數個記憶體單元； 複數個字元線，各自耦接至該些記憶體單元； 複數個訊號線，傳輸訊號以對該些記憶體單元的一或複數者執行程式化操作； 一第一金屬層，耦接至複數個線路的第一組，且用以佈徑該些線路的該第一組至該或該些控制單元的至少一者，該些線路包括該些字元線及該些訊號線；及 一第二金屬層，耦接至該些線路的一第二組，且用以佈徑該些線路的該第二組至該或該些控制單元的至少一者； 其中，該記憶體控制器用以控制該或該些控制單元的至少一者以(i)選擇一或複數個特定的記憶體單元及(ii)將一或複數個資料程式化至該或該些特定的記憶體單元。
  2. 如申請專利範圍第1項所述之記憶體裝置，其中該第一金屬層包括耦接至該或該些控制單元的至少一者的一第一佈線，該第二金屬層包括耦接至該或該些控制單元的至少一者的一第二佈線。
  3. 如申請專利範圍第1項所述之記憶體裝置，其中該第二金屬層在一第一部分與一第二部分之間係不連續的，且該第二金屬層的第一部分經該第二金屬層的一迂迴部分耦接至該第二金屬層的第二部分。
  4. 如申請專利範圍第1項所述之記憶體裝置，更包括： 一第一導電層，相鄰於該第二金屬層； 其中，該第二金屬層在一第一部分與一第二部分之間係不連續的，該第二金屬層的該第一部分耦接至該第一導電層且該第二金屬層的該第二部分耦接至該第一導電層，使得一訊號經該第一導電層傳輸於該第一部分與該第二部分之間。
  5. 如申請專利範圍第1項所述之記憶體裝置，更包括： 一第一導電層，相鄰於該第二金屬層； 其中，該第二金屬層在一第一部分與一第二部分之間係不連續的，該第一導電層在一第三部分與一第四部分之間係不連續的，且(i)該第二金屬層的該第一部分耦接至該第一導電層的該第三部分，(ii)該第二金屬層的該第二部分耦接至該第一導電層的該第四部分，(iii)該第一導電層的該第三部分經該第一導電層的一迂迴部分耦接至該第一導電層的該第四部分，使得一訊號經該第一導電層的該第三部分、該迂迴部分和該第四部分傳輸於該第一部分與該第二部分之間。
  6. 一種用於將一或複數個資料程式化至一記憶體裝置的一或複數個記憶體單元之方法，包括： 接收用於程式化該或該些記憶體單元的複數個位址； 根據該些位址，選擇該或該些記憶體單元以透過各自耦接至該記憶體裝置中的該或該些記憶體單元的複數個字元線和用以傳輸訊號以對該或該些記憶體單元執行程式化操作的複數個訊號線來執行程式化；以及 由一記憶體控制器施加一或複數個電壓至該或該些記憶體單元以經該些字元線和該些訊號線程式化該或該些記憶體單元； 其中，一第一金屬層耦接至複數個線路的一第一組並用以將該些線路的該第一組佈徑至一或複數個控制單元的至少一者，該些線路包括該些字元線及該些訊號線，一第二金屬層耦接至該些線路的一第二組並用以將該些線路的該第二組佈徑至該或該些控制單元的至少一者。
  7. 如申請專利範圍第6項所述之方法，其中該第一金屬層包括耦接至該或該些控制單元的至少一者的一第一佈線，該第二金屬層包括耦接至該或該些控制單元的至少一者的一第二佈線。
  8. 如申請專利範圍第6項所述之方法，其中該第二金屬層在一第一部分與一第二部分之間係不連續的，且該第二金屬層的第一部分經該第二金屬層的一迂迴部分耦接至該第二金屬層的第二部分。
  9. 如申請專利範圍第6項所述之方法，其中該記憶體裝置包括： 一第一導電層，相鄰於該第二金屬層； 其中，該第二金屬層在一第一部分與一第二部分之間係不連續的，該第二金屬層的該第一部分耦接至該第一導電層且該第二金屬層的該第二部分耦接至該第一導電層，使得一訊號經該第一導電層傳輸於該第一部分與該第二部分之間。
  10. 如申請專利範圍第6項所述之方法，其中該記憶體裝置包括： 一第一導電層，相鄰於該第二金屬層； 其中，該第二金屬層在一第一部分與一第二部分之間係不連續的，該第一導電層在一第三部分與一第四部分之間係不連續的，且(i)該第二金屬層的該第一部分耦接至該第一導電層的該第三部分，(ii)該第二金屬層的該第二部分耦接至該第一導電層的該第四部分，(iii)該第一導電層的該第三部分經該第一導電層的一迂迴部分耦接至該第一導電層的該第四部分，使得一訊號經該第一導電層的該第三部分、該迂迴部分和該第四部分傳輸於該第一部分與該第二部分之間。
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