CN110556143B - 存储器装置及操作其的方法 - Google Patents

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Abstract

一种存储器装置，包括一存储器控制器、一控制单元、以及包括存储器区块的一存储器单元阵列。各存储器区块包括存储器单元、各耦接至存储器单元的字线、输送信号以编程存储器单元的信号线、耦接至线路的一第一组且将线路的第一组布径至控制单元的一第一金属层，线路包括字线及信号线、以及耦接至线路的一第二组且将线路的第二组布径至控制单元的一第二金属层，其中存储器控制器用以控制控制单元以(i)选择特定的存储器单元并(ii)将数据编程至特定的存储器单元。

Description

存储器装置及操作其的方法
技术领域
本发明是有关于一种存储器装置。具体而言，本发明是有关于存储器装置的各种结构。
背景技术
存储器装置(例如高密度与非闪存装置，high-density NAND flash memorydevice)可具有各种结构以增加芯片上的存储器单元和存储器线的密度。具体而言，三维与非结构已被用于实施高密度与非闪存装置。
发明内容
本发明描述关于存储器装置的结构的技术。具体地，此存储器的结构能够通过减少一存储器区块中的串行选择线的数量，进而能够减少编程阶段的次数。因此，存储器装置可避免尾位(tail-bit)的问题，进而减少编程错误。
另外，存储器装置包括二个分离的金属层，以将各线路引导至控制单元或从一控制单元引导，此控制单元例如是一行译码器、一列译码器、或一电压供应器。因此，即使一存储器区块中的串行选择线的数量减少，存储器装置仍可具有符合要求的字线节距(wordline pitch)。如此能够使由低字线节距导致存储器单元中的介电击穿(dielectricbreakdown)的可能性降低，从而改善存储器装置的可靠度和准确度。
一般而言，说明书中描述的专利目标的创新的层面可于一存储器装置中实现，此存储器装置包括一存储器控制器、一个或多个控制单元及一存储器单元阵列。存储器单元阵列包括一个或多个存储器区块。一个或多个存储器区块中的各者包括多个存储器单元、各别耦接至此些存储器单元的多个字线、传输信号以对此些存储器单元的一或多者执行编程操作的多个信号线、耦接至多个线路的第一组且用以布径线路的第一组至一个或多个控制单元的至少一者的一第一金属层、以及耦接至线路的一第二组且用以布径线路的第二组至一或多个控制单元的至少一者的一第二金属层线。线路包括多个字线和多个信号线。存储器控制器用以控制一个或多个控制单元中的至少一控制单元以(i)选择一个或多个特定的存储器单元及(ii)将一或多个数据编程至一或多个特定的存储器单元。
前述和其他的实施例可各自选择性包括单独或组合的一个或多个以下的特征。特别地，一实施例包括所有以下的特征的组合。多个信号线包括串行选择线、共享源极线、虚拟字线、接地选择线和反转字线。第一金属层包括耦接至一个或多个控制单元的至少一者的一第一布线，且第二金属层包括耦接至一个或多个控制单元的至少一者的一第二布线。第一布线的节距与第二布线的节距相同。第一布线与第二布线对准。第二金属层在一第一部分与一第二部分之间是不连续的，且其中第二金属层的第一部分经第二金属层的一迂回部分耦接至第二金属层的第二部分。存储器装置还包括相邻于第二金属层的一第一导电层，且其中第二金属层在一第一部分与一第二部分之间是不连续的，第二金属层的第一部分耦接至第一导电层且第二金属层的第二部分耦接至第一导电层，使得一信号经第一导电层传输于第一部分与第二部分之间。存储器装置还包括相邻于第二金属层的一第一导电层，且其中第二金属层在一第一部分和一第二部分之间是不连续，第一导电层在一第三部分与一第四部分之间是不连续的，且(i)第二金属层的第一部分耦接至第一导电层的第三部分，(ii)第二金属层的第二部分耦接至第一导电层的第四部分，(iii)第一导电层的第三部分经第一导电层的一迂回部分耦接至第一导电层的第四部分，使得一信号经第一导电层的第三部分、迂回部分和第四部分传输于第一部分与第二部分之间。此些线路的平均节距大于0.1μm。第二金属层相较第一金属层更远离此些线路。
一般而言，说明书中描述的专利目标的创新的层面可于用以将一个或多个数据编程至一存储器装置的一个或多个存储器单元的一方法中实现，此方法包括：接收用于编程一个或多个存储器单元的数个地址；根据此些地址，选择一个或多个存储器单元以通过各自耦接至存储器装置中的一个或多个存储器单元的多条字线和用以传输信号以对一个或多个存储器单元执行编程操作的多条信号线来执行编程；以及由一存储器控制器施加一个或多个电压至一个或多个存储器单元以经多条字线和多条信号线编程一个或多个存储器单元，其中一第一金属层耦接至数个线路的一第一组并用以将线路的第一组布径至一个或多个控制单元的至少一者，线路包括多条字线及多条信号线，一第二金属层耦接至线路的一第二组并用以将线路的第二组布径至一个或多个控制单元的至少一者。
前述和其他的实施例可各自选择性包括单独或组合的一个或多个以下的特征。特别地，一实施例包括所有以下的特征的组合。多个信号线包括串行选择线、共享源极线、虚拟字线、接地选择线和反转字线。第一金属层包括耦接至一个或多个控制单元的至少一者的一第一布线，且第二金属层包括耦接至一个或多个控制单元的至少一者的一第二布线。第一布线的节距与第二布线的节距相同。第一布线与第二布线对准。第二金属层在一第一部分与一第二部分之间是不连续的，且其中第二金属层的第一部分经第二金属层的一迂回部分耦接至第二金属层的第二部分。本发明的方法中的存储器装置更包括相邻于第二金属层的一第一导电层，其中第二金属层在一第一部分与一第二部分之间是不连续的，第二金属层的第一部分耦接至第一导电层且第二金属层的第二部分耦接至第一导电层，使得一信号经第一导电层传输于第一部分与第二部分之间。本发明的方法中的存储器装置更包括相邻于第二金属层的一第一导电层，其中第二金属层在一第一部分与一第二部分之间是不连续的，第一导电层在一第三部分与一第四部分之间是不连续的，且(i)第二金属层的第一部分耦接至第一导电层的第三部分，(ii)第二金属层的第二部分耦接至第一导电层的第四部分，(iii)第一导电层的第三部分经第一导电层的一迂回部分耦接至第一导电层的第四部分，使得一信号经第一导电层的第三部分、迂回部分和第四部分传输于第一部分与第二部分之间。此些线路的平均节距大于0.1μm。第二金属层相较第一金属层更远离此些线路。
所附附图及如下的内容将详细说明说明书中描述的申请目标的一个或多个范例的细节。申请目标的其他潜在的特征、方面及优点将显见于说明书内容、所附附图及权利要求。
附图说明
图1绘示一范例的存储器装置。
图2绘示一存储器单元阵列的一存储器单元串行的范例的电路图。
图3A绘示一存储器阵列的一范例的结构的透视图。
图3B绘示一存储器阵列的一范例的存储器区块的上视图。
图3C绘示一范例图，以示出一存储器单元的多阶编程(multiple levelprogramming)。
图4A绘示一存储器阵列中的另一范例的存储器区块的上视图。
图4B绘示一范例的存储器区块的对应图4A中的截线A-A’的截面视图。
图4C绘示一范例的存储器区块的对应图4A中的截线B-B’的截面视图。
图4D绘示一存储器区块的一范例的第二字线垫(word line pad)
图4E绘示一存储器区块的一范例的第二字线垫的三维视图。
各附图中相似的组件标号和标记代表相似的组件。应当理解的是，附图中示出的各种实施例仅作为说明的目的，并不一定按比例绘制。
【符号说明】
100：存储器装置
102：存储器控制器
103：行译码器
104：存储器单元阵列
105：列译码器
106：暂时存储器
107：电压供应器
200、310：存储器单元串行
301、401：存储器区块
320、420：单元阵列区域
330、430：第一字线垫
350、450：第二字线垫
411、411’、412、412’、WL0～WL31：字线
413、413’、417、417’：薄膜层
414、414’、418、418’：介电薄膜层
422：周边层
424：阵列层
441、442、449、457：金属线
445、466：第一金属柱
455：第三金属柱
456、465：第二金属柱
461：第二部分
462：第一部分
463：迂回部分
471、497：第四接触部
472、473：第三接触部
474、475：第二接触部
476、477：第一接触部
499：第五接触部
A-A’、B-B’：截线
BL、BL0～BL4：位线
CN：通道
CSL：共享源极线
CON1：第一接触部
CON2：第二接触部
CL1～CL21：导电层
DL：介电层
DWLS0～DWLS2、DWLG0～DWLG2、DWL0～DWL2：虚拟字线
GSL、GSL0～GSL13：接地选择线
IWLS、IWLG、IWL0～IWL1：反转字线
L1、L2：长度
MLi：第一金属层
ML2：第二金属层
ML3：第三金属层
ML4：第四金属层
P1：柱
PLG1：第一插塞
PLG2：第二插塞
SSL、SSL1～SSL12：串行选择线
T1～T42：晶体管
VIA：通孔
V1：第一电压电平
V2：第二电压电平
VR：第一参考电压
VR’：第二参考电压
Vt：阈值电压
W1、W2：宽度
具体实施方式
图1绘示一范例的存储器装置100。存储器装置100包括一存储器控制器102和一存储器单元阵列104。存储器控制器102包括作的硬件和软件逻辑以执行各种操作，此些操作包括编程(programming)存储器单元阵列104，例如是写入(writing)存储器单元阵列104、从存储器单元阵列104读取(reading)、或从存储器单元阵列104擦除(erasing)。在一些实施例中，存储器控制器102包括一个或多个处理器以编程存储器单元阵列104中的存储器单元。举例来说，存储器控制器102可执行数个操作以编程存储器单元阵列104。操作可存储于存储器控制器102存取的存储器中。在一些实施例中，操作可存储于一闪存(flash memory)或一硬盘(hard disk)上。在一些实施例中，操作可储一暂时存储器。在一些实施例中，操作可存储于存储器单元阵列104的与待编程的存储器单元不同的一专用部分(dedicatedportion)中。
存储器单元阵列104包括一个或多个存储器区块。在一些实施例中，各个存储器区块可包括多个存储器单元的串行。一串行可包括多个存储器单元。存储器单元可以是单阶(single-level)存储器单元或多阶(multi-level)存储器单元。在一些实施例中，存储器单元阵列104包括非挥发存储器单元，例如是闪存单元。然而，存储器单元阵列104可包括任何类型的存储器单元，包括但不限于二维与非闪存单元、具有U形串行的三维与非闪存单元以及具有非U形串行的三维与非闪存单元。在一些实施例中，各个存储器区块可包括单一串行。
存储器装置100包括一行译码器103和一列译码器105。在一些实施例中，行译码器103耦接至存储器单元阵列104中在第一方向上排列的多个字线，而列译码器105耦接至存储器单元阵列104中在第二方向上排列的多个位线。在一些其它的实施例中，行译码器103耦接至存储器单元阵列104中在第一方向上排列的多个位线，而列译码器105耦接至存储器单元阵列104中在第二方向上排列的多个字线。
存储器控制器102可使用行译码器103或列译码器105控制对存储器单元阵列104中的一个或多个存储器单元的读取或编程操作。在一些实施例中，存储器控制器102提供地址(address)给行译码器103和列译码器105以执行对存储器单元阵列104中的一个或多个特定的存储器单元的读取或编程操作。在一些其它实施例中，可由一外部操置或一外部电路提供地址给行译码器103和列译码器105以对存储器单元阵列104中的一个或多个特定的存储器单元执行读取或编程操作。
在一些实施例中，存储器装置100包含一电压供应器107。存储器控制器102控制电压供应器107以提供电力给存储器单元阵列104。存储器控制器102可使用电压控制器107提供的电力执行读取和编程操作。
在一些实施例中，存储器装置100可进一步包含一暂时存储器106以存储用于编程存储器单元阵列104中的存储器单元的信息。此信息可包括不同的电压电平(voltagelevel)和时序数据(timing data)以界定施加于存储器单元阵列的不同的电压电平的时序。施加于存储器单元阵列的不同电压电平的时序数据可能有多种格式，例如一特定的电压电平的起始时间和结束时间，或特定电压电平的起始时间和持续时间。暂时存储器106能够是任何类型的合适的存储器。举例而言，暂时存储器106可以是一静态随机存取存储器(SRAM)，与非闪存或一组缓存器(register)。在一些实施例中，暂时存储器106可被实施作为存储器单元阵列104的一部分，其可与待编程的存储器单元不同。
图2绘示一存储器单元阵列的一存储器单元串行的范例的电路图。具体地，图2绘示Y-Z平面中的存储器单元列200的电路图(存储器单元所被制造于的晶圆表面将提供于X-Y平面)。包括存储器单元串行200的存储器单元阵列可以是图1所示的存储器单元阵列104。存储器单元阵列可以包括多个信号线。举例来说，信号线可包括串行选择线(stringselect line)、共享源极线(common source line)、虚拟字线(dummy word line)、接地选择线(ground select line)及反转字线(inversion word line)。然而，信号线的示例不限于此处描述的线路。任何经配置以传输一个或多个信号的合适的线路均可为信号线。在图2中，存储器单元串行200包括在一第一方向(例如X-X方向)上延伸的共享源极线(commonsource line，CSL)和在第二方向(例如Y-Y方向)上延伸的位线(bit line，BL)。在一些实施例中，第一方向可与第二方向垂直。在一些实施例中，第一方向可与第二方向平行。在其他的实施例中，第一方向可相对于第二方向以大于0度且小于90度的角度延伸。共享源极线CSL沿X-X方向连接至多个存储器单元，而位线BL沿Y-Y方向连接至多个存储器单元。
位线BL耦接至多个晶体管(transistor)。举例来说，位线BL耦接至晶体管T1～T21。晶体管T1～T21可为各种类型的晶体管，其包括但不限于一双极型结晶体管(bipolarjunction transistor)、P通道金属氧化物半导体(p-channel Metal OxideSemiconductor，PMOS)晶体管、N通道金属氧化物半导体(n-channel metal oxidesemiconductor，NMOS)晶体管、互补金属氧化物半导体(complementary metal oxidesemiconductor，CMOS)晶体管或其他类型的晶体管和存储器单元。在一些实施例中，晶体管T1～T21可以是同样类型的晶体管。在一些实施例中，可使用耦接至串行选择线SSL的晶体管T1、耦接至虚拟字线DWLS0～DWLS2的晶体管T2～T4、耦接至字线WL31～WL16的晶体管T5～T20和耦接至反转字线IWLS的晶体管T21以作为二种或多种类型的晶体管。
晶体管T1耦接至串行选择线SSL。晶体管T1的源极连接至位线BL，晶体管T1的栅极连接至串行选择线SSL，且晶体管T1的漏极连接至晶体管T2。根据所提供的通过串行选择线SSL的电压，晶体管T1导通(turn on)或断开(turn off)。举例来说，当超过一阈值(threshold level)的电压通过串行选择线SSL而提供至晶体管T1的栅极时，晶体管T1导通以使电流从位线BL流至晶体管T2。
晶体管T2-T4耦接至虚拟字线DWLS2～DWLS0。晶体管T2的源极耦接至晶体管T1的漏极，晶体管T2的栅极耦接至虚拟字线DWLS2，且晶体管T2的漏极耦接至晶体管T3。根据所提供的通过虚拟字线DWLS2的电压，晶体管T2导通或断开。举例来说，当超过一阈值的电压通过虚拟字线DWLS2而提供至晶体管T2的栅极时，晶体管T2导通以使电流从晶体管T1流至晶体管T3。
晶体管T3的源极耦接至晶体管T2的漏极，晶体管T3的栅极耦接至虚拟字线DWLS1，且晶体管T3的漏极耦接至晶体管T4。根据所提供的通过虚拟字线DWLS1的电压，晶体管T3导通或断开。举例来说，当超过一阈值的电压通过虚拟字线DWLS1而提供至晶体管T3的栅极时，晶体管T3导通以使电流从晶体管T2流至晶体管T4。在一些实施例中，晶体管T2、T3具有共享的栅极。也就是说，虚拟字线DWLS2与虚拟字线DWLS1彼此连接。在此些实施例中，晶体管T2、T3根据施加至共享的栅极的电压能够同时导通或断开。在一些实施例中，根据施加至共享的栅极的电压，使用耦接至共享的栅极的一个或多个反转器(inverter)能够将晶体管T2、T3反转地导通或断开。
晶体管T4的源极耦接至晶体管T3的漏极，晶体管T4的栅极耦接至虚拟字线DWLS0，且晶体管T4的漏极耦接至晶体管T5。根据所提供的通过虚拟字线DWLS0的电压，晶体管T4导通或断开。举例来说，当超过一阈值的电压通过虚拟字线DWLS0而提供至晶体管T4的栅极时，晶体管T4导通以使电流从晶体管T3流至晶体管T5。
晶体管T5～T20分别耦接至字线WL31～WL16。晶体管T5～T20中各个晶体管的栅极耦接至字线WL31～WL16的对应的字线。根据所提供的通过字线WL31～WL16的对应的字线的电压，晶体管T5～T20中各个晶体管导通或断开。举例来说，当超过一阈值的电压通过对应的字线而提供至晶体管T5～T20的栅极时，晶体管T5～T20导通以使电流流过晶体管T5～T20。字线WL31～WL16中各字线耦接至多个存储器单元。
晶体管T21耦接至反转字线IWLS。晶体管T21的栅极耦接至反转字线IWLS。根据所提供的通过反转字线IWLS的电压，晶体管T21导通或断开。例如，当超过一阈值的电压通过反转字线IWLS而提供至晶体管21时，晶体管T21导通以使电流从晶体管T20流至晶体管T22。
晶体管T22的源极耦接至晶体管T21的漏极。另外，晶体管T22耦接至一反转字线IWLG。晶体管T22的栅极耦接至反转字线IWLG。根据所提供的通过反转字线IWLG的电压，晶体管T22导通或断开。举例来说，当超过一阈值的电压通过反转字线IWLG而提供至晶体管T22的栅极时，晶体管T22导通以使电流从晶体管T21流至晶体管T23。
在一些实施例中，晶体管T21、T22由一共享的驱动器驱动。也就是说，相同的电压是通过反转字线IWLS和反转字线IWLG施加至晶体管T21、T22的栅极。在此些实施例中，晶体管T21、T22根据施加至晶体管T21、T22的栅极的电压能够同时导通或断开。举例来说，当共享的驱动器向晶体管T21、T22的栅极提供一超过阈值的电压时，晶体管T21、T22能够同时导通以使电流可从耦接至自组件WL16的晶体管T20流至耦接至字线WL15的晶体管T23。在一些实施例中，根据施加至晶体管T21、T22的栅极的电压，可使用耦接至栅极的一个或多个反转器以将晶体管T21、T22反转地导通或断开。
晶体管T23～T38分别耦接至字线WL15～WL0。具体地，晶体管T23～T38中各个晶体管的栅极耦接至字线WL15～WL0的对应的字线。根据所提供的通过字线WL15～WL0的对应的字线的电压，晶体管T23～T38中各个晶体管导通或断开。举例来说，当超过一阈值的电压通过对应的字线而提供至晶体管T23～T38的栅极时，晶体管T23～T38导通以使电流流过晶体管T23～T38。字线WL15～WL0中各字线耦接至多个存储器单元。
晶体管T39～T41分别耦接至虚拟字线DWLG2～DWLG0。晶体管T39的源极耦接至晶体管T38的漏极，晶体管T39的栅极耦接至虚拟字线DWLG2，且晶体管T39的漏极耦接至晶体管T40。根据所提供的通过虚拟字线DWLG2的电压，晶体管T39导通或断开。举例来说，当超过一阈值的电压通过虚拟字线DWLG2而提供至晶体管T39的栅极时，晶体管T39导通以使电流从晶体管T38流至晶体管T40。
在一些实施例中，晶体管T39、T4具有一共同的栅极。也就是说，虚拟字线DWLG2与虚拟字线DWLS0彼此连接。在此些实施例中，晶体管T39、T4根据施加至共享的栅极的电压能够同时导通或断开。在一些实施例中，根据使用施加至共享的电极的电压，使用耦接至共享的栅极的一个或多个反转器能够将晶体管T39、T4反转地导通或断开。
晶体管T40的源极耦接至晶体管T39的漏极，晶体管T40的栅极耦接至虚拟字线DWLG1，且晶体管T40的漏极耦接至晶体管T41。根据所提供的通过虚拟字线DWLG1的电压，晶体管T40导通或断开。举例来说，当超过一阈值的电压通过虚拟字线DWLG1而提供至晶体管T40的栅极时，晶体管T40导通以使电流从晶体管T39流至晶体管T41。
晶体管T41的源极耦接至晶体管T40的漏极，晶体管T41的栅极耦接至虚拟字线DWLG0，且晶体管T41的漏极耦接至晶体管T42。根据所提供的通过虚拟字线DWLG0的电压，晶体管T41导通或断开。举例来说，当超过一阈值的电压通过虚拟字线DWLG0而提供至晶体管T41的栅极时，晶体管T41导通以使电流从晶体管T40流至晶体管T42。在一些实施例中，晶体管T40、T41具有共享的栅极。也就是说，虚拟字线DWLG1与虚拟字线DWLG0彼此连接。在此些实施例中，晶体管T40、T41根据施加至共享的栅极的电压能够同时导通或断开。在一些实施例中，根据施加至共享的栅极的电压，使用耦接至共享的栅极的一个或多个反转器能够反转地导通或断开晶体管T40、T41。
晶体管T42耦接至接地选择线GSL。晶体管T42的源极耦接至晶体管T41的漏极，晶体管T42的栅极耦接至接地选择线GSL，且晶体管T42的漏极耦接至共享源极线CSL。根据所提供的通过接地选择线GSL的电压，晶体管T42导通或断开。举例来说，当超过一阈值的电压通过接地选择线GSL而提供至晶体管T42的栅极时，晶体管T42导通以使电流从晶体管T41流至共享源极线CSL。
如上所述，共享源极线CSL耦接至多个晶体管T22～T42。晶体管T22～T42可为各种类的晶体管，其包括但不限于一双极型结晶体管、P通道金属氧化物半导体晶体管、N通道金属氧化物半导体晶体管、互补金属氧化物半导体晶体管或其他类型的晶体管和存储器单元。在一些实施例中，晶体管T22～T42可为同样类型的晶体管。在一些实施例中，可使用耦接至接地选择线GSL的晶体管T42、耦接至虚拟字线DWLG2～DWLG0的晶体管T39-T41、耦接至字线WL15～WL0的晶体管T23～T38和耦接至反转字线IWLG以作为二种或多种类型的晶体管。
图3A绘示存储器单元阵列的的范例的结构。具体而言，图3A绘示出存储器单元阵列的一存储器单元串行310。在此范例中，存储器单元串行具有三维与非结构。然而，存储器单元串行的结构不限于三维与非结构，而可包括二维与非结构的任何适合的结构。在一些实施例中，包括存储器单元串行的存储器单元阵列可为如图1所示的存储器单元阵列104。此外，图3A所示的存储器单元串行的结构亦可实施图2所示的存储器单元串行的电路。存储器单元串行包括多层堆叠的导电层，例如是金属层或多晶硅层。举例来说，存储器单元阵列包括M个(其中M是大于0的整数)电路层，每层电路具有不同的导电层。存储器单元串行310可包括阵列层和周边层。
在一些实施例中，阵列层包括导电层。举例来说，阵列层可包括电路的21个导电层CL1～CL21。导电层CL1包括串行选择线SSL和接地选择线GSL，导电层CL2～CL4分别包括多个虚拟字线DWL0～DWL2，导电层CL5～CL20分别包括多条字线WL0～WL31，且导电层CL21包括多个反转字线IWL0～IWL1。
在一些实施例中，周边层包括金属层。举例来说，周边层可包括电路的二金属层ML1、ML2。第一金属层ML1可包括一个或多个共享源极线(例如是共享源极线CSL)。共享源极线CSL可经第一金属层ML1耦接至控制单元(例如是行译码器、列译码器或电压供应器)。第二金属层ML2可包括一个或多个位线(例如位线BL0～BL4)。位线BL0～BL4可经第二金属层ML2耦接至控制单元(例如是行译码器、列译码器或电压供应器)。
一存储器控制器(例如是图1中的存储器控制器102)可经金属层中的位线和共享源极线以提供信号(例如施加适合的电压)来进行读取或编程操作。在一些实施例中，当施加特定的电压至位线BL0，电压经一通孔VIA、一柱P1、一第一接触部CON1和一第一插塞(plug)PLG1提供至存储器单元串行310的通道CN。存储器控制器可通过控制通道CN的通道电位(channel potential)以执行读取或编程操作。在一些实施例中，当数个载体经字线WL0～WL31中各字线从一个或多个存储器单元输送至通道CN，载体改变通道CN的通道电位。基于通道CN的通道电位的特定电压经一第二插塞PLG2和一第二接触部CON2提供至一控制单元(例如是行译码器、列译码器或电压供应器)。
在一些实施例中，一个或多个介电层设置于多层堆叠的二个相邻的导电层之间以使此些导电层彼此电绝缘。举例来说，在图3A中，介电层DL设置于导电层CL1与导电层CL2之间。在此些实施例中，可使用任何适合的技术来使多层堆叠的二个相邻的导电层彼此绝缘。
如图3A所示的存储器单元串行的范例结构中，电路层的数量与包括位线、串行选择线、字线、共享源极线、虚拟字线、接地选择线和反转字线的各种线路的数量和并不限于一特定数量。在各实施例中，存储器单元阵列可包括任何适合数量的电路层及线路。
图3B标出一存储器单元阵列的一范例的存储器区块。具体地，图3B示出由X-Y平面所视的存储器单元阵列的存储器区块301。举例来说，图3A中的存储器单元串行310可为存储器区块301中所包含的一存储器单元串行。
存储器区块301包括一单元阵列区域320、一第一字线垫330和一第二字线垫350。单元阵列区域320包括多个存储器单元串行。每个存储器器单元串行经串行选择线SSL1～SSL8中各自的串行选择线耦接至第一字线垫330。每个存储器器单元串行经接地选择线GSL0～GSL8中各自的接地选择线耦接至第二字线垫350。也就是说，对于每个存储器器单元串行，存储器器单元串行的一端经一各自的串行选择线耦接至第一字线垫330，且存储器器单元串行的另一端经一各自的接地选择线耦接至第二字线垫350。如图3B所示，串行选择线和接地选择线可以一交替的交叉图案(interdigitated pattern)排列。串行选择线和接地选择线可沿着X轴平行地延伸，且可沿Y轴交替。
当编程存储器单元阵列中的存储器单元时，存储器控制器可经选择一特定的串行选择线以编程存储器单元。一旦存储器控制器选择一特定的串行选择线，存储器控制器即编程耦接至特定的串行选择线的一个或多个存储器单元。在一些实施例中，当存储器控制器编程耦接至特定的串行选择线的存储器单元时，存储器控制器禁止编程耦接至同一存储器区块中的其他串行选择线的存储器单元以防止耦接至一串行选择线的一组存储器单元与耦接至另一串行选择线的另一组存储器单元之间的干扰(interference)。举例来说，存储器控制器可先编程耦接至串行选择线SSL1的存储器单元，接着逐一编程耦接至其他的串行选择线SSL2～SSL8的其他存储器单元。在此例中，当存储器控制器编程耦接至串行选择线SSL1的存储器单元时，存储器控制器可禁止编程耦接至其他的串行选择线SSL2～SSL8的存储器单元。接着，当存储器控制器编程耦接至串行选择线SSL2的存储器单元时，存储器控制器可禁止编程耦接至其他的串行选择线SSL1、SSL3～SSL8的存储器单元。因此，为了编程一存储器区块中的存储器单元，存储器控制器应该执行多次编程(例如8次)。此种多次编程可能会引起尾位(tail bit)问题。以下将参照至图3C详述关于尾位问题。
图3C绘示编程一存储器单元编程时的错误率的范例附图。X轴代表存储器单元的阈值电压，例如是一阈值电压Vt，而Y轴表示单元位计数量(cell bit count)。举例来说，存储器控制器可经施加二个不同的电压电平(如第一电压电平V1和第二电压电平V2)至一存储器单元以擦除/禁止或编程二位数据。当存储器控制器施加第一电压电平V1至一存储器单元时，编程的存储器单元的数据被擦除或禁止。当存储器控制器施加第二电压电平V2至存储器单元时，一数据编程至存储器单元。在图3C中，当施加用以对存储器单元擦除或禁止一数据的电压时，擦除/禁止的曲线显示一阈值电压Vt的分布曲线，而当施加用以编程一数据至存储器单元的电压时，编程的曲线显示一阈值电压Vt分布曲线。当施加大于第一电压电平V1且小于一第一参考电压VR的一电压时，在存储器单元中编程的一数据被擦除或禁止。当施加大于第一参考电压VR且小于第二电压电平V2的一电压时，一数据编程至存储器单元。因此，编程第二数据的一窗口(window)的宽度可为一第一宽度W1。
然而，尾位问题随着重复编程阶段而产生。也就是说，随着重复编程阶段程，一些受禁止的存储器单元在阈值电压Vt分布的上限处具有较高的阈值电压Vt的电压电平，且导致较高的残余位错误率(Residue Bit Error Rate，RBER)。编程的曲线4显示阈值电压Vt分布的上限处的阈值电压Vt的电压电平在第一参考电压VR处变得高于编程的曲线1，而编程的曲线8显示在阈值电压Vt分布的上限处的阈值电压Vt的电压电平在第一参考电压VR处变得高于编程的曲线4。基于编程的曲线8和第二数据的曲线，当施加大于第一电压电平V1且小于一第二参考电压VR’的一电压时，在存储器单元中编程的一数据被擦除或禁止。当施加大于第二参考电压VR’且小于第二电压电平V2的一电压时，一数据编程至存储器单元。因此，编程第二数据的一窗口(window)的宽度可为一第二宽度W1，使得第二数据的窗口减少了第一宽度W1与第二宽度W2的差值。
图4A标出一存储器单元阵列的另一范例的存储器区块。具体地，图4A示出在X-Y平面所视的存储器单元阵列的存储器区块401。举例来说，图2中的存储器单元串行200可为存储器区块401中所包含的一存储器单元串行。
存储器区块401包括单元阵列区域420、第一字线垫430和第二字线垫450。单元阵列区域420包括多个存储器单元串行。单元阵列区域420中的存储器串单元的结构可与图3A中的存储器串行单元310的结构相同或相似。每个存储器器单元串行经SSL9-SSL12中各自的串行选择线耦接至第一字线垫430。每个存储器器单元串行经接地选择线GSL9-GSL13中各自的接地选择线耦接至第二字线垫450。也就是说，对于每个存储器器单元串行，存储器器单元串行的一端经一各自的串行选择线耦接至第一字线垫430，且存储器器单元串行的另一端经一各自的接地选择线耦接至第二字线垫450。串行选择线和接地选择线可以一交替的交叉图案排列。串行选择线和接地选择线可沿着X轴平行地延伸，且可沿Y轴交替。
与图3A中的存储器区块301相比，存储器区块401包括较少数量的串行选择线。在此例中，为了方便，存储器区块401包括4个串行选择线，而存储器区块301包括8个串行选择线。如上所述，当编程存储器单元时，存储器控制器可经存储器单元串行进行编程。也就是说，存储器控制器编程一存储器单元串行中的存储器单元，且在完成编程存储器单元串行中的存储器单元后，存储器控制器程序画下一个存储器单元串行。由于存储器区块401包括4个串行选择线，故存储器控制器编程存储器区块401中的存储器单元四次。因此，与存储器控制器编程存储器区块301中的存储器单元的情形相比，存储器控制器可将编程阶段的次数由八次减少为四次。由于编程的次数减少，可防止或减少尾位问题，从而减少编程错误。
然而，由于存储器区块401和存储器区块301都包括32个字线，故字线共享率(wordline sharing rate，即一个字线共享多少个串行选择线)由50％(每32个字线共享16个串行选择线)降至25％(每32个字线共享8个串行选择线)。低字线共享率代表字线节距变小。在存储器装置中，若字线节距变得小于阈值(例如是0.1μm)，则二个相邻字线之间产生高电场，进而引起存储器单元中的介电击穿。因此，为避免存储器单元中的介电击穿，纵使存储器区块401包括比存储器区块301少的串行选择线以减少编程次数，存储器区块401中的字线节距也不应变小。
图4B及图4E绘示出存储器单元阵列中的存储器区块的范例的结构。具体而言，图4B绘示对应于图4A中的截线A-A’的存储器区块401的于X-Z平面的横截面图，图4C绘示对应于图4A中的截线B-B′的存储器区块401于X-Z平面的横截面图，图4D绘示X-Y平面上存储器区块401的第二字线垫450，图4E以三维视图绘示出存储器块401的第二字线垫450。在一些实施例中，包括存储器区块401的存储器单元阵列可为参考至图1描述的存储器单元阵列104。
如图4B所示，存储器区块401包括单元阵列区域420、第一字线垫430和第二字线垫450。单元阵列区域420包含各自存储器单元的多个存储器单元串行。单元阵列区域420包括周边层422和阵列层424。周边层422可包括二个金属层(例如是第三金属层ML3、第四金属层ML4)和一薄膜层413(例如是一串行选择线SSL/接地选择线GSL薄膜层)。在一些实施例中，薄膜层413可为一导电层。在一些实施例中，可形成多个薄膜层。第三金属层ML3、第四金属层ML4延伸至第一字线垫430和第二字线垫450以经第一字线垫430或第二字线垫450在单元阵列区域420中的存储器单元与一控制单元(例如是行译码器、列译码器或电压供应器)之间传输信号。在一些实施例中，阵列层424的结构可与图3A描述的阵列层的结构相同或相似。
在图4B中，阵列层424包含多个字线411和形成在字线411上的一介电薄膜层414(例如是一多晶硅氧化层，polysilicon oxide layer)。在一些实施例中，可形成多个介电薄膜层。在图4B中，为了方便理解，省略了第三金属层ML3、第四金属层ML4、薄膜层413及介电薄膜层414以外的组件。如周边层422一般，阵列层424的一层或多层延伸至第一字线垫430和第二字线垫450以在单元阵列区域420中的存储器单元与一控制单元(例如是行译码器、列译码器或电压供应器)之间经第一字线垫430或第二字线垫450传输信号。举例来说，字线411、薄膜层413及介电薄膜层414延伸至第一字线垫430。在此例中，字线411、薄膜层413及介电薄膜层414在单元阵列区域420与第二字线垫450之间的一边缘区域断接(disconnect)。第二字线垫450包含多个字线411’、一薄膜层413’及一介电薄膜层414’。
参照至图4C，周边层422可包括二个金属层(例如是第三金属层ML3、第四金属层ML4)和一薄膜层417(例如是一串行选择线SSL/接地选择线GSL薄膜层)。在一些实施例中，薄膜层417可为一导电层。在一些实施例中，可形成多个薄膜层。第三金属层ML3、第四金属层ML4延伸至第一字线垫430和第二字线垫450以经第一字线垫430或第二字线垫450在单元阵列区域420中的存储器单元与一控制单元(例如是行译码器、列译码器或电压供应器)之间传输信号。在一些实施例中，阵列层424的结构可与图3A描述的阵列层的结构相同或相似。
在图4C中，阵列层424包含多个字线412和形成在字线412上的一介电薄膜层418(例如是一多晶硅氧化层)。在一些实施例中，可形成多个介电薄膜层。在图4C中，为了方便理解，省略了第三金属层ML3、第四金属层ML4、薄膜层417及介电薄膜层418以外的组件。如周边层422一般，阵列层424的一层或多层延伸至第一字线垫430和第二字线垫450以在单元阵列区域420中的存储器单元与一控制单元(例如是行译码器、列译码器或电压供应器)之间经第一字线垫430或第二字线垫450传输信号。举例来说，字线412、薄膜层417及介电薄膜层418延伸至第二字线垫450。在此例中，字线412、薄膜层417及介电薄膜层418在单元阵列区域420与第一字线垫430之间的一边缘区域断接(disconnect)。第一字线垫430包含多个字线412’、一薄膜层417’及一介电薄膜层418’。
阵列层424的一层或多层可分别包括字线和信号线。在一些实施例中，信号线可包括串行选择线、接地选择线、虚拟字线和反转字线。在一些实施例中，包括字线、信号线、串行选择线、接地选择线、虚拟字线和反转字线的这些线路可被分为第一组和第二组。此些线路可被分组为任何适合的组合。举例来说，如图2所示，线路的第一组可包括串行选择线SSL、虚拟字线DWLS2～DWLS0、字线WL31～WL16及反转字线IWLS、且线路的第二组可包括接地选择线GSL、虚拟字线DWLG0～DWLG2、字线WL0～WL15及反转字线IWLG。作为另一范例，线路的第一组可包括串行选择线SSL、虚拟字线DWLS1、DWLG0、DWLG2、字线WL31、WL29、WL27……WL17、WL15、WL13、WL11……WL1和反转字线IWLG，且线路的第二组可包括接地选择线GSL、虚拟字线DWLG1、DWLS0、DWLS2、字线WL0、WL2、WL4……WL14、WL16、WL18、WL20……WL30和反转字线IWLS。
再参照至图4B所示，存储器区块401包括二个金属的布线层(第三金属层ML3及第四金属层ML4)以分别将线路的第一组和线路的第二组布径(route)。举例来说，二金属的布线层(第三金属层ML3及第四金属层ML4)可用作为在控制单元(例如行译码器、列译码器或电压供应器)与字线之间耦接的总体字线(global word line)。在一些实施例中，第三金属层ML3、第四金属层ML4耦接至字线、串行选择线或总体源极线(global source line)以将信号布径至/自字线、串行选择线或总体源极线。在一些实施例中，线路的第一组经耦接至单元阵列区域420中的一个或多个存储器单元的字线垫(例如是第一字线垫430及第二字线垫450)耦接至字线。也就是说，线路的第一组不直接连接至单元阵列区域420中的存储器单元，而是经第一字线垫430和第二字线垫450耦接至存储器单元。
在一些实施例中，请参照图4B，线路的第一组可经第一字线垫430将信号从控制单元(例如是行译码器、列译码器或电压供应器)布径至字线411。举例来说，第一路径可包括形成于第三金属层ML3中的一金属线449、一第一接触部476、形成于第二金属层ML2中的一第一金属柱466、一第二接触部474、形成于第一金属层ML1中的一第二金属柱456、及一第三接触部472。在此例中，当控制单元提供例如电压的信号时，信号经金属线449、第一接触部476、第一金属柱466、第二接触部474、第二金属柱456、及第三接触部472传输至耦接至第三接触部472的字线411中的一字线。信号经此字线传输至此字线所耦接的晶体管的栅极。在一些实施例中，耦接至第三接触部472的字线可为前述线路的第一组中的一者。
在此例中，信号亦从控制单元传输经过金属线449、一第四接触部497、第二金属层ML2的一第一部分462、第二金属层ML2的一迂回(detouring)部分463、第二金属层ML2的一第二部分461、一第五接触部499及形成于第三金属层ML3中的一金属线441。形成于第三金属层ML3(存储器区块401中的另一金属的布线层)中的金属线441可延伸至相邻于存储器区块401的另一个存储器区块。在一些实施例中，第一接触部476、第二接触部474、第三接触部472、第四接触部497及第五接触部499可包括一种或多种导电材料，例如为金属或多晶硅。
在一些实施例中，如图4C所示，线路的第二组可将信号从控制单元(例如是行译码器、列译码器或电压供应器)经第二字线垫450传输至字线412。举例来说，第二路线可包括形成于第四金属层ML4中的一金属线457、一第一接触部477、形成于第三金属层ML3中的一第一金属柱445、一第二接触部475，形成于第二金属层ML2中的一第二金属柱465、一第三接触部473、形成于第一金属层ML1中的一第三金属柱455、及一第四接触部471。在此例中，当控制单元提供例如电压的一信号时，信号经形成于第四金属层ML4(存储器区块401中的金属的布线层之一者)中的金属线457、第一接触部477、第一金属柱445、第二接触部475、第二金属柱465、第三接触部473、第三金属柱455及第四接触部471传输至耦接至第四接触部471的字线412中的一字线。信号经字线传输字线所耦接至的晶体管的栅极。在一些实施例中，耦接至第四接触部471的字线可为前述线路的第二组中的一者。在一些实施例中，第一接触部477、第二接触部475、第三接触部473及第四接触部471可包括一种或多种导电材料，例如是金属或多晶硅。
如图4B、图4D和图4E所示，第二金属层ML2较第一金属层ML1更远离字线411、412。然而，金属层的高度不限于图4B和图4C所示之例。第一金属层ML1、第二金属层ML2可根据任何合适的设计目的以位于存储器区块401中的任何合适的高度。换言之，「第一」和「第二」的用语可用于不同金属层的标签，无需考虑它们在堆叠的金属层中的顺序位置。
如图4B、图4D和图4E所示，由于第三金属层ML3的一部分用作为第二路线的第一金属柱445，故第一路线在第三金属层ML3中是不连续的。因此，第二金属层ML2可以用于连接第三金属层ML3的不连续部分。也就是说，如前所述，金属线449的不连续部分经第四接触部497而被布径至第二金属层ML2。由于第二金属层ML2的一部分用作为第二路线的第二金属柱465，第一路线在第二金属层ML2中亦为不连续的。因此，形成于第二金属层ML2中的迂回部分463用以将第二金属层ML2的第一部分462布径至第二金属层ML2的第二部分461。第二金属层ML2的第二部分461经第五接触部499而被布径回至第三金属层ML3。在此例中，迂回部分463形成于第二金属层ML2而非于第三金属层ML3以在第三金属层ML3中预留更多的空间，使得第三金属层ML3可用于其他布线。在一些实施例中，迂回部分可形成于第三金属层ML3。因此，形成于第三金属层ML3的迂回部分将金属线442的不连续部分耦接至金属线441。
在一些实施例中，存储器区块401中的不同金属层可用于迂回(detouring)。举例来说，为省去后段(back end of line，BEOL)层，可使用二个金属的布线层(第二金属层ML2及第三金属层ML3)作为耦接于控制单元(例如是行译码器、列译码器或电压供应器)与字线之间的总体字线。在此例中，第一金属层ML1可用以连接第三金属层ML3的不连续部分。也就是说，第三金属层ML3中的金属线449的不连续部分经第二金属层ML2中的第一金属柱而被布径至第一金属层ML1。第二金属层ML2中的第一金属柱将金属线449的不连续部分耦接至第一金属层ML1的第一部分。由于第一金属层ML1的一部分用作为第二路径的第三金属柱455，故第一路径在第一金属层ML1中是不连续的。因此，与迂回部分463类似的迂回部分可用以将第一金属层ML1的第一部分布径至第一金属层ML1的第二部分。第一金属层ML1的第二部分经第二金属层ML2中的第二金属柱而被布径回至第三金属层ML3。也就是说，第二金属层ML2中的第二金属柱将第一金属层ML1的第二部分耦接至第三金属层ML3中的金属线441。
在一些其他实施例中，使用二个金属的布线层(第二金属层ML2及第三金属层ML3)作为耦接于控制单元(例如是行译码器、列译码器或电压供应器)与字线之间的总体字线，第一金属层ML1可用以连接第二金属层ML2的不连续部分。在此例中，第二金属层ML2的金属线的不连续部分被布径至第一金属层ML1，即，第二金属层ML2的不连续部分被耦接至第一金属层ML1的第一部分。如前所述，由于第一金属层ML1的一部分用作为第二路径的第三金属柱455，故第一路径在第一金属层ML1中是不连续的。因此，与迂回部分463类似的迂回部分可用以将第一金属层ML1的第一部分布径到第一金属层ML1的第二部分。第一金属层ML1的第二部分被布径回至第二金属层ML2。
在一些实施例中，第四金属层ML4的布局(1ayout)可与第三金属层ML3物理地对准。在一些实施例中，金属线457的节距(pitch)可与金属线441、449的节距相同。此些特征可将制造过程简化。此外，可通过节距的匹配(match)，使二个不同的金属层之间的导线易于连接。
在一些实施例中，经图4B中的第一字线垫430耦接至控制单元的字线411可为图2中的字线WL31～WL16，而经图4C中的第二字线垫450耦接至控制单元的字线412可为图2中的字线WL15～WL0。在一些实施例中，经图4B中的第一字线垫430耦接至控制单元的字线411可为图2中的字线WL15～WL0，而经图4C中的第二字线垫450耦接至控制单元的字线412可为图2中的字线WL31～WL16。然而，经第一字线垫430和第二字线垫450的布径的组合不限于上述实施例，而可使用任何适合的布径的组合。
通过在存储器区块401中设置二个金属层(第三金属层ML3和第四金属层ML4)，即使存储器区块401包括比存储器区块301更少的串行选择线，存储器区块401的字线节距也不会变小。在第3A、3B图中，存储器区块301包括8个串行选择线，一接地选择线(虽然第3A、3B图绘示9个接地选择线，然因所有接地选择线均连接到相同的接地处，故计数为一)、一共享源极线、32个字线、3个虚拟字线(在此例中，存储器区块301包括3对虚拟字线，其中一对虚拟字线共享一共享的栅极，因而计数为3个字线以计算平均节距，然而，在一些实施例中，在虚拟字线不共享一共享的栅极的情况下，可使用不同的计算方式来计算平均节距)、及二个反转字线(在此例中，存储器区块301包括一对共享一共享的栅极的反转字线，因而计数为一个字线以计算平均节距。然而，在一些实施例中，在反转字线不共享一共享的栅极的情况下，可使用不同的计算方式来计算平均节距)。因此，存储器区块301包括47条线路。假设存储器区块301的长度L1为7.26μm，其平均节距为：
7.26μm/47＝0.15μm。
如图4A所示，存储器区块401包括4个串行选择线、一接地选择线、一条共享源极线、32个字线，3个虚拟字线、及二个反转字线。因此，存储器区块401包括43个线路。假设存储器区块401的长度L2为3.74μm，其平均节距为：
3.74μm*2/43＝0.17μm。
在上述公式中，由于存储器区块401包括前述的关于图4B的用以布径的双金属层，故存储器区块401的长度L2乘以2。因此果，通过设置二个金属的布线层，即使存储器区块401包括比存储器区块301少的串行选择线，存储器区块401的平均节距也不会变小。
上述揭露的或者其他例子可由一或多个计算机程序产品所执行，例如，编码在计算机可读取媒体内的计算机程序指令的一或多个模块，此些模块用来执行或控制数据处理设备操作。此些实施例可包含算法的单独或分散的处理。计算机可读取媒体可以为一机器可读取的存储装置、一机器可读取的存储基板装置、一存储器装置、或上述的一或多个组合。「数据处理设备」此用语包含了用于处理数据的所有设备、装置及机器，例如包含一可编程的处理器、一计算机、或多个处理器或多个计算机。除了硬件之外，设备可包含创造讨论中的计算机程序的一指令环境的程序代码，例如建立一处理器固件、一协议栈(protocolstack)、一数据库管理系统、一操作系统、或上述的一或多个组合的程序代码。
一系统可包含了用于处理数据的所有设备、装置及机器，例如包含一可编程的处理器、一计算机、或多个处理器或多个计算机。除了硬件之外，一系统可包含创造讨论中的计算机程序的一指令环境的程序代码，例如建立一处理器固件、一协议栈(protocolstack)、一数据库管理系统、一操作系统、或上述的一或多个组合的程序代码。
一计算机程序(也被称为程序、软件、软件应用、脚本、或程序代码)可以任何形式的程序语言，包含被编译或翻译的语言，写入。计算机程序可被以任何形式设置，例如一独立的计算机程序、或一模块、一组件、一子程序或其他使用在计算机环境中适合的单元。一计算机程序不需要对应一文件系统中的一文件。一程序可被存储在一文件中的一部分，此文件更拥有其他程序或数据，例如一或多个脚本被存储在标记语言文件中、或者被存储在专用于讨论中的程序的一单一文件、或多个互相搭配的文件(例如存储一或多个模块、子程序、或程序代码的多个部分的多个文件)。用于执行的一计算机程序可被设置在位于一个网站或者由一通讯网络连接的分布式的多个网站上的一或多个计算机上。
本文中描述的流程及逻辑流程可被一或多个可编程的处理器执行，此些处理器执行一或多个计算机程序以执行本文中描述的功能。本文中描述的流程及逻辑流程及设备也可被专用逻辑电路执行，例如一现场可编程逻辑门阵列(field programmable gatearray，FPGA)、或者一特殊应用集成电路(application specific integrated circuit，ASIC)。
适合用于执行一计算机程序的处理器例如包含通用微处理器、专用微处理器、或任何种类的数字电讨的一或多个处理器。一般来说，处理器会从一只读存储器或一随机存取存储器接收指令和数据。一计算机的必要组件可包含一处理器以执行指令及一或多个存储器装置以存储指令和数据。一般来说，一计算机更可包含或耦接以从一或多个大量存储装置(例如磁盘、雌性光盘或光盘)接收数据，或传送数据到一或多个大量存储装置。然而，计算机也可以不需要这些装置。适合用于存储计算机计算机程序指令和数据的可读取媒体可包含任何形式的非挥发性存储器、媒体和存储器装置，例如半导体存储器装置，如EPROM、EEPROM及闪存装置。可读取媒体也可包含磁盘，例如外部硬盘或可移除式硬盘(removabledisks)、磁性光盘、CD ROM及DVD-ROM。处理器及存储器可以被补充及被包含在专用逻辑电路内。
虽然本文见描述了多种性，然而，此并非用来限制本发明所要求的保护范围，而应如同特定实施例所描述的。本文中不同的实施例所揭露的特定的技术特征也可被结合到单一个实施例中执行。相反地，单一个实施例的多个特征也可被分开到多个实施例或任何子组合中执行。并且，虽然以上描述的特征一开始被要求保护且以特定的组合执行，在一些情况下要求保护的组合的一或多个特征可以从组合中被切割，而所要求保护的组合可以为子组合或子组合的变型。同样的，虽然绘示在图中的操作是有一特定顺序，然而应当理解的是此特定顺序执行的操作并不限制顺序，只要执行所有说明的操作以达到预期的结果。
只有一些范例和实施例被揭露。可基于所揭露的例子而完成所揭露的例子和实施例的变形、修改和加强。

Claims (8)

1.一种存储器装置，包括
一存储器控制器；
一或多个控制单元；以及
一存储器单元阵列，包括一或多个存储器区块；各该存储器区块包括：
多个存储器单元；
多个字线，各自耦接至这些存储器单元；
多个信号线，传输信号以对这些存储器单元的一或多者执行编程操作；
一第一金属层，耦接至多个线路的第一组，且用以布径这些线路的该第一组至该或这些控制单元的至少一者，这些线路包括这些字线及这些信号线；及
一第二金属层，耦接至这些线路的一第二组，且用以布径这些线路的该第二组至该或这些控制单元的至少一者；
其中，该存储器控制器用以控制该或这些控制单元的至少一者以(i)选择一或多个特定的存储器单元及(ii)将一或多个数据编程至该或这些特定的存储器单元，该第二金属层在一第一部分与一第二部分之间是不连续的，且该第二金属层的第一部分经该第二金属层的一迂回部分耦接至该第二金属层的第二部分。
2.如权利要求1所述的存储器装置，其中该第一金属层包括耦接至该或这些控制单元的至少一者的一第一布线，该第二金属层包括耦接至该或这些控制单元的至少一者的一第二布线。
3.如权利要求1所述的存储器装置，更包括：
一第一导电层，相邻于该第二金属层；
其中，该第二金属层在一第一部分与一第二部分之间是不连续的，该第二金属层的该第一部分耦接至该第一导电层且该第二金属层的该第二部分耦接至该第一导电层，使得一信号经该第一导电层传输于该第一部分与该第二部分之间。
4.如权利要求1所述的存储器装置，更包括：
一第一导电层，相邻于该第二金属层；
其中，该第二金属层在一第一部分与一第二部分之间是不连续的，该第一导电层在一第三部分与一第四部分之间是不连续的，且(i)该第二金属层的该第一部分耦接至该第一导电层的该第三部分，(ii)该第二金属层的该第二部分耦接至该第一导电层的该第四部分，(iii)该第一导电层的该第三部分经该第一导电层的一迂回部分耦接至该第一导电层的该第四部分，使得一信号经该第一导电层的该第三部分、该迂回部分和该第四部分传输于该第一部分与该第二部分之间。
5.一种用于将一或多个数据编程至一存储器装置的一或多个存储器单元的方法，包括：
接收用于编程该或这些存储器单元的多个地址；
根据这些地址，选择该或这些存储器单元以通过各自耦接至该存储器装置中的该或这些存储器单元的多个字线和用以传输信号以对该或这些存储器单元执行编程操作的多个信号线来执行编程；以及
由一存储器控制器施加一或多个电压至该或这些存储器单元以经这些字线和这些信号线编程该或这些存储器单元；
其中，一第一金属层耦接至多个线路的一第一组并用以将这些线路的该第一组布径至一或多个控制单元的至少一者，这些线路包括这些字线及这些信号线，一第二金属层耦接至这些线路的一第二组并用以将这些线路的该第二组布径至该或这些控制单元的至少一者，该第二金属层在一第一部分与一第二部分之间是不连续的，且该第二金属层的第一部分经该第二金属层的一迂回部分耦接至该第二金属层的第二部分。
6.如权利要求5所述的方法，其中该第一金属层包括耦接至该或这些控制单元的至少一者的一第一布线，该第二金属层包括耦接至该或这些控制单元的至少一者的一第二布线。
7.如权利要求5所述的方法，其中该存储器装置包括：
一第一导电层，相邻于该第二金属层；
其中，该第二金属层在一第一部分与一第二部分之间是不连续的，该第二金属层的该第一部分耦接至该第一导电层且该第二金属层的该第二部分耦接至该第一导电层，使得一信号经该第一导电层传输于该第一部分与该第二部分之间。
8.如权利要求5所述的方法，其中该存储器装置包括：
一第一导电层，相邻于该第二金属层；
其中，该第二金属层在一第一部分与一第二部分之间是不连续的，该第一导电层在一第三部分与一第四部分之间是不连续的，且(i)该第二金属层的该第一部分耦接至该第一导电层的该第三部分，(ii)该第二金属层的该第二部分耦接至该第一导电层的该第四部分，(iii)该第一导电层的该第三部分经该第一导电层的一迂回部分耦接至该第一导电层的该第四部分，使得一信号经该第一导电层的该第三部分、该迂回部分和该第四部分传输于该第一部分与该第二部分之间。
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