CN1841567A - 具有缩小尺寸的半导体存储器装置的修复控制电路 - Google Patents

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Abstract

一种包括修复控制电路的半导体装置。无需使用熔丝盒，要修复的故障单元的地址被编程至闪存单元盒中，并且使用该闪存单元盒来修复故障单元。修复控制电路所占据的区域及整个芯片尺寸可缩小。

Description

具有缩小尺寸的半导体存储器装置的修复控制电路
技术领域
本发明涉及半导体存储器装置，尤其涉及半导体存储器装置的修复控制电路。
背景技术
通常，半导体存储器装置经设计以包括冗余存储器单元阵列，以便修复在制造过程期间产生的故障单元。因此，具有一个或多个故障单元的主存储器单元阵列的列线或行线可为冗余存储器单元所取代。
图1是现有技术半导体存储器装置的修复控制电路、正常解码器及冗余解码器的示意性方框图。参照图1，修复控制电路10包括熔丝盒(fuse box)11及控制信号产生器12。
要修复的故障单元的地址预先编程到至熔丝盒11中。熔丝盒11比较接收地址(ADD)与其经编程的地址，并且根据比较结果输出比较信号(COM)。
控制信号产生器12响应于比较信号(COM)输出控制信号(CTL)以用于选择性地启用正常解码器20及冗余解码器30之一。如上所述，修复控制电路10采用作为用于编程故障单元的地址的电路的熔丝盒11。在这种情况下，由于包含在熔丝盒11中的熔丝(未图标)由激光选择性地切割，所以故障单元的地址被编程至熔丝盒11中。然而，为了使熔丝易于被激光切割，必须将熔丝设计成具有相对较大的尺寸。熔丝盒11的占用区域成为增加半导体存储器装置的集成度及缩小芯片尺寸的限制因素。
此外，这些问题在需要修复的故障单元数目增加时变得愈加严重。即，冗余存储器单元的数目越大，包含在熔丝盒11中的熔丝数目越大。因此，因为占用区域增大而出现问题。
发明内容
本发明的实施例提供一种半导体存储器装置的修复控制电路，其中，无需使用熔丝盒，需要修复的故障单元的地址被编程至闪存(flash)单元盒中，并且使用闪存单元盒来修复故障单元，从而缩小占用区域及整个芯片尺寸。
根据本发明实施例的修复控制电路包括：闪存单元解码器，配置来响应于下列信号产生编程控制信号或读取控制信号及字线偏压：单元编程信号及对应于故障单元的地址信号，或单元读取信号及输入地址信号；闪存单元盒，配置来响应于该编程控制信号或该读取控制信号及字线偏压来执行编程操作或读取操作，其中在编程操作中编程对应于故障单元的地址信号，且在读取操作中输出冗余控制信号；和控制信号产生器，配置来响应于冗余控制信号来输出解码器选择信号。
附图说明
图1是现有技术半导体存储器装置的修复控制电路、正常解码器及冗余解码器的示意方框图；
图2是根据本发明实施例的半导体存储器装置的修复控制电路、正常解码器及冗余解码器的示意方框图；
图3是图2中所示的闪存单元解码器及闪存单元盒的详细方框图；
图4是图3中所示的闪存单元电路的详细电路图；
图5是用于说明图4中所示的闪存单元电路的读取操作的视图；和
图6是用于说明图4中所示的闪存单元电路之编程操作的视图。
具体实施方式
现将参照附图结合实施例描述本发明。
图2是根据本发明实施例的半导体存储器装置50的示意性方框图，该装置包括修复控制电路100、正常解码器101及冗余解码器102。
参照图2，该修复控制电路100包括闪存单元解码器110、闪存单元盒120及控制信号产生器130。
该闪存单元解码器110响应于单元编程信号(CPGM)及对应于故障单元的地址信号(FA1至FAn)(n为正整数)或单元读取信号(CREAD)及输入地址信号(A1至An)(n为正整数)来控制该闪存单元盒120的编程操作、读取操作及擦除操作。在编程操作期间，对应于故障单元的地址信号(FA1至FAn)被编程至该闪存单元盒120中。此外，在读取操作期间，该闪存单元盒120根据编程状态输出冗余控制信号(REPb1至REPbK)(K为正整数)。该控制信号产生器130响应于冗余控制信号(REPb1至REPbK)输出解码器选择信号(RGEN)及反相冗余控制信号(REP1至REPK)。
更具体说，该控制信号产生器130响应于冗余控制信号(REPb1至REPbK)根据输入至该闪存单元解码器110中的输入地址信号(A1至An)及编程至该闪存单元盒120中的故障单元的地址信号(FA1至FAn)来启用或禁用解码器选择信号(RGEN)。例如，若输入地址信号(A1至An)与故障单元的地址(FA1至FAn)彼此相同，则该控制信号产生器130启用该解码器选择信号(RGEN)。若输入地址信号(A1至An)与故障单元的地址(FA1至FAn)彼此不同，则该控制信号产生器130禁用该解码器选择信号(RGEN)。此外，该闪存单元解码器110在接收该单元编程信号(CPGM)时接收屏蔽地址信号(MA)，并且响应于该屏蔽地址信号(MA)启用或禁用该闪存单元盒120。
此外，该控制信号产生器130将该解码器选择信号(RGEN)输出至正常解码器101及冗余解码器102，并且将反相冗余控制信号(REP1至REPK)输出至冗余解码器102。因此，响应于该解码器选择信号(RGEN)启用正常解码器101或冗余解码器102中的至少一个。当该解码器选择信号(RGEN)被启用时，启用冗余解码器102而禁用正常解码器101。另一方面，当该解码器选择信号(RGEN)被禁用时，启用正常解码器101而禁用冗余解码器102。
正常解码器101控制正常存储器单元(未示出)的编程操作或读取操作，并且冗余解码器102控制冗余存储器单元(未示出)的编程操作或读取操作。另外，正常解码器101及冗余解码器102可为行解码器或列解码器。此外，当启用冗余解码器102时，正常解码器101响应于反相冗余控制信号(REP1至REPK)来选择冗余存储器单元中的一些或全部，并且控制所选则的冗余存储器单元的编程操作或读取操作。
图3是图2中所示的闪存单元解码器及闪存单元盒的详细方框图。
参照图3，该闪存单元解码器110响应于单元读取信号(CREAD)输出读取控制信号(RCTL)，并且响应于该单元编程信号(CPGM)输出写入控制信号(WCTL)。此外，该闪存单元解码器110响应于单元编程信号(CPGM)及单元读取信号(CREAD)之一产生切换(swtiching)控制电压(VB)、漏极选择线电压(VD)、源极选择线电压(VS)及感测控制电压(VSEN)。更具体说，该闪存单元解码器110将切换控制电压(VB)输出至切换控制线BSL、将漏极选择线电压(VD)输出至漏极选择线DSL，并且将源极选择线电压(VS)输出至源极选择线SSL。
该闪存单元解码器110响应于单元编程信号(CPGM)及屏蔽地址信号(MA)或单元读取信号(CREAD)将第一字线偏压(VWS)输出至控制字线FWL。更具体说，该闪存单元解码器110响应于单元编程信号(CPGM)及屏蔽地址信号(MA)将编程电压(Vpgm)(例如，18V)及通过电压(Vpss)(例如，10V)之一输出作为第一字线偏压(VWS)。当屏蔽地址信号(MA)为逻辑″1″时，该闪存单元解码器110可将编程电压(Vpgm)输出作为第一字线偏压(VWS)，且当屏蔽地址信号(MA)为逻辑″0″时，该闪存单元解码器110将通过电压(Vpss)输出作为第一字线偏压(VWS)。
另外，当屏蔽地址信号(MA)为逻辑″0″时，该闪存单元解码器110可将编程电压(Vpgm)输出作为第一字线偏压(VWS)，并且当屏蔽地址信号(MA)为逻辑″1″时，该闪存单元解码器110可将通过电压(Vpss)输出作为第一字线偏压(VWS)。此外，最初(意即，在输出编程电压(Vpgm)之前)，该闪存单元解码器110响应于单元编程信号(CPGM)将擦除电压(即，地电压(Vss))(例如，0V)输出作为第一字线偏压(VWS)。另外，该闪存单元解码器110响应于单元读取信号(CREAD)将地电压(Vss)输出作为第一字线偏压(VWS)。
此外，该闪存单元解码器110响应于单元编程信号(CPGM)、对应于故障单元的地址信号(FA1至FAn)或单元读取信号(CREAD)及输入地址信号(A1至An)来分别将第二字线偏压(VWL1至VWLn)(n为整数)输出至第一字线WL1至WLn(n为整数)，并且分别将第三字线偏压(VWLb1至VWLbn)(n为正整数)输出至第二字线WLb1至WLbn(n为正整数)。更具体说，该闪存单元解码器110响应于单元编程信号(CPGM)及对应于故障单元的地址信号(FA1至FAn)将第二字线偏压(VWL1至VWLn)及第三字线偏压(VWLb1至VWLbn)输出作为编程电压(Vpgm)或通过电压(Vpss)。
例如，当地址信号(FA1至FAn)为逻辑″1″时，闪存单元解码器110将第二字线偏压(VWL1至VWLn)输出作为编程电压(Vpgm)电平，并且将第三字线偏压(VWLb1至VWLbn)输出作为通过电压(Vpss)电平。另一方面，当地址信号(FA1至FAn)为逻辑″0″时，该闪存单元解码器110将第二字线偏压(VWL1至VWLn)输出作为通过电压(Vpss)电平，并且将第三字线偏压(VWLb1至VWLbn)输出作为编程电压(Vpgm)电平。例如，当地址信号(FA1至FA5)之逻辑值为″11010″时，该闪存单元解码器110将第二字线偏压(VWL1、VWL2、VWL4)及第三字线偏压(VWLb3、VWLb5)输出作为编程电压(Vpgm)电平，并且将第二字线偏压(VWL3、VWL5)及第三字线偏压(VWLb1、VWLb2、VWLb4)输出作为通过电压(Vpss)电平。
另外，该闪存单元解码器110响应于单元读取信号(CREAD)及输入地址信号(A1至An)将第二字线偏压(VWL1至VWLn)及第三字线偏压(VWLb1至VWLbn)输出作为读取电压(Vre)或地电压(Vss)。读取电压(Vre)可设定为高于编程存储器单元C1至Cn之一(见图4)的阈值电压。
当输入地址信号(A1至An)为逻辑″1″时，闪存单元解码器110将第二字线偏压(VWL1至VWLn)输出作为读取电压(Vre)电平，并且将第三字线偏压(VWLb1至VWLbn)输出作为地电压(Vss)电平。此外，当输入地址信号(A1至An)为逻辑″0″时，该闪存单元解码器110将第二字线偏压(VWL1至VWLn)输出作为地电压(Vss)电平，并且将第三字线偏压(VWLb1至VWLbn)输出作为读取电压(Vre)电平。
同时，例如，当输入地址信号(A1至An)的逻辑值为″11010″时，该闪存单元解码器110将第二字线偏压(VWL1、VWL2、VWL4)及第三字线偏压(VWLb3、VWLb5)输出作为读取电压(Vre)电平，并且将第二字线偏压(VWL3、VWL5)及第三字线偏压(VWLb1、VWLb2、VWLb4)输出作为地电压(Vss)电平。
该闪存单元盒120包括一组闪存单元电路FC1至FCK(K为正整数)。该组闪存单元电路FC1至FCK共享切换控制线BSL、漏极选择线DSL、源极选择线SSL及源极线SL。此外，该组闪存单元电路FC1至FCK共享第一字线FWL、第二字线WL1至WLn及第三字线WLb1至WLbn。另外，整体(bulk)电压(VPWE)被输入至闪存单元电路FC1至FCK的P阱。在闪存单元电路FC1至FCK的编程操作或读取操作中，将地电压(Vss)电平的整体电压(VPWE)输入至闪存单元电路FC1至FCK。
此外，在闪存单元电路FC1至FCK的擦除操作中，将编程电压(Vppgm)电平(例如，20V)的整体电压(VPWE)输入至闪存单元电路FC1至FCK。同时，在修复控制电路100包含在闪存装置中的情况下，可以设计闪存单元电路FC1至FCK的P阱以便其与闪存装置的存储器单元阵列的P阱分离。
在读取操作期间，闪存单元电路FC1至FCK响应于感测控制电压(VSEN)、第一字线偏压至第三字线偏压(VWS、VWL1至VWLn及VWLb1至VWLbn)及读取控制信号(RCTL)来输出冗余控制信号(REPb1至REPbK)。此外，在编程操作期间，闪存单元电路FC1至FCK响应于第一字线偏压至第三字线偏压(VWS、VWL1至VWLn及VWLb1至VWLbn)、编程控制信号(AP1至APK)(K为整数)及写入控制信号(WCTL)来执行编程操作。因此，对应于故障单元的地址信号(FA1至FAn)被编程至闪存单元电路FC1至FCK中。
以下将较详细地描述闪存单元电路FC1至FCK。闪存单元电路FC1至FCK具有相同构造及操作。因此，将仅描述闪存单元电路FC1。
图4是图3中所示的闪存单元电路FC1的详细电路图。该闪存单元电路FC1包括冗余单元串210、串开关电路BST、感测电路220及写入控制电路WT。该冗余单元串210包括漏极选择晶体管DST、源极选择晶体管SST、控制存储器单元CS及地址单元电路ACC1至ACCn(n为正整数)。
该漏极选择晶体管DST具有连接至漏极选择线DST的栅极，并且源极选择晶体管SST具有连接至源极选择线SST的栅极。该漏极选择晶体管DST还连接至串开关电路BST，并且其响应于通过漏极选择线DSL接收的漏极选择线电压(VD)接通或断开。该源极选择晶体管SST还连接至源极线SL，且其响应于通过源极选择线SST接收的源极选择线电压(VS)而接通或断开。控制存储器单元CS具有连接至第一字线FWL的栅极。该控制存储器单元CS响应于通过第一字线FWL接收的第一字线偏压(VWS)而被编程或不被编程。
例如，当第一字线偏压(VWS)为编程电压(Vpgm)电平时，该控制存储器单元CS被编程。当第一字线偏压(VWS)为通过电压(Vpss)电平时，该控制存储器单元CS未被编程。在这种情况下，若该控制存储器单元CS处于编程状态，则禁用冗余单元串210。若该控制存储器单元CS处于擦除状态，则启用冗余单元串210。因此，在该控制存储器单元CS被擦除的状况下，可使用冗余单元串210来修复故障单元。在该控制存储器单元CS被编程的状况下，不能使用冗余单元串210来修复故障单元。
地址单元电路ACC1至ACCn中的每一个连接至包括第一字线WL1至WLn之一及第二字线WLb1至WLbn之一的字线对。更具体说，地址单元电路ACC1可连接至第一字线WL1及第二字线WLb1。此外，地址单元电路ACC1至ACCn可串联地连接在控制存储器单元CS与源极选择晶体管SST之间。
地址单元电路ACC1至ACCn中的每一个包括第一存储器单元C1至Cn之一及第二存储器单元Cb1至Cbn之一。例如，地址单元电路ACC1包括第一及第二存储器单元C1、Cb1。第一存储器单元C1至Cn分别具有连接至第二字线WL1至WLn的栅极。第二存储器单元Cb1至Cbn分别具有连接至第三字线WLb1至WLbn的栅极。在编程操作期间，对应于故障单元的地址信号(FA1至FAn)被分别编程至地址单元电路ACC1至ACCn中。更具体说，根据地址信号(FA1至FAn)的逻辑值来编程地址单元电路ACC1至ACCn中的每一个的第一存储器单元C1至Cn之一或第二存储器单元Cb1至Cbn之一。例如，当地址信号(FA1)的逻辑值为″1″时，地址单元电路ACC1的第一存储器单元C1可被编程。当地址信号(FA1)的逻辑值为″0″时，地址单元电路ACC1的第二存储器单元Cb1可被编程。
在读取操作中，地址单元电路ACC1至ACCn的第一及第二存储器单元C1、Cb1至Cn、Cbn根据地址单元电路ACC1至ACCn的编程状态及输入地址信号(A1至An)之一逻辑值来全部接通或部分接通。例如，当第一存储器单元C1至Cn全部被编程且输入地址信号(A1至An)之逻辑值全部为″1″时，第一及第二存储器单元C1、Cb1至Cn、Cbn被全部接通。如上所述，若地址单元电路ACC1至ACCn的第一及第二存储器单元C1至Cn、Cb1至Cbn全部被接通，则感测节点SO连接至源极线SL并放电为供给源极线SL的地电压(Vss)。另一方面，若第一存储器单元C1至Cn全部被编程并且输入地址信号(A1至An)的逻辑值全部为″0″，则第一存储器单元C1至Cn全部被断开，并且第二存储器单元Cb1至Cbn全部被接通。如上所述，若地址单元电路ACC1至ACCn的第一及第二存储器单元C1至Cn、Cb1至Cbn中的一个或一些被断开，则感测节点SO与源极线SL分离。因此，感测节点SO之电压保持原样。
串开关电路BST可使用NMOS晶体管来实现。该串开关电路BST可使用高压元件来实现。该串开关电路BST连接在感测节点SO与冗余单元串210之间。该串开关电路BST响应于切换控制电压(VB)将冗余单元串210连接至感测节点SO或使该冗余单元串210与感测节点SO分离。
该感测电路220包括预充电电路PT及锁存电路221。该预充电电路PT可使用PMOS晶体管来实现，并且可响应于该感测控制电压(VSEN)以内电压(Vcc)预充电感测节点SO。该预充电电路PT可使用具有其电流驱动能力小于冗余单元串210的存储器单元C1至Cn、Cb1至Cbn的电流驱动能力的PMOS晶体管来实现。
该锁存电路221包括反相器222及锁存器223。该锁存器223包括反相器224、225。该反相器222响应于读取控制信号(RCTL)来感测该感测节点SO的电压并输出感测信号(IREP1)。该锁存器223锁存该感测信号(IREP1)且将该锁存信号输出至输出节点OUT作为冗余控制信号(REPb1)。该写入控制电路WT可使用NMOS晶体管来实现，并且响应于写入控制信号(WCTL)将从输出节点OUT接收的编程控制信号(AP1)输出至该感测节点SO。
以下将参照图5来详细地描述该闪存单元电路FC1的编程操作。为简化说明，假设该冗余单元串210包括地址单元电路ACC1至ACC5。
在该闪存单元解码器110的初始阶段，控制存储器单元CS及地址单元电路ACC1至ACC5的第一及第二存储器单元C1至Cn、Cb1至Cbn的擦除操作是受控制的。本领域技术人员可明白控制存储器单元CS及第一及第二存储器单元C1至Cn、Cb1至Cbn的擦除操作。将省略其说明。
接着，该闪存单元解码器110响应于单元编程信号(CPGM)将该感测控制电压(VSEN)输出作为内电压(Vcc)电平，并且将该切换控制电压(VB)输出作为电压(Vcc+Vt1，其中Vt1为该NMOS晶体管BST(即，串开关电路)的阈值电压)电平。结果，该感测电路220的预充电电路PT被断开且NMOS晶体管BST被接通。此外，该闪存单元解码器110响应于单元编程信号(CPGM)将漏极选择线电压(VD)输出作为内电压(Vcc)电平，并且将该源极选择线电压(VS)输出作为地电压(Vss)电平。因此，漏极选择晶体管DST被接通且该源极选择晶体管SST被断开。
该闪存单元解码器110响应于单元编程信号(CPGM)产生写入控制信号(WCTL)。该闪存单元解码器110将写入控制信号(WCTL)输出作为电压(Vcc+Vt2，其中Vt2为NMOS晶体管WT(即，写入控制电路)的阈值电压)电平。结果，该NMOS晶体管WT被接通，并且将从输出节点OUT接收的编程控制信号(AP1)输出至感测节点SO。当编程控制信号(AP1)为逻辑″1″(即，内电压(Vcc)电平)时，该内电压(Vcc)被施加至该感测节点SO。因此，地址单元电路ACC1至ACC5不执行编程操作。同时，当编程控制信号(AP1)为逻辑″0″(即，地电压(Vss)电平)时，地电压(Vss)被施加至该感测节点SO。因此，地址单元电路ACC1至ACC5执行编程操作。
例如，当已接收的对应于故障单元的地址信号(FA1至FA5)的逻辑值为″11100″时，该闪存单元解码器110将第二字线偏压(VWL1至VWL3)及第三字线偏压(VWLb4、VWLb5)输出作为该编程电压(Vpgm)，并且将第二字线偏压(VWL4、VWL5)及第三字线偏压(VWLb1至VWLb3)输出作为通过电压(Vpss)。因此，第一存储器单元C1至C3及第二存储器单元Cb4、Cb5被编程，并且第一存储器单元C4、Cb及第二存储器单元Cb1至Cb3未被编程而保持擦除状态。
以下将参照图6来描述闪存单元电路FC1的读取操作。为简化说明，假设该冗余单元串210包括地址单元电路ACC1至ACC5。此外，在第一存储器单元C1至C3及第二存储器单元Cb4、Cb5被编程的情况下，描述该闪存单元电路FC1之读取操作。
在预定时间期间，该闪存单元解码器110响应于单元读取信号(CREAD)将感测控制电压(VSEN)输出作为地电压(Vss)。结果，在预定时间，该感测电路220的预充电电路PT以内电压(Vcc)预充电该感测节点SO。此外，该闪存单元解码器110响应于单元读取信号(CREAD)将漏极选择线电压(VD)及源极选择线电压(VS)输出作为内电压(Vcc)。结果，该漏极选择晶体管DST及该源极选择晶体管SST被接通。
例如，当输入地址信号(A1至An)的逻辑值为″11100″时，该闪存单元解码器110将第二字线偏压(VWL1至VWL3)及第三字线偏压(VWLb4、VWLb5)输出作为读取电压(Vre)，并且第二字线偏压(VWL4、VWL5)及第三字线偏压(VWLb1至VWLb3)输出作为地电压(Vss)。结果，第一及第二存储器单元C1至C5、Cb1至Cb5全部被接通以将感测节点SO连接至源极线SL。由于地电压(Vss)被供给源极线SL，因此该感测节点SO放电以作为地电压(Vss)。
此后，该闪存单元解码器110响应于单元读取信号(CREAD)启用读取控制信号(RCTL)。结果，该锁存电路221的反相器222感测到感测节点SO的电压，并且在逻辑高电平(例如，1)下输出该感测信号(IREP1)。该锁存器223锁存感测信号(IREP1)且将逻辑低电平(例如，0)的冗余控制信号(REPb1)输出至该输出节点OUT。
同时，当输入地址信号(A1至An)的逻辑值为″00011″时，该闪存单元解码器110将第二字线偏压(VWL1至VWL3)及第三字线偏压(VWLb4、VWLb5)输出作为地电压(Vss)，并且将第二字线偏压(VWL4、VWL5)及第三字线偏压(VWLb1至VWLb3)输出作为读取电压(Vre)。结果，第一存储器单元C1至C3及第二存储器单元Cb4、Cb5被断开，并且第一存储器单元C4、C5及第二存储器单元Cb1至Cb3接通。因此，由于该感测节点SO与该源极线SL分离，故该感测节点SO仍保持内电压(Vcc)电平。
此后，该闪存单元解码器110响应于单元读取信号(CREAD)启用读取控制信号(RCTL)。结果，该锁存电路221的反相器222感测该感测节点SO的电压，并且以逻辑低电平输出该感测信号(IREP1)。该锁存器223锁存该感测信号(IREP1)，并且将逻辑高电平的冗余控制信号(REPb1)输出至输出节点OUT。
如上所述，根据本发明，无需使用熔丝盒，要修复的故障单元的地址被编程至闪存单元盒中，并且故障单元使用该闪存单元盒来修复。修复控制电路的占用区域及整个芯片尺寸可缩小。
虽然已参考实施例做出以上描述，但是本领域技术人员应了解，在不偏离本发明及所附权利要求的宗旨及范围的情况下，可对本发明做出变型及修改。

Claims (16)

1.一种半导体存储器装置，包含：
第一解码器，配置来至少控制该半导体存储器装置的编程操作；
修复控制电路，包括：
闪存单元解码器，配置来响应于下列信号产生编程控制信号或读取控制信号及字线偏压：
单元编程信号及对应于故障单元的地址信号，或
单元读取信号及输入地址信号；
闪存单元盒，配置来响应于编程控制信号或读取控制信号及字线偏压来执行编程操作或读取操作，其中在编程操作中编程对应于故障单元的地址信号，且在读取操作中输出冗余控制信号；及
控制信号产生器，配置来响应于冗余控制信号输出解码器选择信号。
2.如权利要求1所述的半导体存储器装置，其中该控制信号产生器进一步配置来：
响应于冗余控制信号相互比较输入地址信号与对应于故障单元的地址信号，及
根据输入地址信号与对应于故障单元的地址信号的比较结果来启用或禁用该解码器选择信号，
其中响应于该解码器选择信号启用第一解码器，
其中该半导体装置是非易失性存储器装置。
3.如权利要求1所述的半导体存储器装置，其中闪存单元解码器进一步配置来：
使冗余控制信号反相以产生反相冗余控制信号，及
响应于单元编程信号或单元读取信号产生切换控制电压、漏极选择线电压、源极选择线电压及感测控制电压，
其中第一解码器是冗余解码器，并且配置来响应于反相冗余控制信号控制冗余存储器单元的驱动。
4.如权利要求3所述的半导体存储器装置，进一步包含：
第二解码器，它是控制正常存储器单元的驱动的正常解码器，
其中该闪存单元盒包含共享控制字线、多个字线对、漏极选择线、源极选择线及源极线的多个闪存单元电路，
其中闪存单元盒通过控制字线及多个字线对接收字线偏压、通过漏极选择线接收漏极选择线电压，并且通过源极选择线接收源极选择线电压，且接收切换控制电压及感测控制电压，及
其中多个闪存单元电路中的每一个响应于编程控制信号之一及写入控制信号来施加对应于故障单元的地址信号，并且响应于读取控制信号输出冗余控制信号之一。
5.如权利要求4所述的半导体存储器装置，其中多个闪存单元电路中的每一个包含：
冗余单元串，其连接至该控制字线、多个字线对、漏极选择线、源极选择线及源极线，
其中多个闪存单元电路中的每一个配置来：
在编程操作中响应于从感测节点接收的编程控制信号之一及字线偏压来储存对应于故障单元的地址信号，及
在读取操作中根据储存阶段改变或保持该感测节点的电压；
感测电路，配置来响应于读取控制信号感测该感测节点的电压，并且根据感测结果将冗余控制信号之一输出至输出节点；及
写入控制电路，配置来响应于写入控制信号将从输出节点接收的编程控制信号之一输出至感测节点。
6.如权利要求5所述的半导体存储器装置，其中多个闪存单元电路中的每一个进一步包含串开关电路，该串开关电路耦合在感测节点与冗余单元串之间，该串开关电路响应于切换控制电压进一步将该冗余单元串耦合至该感测节点或使该冗余单元串与该感测节点分离。
7.如权利要求5所述的半导体存储器装置，其中字线偏压包括第一字线偏压、第二字线偏压及第三字线偏压，和
冗余单元串包含：
漏极选择晶体管，其响应于通过漏极选择线接收的漏极选择线电压接通或断开；
源极选择晶体管，其连接至源极线且响应于通过源极选择线接收的源极选择线电压接通或断开；
控制存储器单元，其连接至漏极选择晶体管，并且通过该控制字线接收第一字线偏压；及
多个地址单元电路，其串联地连接在控制存储器单元与源极选择晶体管之间，其进一步分别耦合至多个字线对，通过彼此对应的字线对接收第二字线偏压之一及第三字线偏压之一，且在编程操作中储存对应于故障单元的地址信号。
8.如权利要求7所述的半导体存储器装置，其中该闪存单元解码器响应于屏蔽地址信号来输出编程电压、通过电压及擦除电压之一作为第一字线偏压，
其中该控制存储器单元响应于擦除电压而被擦除，并且响应于该编程电压在该编程操作中被编程或响应于该通过电压而未被编程，
其中当该控制存储器单元处于一编程状态时，禁用该冗余单元串，且当该控制存储器单元处于一擦除状态时，启用该冗余单元串。
9.如权利要求7所述的半导体存储器装置，其中多个地址单元电路中的每一个包含：
第一存储器单元，配置来通过字线对之一接收第二字线偏压之一；及
第二存储器单元，配置来通过字线对的另一字线接收第三字线偏压之一。
10.如权利要求9所述的半导体存储器装置，其中在编程操作中，当对应于故障单元的地址信号为逻辑″1″时，该闪存单元解码器输出编程电压电平的第二字线偏压及通过电压电平的第三字线偏压；当对应于故障单元的地址信号为逻辑″0″时，该闪存单元解码器输出通过电压电平的第二字线偏压及编程电压电平的第三字线偏压。
11.如权利要求10所述的半导体存储器装置，其中当第二字线偏压之一是编程电压电平时，第一存储器单元被编程，并且当第三字线偏压之一是编程电压电平时，该第二存储器单元被编程，
其中当该第一存储器单元被编程时，该第二存储器单元未被编程。
12.如权利要求9所述的半导体存储器装置，其中在读取操作中，当输入地址信号为逻辑″1″时，该闪存单元解码器输出读取电压电平的第二字线偏压及地电压电平的第三字线偏压，并且当输入地址信号为逻辑″0″时，该闪存单元解码器输出地电压电平的第二字线偏压及读取电压电平的第三字线偏压，和
其中读取电压具有高于第一存储器单元及第二存储器单元中经编程的任意一个的阈值电压的阈值电压。
13.如权利要求12所述的半导体存储器装置，其中当输入地址信号之一为逻辑″1″，并且第一存储器单元处于编程状态时，第一存储器单元响应于第二字线偏压之一而接通，且第二存储器单元响应于第三字线偏压之一而接通，和
当输入地址信号中的任意一个为逻辑″0″，并且第一存储器单元处于编程状态时，该第一存储器单元响应于第二字线偏压之一而断开，且该第二存储器单元响应于第三字线偏压之一而接通。
14.如权利要求12所述的半导体存储器装置，其中当输入地址信号之一为逻辑″1″，并且该第二存储器单元处于编程状态时，第一存储器单元响应于第二字线偏压之一而接通，并且第二存储器单元响应于第三字线偏压之一而断开，和
当输入地址信号的任意一个为逻辑″0″，并且该第二存储器单元处于编程状态时，第一存储器单元响应于第二字线偏压之一而接通，并且第二存储器单元响应于第三字线偏压之一而接通。
15.如权利要求9所述的半导体存储器装置，其中在该读取操作中，当多个地址单元电路中的每一个的第一存储器单元及第二存储器单元全部被接通时，该感测节点放电以作为一地电压，并且当多个地址单元电路中的每一个的第一存储器单元及该第二存储器单元之一或一部分被断开时，该感测节点的电压维持在感测节点的电压。
16.如权利要求15所述的半导体存储器装置，其中该感测电路包含：
预充电电路，配置来响应于感测控制电压以内电压预充电该感测节点；及
锁存电路，配置来响应于读取控制信号来感测该感测节点的电压，锁存该感测信号且将该锁存信号输出至输出节点作为冗余控制信号之一。
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