KR19980082671A - 플래쉬 메모리 장치의 리던던시 장치 - Google Patents

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심현수
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김영환
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Abstract

본 발명은, 각 리던던시 장치의 데이터 저장 능력의 편차에 무관하게 신뢰성있는 리던던시 기능을 구현하기 위하여, 리던던시 메모리 셀을 구비하는 플래시 메모리 장치의 리던던시 장치에 있어서, 상기 리던던시 메모리 셀을 억세스하기 위한 억세스 수단; 상기 억세스 수단에 의하여 억세스된 상기 리던던시 메모리 셀을 프로그램하기 위한 프로그램 수단 및 상기 프로그램 수단에 의하여 프로그램된 상기 리던던시 메모리 셀의 프로그램 상태를 검증하기 위한 검증 수단을 포함하는 것을 특징으로 하는 플래시 메모리 장치의 리던던시 장치를 제공한다.

Description

플래시 메모리 장치의 리던던시 장치
본 발명은 플래시 메모리 장치의 리던던시 장치에 관한 것으로, 특히 각 리던던시 장치의 데이터 저장 능력의 편차에 무관하게 신뢰성있는 리던던시 기능을 구현하기 위한 플래시 메모리 장치의 리던던시 장치 및 그 방법에 관한 것이다.
일반적으로 플래시 메모리 장치는, 제조 과정에서의 사소한 결함으로 인하여 메모리 장치 자체를 폐기하여야 하는 문제점을 해결하기 위하여, 소정 개수 이하의 메모리 셀에 결함이 발견된 경우에 미리 그 메모리 장치내에 형성시킨 여분의 메모리 셀로 대체하여 전체 메모리 장치를 이용할 수 있게 하는 리던던시 기능을 구비한다.
도1을 참조하여 종래의 플래시 메모리 장치의 리던던시 장치를 설명한다. 도1은 종래의 리던던시 장치의 회로도이다. 상기 종래의 리던던시 장치(10)에서는, 결함을 가진 메모리 셀을 대체할 리던던시 메모리 셀을 프로그램하기 위하여, 소정의 제어 신호(RM)와 어드레스 신호(A)에 의하여 상기 리던던시 메모리 셀을 선택하고, 일률적으로 미리 결정된 시간동안 상기 선택된 리던던시 메모리 셀의 각 노드에 일정한 전위를 가하여 프로그램한다.
그러나, 상기 종래의 리던던시 장치에서는, 상기 리던던시 메모리 셀의 데이터 유지 능력을 고려하지 않고 일률적으로 결정된 시간동안 전위를 가하여 프로그램하기 때문에, 공정 수행상의 변화 등에 의하여 개별 리던던시 메모리 셀의 특성에 차이가 발생한 경우 제품의 신뢰성을 보장할 수 없는 문제점이 있다.
따라서, 본 발명의 목적은 각 리던던시 장치의 데이터 저장 능력의 편차에 무관하게 신뢰성있는 리던던시 기능을 구현하기 위한 플래시 메모리 장치의 리던던시 장치를 제공하는 것이다.
도1은 종래의 리던던시 장치의 회로도
도2는 본 발명의 리던던시 장치의 회로도.
도3은 본 발명의 리던던시 장치의 제어 신호의 동작 파형도.
* 도면의 주요 부분의 기호의 설명
200. 리던던시 메모리 셀202, 202'. 억세스부
204. 프로그램부206. 검증부
208. 노아 게이트210. 오아 게이트
상기의 목적을 달성하기 위하여, 본 발명은 리던던시 메모리 셀을 구비하는 플래시 메모리 장치의 리던던시 장치에 있어서, 상기 리던던시 메모리 셀을 억세스하기 위한 억세스부; 상기 억세스부에 의하여 억세스된 상기 리던던시 메모리 셀을 프로그램하기 위한 프로그램부 및 상기 프로그램부에 의하여 프로그램된 상기 리던던시 메모리 셀의 프로그램 상태를 검증하는 검증부을 포함하는 것을 특징으로 하는 플래시 메모리 장치의 리던던시 장치를 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도2는 본 발명의 리던던시 장치의 상세 회로도이다. 즉, 상기 본 발명의 리던던시 장치(20)은, 결함 있는 메모리 셀을 대체하기 위한 리던던시 메모리 셀(200)과, 어드레스 신호 및 기타 제어 신호에 응답하여 상기 리던던시 메모리 셀(200)을 억세스하기 위한 억세스부(204 및 204')와, 소정의 전위를 콘트롤 게이트, 드레인 및 소오스 등의 전극상에 가하여 상기 억세스부(204 및 204')에 의하여 억세스된 리던던시 메모리 셀(200)을 프로그램하기 위한 프로그램부(202) 및 상기한 바와 같이 프로그램 동작이 진행된 후, 상기 리던던시 메모리 셀(200)의 프로그램 상태를 검증하기 위한 검증부(206)을 포함한다.
상기 리던던시 메모리 셀(200)은, 소오스가 접지되며, 콘트롤 게이트에 제 1 전원 공급부(V1)이 접속된 제 1 및 제 2 셀 트랜지스터(MC1 및 MC2)를 포함한다.
또한, 상기 억세스부(204 및 204')는, 드레인이 상기 제 1 셀 트랜지스터(MC1)의 드레인에 접속되고 게이트에 제 2 제어 신호(RM)가 입력되는 제 1 NMOS 트랜지스터(N1)과, 드레인이 상기 제 2 셀 트랜지스터(MC2)의 드레인에 접속되고 게이트에 제 2 제어 신호(RM)가 입력되는 제 2 NMOS 트랜지스터(N2)와, 상기 제 1 NMOS 트랜지스터(N1)과 접지 전위 사이에 접속되며 게이트에 어드레스 신호(A)가 입력되는 제 3 NMOS 트랜지스터(N3) 및 상기 제 2 NMOS 트랜지스터(N2)와 접지 전위 사이에 접속되며 게이트에 반전된 어드레스 신호(A_bar)가 입력되는 제 4 NMOS 트랜지스터(N4)를 포함한다.
한편, 상기 프로그램부(202)는, 상기 억세스부(204 및 204')에 의하여 억세스된 리던던시 메모리 셀(200)을 프로그램하기 위한 소정의 전위를 공급하는 제 1 내지 제 3 전원 공급부(V1, V2 및 V3)과, 상기 셀 트랜지스터(MC1 및 MC2)의 드레인에 드레인이 각각 접속되고 그 게이트가 교차 접속되어 상기 셀 트랜지스터(MC1 및 MC2)의 드레인에 각각 접속된 제 1 및 제 2 PMOS 트랜지스터(P1 및 P2)와, 상기 제 1 PMOS 트랜지스터(P1)의 소오스에 드레인이 접속되고 게이트에 인버터(I1)을 거쳐 제 2 제어 신호(RM)를 수신하며 소오스에 제 2 전원 공급부(V2)이 접속된 제 3 PMOS 트랜지스터(P3) 및 상기 제 2 PMOS 트랜지스터(P2)의 소오스에 드레인이 접속되고 게이트에 제 1 제어 신호(RD)를 수신하며 소오스에 제 3 전원 공급부(V3)이 접속된 제 4 PMOS 트랜지스터(P4)를 포함한다. 상기 셀 트랜지스터(MC1 또는 MC2)를 프로그램하기 위한 전위 조건은 본 발명의 기술 분야에 이미 널리 알려진 기술 사상으로써, 예컨대 상기 셀 트랜지스터(MC1 또는 MC2)의 소오스를 접지시킨 상태에서 콘트롤 게이트에 12V를, 드레인에 5V를 가하여 준다.
상기 검증부(206)은, 상기 제 1 및 제 2 셀 트랜지스터(MC1 및 MC2)의 드레인 전위를 입력으로 하며 상기 제 1 제어 신호(RD)를 전원으로 사용하는 2 입력 노아 게이트(208) 및 상기 제 3 제어 신호(RVM) 및 상기 노아 게이트의 출력(Si)을 입력으로 하며 상기 제 1 제어 신호(RD)를 전원으로 사용하는 다입력 오아 게이트(210)을 포함한다.
이하, 도2를 참조하여 상기 본 발명의 리던던시 장치(20)의 동작을 설명한다. 도2는 상기 제 1 내지 제 3 제어 신호(RD, RM 및 RVM)의 타이밍도이다. 상기 제 1 제어 신호(RD)가 하이가 되면 결함있는 메모리 셀을 리던던시 메모리 셀(200)으로 대체하기 위한 리페어 모드가 개시된다. 즉, 상기 제 1 제어 신호(RD)가 하이로 전환됨에 따라, 상기 제 1 제어 신호(RD)를 전원으로 하는 상기 노아 게이트(208) 및 상기 오아 게이트(210)이 인에이블 된다. 또한, 상기 제 2 제어 신호(RM)도 하이가 되어, 상기 제 3 PMOS 트랜지스터(P3)를 통해 상기 제 2 전원 전위(V2)가 상기 제 2 PMOS 트랜지스터(P2)의 소오스 노드(이하, 노드 IV라 함.)에 전달된다.
이때, 상기 제 2 제어 신호(RM)와 어드레스 신호(A)가 역시 하이이므로 상기 제 1 셀 트랜지스터(MC1)의 드레인 노드(이하, 노드 I이라 함.)는 로우이다. 한편, 상기 제 2 셀 트랜지스터(MC2)의 드레인 노드(이하, 노드 II이라 함.)는 상기 제 2 셀 트랜지스터(MC2)의 프로그램 상태에 좌우된다. 즉, 상기 제 2 셀 트랜지스터(MC2)가 프로그램되지 않은 경우에 상기 노드 II는 로우이며, 프로그램된 경우에는 하이가 된다. 여기서는 아직 프로그램되지 않은 리던던시 셀을 프로그램하는 것을 가정하여 설명하므로, 상기 노드 II는 로우이다.
따라서, 상기 노아 게이트(208)의 출력(Si)은 하이로 나타나며, 이를 입력으로 하는 오아 게이트(210)의 출력(Sout)도 하이로 나타난다. 여기서, 일반적으로 하나의 플래시 메모리 장치에 다수의 리던던시 장치가 포함될 수 있으므로, 상기 오아 게이트(210)은 하나 이상의 상기 노아 게이트(208)의 출력(S1, S2, …, Si, …, SN)을 그 입력으로 사용할 수 있다. 이렇게 함으로써, 다수의 리던던시 장치의 프로그램 상태를 일괄적으로 확인할 수 있게 된다. 또한, 본 발명에 의하면, 상기 리던던시 메모리 셀 트랜지스터(MC1 또는 MC2)가 충분히 프로그램될 수 있는 소정 기간 이후에 상기 오아 게이트(210)에 의하여 프로그램 상태를 확인할 수 있도록 하기 위하여, 상기 제 3 제어 신호에 의하여 소정의 확인 기간 동안만 출력을 내보낼 수 있도록 제어 된다.
상기한 바와 같이, 상기 오아 게이트(210)의 출력(Sout)이 하이인 경우에는 상기 셀 트랜지스터(MC1 또는 MC2)가 완전히 프로그램되지 않은 것을 의미하므로, 상기 셀 트랜지스터(MC1 또는 MC2)를 충분히 프로그램하기 위하여 일정 시간 동안 상기 제 2 제어 신호(RM)은 하이를 유지한다.
이후, 상기 제 2 제어 신호가 로우로 전환되면, 이에 응답하여 상기 제 3 제어 신호(RVM)가 역시 로우로 전환되어 프로그램 상태의 확인을 시작한다. 만약, 상기 플래시 메모리 장치에 포함된 전체 리던던시 장치가 충분히 프로그램되었다면, 상기 오아 게이트(210)의 출력(Sout)는 로우로 전환되고, 이에 따라 리페어 모드가 종료된다. 그러나, 상기 오아 게이트(210)의 출력(Sout)가 하이로 유지된다면, 아직 충분히 프로그램되지 않은 것이므로, 상기 제 3 제어 신호(RVM)가 다시 하이로 전환되고, 이에 응답하여 상기 제 2 제어 신호(RM)도 다시 하이로 전환되어 소정 기간 유지된다. 즉, 상기 오아 게이트(210)의 출력(Sout)가 하이인 경우에는 상기 셀 트랜지스터(MC1 또는 MC2)의 프로그램 동작을 반복하게 된다.
상기 프로그램 동작 이후에, 상기 셀 트랜지스터(MC1 또는 MC2)가 충분히 프로그램되면, 상기 오아 게이트(210)의 출력(Sout)는 로우로 전환되어 프로그램 동작이 완료된다.
본 발명에 의하면, 공정 변화 등에 의한 개별 메모리 셀의 특성 편차에 무관하게 신뢰성있는 리페어 프로그램이 가능하게 되어, 전체 플래시 메모리 장치의 생산 수율을 향상시키고 신뢰성 있는 리던던시 기능을 구현할 수 있게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

Claims (5)

  1. 리던던시 메모리 셀을 구비하는 플래시 메모리 장치의 리던던시 장치에 있어서,
    상기 리던던시 메모리 셀을 억세스하기 위한 억세스 수단;
    상기 억세스 수단에 의하여 억세스된 상기 리던던시 메모리 셀을 프로그램하기 위한 프로그램 수단 및;
    상기 프로그램 수단에 의하여 프로그램된 상기 리던던시 메모리 셀의 프로그램 상태를 검증하기 위한 검증 수단을 포함하여 이루어진 플래시 메모리 장치의 리던던시 장치.
  2. 제 1 항에 있어서, 상기 리던던시 메모리 셀은,
    소오스가 접지되며, 콘트롤 게이트에 제 1 전원 공급 수단이 접속된 제 1 및 제 2 셀 트랜지스터를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 리던던시 장치.
  3. 제 1 항에 있어서, 상기 억세스 수단은,
    드레인이 상기 제 1 셀 트랜지스터의 드레인에 접속되고 게이트에 제 2 제어 신호가 입력되는 제 1 NMOS 트랜지스터;
    드레인이 상기 제 2 셀 트랜지스터의 드레인에 접속되고 게이트에 제 2 제어 신호가 입력되는 제 2 NMOS 트랜지스터;
    상기 제 1 NMOS 트랜지스터와 접지 전위 사이에 접속되며 게이트에 어드레스 신호가 입력되는 제 3 NMOS 트랜지스터; 및
    상기 제 2 NMOS 트랜지스터와 접지 전위 사이에 접속되며 게이트에 반전된 어드레스 신호가 입력되는 제 4 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 리던던시 장치.
  4. 제 1 항에 있어서, 상기 프로그램 수단은,
    상기 억세스 수단에 의하여 억세스된 리던던시 메모리 셀을 프로그램하기 위한 소정의 전위를 공급하는 제 1, 제 2 및 제 3 전원 공급 수단;
    상기 셀 트랜지스터의 드레인에 드레인이 각각 접속되고 그 게이트가 교차 접속되어 상기 셀 트랜지스터의 드레인에 각각 접속된 제 1 및 제 2 PMOS 트랜지스터;
    상기 제 1 PMOS 트랜지스터의 소오스에 드레인이 접속되고 게이트에 인버터를 거쳐 제 2 제어 신호를 수신하며 소오스에 상기 제 2 전원이 접속된 제 3 PMOS 트랜지스터; 및
    상기 제 2 PMOS 트랜지스터의 소오스에 드레인이 접속되고 게이트에 제 1 제어 신호를 수신하며 소오스에 상기 제 3 전원이 접속된 제 4 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 리던던시 장치.
  5. 제 1 항에 있어서, 상기 검증 수단은,
    상기 제 1 및 제 2 셀 트랜지스터의 드레인 전위를 입력으로 하며 상기 제 1 제어 신호를 전원으로 사용하는 2 입력 노아 게이트; 및
    상기 제 3 제어 신호 및 상기 노아 게이트의 출력을 입력으로 하며 상기 제 1 제어 신호를 전원으로 사용하는 다입력 오아 게이트을 포함하는 것을 특징으로 하는 플래시 메모리 장치의 리던던시 장치.
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
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KR100763122B1 (ko) * 2005-03-31 2007-10-04 주식회사 하이닉스반도체 면적이 감소된 반도체 메모리 장치의 리페어 제어 회로
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