JP2003036690A - 半導体記憶装置及びそのテスト方法 - Google Patents

半導体記憶装置及びそのテスト方法

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Abstract

(57)【要約】 【課題】ＤＳテストにおいて、多個取り状態のまま冗長
回路の置き換えプログラムを実行することができる半導
体記憶装置を提供する。 【解決手段】電気的にプログラム可能な不揮発性記憶素
子を用いて冗長回路との置き換えを行う際に、ＤＳテス
ター上で多個取り状態のまま救済可能な不良チップとこ
れに含まれる不良ビットのアドレス情報を検出し、冗長
回路との置き換えを実現可能にする内部回路を有する半
導体記憶装置を提供する。本発明の半導体記憶装置を用
いれば、多個取り状態のまま冗長回路との置き換えを可
能にする内部回路をチップ上に備えているので、特別な
テスト装置を必要とせず、通常のＤＳテスターを用いて
テスト時間の短縮とテストコストの削減を達成すること
が可能になる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に係
り、電気的にプログラム可能な不揮発性記憶素子による
冗長回路との置き換えを行う回路をチップ上に備えた半
導体記憶装置、及びそのテスト方法に関するものであ
り、特に、ダイソートテストにおいて、多個取り状態の
まま冗長回路の置き換えをプログラムすることを可能に
するものである。
【０００２】
【従来の技術】ＤＲＡＭ等の半導体メモリでは、出荷
前、不良チップを検出するために、テスターを用いてダ
イソートテスト（以下ＤＳテストと呼ぶ）を行う。ＤＳ
テストは、電流や電圧をモニターするＤＣテスト、また
は、パターンや電圧を変化させて読み出し、書き込みの
基本動作を確認するＡＣテスト等からなる。このＤＳテ
ストでは、通常テスト時間の短縮を目的として多個取り
が行われる。
【０００３】多個取りとは、１ウエハー上の複数のチッ
プを同一のＤＳテスターで並列に同時にテストすること
である。この場合、各チップの同一信号パッドには、タ
イミングを含めて全て同じ電圧波形しか印加することが
できない。具体的には、ある特定チップの／ＲＡＳパッ
ドに、例えば高レベル→低レベル→高レベル（以下、高
レベルを“Ｈ”、低レベルを“Ｌ”と記す）という電圧
波形が印加されるときには、他のチップの／ＲＡＳパッ
ドにも全く同じ電圧波形が印加される。
【０００４】ＤＳテスト終了後、テストで検出された不
良ビットアドレスを基に、冗長回路（リダンダンシー回
路）との置き換えにより不良ビットを含む各チップが救
済可能（ＰＡＳＳ）か否（ＦＡＩＬ）かを何等かのアリ
ゴリズムを用いたソフトウエアで演算し判定する。
【０００５】冗長回路の置き換えは、現在、半導体メモ
リの分野で広く使われている技術であり、不良メモリセ
ルを冗長セルと置き換えることで救済し、歩留まりの向
上をはかる。通常は、メモリセルアレイの複数行又は複
数列を救済のためのセルアレイ単位とし、テストの結
果、欠陥が見出されたセルアレイ単位を同じ大きさの冗
長セルアレイ（スペアエレメント）単位で置き換える。
【０００６】従って、ＤＳテストで検出された不良ビッ
トが全て冗長回路と置き換え可能であると判定されれ
ば、そのチップはＰＡＳＳであり、置き換え不可能であ
ると判定されれば、そのチップはＦＡＩＬである。ソフ
トウエアでの判定結果がＰＡＳＳであったチップについ
てのみ、冗長回路の置き換えがハード的にプログラムさ
れる。
【０００７】プログラムする内容は、冗長セルアレイ単
位で置き換えを行うための欠陥を含むセルアレイ単位の
アドレス情報である。この情報の記憶には不揮発性の記
憶素子を用いる必要がある。現在一般に用いられている
のは、レーザーブロー装置でレーザーを照射することに
より配線を溶断、プログラムするレーザーフューズと呼
ばれるものであり、材質としては金属やポリシリコン等
が使用される。
【０００８】メモリの大容量化と共に、レーザーフュー
ズの総数は必然的に増加するが、さらにレーザーブロー
装置の性能で決まるフューズのピッチ（フューズ１本当
りの大きさと隣接間隔）が、微細化に伴うデザインルー
ルのスケーリングに追随することが困難になり、チップ
内でレーザフューズ部の占める相対的な比率が大きくな
る。
【０００９】この問題に対処する方法のひとつは、従来
のレーザーフューズを電気的にプログラム可能なフュー
ズ（以下、ＥＦＵＳＥと呼ぶ）、又は不揮発性半導体記
憶素子に置き換えることである。ここでＥＦＵＳＥと
は、電圧または電流を加えることによりキャパシター絶
縁膜や金属やポリシリコンからなる配線等を電気的にシ
ョート又はオープン状態に変化させ、プログラムするも
のである。
【００１０】一例として、ＤＲＡＭセルのキャパシタ絶
縁膜に高電圧を印加することでキャパシタ絶縁膜を破壊
し、電気的にショートさせることによりプログラムする
ＥＦＵＳＥがあげられる。また、ここで不揮発性半導体
記憶素子とは、フラッシュメモリ、ＥＥＰＲＯＭ、Ｆｅ
ＲＡＭ (Ferroelectric RAM)、ＭＲＡＭ (MagneticRAM)
のセル等、読み出し、書き込み、データ保持という不揮
発性半導体メモリとしての動作が可能な素子一般を指し
ている。以下、便宜上ＥＦＵＳＥ及び不揮発性半導体記
憶素子をまとめて電気的にプログラム可能な不揮発性記
憶素子と呼ぶことにする。
【００１１】例えば、ＤＲＡＭセルのキャパシタ絶縁膜
を破壊させてプログラムするＥＦＵＳＥでは、半導体メ
モリの微細化に伴い、ＥＦＵＳＥ部もそのままスケーリ
ングされるので、レーザーフューズに比べてチップの占
有面積を小さくすることができる。また、バーンイン後
（パッケージ封止後）の不良ビット救済も可能という利
点がある。
【００１２】このため、将来全面的に、冗長回路置き換
え用のフューズが、現在一般に使用されているレーザー
フューズから電気的にプログラム可能な不揮発性記憶素
子に置き換えられる状況が考えられる。ここで問題とな
るのは、電気的にプログラム可能な不揮発性記憶素子に
プログラム動作を行う際に、いかにプログラムに必要な
時間を減少させ、テスト時間とテストコストの削減をは
かるかということである。
【００１３】一般に、電気的にプログラム可能な不揮発
性記憶素子は、欠陥を含むセルアレイ単位のアドレス情
報の記憶に用いることができる。次に、このアドレス情
報の記憶にＥＦＵＳＥを用いる場合を例として、従来の
プログラム動作を具体的に説明する。
【００１４】図１４を用いて、従来の冗長回路置き換え
のテストフローを説明する。前工程終了段階Ｓ１５１に
おいて、ウエハ工程を終了したメモリウエハがＤＳテス
トに移行する。ＤＳテストＳ１５２では、テスト効率を
高めるために多個取りテスターを用いて不良チップを検
出する。多個取りテスターで検出された不良チップに含
まれる不良ビットを基に不良チップが冗長回路との置き
換えにより救済可能か否かが判定される。救済可能と判
定されれば、冗長回路置き換えのＥＦＵＳＥブローＳ１
５３に移行する。ここでブローとはヒューズをプログラ
ムする操作のことである。
【００１５】しかし、多個取りテストでは、多個取りさ
れた複数のチップが同一のＤＳテスターで並列に同時に
テストされるため、タイミングを含めて各チップの同一
信号パッドには全て同じ電圧波形が印加される。このた
め、多個取りＤＳテスターをそのまま用いて、不良チッ
プのみに対して冗長回路の置き換えプログラムを実行す
ることはできない。
【００１６】従って、多個取りされた複数のチップを、
他のテスターを用いて再度１チップごとにテストし、不
良チップに対して冗長回路置き換えのプログラムを実行
しなければならない。このため、冗長回路の置き換えに
時間を要し、テストコストが上昇するという問題があっ
た。
【００１７】次に、図１５を用いて、冗長回路の置き換
えにＥＦＵＳＥを使用する場合の従来の主な回路構成に
ついて説明する。
【００１８】（１）ＥＦＵＳＥプログラム動作 図１５に示すように、クロック信号ＣＬＫ２とプログラ
ム信号ＴＭ ＰＲＯＧをＥＦＵＳＥプログラム制御回路
８に入力し、ＥＦＵＳＥのプログラム動作に用いる複数
の制御信号Ｓ １を出力する。
【００１９】複数の制御信号Ｓ １、Ｓ ２、Ｓ ３、Ｓ
４、Ｓ ５を用いて、ＥＦＵＳＥのプログラム動作を行
うＥＦＵＳＥ回路９を制御し、アドレス選択されたＥＦ
ＵＳＥにプログラムパルス（電圧ＶＢＰ）を印加するこ
とによりＥＦＵＳＥのプログラム動作が行われる。
【００２０】（２）ＥＦＵＳＥリード動作 ＥＦＵＳＥリード動作では、ＥＦＵＳＥにプログラムさ
れた内容を読み出し、冗長回路との置き換えを行う。Ｅ
ＦＵＳＥ回路９において、複数の制御信号Ｓ １、Ｓ
２、Ｓ ３、Ｓ ４、Ｓ ５を用いてＥＦＵＳＥのプログ
ラム状態を出力信号ＦＯＵＴとして出力し、これを用い
てＥＦＵＳＥラッチ回路１０を制御する。
【００２１】ＥＦＵＳＥラッチ回路１０は、出力信号Ｆ
ＯＵＴを受けて、ラッチ回路の状態に応じて不良ビット
を含むセルアレイを冗長セルアレイに置き換える。な
お、図１６に従来のＥＦＵＳＥプログラム制御回路８の
構成の一部を示す。バッファ７を介してクロックＣＬＫ
２によりＥＦＵＳＥをプログラムするプログラムパルス
信号ＰＲＯＧＰＵＬＳが出力される。ＡＮＤゲートＧ６
にプログラム信号ＴＭ ＰＲＯＧとプログラムパルス信
号ＰＲＯＧＰＵＬＳを入力し、ＥＦＵＳＥのプログラム
動作に用いる制御信号Ｓ １が出力される。なお、Ｓ １
以外にＳ ２、Ｓ ３、Ｓ ４、Ｓ ５の制御信号を出力す
る回路もここに含まれるが、本質的でないので省略す
る。
【００２２】ＥＦＵＳＥをプログラムする場合の、従来
のタイミング波形の一例を図１７に示す。テスターのＷ
ＣＢＲ(Write CAS Before RAS)等のサイクルでテストモ
ードにエントリーしてプログラム動作を行う。プログラ
ム信号ＴＭ ＰＲＯＧと、プログラム電圧ＶＢＰのイネ
ーブル信号ＴＭ ＶＢＰＥＮにより、ＥＦＵＳＥのプロ
グラム動作が可能になる。
【００２３】クロックＣＬＫ１の立ち上がりエッジで、
プログラム動作時にどのＥＦＵＳＥをプログラムするか
を指定するフューズ指定アドレスが取り込まれる。次
に、クロックＣＬＫ２により、ＥＦＵＳＥのプログラム
に必要なパルス印加時間を規定するプログラムパルスが
パッドに入力される。このようにして、プログラムパル
スが“Ｈ”の期間、指定されたＥＦＵＳＥにプログラム
パルス電圧ＶＢＰが印加され、ＥＦＵＳＥがプログラム
される。
【００２４】一般に、アドレスの取り込みには１００ｎ
ｓ程度の時間があれば十分であるが、プログラムパルス
電圧ＶＢＰの印加時間は、ＥＦＵＳＥの特性にもよる
が、約１ｍｓの時間が必要である。従って、図１７に示
すＥＦＵＳＥのプログラム動作において、アドレスの取
り込みに要する時間は無視することができる。
【００２５】テスト時間とテストコストの削減を図るた
めには、理想的にはＤＳテスト終了時に、救済可能（Ｐ
ＡＳＳ）か否（ＦＡＩＬ）かの判定結果を基に、同一Ｄ
Ｓテスター上で多個取り状態のまま冗長回路置き換えプ
ログラムを実行することが望ましい。しかし、現状で
は、多個取り状態のまま冗長回路置き換えプログラムを
実行することができなかった。
【００２６】このため、従来、他のテスターを用いて、
再度１チップずつ電気的にプログラム可能な不揮発性記
憶素子をプログラムするしかなく、テストに要する時間
が長くなり、テストコストが上昇するという問題があっ
た。
【００２７】
【発明が解決しようとする課題】上記したように、従来
の半導体記憶装置は、他のテスターを用いて１チップず
つ電気的にプログラム可能な不揮発性記憶素子をプログ
ラムすることで冗長回路との置き換えを行う以外に方法
がなく、テストコストの上昇を招くという問題があっ
た。
【００２８】本発明は上記の問題点を解決すべくなされ
たもので、ＤＳテストにおいて、多個取り状態のまま冗
長回路の置き換えプログラムを実行することができる半
導体記憶装置及びそのテスト方法を提供することを目的
とする。
【００２９】
【課題を解決するための手段】本発明の半導体記憶装置
は、ＥＦＵＳＥ及び不揮発性半導体記憶素子に代表され
る電気的にプログラム可能な不揮発性記憶素子を用いて
冗長回路との置き換えを行う際に、テスター上で多個取
り状態のまま冗長回路との置き換えを実現可能にするこ
とを特徴とする。
【００３０】具体的には、本発明の半導体記憶装置は、
外部から印加されたチップ指定アドレスと、第１の不揮
発性記憶素子にプログラムされたチップアドレスとのア
ドレス比較を行うアドレス比較回路と、このアドレス比
較結果を用いて、半導体記憶装置に含まれる内部回路の
活性化状態を制御する制御回路と、アドレス比較回路、
及び制御回路を活性化するテストモードを具備すること
を特徴とする。
【００３１】好ましくは前記内部回路は、冗長回路の置
き換えを行う電気的にプログラム可能な第２の不揮発性
記憶素子にプログラムを行う回路を含むことを特徴とす
る。また、好ましくは前記テストモードは、半導体記憶
装置の多個取り状態におけるテスト時にセットされ、ア
ドレス比較回路は、テストにおける全てのチップにあら
かじめプログラムされたチップアドレスと外部から印加
された冗長回路の置き換えにより救済可能なチップのチ
ップ指定アドレスとを比較して、多個取り状態における
冗長回路の置き換えにより救済可能なチップを検出し比
較信号を出力する回路であり、前記内部回路は比較信号
を受けて冗長回路の置き換えにより救済可能なチップに
おける冗長回路との置き換えを行う電気的にプログラム
可能な第２の不揮発性記憶素子にプログラムを行う回路
とを有することを特徴とする。
【００３２】また、第１及び第２の不揮発性記憶素子
は、電圧または電流を印加することにより電気的に短絡
又は開放することが可能な素子であり、ＤＲＡＭセルの
キャパシタ絶縁膜、ＭＯＳトランジスタのゲート絶縁
膜、フラッシュメモリ、ＥＥＰＲＯＭ、ＦｅＲＡＭ、Ｍ
ＲＡＭのセル、又は金属又はポリシリコンからなるフュ
ーズであって高電圧の印加又は高い電流密度の印加によ
り前記フューズを電気的に開放状態にするものが含まれ
る。
【００３３】第１の不揮発性記憶素子は、チップ内部に
あるのではなくチップ外部のダイシングライン上又はＴ
ＥＧ領域に形成され、前記内部回路は、前記比較結果の
出力信号のみがチップ内部と配線により接続されるよう
に構成されてもよい。
【００３４】本発明の半導体記憶装置のテスト方法は、
ウエハ工程終了後のメモリウエハ、前記メモリウエハ上
に形成された複数のメモリチップ、及び前記複数のメモ
リチップを多個取り状態でテストするテスターを用いる
半導体記憶装置のテスト方法であって、複数のメモリチ
ップは、冗長回路との置き換えを行う内部回路をそれぞ
れ備え、前記半導体記憶装置のテスト方法は、複数のメ
モリチップのチップアドレスを前記複数のメモリチップ
にそれぞれ形成された第１の不揮発性記憶素子にプログ
ラムするステップと、多個取り状態で複数のチップをテ
ストするステップと、複数のメモリチップのチップアド
レスと外部から印加した冗長回路の置き換えにより救済
可能なチップのチップ指定アドレスとを比較して多個取
り状態における冗長回路の置き換えにより救済可能なチ
ップを検出するステップと、冗長回路との置き換えを行
う内部回路にそれぞれ形成された電気的にプログラム可
能な第２の不揮発性記憶素子に冗長回路との置き換えを
プログラムするステップとを有することを特徴とする。
【００３５】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する 。
【００３６】＜第１の実施形態＞次に、図１、図２を用
いて、第１の実施形態に係る半導体記憶装置のテスト方
法とテストに必要なチップ内部回路の主な構成について
説明する。第１の実施形態では、多個取り状態のＤＳテ
スターによる冗長回路置き換え動作が可能な半導体記憶
装置のテスト方法とチップ内部回路について説明する。
【００３７】また、冗長回路との置き換えをＥＦＵＳＥ
にプログラムすることにより行い、多個取り状態のまま
冗長回路との置き換えを行う際に必要な、ウエハ上に形
成された全チップのチップアドレスもＥＦＵＳＥにプロ
グラムする場合について説明する。具体的には、これら
のＥＦＵＳＥはＤＲＡＭセルのキャパシタ膜を破壊して
プログラムするものを対象にする。
【００３８】図１は、第１の実施形態に係る半導体記憶
装置のテスト方法のフローを示す図である。はじめに、
前工程終了段階Ｓ１１において、ウエハ工程を終了した
メモリウエハがＤＳテストに移行する。次に、ＣＨＩＰ
ＡＤＤＲＥＳＳ ＩＤのＥＦＵＳＥブローＳ１２の段階
で、ＥＦＵＳＥ書き込み電圧ＶＢＰを用いて全チップに
チップアドレスＣＨＩＰ ＡＤＤＲＥＳＳ ＩＤが書き込
まれる。
【００３９】次に、ＤＳテストＳ１３の段階で、多個取
り状態のＤＳテスターを用いてＤＳテストを実施する。
ＤＳテストにより各チップの不良ビットのアドレス情報
と不良チップのチップ指定アドレスがＤＳテスターに取
り込まれる。不良ビットのアドレス情報を基に、不良ビ
ットを含むチップが冗長回路との置き換えにより救済可
能と判定されれば冗長回路置き換え動作に移行する。
【００４０】次に、アドレス比較Ｓ１４において、ＤＳ
テスターから出力されるチップ指定アドレスとチップア
ドレスＣＨＩＰ ＡＤＤＲＥＳＳ ＩＤとをチップ内部の
アドレス比較回路で比較し、多個取りされた複数のチッ
プに含まれるアドレスが一致した冗長回路の置き換えに
より救済可能なチップがただ一つ検出される。
【００４１】次に、このチップについて冗長回路置き換
えのＥＦＵＳＥブローＳ１５の段階で、同一テスター上
で多個取り状態のまま８Ｖ程度の書き込み電圧ＶＢＰを
ＥＦＵＳＥに印加して、冗長回路置き換えのＥＦＵＳＥ
ブローを実施する。
【００４２】図１に示すテストフローでは、あらかじ
め、全チップにチップアドレスＣＨＩＰ ＡＤＤＲＥＳ
Ｓ ＩＤをプログラムしなければならないが、例えば３
２チップ多個取りの場合、５ビット分のＥＦＵＳＥがチ
ップ上にあればチップアドレスをプログラム（書き込
む）ことができるので、チップアドレスをプログラムす
るのに必要なＥＦＵＳＥの数は１チップ当り非常に少な
い。
【００４３】また、冗長回路置き換えに用いるＥＦＵＳ
Ｅのプログラムは、多個取り状態のまま並列に行うこと
ができるので、総テスト時間は、１チップごとに冗長回
路の置き換えを行う従来の方法に比べて極めて短く、テ
ストコストを削減することが可能になる。
【００４４】図２は、上記のテスト方法を実行するのに
必要な、半導体記憶装置のチップ上に形成される冗長回
路置き換え用内部回路の構成を示す図である。ＥＦＵＳ
Ｅラッチ回路１とアドレス比較回路２を用いて、あらか
じめ、チップアドレス書き込み用のＥＦＵＳＥに書き込
まれたチップアドレスＣＨＩＰ ＡＤＤＲＥＳＳ ＩＤ
と、ＤＳテスターから外部印加アドレスとして出力され
た冗長回路の置き換えにより救済可能なチップのチップ
指定アドレスとを比較する。
【００４５】アドレス比較回路２は、クロックＣＬＫ２
とチップ比較信号ＴＭ ＣＨＩＰＣＯＭＰにより動作
し、チップアドレスＣＨＩＰ ＡＤＤＲＥＳＳ ＩＤと不
良チップのチップ指定アドレスが一致すれば比較信号ｂ
ＣＯＭＰを出力する。
【００４６】ＥＦＵＳＥプログラム制御回路３は、クロ
ックＣＬＫ３、プログラム信号ＴＭ ＰＲＯＧ、及びチッ
プ比較信号ＴＭ ＣＨＩＰＣＯＭＰを受けて動作し、ア
ドレス比較回路２から比較信号ｂＣＯＭＰが入力されれ
ば、次段のＥＦＵＳＥ回路を制御する制御信号Ｓ １乃
至Ｓ ５を出力する。
【００４７】ＥＦＵＳＥ回路４は、制御信号Ｓ １乃至
Ｓ ５を受けて、アドレス比較回路２で検出された不良
チップに対して、不良ビットを含むセルアレイ単位に接
続されたＥＦＵＳＥの書き込み（セルキャパシタ膜の破
壊）と、書き込まれたＥＦＵＳＥの読み出しを行い、制
御信号ＦＯＵＴ ｎとして出力する。
【００４８】ＥＦＵＳＥラッチ回路５は、制御信号ＦＯ
ＵＴ ｎを受けて、不良ビットを含むチップのセルアレ
イ単位に接続されたＥＦＵＳＥのアドレスを変換して冗
長回路との置き換えを行う。
【００４９】第１の実施形態に係る半導体記憶装置にお
いて、図２に示す冗長回路置き換え用のチップ内部回路
は回路規模が小さく、また、例えば３２個の多個取り状
態で、各チップを区別するのに、僅か５ビットのＥＦＵ
ＳＥを付加すればチップアドレスＣＨＩＰ ＡＤＤＲＥ
ＳＳ ＩＤを付与することができるので、これらのチッ
プ内部回路をチップ内の適当な空き領域に形成すること
が可能である。
【００５０】このように、メモリウエハーのチップごと
に冗長回路置き換え用の内部回路を形成することができ
るので、多個取り状態のＤＳテスターを用いて容易に冗
長回路の置き換えにより救済可能なチップの検出と冗長
回路との置き換えを行うことができる。
【００５１】＜第１変形例＞次に、図３、図４を用いて
第１の実施形態の変形例（以下第１変形例と呼ぶ）につ
いて説明する。第１変形例では、冗長回路の置き換えは
ＥＦＵＳＥを用いて行うが、チップアドレスＣＨＩＰ
ＡＤＤＲＥＳＳ ＩＤの書き込みは、ＥＦＵＳＥの代わ
りにレーザーフューズを用いて行うことが第１の実施形
態と異なる。
【００５２】図３は、第１変形例に係るテスト方法のフ
ローを示す図である。ＣＨＩＰ ＡＤＤＲＥＳＳ ＩＤの
レーザーフューズブローＳ３２の段階で、レーザーブロ
ーマシーンを用いて、全チップにチップアドレスＣＨＩ
Ｐ ＡＤＤＲＥＳＳ ＩＤを書き込む。その他は図１に示
す第１の実施形態のテストフローとほぼ同様であるから
詳細な説明を省略する。
【００５３】図３に示すテストフローでは、あらかじめ
レーザーブローマシーンを用いて全チップにチップアド
レスＣＨＩＰ ＡＤＤＲＥＳＳ ＩＤを書き込まなければ
ならないが、例えば３２チップ多個取りの場合、５ビッ
ト分のレーザーフューズしか必要とせず、その数は１チ
ップ当り非常に少ない。
【００５４】図４は、第１変形例のチップアドレスの書
き込みにレーザーフューズを用いる場合の冗長回路置き
換え用チップ内部回路の構成を示す図である。あらかじ
め、全チップのチップアドレスＣＨＩＰ ＡＤＤＲＥＳ
Ｓ ＩＤをレーザーフューズラッチ回路６のレーザーフ
ューズに書き込む。
【００５５】レーザーフューズラッチ回路６の動作は、
図２におけるＥＦＵＳＥラッチ回路とほぼ同様であり、
また、図４に示す内部回路におけるその他の回路の動作
は、図２を用いて説明した半導体記憶装置の内部回路と
同様であるから詳細な説明を省略する。
【００５６】このように、冗長回路の置き換えとチップ
アドレスの書き込みを全てＥＦＵＳＥで行う第１の実施
形態と、冗長回路の置き換えをＥＦＵＳＥで行いチップ
アドレスの書き込みをレーザーフューズで行う第１変形
例は、共に同様の方法と回路を用いて実施することが可
能である。
【００５７】第１の実施形態及び第１変形例には次のよ
うな共通の利点がある。多個取りされたチップ内に不良
チップが複数存在する場合、複数の不良チップについ
て、冗長回路置き換えのプログラム動作を並列に実行す
ることができるので、テスト時間の短縮とテストコスト
削減が達成される。
【００５８】また、第１の実施形態及び第１変形例に係
る冗長回路置き換え方法とチップ内部回路は、必ずしも
ＥＦＵＳＥやレーザーフューズを用いる場合に限定され
るものではなく、一般にプログラム可能な不揮発性記憶
素子等を用いる場合に対して同様に適用することができ
る。
【００５９】このとき、チップアドレスＣＨＩＰ ＡＤ
ＤＲＥＳＳ ＩＤの代わりに、従来ＣＨＩＰ ＩＤと呼ば
れるロット番号、ウエハ番号、ウエハ内のチップのＸ座
標、Ｙ座標等のように、より広い情報を保持するものを
用いても良い。このように、より広い情報を保持するＣ
ＨＩＰ ＩＤをＣＨＩＰ ＡＤＲＥＳＳ ＩＤとして使用
する場合も本発明の範囲に含まれる。
【００６０】さらに一般的にいえば、多個取り状態のＤ
Ｓテストで冗長回路との置き換えを行う場合に、同時に
測定するチップ同士を互いに区別する情報形式の全てが
本発明の範囲に含まれる。
【００６１】＜第２の実施形態＞次に、図５に用いて、
第２の実施形態に係る多個取り状態のＤＳテスターによ
る冗長回路置き換えのプログラム動作について説明す
る。図５は、第２の実施形態のプログラム動作を示すタ
イミング波形図である。
【００６２】ＥＦＵＳＥに印加するプログラム電圧ＶＢ
Ｐのイネーブル信号ＴＭ ＶＢＰＥＮと、プログラム信
号ＴＭ ＰＲＯＧとを入力して、ＥＦＵＳＥをプログラ
ムするテストモードにエントリーした後、クロックＣＬ
Ｋ１の立ち上がりエッジで、チップ内のどのＥＦＵＳＥ
をプログラムするかを指定するフューズ指定アドレスＡ
ＤＤＲＥＳＳ Ｆを取り込む。
【００６３】次に、チップ比較信号ＴＭ ＣＨＩＰＣＯ
ＭＰによりアドレス比較回路を動作させ、クロックＣＬ
Ｋ２の立ち上がりエッジで、同時に多個取りするチップ
の中から、どのチップをプログラムするかを指定するチ
ップ指定アドレスＡＤＤＲＥＳＳ Ｃを取り込む。
【００６４】どのＥＦＵＳＥをプログラムするかを指定
するフューズ指定アドレスＡＤＤＲＥＳＳ Ｆと、どの
チップをプログラムするかを指定するチップ指定アドレ
スＡＤＤＲＥＳＳ Ｃとは、異なるバス配線上のデータ
でもよいし同一バス配線をアドレスマルチプレックスに
より共通に使用するデータでもよい。
【００６５】ＤＳテスターから出力したチップ指定アド
レスＡＤＤＲＥＳＳ Ｃと、あらかじめレーザーフュー
ズにプログラムされたチップアドレスＣＨＩＰ ＡＤＤ
ＲＥＳＳ ＩＤとを比較し、両者が一致した場合は、冗
長回路置き換え用のＥＦＵＳＥのプログラム動作を行う
回路が活性化され、クロックＣＬＫ３が“Ｈ”となるプ
ログラムパルス印加期間、そのチップ内のＥＦＵＳＥに
はパルス電圧ＶＢＰが印加され、ＥＦＵＳＥがプログラ
ムされる。
【００６６】＜第２変形例＞次に、図６を用いて、第２
の実施形態の変形例（以下第２変形例と呼ぶ）について
説明する。図６に示すＥＦＵＳＥのプログラム動作のタ
イミング波形図では、ＥＦＵＳＥをプログラムするテス
トモードにエントリーした後、クロックＣＬＫ１の立ち
上がりエッジで、チップ内のどのＥＦＵＳＥをプログラ
ムするかを指定するアドレスＡＤＤＲＥＳＳ Ｆと、同
時に多個取りするチップの中からどのチップをプログラ
ムするかを指定するチップ指定アドレスＡＤＤＲＥＳＳ
Ｃとを同時に取り込む。
【００６７】外部から指定したチップ指定アドレスＡＤ
ＤＲＥＳＳ Ｃと、あらかじめレーザーフューズにプロ
グラムされたチップアドレスＣＨＩＰ ＡＤＤＲＥＳＳ
ＩＤとを比較し両者が一致した場合、冗長回路置き換え
用のＥＦＵＳＥのプログラム動作を実行する回路を活性
化し、クロックＣＬＫ２が“Ｈ”の期間、そのチップ内
のＥＦＵＳＥにプログラムパルス電圧ＶＢＰが印加さ
れ、ＥＦＵＳＥがプログラムされる。
【００６８】第２の実施形態及び第２変形例において、
アドレスの取り込み時間に比べてプログラムパルスの印
加時間が支配的であり、また、多個取りされたチップ内
に不良チップが複数存在する場合、複数の不良チップに
ついて、ＥＦＵＳＥのプログラム動作を並列に実行する
ことができるので、テスト時間の短縮が達成される利点
がある。
【００６９】＜第３の実施形態＞次に、図７を用いて第
３の実施形態に係る半導体記憶装置について説明する。
【００７０】第３の実施形態では、多個取り状態のＤＳ
テスターによる冗長回路置き換え用の内部回路の一部を
チップ外部のＴＥＧ (Test Element Group)領域、又は
ダイシングライン上に形成し、チップ本体とは配線層で
つなぐ構成とした半導体記憶装置について説明する。
【００７１】また、第３の実施形態では、第１の実施形
態と同様にチップアドレスＣＨＩＰ ＡＤＤＲＥＳＳ Ｉ
Ｄの書き込みと、冗長回路の置き換えを、共にＥＦＵＳ
Ｅを用いて行う場合について説明する。
【００７２】図７に示す冗長回路置き換え用内部回路の
構成は、実質的に図２に示すチップ内部回路の構成と同
一であるため、図７に示す内部回路の動作及びテストフ
ローは、図２に示すチップ内部回路の動作及びテストフ
ローと同一である。
【００７３】図７に示す内部回路において、ＥＦＵＳＥ
ラッチ回路１及びアドレス比較回路２は、メモリウエハ
におけるチップ外部のＴＥＧ領域、又はダイシングライ
ン上に形成され、ＥＦＵＳＥプログラム制御回路３、Ｅ
ＦＵＳＥ回路４及びＥＦＵＳＥラッチ回路５はチップ内
部に形成される。
【００７４】多個取り状態のＤＳテスター上で不良チッ
プを検出するＥＦＵＳＥフューズラッチ回路１及びアド
レス比較回路２は、冗長回路置き換え用の不良ビットの
アドレス情報がＥＦＵＳＥ回路４に書き込まれた後は不
要となるので、チップ外部のＴＥＧ領域、又はダイシン
グライン上に形成し、チップダイシング工程でチップか
ら切り離すことができる。
【００７５】図７に示すように内部回路が構成された第
３の実施形態に係る半導体記憶装置を用いれば、第１の
実施形態と同様に、多個取り状態のＤＳテスターを用い
て不良チップの検出と冗長回路の置き換えを行うことが
できる。
【００７６】＜第３変形例＞次に、図８を用いて、第３
の実施形態の変形例（以下第３変形例と呼ぶ）について
説明する。図８に示すように、第３変形例では、第１変
形例と同様にチップアドレスＣＨＩＰ ＡＤＤＲＥＳＳ
ＩＤをレーザーフューズに書き込み、冗長回路との置き
換えをＥＦＵＳＥを用いて行う。
【００７７】図８に示す冗長回路置き換え用内部回路の
構成は、実質的に図４に示すチップ内部回路と同一であ
るため、第３変形例における内部回路の動作とテストフ
ローは第１変形例と同一である。
【００７８】図８に示す内部回路の構成において、レー
ザーフューズラッチ回路６及びアドレス比較回路２は、
メモリウエハ上におけるチップ外部のＴＥＧ形成領域、
又はダイシングライン上に形成され、ＥＦＵＳＥプログ
ラム制御回路３、ＥＦＵＳＥ回路４及びＥＦＵＳＥラッ
チ回路５はチップ内部に形成される。
【００７９】多個取り状態のＤＳテスター上で不良チッ
プを検出するレーザーフューズラッチ回路６及びアドレ
ス比較回路２は、冗長回路置き換え用の不良ビットのア
ドレス情報がＥＦＵＳＥ回路４のＥＦＵＳＥに書き込ま
れた後は不要となるので、チップ外部に形成しチップダ
イシング工程でチップから切り離すことができる。
【００８０】なお、第３の実施形態及び第３変形例の半
導体記憶装置において、多個取りされたチップ内に不良
チップが複数存在する場合、第１の実施形態及び第１変
形例と同様に、複数の不良チップについて冗長回路置き
換え用ＥＦＵＳＥ回路のプログラム動作を並列に実行す
ることができるので、テスト時間の短縮とテストコスト
削減が達成される。
【００８１】＜第４の実施形態＞次に、図９乃至図１３
を用いて第４の実施形態に係る半導体記憶装置ついて説
明する。第４の実施形態では、冗長回路置き換え用内部
回路の具体的な回路構成について説明する。
【００８２】図９（ａ）は、図４、図８に示すレーザー
フューズラッチ回路６の構成を示す図である。図９
（ａ）において、単にＦＵＳＥ ｎ（レーザーフュー
ズ）をＥＦＵＳＥ ｎに置き換え、オン／オフを入れ替
えればほぼそのまま図２、図７に示すＥＦＵＳＥラッチ
回路１として用いることができるので、ここではＦＵＳ
Ｅ ｎにチップアドレスＣＨＩＰ ＡＤＤＲＥＳＳ ＩＤが
書き込まれる場合を例として説明する。
【００８３】図９（ａ）において、例えば３２個取りの
ＤＳテストの場合、３２チップを区別する５ビット分の
ＦＵＳＥ ｎ（ｎ＝１〜５）に、あらかじめＣＨＩＰ Ａ
ＤＤＲＥＳＳ ＩＤがレーザーブロー装置を用いて書き
込まれる。図９（ａ）には、その内ＦＵＳＥ ｎの任意
の１つに接続されるレーザーフューズラッチ回路が示さ
れている。
【００８４】図９（ｂ）に示すように、レーザーフュー
ズラッチ回路のＦＵＳＥ ｎがＥｘｉｓｔ（オン状態）
であり、初期化信号ＦＳＥＴＮ、ＦＳＥＴＰが“Ｈ”と
なれば、Ｑ１オン、Ｑ２オフとなり、ノードＮ１は
“Ｌ”、インバーターＩ１を介してノードＮ２は“Ｈ”
となる。
【００８５】また、Ｑ３のゲートにＦＳＥＴＰの“Ｈ”
が入力されるのでＱ３オン、Ｑ４、Ｑ５のゲートにノー
ドＮ２の“Ｈ”が入力されるので、Ｑ４オン、Ｑ５オフ
となり、ノードＮ１に“Ｌ”がフィードバックされるの
で、ノードＮ２は“Ｈ”、インバーターＩ２を介してノ
ードＮ３は“Ｌ”にラッチされる。
【００８６】ノードＮ２の“Ｈ”はＱ７、Ｑ８のゲート
に入力され、ノードＮ３の“Ｌ”はＱ７、Ｑ９のゲート
に入力されるので、Ｑ６、Ｑ７からなるトランスファー
ゲートがオフ、Ｑ８、Ｑ９からなるトランスファーゲー
トがオンとなり、図９（ｂ）に示すように、レーザーフ
ューズＦＵＳＥ ｎがオン状態の場合、レーザーフュー
ズラッチ回路から、次段のアドレス比較回路２への入力
信号ＦＡＤＤＩ ｎがｂＦＡＤＤ ｎとして出力される。
【００８７】同様にして、レーザーフューズＦＵＳＥ
ｎがＢｌｏｗｎ（オフ状態）であり、レーザーフューズ
ラッチ回路の初期化信号ＦＳＥＴＮ、ＦＳＥＴＰが
“Ｌ”となれば、レーザーフューズラッチ回路６から、
次段のアドレス比較回路２への入力信号ＦＡＤＤＩ ｎ
がＦＡＤＤ ｎとして出力される。
【００８８】このようにして、レーザーフューズＦＵＳ
Ｅ ｎにあらかじめ書き込まれたＣＨＩＰ ＡＤＤＲＥＳ
Ｓ ＩＤと、外部印加アドレスとしてＤＳテスタから出
力される不良ビットを含むチップのチップ指定アドレス
ＦＡＤＤ ｎとが一致する場合にのみＦＡＤＤＩ ｎが全
て“Ｈ”となり、次段のアドレス比較回路２に入力され
る。
【００８９】次に、図１０を用いて、図２、図４、図
７、図８に示すアドレス比較回路２の構成と動作を説明
する。図１０において、ＮＡＮＤゲートＧ１にＦＡＤＤ
Ｉ ｎ（ｎ＝１〜５）が入力され、ＦＡＤＤＩ ｎに
“Ｌ”が含まれていれば（ＣＨＩＰ ＡＤＤＲＥＳＳ Ｉ
ＤとＦＡＤＤ ｎとが不一致の場合）ＮＡＮＤゲートＧ
１の出力は“Ｈ”となり、ＯＲゲートＧ３の出力は
“Ｌ”となる。このため、トランジスタＱ１０はオフ状
態、トランジスタＱ１１はチップ比較テストモードにエ
ントリーするチップ比較信号ＴＭ ＣＨＩＰＣＯＭＰが
“Ｌ”であればオン状態となるので、アドレス比較回路
２から出力されるチップ比較信号ｂＣＯＭＰは“Ｈ”と
なる。ここで、インバータＩ６、Ｉ７は比較信号ｂＣＯ
ＭＰをラッチするラッチ回路である。
【００９０】次に、チップアドレスＣＨＩＰ ＡＤＤＲ
ＥＳＳ ＩＤと、チップ指定アドレスＦＡＤＤ ｎとが一
致し、ＦＡＤＤＩ ｎが全て“Ｈ”となれば、ＮＡＮＤ
ゲートＧ１の出力は“Ｌ”となり、クロックＣＬＫ２が
ＮＡＮＤゲートＧ２を介してＮＯＲゲートＧ３から出力
される。ここで、インバータＩ３、Ｉ４、Ｉ５はクロッ
クＣＬＫ２の立ち上がりパルス幅を決める遅延回路であ
る。
【００９１】ＮＯＲゲートＧ３を介してトランジスタＱ
１０のゲートにクロックＣＬＫ２の立ち上がりパルスが
入力されれば、トランジスタＱ１０がオン、チップ比較
信号ＴＭ ＣＨＩＰＣＯＭＰが“Ｈ”となるのでトラン
ジスタＱ１１がオフとなり、クロックＣＬＫの立ち上が
りパルスに同期する負の比較信号ｂＣＯＭＰが出力され
る。
【００９２】次に、図１１及び図１２を用いて、図２、
図４、図７、図８に示すＥＦＵＳＥプログラム制御回路
３、及びＥＦＵＳＥ回路４の構成と動作を説明する。図
１１に示すＥＦＵＳＥプログラム制御回路３おいて、ク
ロックＣＬＫ３をバッファ７に入力し、プログラムパル
ス信号ＰＲＯＧＰＵＬＳを出力する。また、比較信号ｂ
ＣＯＭＰ、チップ比較信号ＴＭ ＣＨＩＰＣＯＭＰをＮ
ＡＮＤゲートＧ４に入力し、Ｇ４の出力と、プログラム
信号ＴＭ ＰＲＯＧ、及びプログラムパルス信号ＰＲＯ
ＧＰＵＬＳをＡＮＤゲートＧ５に入力することにより、
次段のＥＦＵＳＥ回路４を用いて、冗長回路置き換え用
のＥＦＵＳＥへの書き込み動作と読み出し動作を行う際
に必要な制御信号Ｓ １を出力する。なお、Ｓ １以外に
Ｓ ２、Ｓ ３、Ｓ ４、Ｓ ５の制御信号を出力する回路
もここに含まれるが、本質的でないので、ここでは省略
する。
【００９３】次に、図１２を用いてＥＦＵＳＥ回路にお
ける冗長回路置き換え用ＥＦＵＳＥの書き込み動作と読
み出し動作について説明する。
【００９４】（１）ＥＦＵＳＥ書き込み動作 図１２において、イネーブル信号ＴＭ ＶＢＰＥＮが
“Ｈ”になれば、プログラム電圧（書き込み電圧ＶＢ
Ｐ）発生回路８がイネーブル状態になり書き込み電圧Ｖ
ＢＰが発生する 。
【００９５】ＤＲＡＭセルのキャパシタ絶縁膜を破壊し
てアドレスを書き込むＥＦＵＳＥでは、書き込み電圧Ｖ
ＢＰとして通常８Ｖ程度の電圧が必要である。なお、こ
の書き込み電圧発生回路８はチップ内部にあってもよい
し、プログラム電圧印加パッド９を介してチップ外部か
ら書き込み電圧ＶＢＰを印加してもよい。このように書
き込み電圧発生回路８を外付きとする回路構成も本発明
の範囲に含まれる。
【００９６】制御信号Ｓ １を用いて、印加電圧コント
ロール回路１０が制御される。書き込み動作時には、Ｅ
ＦＵＳＥに書き込み電圧ＶＢＰが、制御信号Ｓ １（Ｃ
ＬＫ３）のパルス幅に相当する時間だけ、ノードＮ４を
介してＥＦＵＳＥの一方の端子に印加される。その他の
時間はノードＮ４の電圧はＶＣＣとなる。また、制御信
号Ｓ５は、書き込み動作の前に一度パルス的に“Ｌ”に
落とされる。このため、ノードＮ５はＶＣＣにプリチャ
ージされる。
【００９７】制御信号Ｓ ２は、書き込み動作時に
“Ｈ”となり、トランジスタＱ１４のゲートを“Ｈ”、
インバーターＩ８を介してトランジスタＱ１５のゲート
を“Ｌ”とするので、トランジスタＱ１２のソース側に
接続されたノードＮ６はＶＳＳとなる。
【００９８】アドレスデータＡＤＤＲＥＳＳを書き込む
ＥＦＵＳＥの選択は、アドレスデコーダー１２を用いて
アドレス線をデコードすることで行う。選択されたＥＦ
ＵＳＥの他方の端子は、ノードＮ５を介してトランジス
タＱ１２のドレイン側に接続されるので、アドレスデコ
ーダー１２の出力によりトランジスタＱ１２のゲートが
“Ｈ”になれば、トランジスタＱ１２がオン状態にな
り、ノードＮ５はＶＳＳになる。
【００９９】従って、選択されたＥＦＵＳＥの一方の端
子ノードＮ４はＶＢＰ、他方の端子ノードＮ５はＶＳＳ
となるので、選択されたＥＦＵＳＥは書き込まれ（ブロ
ーされ）、アドレスデータが書き込まれる。一方、非選
択のＥＦＵＳＥでは、Ｎ４はＶＢＰでもＮ５はＶＣＣに
なっているので、非選択のＥＦＵＳＥには書き込まれな
い。なお、書き込み動作において制御信号Ｓ ３は
“Ｌ”となり、トランジスタＱ１３がオフ状態となるの
で、制御信号Ｓ ４で制御されるラッチ回路１３には書
き込み動作の影響が及ばないようにされている。
【０１００】図１２に示すＥＦＵＳＥ回路４において、
点線で囲まれたＥＦＵＳＥユニット１１がアドレスデー
タのビット数Ｎに等しい数だけ設けられる。ここで、ア
ドレスデータのビット数Ｎは、冗長回路との置き換えに
用いるＥＦＵＳＥの数に等しい。なお、ＥＦＵＳＥユニ
ット１１の端子ＭＯＮＩＴＯＲは、制御信号Ｓ２を
“Ｌ”にして書き込み動作が行われた後、ＥＦＵＳＥに
流れる電流をパッドからモニターするのに用いる端子で
ある。
【０１０１】（２）ＥＦＵＳＥ読み出し動作 ＥＦＵＳＥ読み出し動作とは、ＥＦＵＳＥに書き込まれ
たアドレスデータをラッチ回路１３に取り込むことであ
る。ＥＦＵＳＥの読み出し動作において、プログラム電
圧発生回路８のイネーブル信号ＴＭ ＶＢＰＥＮは
“Ｌ”であるから書き込み電圧ＶＢＰは出力されない。
また、制御信号Ｓ １は“Ｌ”であり、ノードＮ４はＶ
ＣＣとなる。読み出し動作において、制御信号Ｓ ３は
“Ｈ”となり、トランジスタＱ１３はオン状態になる。
ＥＦＵＳＥが書き込まれている（絶縁膜がブローされオ
ン状態となる）場合には、電圧ＶＣＣのノードＮ４から
電流が流れ込み、ラッチ回路１３を反転させるので出力
ＦＯＵＴ ｎは“Ｌ”となる。
【０１０２】一方、ＥＦＵＳＥが書き込まれていなけれ
ば、ラッチ回路は反転せず出力ＦＯＵＴ ｎは“Ｈ”と
なる。このように、ラッチ回路１３の初期化と、ＥＦＵ
ＳＥに書き込まれたアドレスデーターの取り込みは、制
御信号Ｓ ４を用いて行われる。
【０１０３】次に、図１３を用いて、図２、図４、図
７、図８に示す冗長回路置き換え用ＥＦＵＳＥラッチ回
路５の回路構成について説明する。図１３（ａ）に示す
冗長回路置き換え用のＥＦＵＳＥラッチ回路５は、図９
に示すレーザーフューズラッチ回路６において、レーザ
ーフューズＦＵＳＥ ｎの代わりに、前段ＥＦＵＳＥ回
路４の出力ＦＯＵＴ ｎを受けて動作するトランジスタ
Ｑ１６が挿入されるに過ぎないので、回路動作の詳細な
説明を省略する。
【０１０４】前段ＥＦＵＳＥ回路４の出力ＦＯＵＴ ｎ
の論理レベルに応じてＥＦＵＳＥラッチ回路５がスイッ
チングされ、フューズアドレスデータＦＡＤＤ、又はそ
の反転データｂＦＡＤＤが、冗長回路置き換え用のアド
レスデータＦＡＤＤＩ ｎとして出力される。ＦＳＥＴ
Ｐ、ＦＳＥＴＮは、それぞれパワーオン時におけるＥＦ
ＵＳＥラッチ回路の初期化信号である。
【０１０５】次に、図１３（ａ）に示すＥＦＵＳＥラッ
チ回路５を図２、図７に示すチップアドレスＣＨＩＰ
ＡＤＤＲＥＳＳ ＩＤ用のＥＦＵＳＥラッチ回路１とし
て用いる場合について説明する。
【０１０６】ＥＦＵＳＥへのチップアドレスＣＨＩＰ
ＡＤＤＲＥＳＳ ＩＤの書き込みと、読み出し信号ＦＯ
ＵＴ ｎの出力は、図１２に示すＥＦＵＳＥ回路４を用
いて行う。このとき、ＥＦＵＳＥユニットの数Ｎは、Ｃ
ＨＩＰ ＡＤＤＲＥＳＳ ＩＤのビット数である。
【０１０７】レーザーフューズの代わりにＥＦＵＳＥを
アドレス情報の書き込みに用いる際に問題となるのは、
ＤＳテスター上で多個取り状態のまま、各チップに異な
るＣＨＩＰ ＡＤＤＲＥＳＳ ＩＤを書き込む方法であ
る。ところでＤＲＡＭセルのキャパシタ絶縁膜を破壊さ
せてアドレス情報を書き込むＥＦＵＳＥでは、破壊後の
ＥＦＵＳＥの抵抗（キャパシタ絶縁膜の抵抗）は、同一
チップ内でも大きなばらつきが見られる。
【０１０８】この破壊後のＥＦＵＳＥの抵抗は、図１２
において、制御信号Ｓ ２を“Ｌ”にし、パッドに接続
される端子ＭＯＮＩＴＯＲを０Ｖにして電流を測定すれ
ば求めることができる。これを利用して、あらかじめＥ
ＦＵＳＥを破壊してしまい、その破壊後のキャパシタ絶
縁膜に流れる電流とチップ外部から与えるレファレンス
電流とを比較し、論理値に直す方法を用いればＥＦＵＳ
Ｅの抵抗のばらつきを利用してＣＨＩＰ ＡＤＤＲＥＳ
Ｓ ＩＤをつけることができる。
【０１０９】例えば、チップＡのＥＦＵＳＥには１００
μＡ、チップＢのＥＦＵＳＥには２００μＡの破壊後電
流が流れるならば、テスターからレファレンスとして１
５０μＡの電流を流し、チップ内でこれと比較する回路
を形成すれば、レファレンスより大か小かでチップＡ、
Ｂを区別することが可能になる。
【０１１０】なお本発明は上記の実施形態に限定される
ことはない。例えば第１、第２の実施形態において、電
気的にプログラム可能な不揮発性記憶素子としてＥＦＵ
ＳＥを用いる場合について説明した。具体的には、ＤＲ
ＡＭセルのキャパシタ絶縁膜を破壊してアドレス情報を
書き込むＥＦＵＳＥを用いる場合を例として説明した
が、本発明は必ずしも上記ＥＦＵＳＥの使用に限定され
るものではない。
【０１１１】同様の制御方式は、上記のＥＦＵＳＥに限
らず、一般に電気的にプログラム可能な不揮発性記憶素
子を用いて実現することができる。その他本発明の要旨
を逸脱しない範囲で、種々変形して実施することができ
る。
【０１１２】
【発明の効果】上述したように本発明の内部回路を備え
る半導体記憶装置によれば、多個取り状態のままＤＳテ
スタ上で不良チップを検出し、冗長回路との置き換えを
行うことができるので、テスト時間の短縮とテストコス
トの削減が達成される。
【図面の簡単な説明】
【図１】第１の実施形態に係る半導体記憶装置のテスト
フローを示す図。
【図２】第１の実施形態に係る半導体記憶装置の内部回
路構成を示す図。
【図３】第１変形例における半導体記憶回路のテストフ
ローを示す図。
【図４】第１変形例における半導体記憶装置の内部回路
構成を示す図。
【図５】第２の実施形態に係る内部回路の動作を示すタ
イミング波形図。
【図６】第２変形例における内部回路の動作を示すタイ
ミング波形図。
【図７】第３の実施形態に係る半導体記憶装置の内部回
路構成を示す図。
【図８】第３変形例における半導体記憶装置の内部回路
構成を示す図。
【図９】第４の実施形態におけるレーザーフューズラッ
チ回路の構成を示す図。
【図１０】第４の実施形態におけるアドレス比較回路の
構成を示す図。
【図１１】第４の実施形態におけるＥＦＵＳＥプログラ
ム制御回路の構成を示す図。
【図１２】第４の実施形態におけるＥＦＵＳＥ回路の構
成を示す図。
【図１３】第４の実施形態におけるＥＦＵＳＥラッチ回
路の構成を示す図。
【図１４】従来の半導体記憶装置のテストフローを示す
図。
【図１５】従来の半導体記憶装置の内部回路構成を示す
図。
【図１６】従来の半導体記憶装置のＥＦＵＳＥプログラ
ム制御回路の構成を示す図。
【図１７】従来の半導体記憶装置の内部回路の動作を示
すタイミング波形図。
【符号の説明】
１…ＥＦＵＳＥラッチ回路 ２…アドレス比較回路 ３、８…ＥＦＵＳＥプログラム制御回路 ４、９…ＥＦＵＳＥ回路 ５、１０…ＥＦＵＳＥラッチ回路 ６…レーザーフューズラッチ回路 ７…バッファ回路 ８…プログラム電圧発生回路 ９…プログラム電圧印加パッド １０…印加電圧コントロール回路 １１…ＥＦＵＳＥユニット １２…アドレスデコーダー １３…ラッチ回路 Ｓ１１、Ｓ３１、Ｓ１５１…前工程終了 Ｓ１２…ＣＨＩＰ ＡＤＤＲＥＳＳ ＩＤのＥＦＵＳＥブ
ロー Ｓ３２…ＣＨＩＰ ＡＤＤＲＥＳＳ ＩＤのレーザーフュ
ーズブロー Ｓ１３、Ｓ３３、Ｓ１５２…ＤＳテスト Ｓ１４、Ｓ３４…アドレス比較 Ｓ１５、Ｓ３５、Ｓ１５３…冗長回路置き換えのＥＦＵ
ＳＥブロー
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０１Ｒ 31/28 Ｂ

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 外部から印加されたチップ指定アドレス
    と、 第１の不揮発性記憶素子にプログラムされたチップアド
    レスとのアドレス比較を行うアドレス比較回路と、 このアドレス比較結果を用いて、半導体記憶装置に含ま
    れる内部回路の活性化状態を制御する制御回路と、 前記アドレス比較回路及び前記制御回路を活性化するテ
    ストモードを具備することを特徴とする半導体記憶装
    置。
  2. 【請求項２】 前記内部回路は、冗長回路の置き換えを
    行う電気的にプログラム可能な第２の不揮発性記憶素子
    にプログラムを行う回路を含むことを特徴とする請求項
    １記載の半導体記憶装置。
  3. 【請求項３】 前記テストモードは、前記半導体記憶装
    置の多個取り状態におけるテスト時にセットされ、前記
    アドレス比較回路は、前記テストにおける全てのチップ
    にあらかじめプログラムされたチップアドレスと外部か
    ら印加され冗長回路の置き換えにより救済可能なチップ
    のチップ指定アドレスとを比較して、前記多個取り状態
    における前記冗長回路の置き換えにより救済可能なチッ
    プを検出し比較信号を出力する回路であり、前記内部回
    路は前記比較信号を受けて前記冗長回路の置き換えによ
    り救済可能なチップにおける冗長回路との置き換えを行
    う電気的にプログラム可能な第２の不揮発性記憶素子に
    プログラムを行う回路とを有することを特徴とする請求
    項１記載の半導体記憶装置。
  4. 【請求項４】 前記第１及び第２の不揮発性記憶素子
    は、電圧または電流を印加することにより、電気的に短
    絡又は開放することが可能な素子であることを特徴とす
    る請求項１乃至請求項３のいづれか１項に記載の半導体
    記憶装置。
  5. 【請求項５】 前記第１及び第２の不揮発性記憶素子
    は、ＤＲＡＭセルのキャパシタ絶縁膜、又はＭＯＳトラ
    ンジスタのゲート絶縁膜であることを特徴とする請求項
    １乃至請求項３のいづれか１項に記載の半導体記憶装
    置。
  6. 【請求項６】 前記第１及び第２の不揮発性記憶素子
    は、フラッシュメモリ、ＥＥＰＲＯＭ、ＦｅＲＡＭ、Ｍ
    ＲＡＭのセルからなることを特徴とする請求項１乃至請
    求項３のいづれか１項に記載の半導体記憶装置。
  7. 【請求項７】 前記第１及び第２の不揮発性記憶素子
    は、金属又はポリシリコンからなるフューズであって、
    高電圧の印加又は高い電流密度の印加により前記フュー
    ズを電気的に開放状態にするものであることを特徴とす
    る請求項１乃至請求項３のいづれか１項に記載の半導体
    記憶装置。
  8. 【請求項８】 前記第１の不揮発性記憶素子は、チップ
    外部のダイシングライン上又はＴＥＧ領域に形成され、
    前記前記内部回路は、前記比較結果の出力信号のみがチ
    ップ内部と配線により接続されるように構成されること
    を特徴とする請求項１乃至請求項３のいづれか１項に記
    載の半導体記憶装置。
  9. 【請求項９】 ウエハ工程終了後のメモリウエハ、前記
    メモリウエハ上に形成された複数のメモリチップ、及び
    前記複数のメモリチップを多個取り状態でテストするテ
    スターを用いる半導体記憶装置のテスト方法であって、 前記複数のメモリチップは、冗長回路との置き換えを行
    う内部回路をそれぞれ備え、 前記半導体記憶装置のテスト方法は、 前記複数のメモリチップのチップアドレスを前記複数の
    メモリチップにそれぞれ形成された第１の不揮発性記憶
    素子にプログラムするステップと、 前記多個取り状態で前記複数のメモリチップをテストす
    るステップと、 前記複数のメモリチップのチップアドレスと外部から印
    加した冗長回路の置き換えにより救済可能なチップのチ
    ップ指定アドレスとを比較して前記多個取り状態におけ
    る前記冗長回路の置き換えにより救済可能なチップを検
    出するステップと、 冗長回路の置き換えを行う内部回路にそれぞれ形成され
    た電気的にプログラム可能な第２の不揮発性記憶素子に
    冗長回路との置き換えをプログラムするステップと、 を有することを特徴とする半導体記憶装置のテスト方
    法。
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