具体实施方式
现在将参照附图来详细描述本发明的优选实施例。
图1是示出了根据本发明优选实施例的半导体器件10的构造的框图。根据本实施例的半导体器件10是诸如DRAM的半导体存储器。
根据本实施例的半导体器件10包括:存储单元阵列11,包括多个存储单元;存取控制电路12,执行对存储单元阵列11的存取控制;输入/输出电路13,执行到存储单元阵列11的数据输入控制/从存储单元阵列11的数据输出控制;以及指令解码器14,接收指令信号CMD。如图1所示,包括在存储单元阵列11中的存储单元被分为正常单元11a和冗余单元11b。冗余单元11b用于通过替换缺陷的正常单元11a来修复缺陷地址。
根据本实施例的半导体器件10具有包括多个指令端子21、多个地址端子22和多个数据端子23的各种外部端子。指令端子21提供有指令信号CMD,地址端子22提供有地址信号ADD。数据端子23输出读数据DQ和输入写数据DQ。除了这些外部端子之外,提供输入时钟信号CK到其的时钟端子24、电源端子(未示出)等。
通过指令信号CMD的组合来指定正常操作时的半导体器件10的操作。例如,当指令信号CMD表示读操作时,读信号由指令解码器14内部地产生,且当指令信号CMD表示写操作时,写信号由指令解码器14内部地产生。这些内部指令被提供到存取控制电路12或输入/输出电路13。
当读信号被内部地产生时,从存储单元阵列11中存储的数据中,存取在通过地址信号ADD指定的地址中存储的数据,并将读取出的读数据DQ输出到数据端子23。通过存取控制电路12来控制对存储单元的存取,通过输入/输出电路13来控制读数据DQ的输出。另一方面,当写信号被内部地产生时,输入到数据端子23的写数据DQ被取出到输入/输出电路13,并通过在存取控制电路12的控制下,取出的数据被写入到由地址信号ADD指定的地址。
如图1所示,半导体器件10还包括反熔丝电路31和地址比较电路32。在反熔丝电路31中,存储缺陷正常单元11a的地址(缺陷地址RADD),并且如随后所描述的,多个反熔丝组包括在其中。
地址比较电路32将存储在反熔丝电路31中的缺陷地址RADD与经由地址端子22提供的地址信号ADD相比较。比较的结果被提供到存取控制电路12。当通过地址比较电路32没有检测到匹配时,存取控制电路12存取正常单元11a,且当检测到匹配时存取冗余单元11b。由此,修复了缺陷地址。
接下来将详细描述反熔丝电路31的构造。
图2是示出了反熔丝电路31的电路构造的框图。
如图2所示,反熔丝电路31包括:多个熔丝组100,存储缺陷地址;控制电路110,控制熔丝组100的操作;以及模式确定电路120,确定将要进入的操作。
熔丝组100是均能够以非易失方式来存储一个地址的电路。因此,反熔丝电路31能够存储缺陷地址,其中,缺陷地址的数目与熔丝组100的数目相同。熔丝组100的特定数目根据产品而不同。在一些情况下,布置了大约1000个熔丝组。随后描述每个熔丝组100的特定电路构造。
模式确定电路120基于提供到外部端子VPPS和VBBS的电压来确定将要进入的操作模式。在本实施例中,至少“设置模式”、“写模式”和“读出模式”被提供作为操作模式。
“设置模式”是用于暂时地将缺陷地址锁存到熔丝组100的模式。在该模式中,反熔丝元件没有破坏。“写模式”是用于实际破坏反熔丝元件的模式,并在设置模式下锁存缺陷地址之后进入该“写模式”。“读出模式”是用于读取写入到熔丝组100中的缺陷地址的模式,在实际的使用状态下,始终进入该模式。
虽然没有特定地限制,但是在本实施例中,当3V和0V被分别施加到外部端子VPPS和VBBS时,可以进入“设置模式”;当4V和-2V被分别施加到相同的端子时,可以进入“写模式”。当外部端子VPPS和VBBS都处于断开状态时,可以进入“读出模式”。外部端子VPPS和VBBS不用于实际使用的状态,且只在晶片状态下执行操作测试时使用。因此,在实际使用状态下,外部端子VPPS和VBBS都一直处于断开状态。
当进入设置模式时,模式确定电路120将模式信号M1和M2都设置为高电平,且响应于此,控制电路110在设置模式时执行操作。另外,模式确定电路120分别将操作电压VPPSV和VBBSV的电平设置为对外部端子VPPS和VBBS所提供的电压,即分别为3V和0V,并将电压提供到熔丝组100中的每个。
当进入写操作时,模式确定电路120将模式信号M1设置为高电平且将模式信号M2设置为低电平,并响应于此,控制电路110执行写模式时的操作。另外,模式确定电路120分别将操作电压VPPSV和VBBSV的电平设置为对外部端子VPPS和VBBS所提供的电压,即分别为4V和-2V,并将电压提供到熔丝组100中的每个。
当进入读出模式时,模式确定电路120将模式信号M1设置为低电平且将模式信号M2设置为高电平,并响应于此,控制电路110执行读出模式时的操作。另外,模式确定电路120将操作电压VPPSV和VBBSV的电平都设置为VSS电平。
图3是示出了熔丝组100的电路构造的框图。
如图3所示,一个熔丝组100包括m个位存储电路210、使能电路220和禁止电路230。每个位存储电路210对应于将要存储的缺陷地址的一位。因此,包括在一个熔丝组100中的位存储电路210的数目(=m)等于(或大于)将要存储的地址的位的数目。
当使熔丝组100有效时,激活使能电路220,且当使熔丝组100被无效时,激活禁止电路230。禁止电路230比使能电路220具有更高的优选权,因此,当使能电路220和禁止电路230都被激活时,熔丝组100被无效。而且当使能电路220和禁止电路230都非激活时,熔丝组100被无效。
位存储电路210和使能电路220具有彼此相同的电路构造。禁止电路230具有与位存储电路210和使能电路220基本上相同的电路构造。更具体来说,如图3所示,这些电路中的每个被构造为具有:选择电路310、锁存电路320、反熔丝元件330和读出电路340。选择电路310当选择熔丝组100时被激活,并且被分别输入相应的位信号DATA1至DATAm、使能信号E和禁止信号D。锁存电路320暂时保持将要写入到反熔丝元件330中的数据。
作为读出电路340的输出的位信号B1至Bm表示一个缺陷地址。当使能信号Ea是激活的时,缺陷地址是有效的。禁止信号Da被提供到位存储电路210和使能电路220中包括的读出电路340。当禁止信号Da是有效的时,位存储电路210和使能电路220中包括的读出电路340进入非激活状态,由此,缺陷地址是无效的。来自一个熔丝组100的输出100a由位信号B1至Bm和使能信号Ea来构造。如图2所示,这些输出100a的组是缺陷地址RADD。
图4是位存储电路210的特定电路图示。
如图4所示,包括在位存储电路210中的选择电路310具有n沟道的MOS晶体管311和p沟道的MOS晶体管312并联连接的传输门的构造。晶体管311的栅极和晶体管312的栅极提供有相应的选择信号SEL和选择信号SEL的反相信号。选择信号SEL是用于选择期望的熔丝组100的信号,并相应地,分配根据每个熔丝组10而不同的选择信号SEL。采用这样的构造,当选择信号SEL被激活为高电平时,相应的位数据DATAi(i=1至m)被提供到锁存电路320。
锁存电路320具有所谓的触发器构造,在该构造中,两个反相器321和322环形连接。因此,当激活选择信号SEL时,位信号DATAi被暂时存储在锁存电路320中。不必说,与对反熔丝元件的写入不同,可以非常高的速度执行对锁存电路320的写入。如图4所示,锁存电路320提供有通过模式确定电路120产生的操作电压VPPSV。
锁存电路320的输出经由写晶体管301写入到反熔丝元件330。反熔丝元件330具有MOS晶体管的源极和漏极短路的构造。反熔丝元件330的栅极331提供有锁存电路320的输出,源极/漏极332提供有模式确定电路120产生的操作电压VBBSV。
在处于初始状态的反熔丝元件330中,栅极331和源极/漏极332经由栅极绝缘膜来绝缘,并因此在其间没有电流通过。然而,当在栅极331和源极/漏极332之间施加高电压时,在栅极绝缘膜中发生介质击穿,由此,在其间形成电流通路。在栅极绝缘膜介质击穿之后,击穿不能被恢复到初始状态,并因此,不可逆的非易失性写入是可能的。反熔丝元件330的栅极331经由读晶体管302连接到读出电路340。
与其它的晶体管相比,图4所示的构造选择电路310和锁存电路320的所有晶体管以及晶体管301和302都具有耐受结构,该耐受结构具有更厚的栅极绝缘膜。另一方面,构造反熔丝元件330的晶体管是构造读出电路340和其它内部电路的正常晶体管,并被设置为栅极绝缘膜的厚度薄。这样的原因在于防止选择电路310和锁存电路320在反熔丝元件330的介质击穿时经受介质击穿。当栅极绝缘膜加厚时,作为晶体管的性能下降。然而,即使当选择电路310、锁存电路320等的操作速度略微下降时,实际上几乎不出现问题。
与锁存电路320类似地,读出电路340具有所谓的触发器构造,在该构造中,由晶体管341和342形成的反相器和由晶体管343和344形成的反相器环形连接。晶体管342和344的源极提供有读出信号CSN。读出信号CSN在反熔丝元件330的状态被读取的期间被设置为VDD电平,在执行读出操作时被设置为VSS电平。连接到晶体管341和342的栅极的节点“a”被经由读晶体管302连接到反熔丝元件330的栅极331,并被用作位存储电路210的输出端。连接到晶体管343和344的栅极的节点“b”可以替代节点“a”用作输出端。
分别经由晶体管345和346向节点“a”和“b”提供电源电压VDD和基准电压Vref。当预先充电信号PRE被激活为低电平时,晶体管345和346导通,并且将节点“a”和“b”分别预先充电为电源电压VDD和基准电压Vref。电源电压VDD和基准电压Vref之间的关系是VDD>Vref。因此,紧接在预先充电之后的状态下的位输出Bi(i=1至m)是高电平(1)。
当完成预先充电之后读晶体管302导通时,节点“a”连接到反熔丝元件330。此时,读出信号CSN处于VDD电平。当节点“a”连接到反熔丝元件330时,节点“a”的电平根据反熔丝元件330的状态来改变。即,当在反熔丝元件330中产生介质击穿时,电流从节点“a”流向反熔丝元件330。因此,节点“a”的电势降低;当读出信号CSN变为VSS电平时,位输出Bi被反转为低电平(0)。另一方面,当在反熔丝元件330中没有产生介质击穿时,节点“a”的电势保持在VDD。因而,即使当读出信号CSN变为VSS电平时,位输出Bi保持高电平(1)。以此方式,读出电路340能够读取在反熔丝元件330中写入的信息。
读出电路340还包括在电源电压VDD和节点“a”之间连接的禁止晶体管347。禁止晶体管在禁止信号Da被激活时导通。当禁止晶体管347导通时,不管反熔丝元件330如何,节点“a”被固定到VDD电平。
使能电路220除了输出使能信号Ea之外,该使能电路220具有与图4所示的位存储电路210的电路构造相同的电路构造,所述使能电路220提供有使能信号E而不是位信号DATAi。禁止电路230的读出电路340除了不具有禁止晶体管347并输出使能信号Da之外,所述禁止电路230也具有与图4所示的位存储电路210的电路构造相同的电路构造,所述禁止电路230提供有使能信号D而不是位信号DATAi。
因此,描述了半导体器件的构造。接下来将重点放在反熔丝电路31上来描述半导体器件的操作。
反熔丝电路31的操作主要分为:设置操作,用于暂时锁存缺陷地址;写操作,用于向反熔丝元件写入锁存的缺陷地址;以及读出操作,用于读取在反熔丝元件中写入的缺陷地址。这些操作均通过进入“设置模式”、“写模式”和“读出模式”来执行。
设置模式和写模式被包括在晶片状态下执行的一系列测试步骤中。
图5是示出了测试步骤的大体流程的流程图。
通过利用测试器(未示出)来执行测试步骤,且如图5所示,首先实际上执行数据的写和读,以检测地址,即,执行操作测试(步骤S11)。由此检测到的缺陷地址暂时地存储在测试器内。
接着,测试器将存储的缺陷地址传输到半导体器件10中,并导致熔丝组100内的锁存单元320锁存缺陷地址(步骤S12)。此时,反熔丝电路31进入“设置模式”来执行设置操作。此后,测试器引起反熔丝元件330实际写入被锁存到锁存电路320中的缺陷地址(步骤S13)。此时,反熔丝电路31进入“写模式”来执行写操作。由此,以非易失的方式将多个缺陷地址分别存储在熔丝组100中。最后,对反熔丝电路31执行点名测试(步骤S14)。随后将描述每个步骤S12至S14的操作的细节。
在晶片状态下制造时执行这样的测试步骤。即,这样的测试步骤对多个半导体器件(芯片)并行地执行。更具体来说,如图6所示,在半导体晶片400包括的半导体器件中,对j×k个半导体器件并行地执行操作测试。并行测试的j×k个半导体器件是所谓的DUT(被测器件)。DUT的数目取决于布置在测试器中的探针板401的构造。例如,并行地测试大约200个半导体器件。
探针板401具有大量的探针以接触经受测试的半导体器件中布置的每个端子。如图6所示,提供时钟信号CK的探针401a、提供指令信号CMD的探针401b和提供地址信号ADD的探针401c均公共地连接在芯片之间。这样的原因在于,在用于检测缺陷地址的操作测试中,不需要提供单独用于每个芯片的时钟信号CK、地址信号ADD和指令信号CMD,只需公共地向所有的芯片提供这些信号。
与之相反,需要对每个芯片单独地提供输入/输出数据DQ,因此,交换数据DQ的探针401d没有公共地连接,而单独地连接到每个芯片。
图7是用于说明设置操作(步骤S12)的流程图。图8是与设置操作相关的电路图。
设置操作是受检测的缺陷地址从测试器传输到半导体器件10的操作,使熔丝组100内的锁存电路320锁存缺陷地址。如上所述,对多个芯片并行地执行测试步骤,且地址信号ADD被公共地提供到芯片。即,不能提供单独的地址信号ADD到每个芯片。与之相反,不必说,缺陷地址根据每个芯片而不同。
为了解决这样的问题,在本实施例中,经由地址端子22来对地址信号ADD进行增量(或减量),同时,数据端子23被用于向每个芯片通知缺陷的存在。这在下面做特定的描述。
首先,3V和0V被分别施加到外部端子VPPS和VBBS,由此,属于相同DUT的所有芯片的反熔丝电路31进入到“设置模式”(步骤S21)。当进入设置模式时,模式确定电路120将模式信号M1和M2都设置为高电平,响应于此,控制电路110在设置模式时执行操作。
在控制电路110进入设置模式之后,在测试器侧,地址信号ADD被设置为最小值(=0)(步骤S22),且“修复设置地址”被提供到地址为缺陷地址的芯片(步骤S23和S24)。修复设置地址意味着缺陷地址将被存储在其中的熔丝组100的地址。修复设置地址对于每个芯片需要是单独的,并由此提供这些信号,使用通过数据端子23的数据DQ。
地址信号ADD提供到控制电路110中包括的地址缓冲器和锁存电路113。电路113中锁存的地址信号ADD公共地提供到多个熔丝组100作为位DATA1至DATAm。
接收修复设置地址的控制电路110激活相应的选择信号SEL,并由此,选择预定的熔丝组100(步骤25)。这使所选择的熔丝组100内的选择电路310成为导电状态。具体来说,数据信号DQ0被提供到控制电路110中包括的DQ0缓冲器114中,所述控制电路110向锁存和解码器电路115提供使能信号。数据信号DQ1至DQ3被提供到解码器电路115。锁存和解码器电路115将数据信号DQ1至DQ3解码,以产生选择信号SEL。每个选择信号SEL被提供到熔丝组100中的相关的一个。由此,根据数据信号DQ1至DQ3来选择熔丝组100中的一个。
在该状态下,使能信号E和缺陷地址的位DATA1至DATAm中的每个被提供到熔丝组100(步骤S26)。此时,写晶体管301保持在关断状态。结果,在所选择的熔丝组100内的锁存电路320中,使能信号E和缺陷地址的位DATA1至DATAm中的每个被锁存。
通过增量所述地址信号ADD来对所有的地址执行这样的操作(步骤S28)。随后,当地址信号ADD达到最大值(ADD=Max)时,完成对所有地址的增量(步骤S27:是)。因而,完成一系列的设置操作。作为操作的结果,所有的缺陷地址被锁存到熔丝组100。对于锁存缺陷地址的熔丝组100的使能电路220,使能信号E被锁存。
在设置操作中的1-寻址过程所需的时间,即,从图7所示的步骤S23至步骤S28的操作所需的时间,处于纳秒(nanosecond)的数量级。作为一个示例,假设1-寻址过程所需的时间是14纳秒且地址的总数是34000,则完成设置操作所需的时间是大约0.48秒。即,对于属于相同的DUT的所有芯片,可以在0.48秒内完成设置操作。
图9是示出设置操作时每个信号的改变的一个示例的时序图。
在图9所示的示例中,以2-时钟循环来增量地址。更具体来说,响应于时钟信号CK的第一上升沿,输入地址信号ADD的第一半(ADDa),且响应于第二上升沿,输入地址信号ADD的第二半(ADDb)。
另一方面,在修复设置地址中,使用多个数据端子23中的四个端子,从中使用位DQ0作为使能信号。参见图9。位DQ0是高激活的,且当在作为目标循环的2-时钟循环的整个周期内保持高电平时,芯片的选择变得有效,且反熔丝电路31产生使能信号E。另一方面,在时钟信号的两个沿处总共四次地取出剩余的3-位DQ1至DQ3。作为4次取出(AF1至AF4)的结果,指定修复设置地址。如上所述,通过位DQ1至DQ3指定的修复设置地址用于选择熔丝组100。
图10是在设置操作时的每个信号的变化的一个示例的表格。
在图10所示的示例中,地址信号ADD的第一半ADDa和地址信号ADD的第二半ADDb是10位。行地址(或列地址)由第一次输入的第一半ADDa的10位(A0至A9)和第二次输入的第二半ADDb的三位(A0至A2)形成的13位指定,存储地址(bank address)由第二半ADDb的A4位和A5位形成的两位指定。第二半ADDb的A3位是使能位,且在设置操作时一直设置为高电平(1)。剩余的位A6至A9没有被使用。这些地址信号ADD被公共地施加到属于同一DUT的所有芯片。
如上所述,与每个地址相对应的修复设置地址根据每个芯片而不同,且当用于使能的DQ0位处于高电平(1)时,其它的位DQ1至DQ3是有效的。在图10所示的示例中,芯片#0在地址#2和#5处使能,芯片#1在地址#4处使能。
根据设置操作,可以对单独的芯片并行地设置任意的缺陷地址。
图11是用于说明写操作的流程图(步骤S13)。在写操作中,暂时锁存到锁存电路320的缺陷地址被写入到反熔丝元件330。
首先,4V和-2V被分别施加到外部端子VPPS和VBBS,并由此,属于同一DUT的所有芯片的反熔丝电路31进入到“写模式”(步骤S31)。当进入写模式时,模式确定电路120将模式信号M1设置为高电平且将模式信号M2设置为低电平,且响应于此,控制电路110在写模式时执行操作。
如图12所示,在将控制电路110进入到写模式之后,测试器周期性地改变时钟信号CK。当进入写模式时,控制电路110与时钟信号CK同步地增加内部计数器111。内部计数器111的计数值C分别表示相应的熔丝组100,因此,每次计数值C改变时,选择不同的熔丝组100。计数值C被设置为0作为初始值(步骤S32)。
在时钟信号CK处于高电平的时期内,控制电路110向通过计数值C选择的熔丝组100提供写信号SELBRK(步骤S33)。由此,在时钟信号CK处于高电平的时期内,写晶体管301导通。此时,读晶体管302保持在关断状态。
在写操作时,反熔丝元件330的源极/漏极332提供有电压VBBSV(-2V)。结果,当写晶体管301导通时,从熔丝组100所包括的反熔丝元件330中,在以高电平(1)锁存到相应的锁存电路320的反熔丝元件330中,6V(=4V+2V)的电压施加到栅极绝缘膜。由此,在反熔丝元件330中产生介质击穿。结果,其状态不可逆地从非导电状态转变为导电状态。另一方面,从熔丝组100所包括的反熔丝元件330中,在以低电平(0)锁存到相应的锁存电路320的反熔丝元件330中,只有2V(=0V+2V)的电压施加到栅极绝缘膜,因而栅极绝缘膜没有破坏。即,反熔丝元件330保持在非导电状态。
由此,通过使用锁存电路320暂时保持的缺陷地址以非易失性的方式被记录在反熔丝元件330中。与对锁存电路320的写入相比,对反熔丝元件330的写入需要更长的时间(例如,5ms)。
通过与时钟信号CK同步地来增加内部计数器111,对所有的熔丝组100执行这样的操作(步骤S35)。随后,当内部计数器111的计数值C达到最大值时,完成对所有熔丝组100的写过程(步骤S34:是)。因而,完成了一系列的写操作。因此,当反熔丝电路31中包括的熔丝组100的数目是例如1000时,对属于同一DUT的所有芯片的写操作在大约5秒(=5ms×1000)内完成。
在该情况下,对每个熔丝组100执行写操作的原因被当作是测试器所提供的电流量的限制。因此,当测试器可以提供的电流量大到一定程度时,可以同时对包括在一个芯片中的多个熔丝组100执行写操作。根据该构造,可以以更高的速度完成一系列的写操作。
图13是用于说明点名测试(步骤S14)的流程图。在点名测试中,确定缺陷地址是否被正确地写入到每个熔丝组100。
首先,使外部端子VPPS和VBBS成为断开状态,由此,属于同一DUT的所有芯片的反熔丝电路31进入“读出模式”(步骤S41)。当进入读出模式时,模式确定电路120将模式信号M1设置为低电平并将模式信号M2设置为高电平。响应于此,控制电路110在读出模式时执行操作。
在将控制电路110进入读出模式之后,如图14所示,测试器向每个芯片提供复位信号RESET(步骤S42)。复位信号RESET是指令信号CMD的预定组合,因此被提供到指令端子21。
当在进入读出模式的时间期间提供复位信号RESET时,控制电路110与时钟信号CK同步地增加内部计数器112。内部计数器12的计数值C1被设置为0作为初始值(步骤S43)。
内部计数器112的计数值C1分别表示多个熔丝组100,因此,每次计数值C1改变时,选择不同的熔丝组100。通过一个计数值C1选择的熔丝组100的数目没有被特别限定。例如,可以选择大约32个熔丝组100。当计数值C1所选择的熔丝组100的数目被设置为2的幂时,不需要另外地布置内部计数器112,在这种情况下,只需使用内部计数器111的高阶位。
控制电路110然后将预先充电信号PRE设置为低电平持续预定的周期,并将读出电路340预先充电(步骤S44)。如上所述,电源电压VDD和基准电压Vref之间的关系是VDD>Vref。因此,紧接着预先充电之后的状态下的位输出Bi(i=1至m)和使能信号Ea处于高电平
(1)。
在完成了预先充电之后,控制电路110向计数值C1所选择的熔丝组100提供读出信号SELBSA(步骤S45)。由此,所选择的熔丝组100内的读晶体管302导通,且读出电路340的节点“a”连接到反熔丝元件330。此时,写晶体管301保持在关断状态。
结果,在反熔丝元件330的介质击穿的情况下,电流从节点“a”通向反熔丝元件330,因而节点“a”的电势降低,位输出Bi和使能信号Ea被转换为低电平(0)。与之相反,在没有反熔丝元件330的介质击穿的情况下,节电“a”的电势保持在VDD,因而,位输出Bi和使能信号Ea保持高电平(1)。
如上所述,读取选择熔丝组100中写入的缺陷地址和使能信号Ea。通过与时钟信号CK同步地增加内部计数器112,对所有的熔丝组100执行这样的操作(步骤S47)。随后,当内部计数器112的计数值C1达到最大值时,完成对所有熔丝组100的读出操作(步骤S46:是)。由此完成一系列的读出操作。
由此读取的缺陷地址被提供到测试器(未示出),并与操作测试(步骤S11)中检测到的缺陷地址进行比较。当作为比较的结果时,两个地址都匹配(步骤S48:是),点名测试结束。与之相反,当地址中的至少一部分没有匹配(步骤S48:否)时,反熔丝元件330的破坏不充分。因此,对同一的熔丝组100执行重新写入(步骤S49)。
此后,再次执行点名,且将缺陷地址与测试器内存储的缺陷地址进行比较。当作为比较结果时,由成功的重新写入导致两个地址都匹配(步骤S50:是),点名测试结束。相反,当保留即使一个未匹配的地址(步骤S50:否)时,中止对熔丝组100的写入禁止,且执行对在禁止电路230中包括的反熔丝元件330的写入(步骤S51)。由此,禁止信号Da被激活,以便使得使能电路220和在位存储电路210中包括的读出电路340无效。因此,熔丝组100无效。
要被写入到无效的熔丝组100的缺陷地址然后被写入到处于未使用状态的另一熔丝组100(步骤S52)。此后,再次进行点名,缺陷地址与测试器内存储的缺陷地址进行比较。结果,当由于成功的交替写入导致两个地址都匹配时(步骤S53:是),点名测试结束。相反,当保留即使一个未匹配的地址(步骤S53:否)时,芯片被当作是缺陷产品(步骤S54)。
如上所述,在本实施例中,除了使熔丝组100有效的使能电路220之外,还提供了使熔丝组100无效的禁止电路230。因而,即使当重新写入不成功时,不是立即丢弃芯片,而是对处于未使用状态下的另一熔丝组100的交替写入变为可能。这样使得产品产量提高。
在一系列的测试步骤下执行的操作如上所述。
根据本实施例,所有的缺陷地址在设置操作中被锁存(步骤S12),且此后,实际地执行对反熔丝元件330的写操作(步骤S13)。结果,可以对多个芯片并行地进行耗时的写操作。由此,可以大大缩短对反熔丝元件330的写时间。
除此之外,在设置操作(步骤S12)中,通过使用数据DQ来提供修复设置地址同时增量所述地址信号ADD,由此可以对每个芯片设置不同的缺陷地址。结果,变得可以使用正常的探针板401,提供地址信号ADD的探针401c公共地连接到探针板401。
通过激活禁止电路230,可以最终使在点名测试(步骤S14)中发现写缺陷的熔丝组100无效。由此,可以交替地对未使用的熔丝组100写入,因而使提高产品产量变为可能。
如上所述,在实际使用的状态下,外部端子VPPS和VBBS处于断开状态,因此,一直设置读出模式。因此,当复位信号RESET在输入电源时或复位时发出时,执行图13所示的步骤S43至步骤S47的过程,读取在每个熔丝组100中写入的缺陷地址RADD。此后,读取的缺陷地址RADD被提供到图1所示的地址比较电路32,通过地址比较电路32和存取控制电路12的控制,具有缺陷的正常单元11a被冗余单元11b取代。由此,修复缺陷地址。
本发明处于不限于上述实施例的方式,而是各种更改在权利要求中陈述的本发明的范围内是可能的,自然地,在本发明的范围内包括这些更改。
例如,在本实施例中,在设置操作中锁存所有的缺陷地址(步骤S12),此后,实际地执行对反熔丝元件330的写操作(步骤S13)。然而,本发明不限于此。因此,可以省掉锁存电路320,在该状态下,在设置操作时可以实际地执行对反熔丝元件330的写入。
另外,在本实施例中,在增量所述地址信号ADD的同时通过使用数据DQ来提供修复设置地址。然而,本发明不限于此。因此,可以通过另一方法来执行提供缺陷地址和修复设置地址。
此外,在本实施例中,当禁止电路230布置在每个熔丝组100中时,使能的熔丝组100可以被无效。然而,在本发明中,这样的禁止电路230的布置不是必要的。
另外,在本实施例中,对于反熔丝元件330,使用具有构造与MOS晶体管的构造相同的栅极破坏反熔丝元件。然而,在本发明中,反熔丝元件的特定构造不受特别限定。因此,例如,可以使用具有构造与DRAM单元电容器的构造相同的容量破坏反熔丝元件。