KR20090088260A - 리던던시 테스트 회로를 구비하는 반도체 메모리 장치 - Google Patents

리던던시 테스트 회로를 구비하는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 불량 셀을 정확하게 리페어 하였는지를 테스트하는 리던던시 테스트 회로 및 이를 구비하는 반도체 메모리 장치에 관하여 개시한다. 개시된 본 발명의 반도체 메모리 장치는 다수의 메모리 셀을 포함하는 복수의 뱅크들; 둘 이상의 뱅크에서 발생하는 메모리 셀의 불량을 리페어하고, 입력되는 어드레스에 상응하여 노말 경로 또는 리페어 경로를 제어하는 리페어 판단 신호를 출력하는 리페어 회로 및 리페어 판단 신호를 리던던시 테스트 신호에 의해 테스트 글로벌 라인으로 출력시켜 상기 리페어 회로에 수행된 리페어가 정확한지를 테스트하는 리던던시 테스트 회로를 포함하여, 리던던시 테스트를 수행하는 효과가 있다.

Description

리던던시 테스트 회로를 구비하는 반도체 메모리 장치{A semiconductor memory device including a circuit for testing redundancy}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 불량 셀을 정확하게 리페어 하였는지를 테스트하는 리던던시 테스트 회로를 구비하는 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치는 수많은 메모리 셀로 구성되며, 이들 중 어느 하나라도 불량이 발생하게 되면 제 기능을 수행할 수 없게 된다. 이를 대비하여, 반도체 메모리 장치는 수율을 향상시키기 위해 여분의 메모리 셀(이하, 리던던시 메모리 셀)을 구비하고 불량 메모리 셀을 상기 리던던시 메모리 셀로 대체하는 리던던시(redundancy) 방식을 채용하고 있다.
이러한 리던던시 방식은 테스트를 통해 발견된 불량 메모리 셀의 어드레스를 퓨즈 컷팅에 의해 저장하고, 반도체 메모리 장치의 동작시 입력되는 어드레스와 상기 퓨즈 컷팅에 의해 저장된 어드레스를 비교하여 동일하면 불량 메모리 셀을 리던던시 메모리 셀로 대체하는 리페어 회로에 의해 구현된다.
리페어 회로는 큰 면적을 차지하는 다수의 퓨즈를 포함하여 구성된다. 이러 한 리페어 회로를 각 뱅크별로 구비하는 경우 면적 부담이 증가하게 되므로, 최근에는 2 뱅크에서 리페어 회로를 공유함으로써 반도체 메모리 장치의 고집적화를 추구하고 있다.
상기와 같이 2 개의 뱅크에서 리페어 회로를 공유하는 경우, 뱅크를 구분하기 위해 펄스 형태의 퓨즈 인에이블 신호가 사용되며, 리페어 회로는 상기 펄스 형태의 퓨즈 인에이블 신호에 동기되는 펄스 형태의 리페어 판단 신호를 출력한다.
한편, 반도체 메모리 장치는 2 개의 뱅크에서 리페어 회로를 공유하여 수행된 리페어가 정확하기 이루어졌는지를 확인하기 위한 리던던시 테스트를 필요로 하며, 그에 따라 이를 수행하는 리던던시 테스트 회로에 대한 연구가 요구되고 있다.
본 발명은 다수의 뱅크에서 리페어 회로를 공유하여 수행된 리페어가 정확하게 이루어졌는지를 테스트하는 리던던시 테스트 회로를 포함하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 리페어 판단 신호를 제어하여 리던던시 테스트의 제약을 방지하는 리던던시 테스트 회로를 포함하는 반도체 메모리 장치를 제공한다.
본 발명의 반도체 메모리 장치는 다수의 메모리 셀을 포함하는 복수의 뱅크들; 둘 이상의 상기 뱅크에서 발생하는 메모리 셀의 불량을 리페어하고, 입력되는 어드레스에 상응하여 노말 경로 또는 리페어 경로를 제어하는 리페어 판단 신호를 출력하는 리페어 회로; 및 상기 리페어 판단 신호를 리던던시 테스트 신호에 의해 테스트 글로벌 라인으로 출력시켜 상기 리페어 회로에 수행된 리페어가 정확한지를 테스트하는 리던던시 테스트 회로;를 포함한다.
상기 리페어 회로는 상기 둘 이상의 뱅크에 각각 대응되는 퓨즈 인에이블 펄스들 중 하나 이상이 인에이블될 때 인에이블되는 퓨즈 인에이블 신호를 출력하는 복수의 퓨즈 인에이블부; 상기 둘 이상의 뱅크에서 발생한 불량 메모리 셀의 어드레스를 퓨즈 컷팅에 의해 저장하고, 상기 퓨즈 컷팅에 의해 저장된 어드레스와 상기 입력되는 어드레스가 동일한지를 비교하여 다수의 히트 신호를 출력하는 복수의 퓨즈부; 상기 다수의 히트 신호가 모두 인이에이블될 때 비교 신호를 인에이블시켜 출력하는 복수의 퓨즈섬부; 및 상기 복수의 퓨즈섬부에서 출력되는 비교 신호들 중 하나라도 인에이블되면 상기 리페어 경로가 선택되도록 리페어 판단 신호를 인에이블시켜 출력하는 리페어 판단부;를 포함한다.
바람직하게는, 상기 리페어 회로의 상기 복수의 퓨즈부 및 퓨즈섬부는 상기 퓨즈 인에이블 신호에 동기되어 상기 다수의 히트 신호 및 비교 신호를 출력한다.
상기 리던던시 테스트 회로는 상기 리던던시 테스트 신호가 인에이블될 때 상기 리페어 판단 신호를 선택하여 출력하는 선택부; 상기 선택부의 출력을 데이터 센스앰프 스트로브 신호에 의해 스트로브되는 구동 신호들을 생성하는 구동 신호 생성부; 및 상기 구동 신호에 의해 상기 테스트 글로벌 라인을 구동하는 구동부;를 포함한다.
바람직하게는, 상기 리던던시 테스트 회로의 상기 선택부는 상기 리던던시 테스트 신호가 인에이블될 때 노말 글로벌 라인을 통해 입력되는 신호를 차단한다.
그리고, 상기 리던던시 테스트 회로의 상기 구동 신호 생성부는 상기 데이터 센스앰프 스트로브 신호가 인에이블될때 상기 선택부의 출력을 반전시켜 상기 구동 신호들로 출력한다.
여기서, 상기 데이터 센스앰프 스트로브 신호는 리드 명령에 의해 생성되는 신호임이 바람직하다.
본 발명의 다른 반도체 메모리 장치는 다수의 메모리 셀을 포함하는 복수의 뱅크들; 둘 이상의 상기 뱅크에서 발생하는 메모리 셀의 불량을 리페어하고, 입력되는 어드레스에 상응하여 노말 경로 또는 리페어 경로를 제어하는 리페어 판단 신호를 출력하는 리페어 회로; 상기 리페어 판단 신호를 인가받아 리던던시 테스트 신호와 액티브 신호에 의해 상기 리페어 판단 신호의 펄스 폭을 제어하여 리페어 판단 레벨 신호를 출력하는 리던던시 테스트 제어 회로; 및 상기 리던던시 테스트 제어 회로의 출력을 상기 리던던시 테스트 신호에 의해 테스트 글로벌 라인으로 출력시켜 상기 리페어 회로에 수행된 리페어가 정확한지를 테스트하는 리던던시 테스트 회로;를 포함하다.
상기 리페어 회로는 상기 둘 이상의 뱅크에 각각 대응되는 퓨즈 인에이블 펄스들 중 하나 이상이 인에이블될 때 인에이블되는 퓨즈 인에이블 신호를 출력하는 복수의 퓨즈 인에이블부; 상기 둘 이상의 뱅크에서 발생한 불량 메모리 셀의 어드레스를 퓨즈 컷팅에 의해 저장하고, 상기 퓨즈 컷팅에 의해 저장된 어드레스와 상기 입력되는 어드레스가 동일한지를 비교하여 다수의 히트 신호를 출력하는 복수의 퓨즈부; 상기 다수의 히트 신호가 모두 인이에이블될 때 비교 신호를 인에이블시켜 출력하는 복수의 퓨즈섬부; 및 상기 복수의 퓨즈섬부에서 출력되는 비교 신호들 중 하나라도 인에이블되면 상기 리페어 경로가 선택되도록 리페어 판단 신호를 인에이블시켜 출력하는 리페어 판단부;를 포함한다.
바람직하게는, 상기 리페어 회로의 상기 복수의 퓨즈부 및 퓨즈섬부는 상기 퓨즈 인에이블 신호에 동기되어 상기 다수의 히트 신호 및 비교 신호를 출력한다.
여기서, 상기 액티브 신호는 액티브 명령에 의해 로우 레벨로 인에이블되는 신호이다.
상기 리던던시 테스트 제어 회로는 상기 액티브 신호가 디스에이블될 때 상기 리페어 판단 레벨 신호를 초기화하는 초기화부; 상기 액티브 신호가 인에이블될 때 상기 리페어 판단 신호를 래치하여 상기 액티브 신호가 디스에이블될 때까지 상기 리페어 판단 레벨 신호로 출력하는 래치부; 및 상기 리던던시 테스트 신호가 인에이블될 때 상기 래치부를 인에이블시키는 인에이블부;를 포함한다.
상기 리던던시 테스트 제어 회로의 상기 래치부는 상기 액티브 신호와 상기 리페어 판단 신호을 노아 결합하는 노아게이트; 상기 초기화부와 상기 인에이블부 사이에 연결되며 게이트로 인가되는 상기 노아게이트의 출력에 의해 제어되는 제1 NMOS 트랜지스터; 상기 초기화부와 상기 제 1 NMOS 트랜지스터의 공통 노드의 출력을 래치하여 상기 리페어 판단 레벨 신호로 출력하는 다수의 인버터들;을 포함한다.
상기 리던던시 테스트 제어 회로의 상기 인에이블부는 상기 리던던시 테스트 신호를 반전하는 제 1 인버터; 및 상기 래치부와 접지 전압단 사이에 연결되며 게이트로 인가되는 상기 제 1 인버터의 출력에 의해 제어되는 제2 NMOS 트랜지스터;를 포함한다.
상기 리던던시 테스트 회로는 상기 리던던시 테스트 신호가 인에이블될 때 상기 리페어 판단 레벨 신호를 선택하여 출력하는 선택부; 상기 선택부의 출력을 데이터 센스앰프 스트로브 신호에 의해 스트로브되는 구동 신호들을 생성하는 구동 신호 생성부; 및 상기 구동 신호에 의해 상기 테스트 글로벌 라인을 구동하는 구동부;를 포함한다.
바람직하게는, 상기 리던던시 테스트 회로의 상기 선택부는 상기 리던던시 테스트 신호가 인에이블될 때 노말 글로벌 라인을 통해 입력되는 신호를 차단한다.
바람직하게는, 상기 리던던시 테스트 회로의 상기 구동 신호 생성부는 상기 데이터 센스앰프 스트로브 신호가 인에이블될때 상기 선택부의 출력을 반전시켜 상기 구동 신호들로 출력한다.
여기서, 상기 데이터 센스앰프 스트로브 신호는 리드 명령에 의해 생성되는 신호이다.
본 발명은 리페어 판단 신호에 의해 리던던시 테스트를 수행하는 리던던시 테스트 회로를 포함하는 반도체 메모리 장치를 제공함으로써 다수의 뱅크가 리페어 회로를 공유하여 수행된 리페어가 정확한지를 판단할 수 있는 효과가 있다.
또한, 본 발명은 상기 리페어 판단 신호의 펄스 폭을 제어하여 리던던시 테 스트를 수행하는 리던던시 테스트 회로를 포함하는 반도체 메모리 장치를 제공함으로써 리던던시 테스트시 발생할 수 있는 리던던시 테스트 제약을 방지하는 효과가 있다.
본 발명은 다수의 뱅크가 리페어 회로를 공유하는 반도체 메모리 장치에서 상기 리페어 회로에 수행된 리페어가 정확한지를 판단하는 리던던시 테스트 회로를 제공하며, 리던던시 테스트 시 리페어 판단 신호의 펄스 폭을 제어하여 리던던시 테스트 제약을 방지함으로써 고속 동작에 적합한 반도체 메모리 장치에 관하여 개시한다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치는 인접하는 뱅크(10, 12)에 공유되며, 뱅크(10 또는 12)에서 발생하는 불량 메모리 셀을 리던던시 메모리 셀로 대체하는 리페어 회로(14) 및 리페어가 정확하게 이루어졌는지를 테스트하기 위한 리던던시 테스트 회로(16)를 포함한다.
리페어 회로(14)는 테스트를 통해 뱅크(10 또는 12)에서 발생하는 불량 메모리 셀의 어드레스를 퓨즈 컷팅에 의해 저장(이하, '저장된 어드레스')하고, 저장된 어드레스와 입력되는 어드레스 ADD<2:11>를 비교하여 리페어 판단 신호 NRE를 뱅크(10, 12) 및 리던던시 테스트 회로(16)로 출력한다.
여기서, 퓨즈 인에이블 펄스 FS_ENP_L은 뱅크(10)에서 발생한 불량 메모리 셀을 리페어한 경우 로우 펄스 형태로 인가되며, 퓨즈 인에이블 펄스 FS_ENP_R은 뱅크(12)에서 발생한 불량 메모리 셀을 리페어한 경우 로우 펄스 형태로 인가되는 신호이다.
그리고, 파워업 신호 PWR_UPB는 반도체 메모리 장치에 전원이 인가되었을 때 반도체 메모리 장치의 초기값을 정해주기 위한 신호로써 초기에는 하이 레벨을 가지나 전원이 공급된 후부터 일정 시간이 흐른 뒤에는 로우 레벨로 고정되는 신호이다.
그리고, 리페어 판단 신호 NRE는 퓨즈 컷팅에 의해 저장된 어드레스와 입력되는 어드레스 ADD<2:11>가 일치하면 로우 펄스 형태로 출력되고, 반대로 퓨즈 컷팅에 의해 저장된 어드레스와 입력되는 어드레스 ADD<2:11>가 일치하지 않으면 하이 펄스 형태로 출력한다. 즉, 리페어 판단 신호 NRE는 퓨즈 인에이블 펄스 FS_ENP_R, FS_ENP_L에 동기되어 펄스 형태의 신호로 출력된다.
리던던시 테스트 회로(16)는 리던던시 테스트 신호 TM_RCALLB에 의해 리페어 회로(14)에서 인가되는 리페어 판단 신호 NRE를 데이터 센스앰프 스트로브 신호 IOSASTPB에 의해 스트로브시켜 테스트 글로벌 라인 TGIO로 출력한다.
여기서, 리던던시 테스트 신호 TM_RCALLB는 리던던시 테스트 수행시 로우 레벨로 인에이블되어 유지되는 신호이다.
그리고, 데이터 센스앰프 스트로브 신호 IOSASTPB는 리드 명령에 의해 생성되며 데이터 센스앰프(미도시)를 스트로브 시키는 동안 로우 레벨로 인가되는 신호이다. 참고로, 도시된 NOR_GIO는 노말 글로벌 라인이다.
다시 말해, 리던던시 테스트 회로(16)는 리던던시 테스트시 리페어 회로(14)로 불량 메모리 셀에 대응되는 어드레스 ADD<2:11>를 인가하여 출력되는 리페어 판 단 신호 NRE를 테스트 글로벌 라인 TGIO로 출력함으로써, 리페어 회로(14)에 수행된 리페어가 정확한지를 판단한다.
예를 들어, 리페어 회로(14)에 수행된 리페어가 정확하다면 즉, 퓨즈 컷팅이 정확하게 이루어졌다면, 리페어 회로(14)에 저장된 어드레스와 외부에서 불량 메모리 셀에 대응하는 어드레스 ADD<2:11>는 일치하게 된다. 따라서, 리페어 회로(14)는 리페어 판단 신호 NRE를 로우로 출력한다. 그리고, 리던던시 테스트 회로(16)가 상기 리페어 판단 신호 NRE를 테스트 글로벌 라인 TGIO를 통해 출력함으로써 리페어 회로(14)에 수행된 리페어가 정확한지를 판단할 수 있게 된다.
바람직하게는 테스트 글로벌 라인 TGIO는 리던던시 테스트 결과가 출력되는 패드와 연결된다.
이하, 도 2 내지 도 6을 참조하여 본 발명의 반도체 메모리 장치를 보다 상세히 살펴본다.
먼저, 도 2를 참조하여 리페어 회로(14)를 살펴본다. 리페어 회로(14)는 복수의 퓨즈 인에이블부(20_0 ~ 20_3))와 복수의 퓨즈부(22_0 ~ 22_3)와 복수의 퓨즈섬부(24_0 ~ 24_3) 및 리페어 판단부(26)를 포함한다.
각 퓨즈 인에이블부(20_0 ~ 20_3)는 퓨즈 인에이블 펄스 FS_ENP_L, FS_ENP_R 중 하나 이상이 인에이블될 때 하이로 인에이블되는 퓨즈 인에이블 신호 FS_ENP를 출력한다.
각 퓨즈부(22_0 ~ 22_3)는 퓨즈 컷팅에 의해 불량 메모리 셀의 어드레스를 저장하고, 상기 저장된 어드레스와 입력되는 어드레스 ADD<2:11>를 비교하여 복수 의 히트 신호 HIT<0:9>를 출력한다.
각 퓨즈섬부(24_0 ~ 24_3)는 퓨즈 인에이블 신호 FS_ENP가 인에이블될 때 복수의 히트 신호 HIT<0:9>를 조합하여 비교 신호 HITB를 출력한다.
리페어 판단부(26)는 복수의 퓨즈섬부(24_0 ~ 24_3)에서 출력되는 다수의 비교 신호 HITB<0:3>를 조합하여 리페어 판단 신호 NRE를 출력한다.
도 3은 퓨즈부(22_0)를 구성하는 복수의 어드레스 비교부(30) 중 하나를 도시한 것이며, 각 어드레스 비교부(30)는 퓨즈(FS)를 포함하고 불량 메모리 셀의 어드레스를 상기 퓨즈(FS)의 컷팅 유무에 의해 저장한다. 그리고, 퓨즈 인에이블 신호 FS_ENP에 동기되어 입력되는 어드레스 ADD와 퓨즈(FS)의 컷팅 유무에 의해 저장된 어드레스를 비교하여 그 결과로 히트 신호 HIT를 출력한다.
여기서, 퓨즈(FS)는 예를 들어, 하이 레벨의 불량 메모리 셀의 어드레스에 대응하여 컷팅되고, 로우 레벨의 불량 메모리 셀의 어드레스에 대응하여 퓨즈(FS)를 컷팅되지 않음으로써 불량 메모리 셀의 어드레스를 저장할 수 있다.
동작을 살펴보면, 어드레스 비교부(30)는 초기에 소정 구간 동안 하이 레벨로 인가되는 파워업 신호 PWR_UPB에 의해 노드 ND1을 로우 레벨로 초기화시킨다.
이어서, 파워업 신호 PWR_UPB가 로우 레벨로 유지되면 퓨즈(FS)의 컷팅 유무에 따라 노드 ND1의 출력을 결정한다.
그리고, 노드 ND1의 출력에 의해 퓨즈 인에이블 신호 FS_ENP에 의해 동기되어 외부에서 입력되는 어드레스 ADD의 출력을 제어하여 히트 신호 HIT를 출력한다.
즉, 각 어드레스 비교부(30)는 저장된 어드레스와 입력되는 어드레스 ADD가 일치하면 히트 신호 HIT를 하이로 출력한다.
도 2에 도시된 각 퓨즈부(22_1 ~ 22_3)는 퓨즈부(22_0)와 동일하게 구성되며 저장된 어드레스와 입력 어드레스의 일치 유무에 따라 복수의 히트 신호 HIT<0:9>를 출력한다.
도 4를 참조하여 퓨즈섬부(24_0)를 살펴보면, 퓨즈섬부(24_0)는 퓨즈 인에이블부(20_0)로부터 인가되는 퓨즈 인에이블 신호 FS_ENP와 퓨즈부(22_0)로부터 인가되는 히트 신호 HIT<0:9>를 조합하여 비교 신호 HITB<0>를 출력한다. 즉, 퓨즈섬부(24_0)는 퓨즈 인에이블 신호 FS_ENP와 히트 신호 HIT<0:9>가 모두 하이 이면 비교 신호 HITB<0>를 로우로 출력한다.
도 2에 도시된 각 퓨즈섬부(24_1 ~ 24_3)는 퓨즈섬부(24_0)와 동일하게 구성되며 퓨즈 인에이블 신호 FS_ENP와 히트 신호 HIT<0:9>를 조합하여 비교 신호 HITB<1:3>를 출력한다.
도 5를 참조하여 리페어 판단부(26)를 살펴보면, 리페어 판단부(26)는 비교 신호 HITB<0:3>를 조합하여 이들 중 어느 하나라도 로우 이면 리페어 판단 신호 NRE를 로우로 출력한다.
즉, 리페어 회로(14)는 리페어된 불량 메모리 셀에 대응되는 어드레스가 입력되면 리페어 판단 신호 NRE를 로우로 출력하여 노말 셀에 대한 접근을 차단하고 대체된 리던던시 셀이 사용되게 한다.
도 6을 참조하여 리던던시 테스트 회로(16)를 살펴보면, 리던던시 테스트 회로(16)는 리던던시 테스트 신호 TM_RCALLB에 의해 노말 글로벌 라인 NOR_GIO를 통 해 입력되는 신호 또는 리페어 판단 신호 NRE 중 하나를 선택하는 선택부(60)와 선택부(60)의 출력을 데이터 센스앰프 스트로브 신호 IOSASTPB에 의해 스트로브시켜 구동 신호 S1, S2를 출력하는 구동신호 생성부(62) 및 구동신호 생성부(62)에서 출력되는 구동 신호 S2, S3에 의해 테스트 글로벌 라인 TGIO를 구동하는 구동부(64)를 포함한다.
구체적으로, 선택부(60)는 인버터(IV1)와 낸드게이트들(ND1 ~ ND3)을 포함한다. 인버터(IV1)은 리던던시 테스트 신호 TM_RCALLB를 반전시키고, 낸드게이트(ND1)는 인버터(IV1)의 출력과 리페어 판단 신호 NRE를 입력받고, 낸드게이트(ND2)는 리던던시 테스트 신호 TM_RCALLB와 노말 글로벌 라인 NOR_GIO를 통해 입력되는 신호를 입력받는다. 그리고, 낸드게이트(ND3)는 낸드게이트(ND1, ND2)의 출력을 입력받아 낸드결합하여 출력한다.
즉, 선택부(60)는 리던던시 테스트 신호 TM_RCALLB가 로우 레벨로 인에이블될 때 노말 글로벌 라인 NOR_GIO를 통해 입력되는 신호를 차단하고, 리페어 판단 신호 NRE를 출력한다.
구동신호 생성부(62)는 인버터들(IV2, IV3)과, 낸드게이트(ND4) 및 노아게이트(NOR1)를 포함한다. 인버터(IV2)는 데이터 센스앰프 스트로브 신호 IOSASTPB를 반전시키고, 인버터(IV3)는 인버터(IV2)의 출력을 반전시키며, 낸드게이트(ND4)는 선택부(60)의 출력과 인버터(IV2)의 출력을 입력받아 낸드결합하여 출력하고, 노아게이트(NOR1)는 선택부(60)의 출력과 인버터(IV3)의 출력을 입력받아 노아결합하여 출력한다.
즉, 구동신호 생성부(62)는 데이터 센스앰프 스트로브 신호 IOSASTPB가 로우 레벨로 인에이블될 때 선택부(60)의 출력을 반전시켜 구동신호 S1, S2를 출력한다.
구동부(64)는 전원 전압단 VDD와 접지 전압단 VSS 사이에 직렬 연결되며 구동 신호 S1, S2에 의해 구동되는 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1) 및 PMOS 트랜지스터(P1)과 NMOS 트랜지스터(N1)의 공통 드레인단에 일단이 연결된 테스트 글로벌 라인 TGIO를 포함한다. 여기서, 테스트 글로벌 라인 TGIO의 타단은 패드(미도시)와 연결됨이 바람직하다.
즉, 구동부(64)는 구동 신호 S1, S2에 의해 PMOS 트랜지스(P1) 및 NMOS 트랜지스터(N1)를 제어하여 테스트 글로벌 라인 TGIO를 구동한다. 예컨대, 리페어 판단 신호 NRE가 로우면, 구동 신호 S1, S2는 모두 하이로 출력되어 테스트 글로벌 라인 TGIO는 로우로 구동된다. 반대로, 리페어 판단 신호 NRE가 하이이면, 구동 신호 S1, S2는 모두 로우로 출력되어 테스트 글로벌 라인 TGIO는 하이로 구동된다.
다시 말해, 도 1의 리페어 회로(14)는 불량 메모리 셀의 어드레스를 정확하게 퓨즈 컷팅하여 저장한 경우(리페어가 정확하게 수행된 경우), 입력 어드레스로 불량 메모리 셀의 어드레스가 인가되면 리페어 판단 신호 NRE를 로우로 출력하고, 그렇지 않은 경우(리페어가 정확하게 수행되지 못한 경우), 입력 어드레스로 불량 메모리 셀의 어드레스가 인가되면 리페어 판단 신호 NRE를 하이로 출력한다. 그리고, 리던던시 테스트 회로(16)는 상기 리페어 판단 신호 NRE를 테스트 글로벌 라인 TGIO를 통해 출력함으로써 리페어 회로(14)에 수행된 리페어가 정확한지 여부를 판단할 수 있게 된다.
한편, 도 1과 같이 구성된 본 발명의 반도체 메모리 장치는 리페어 회로(14)는 펄스 형태의 신호인 퓨즈 인에이블 펄스 FS_ENP_L, FS_ENP_R에 의해 동기되어 저장된 어드레스와 입력 어드레스 ADD<2:11>를 비교하여 리페어 판단 신호 NRE를 출력한다. 즉, 리페어 판단 신호 NRE가 펄스 형태로 출력된다.
그러나, 반도체 메모리 장치가 고속화되면서 리페어 판단 신호 NRE의 펄스 폭이 줄어들게 되면, 리페어 판단 신호 NRE를 데이터 센스앰프 스트로브 신호 IOSASTB에 의해 스트로빙하여 글로벌 테스트 라인 TGIO로 전달하는 리던던시 테스트시 제약이 발생할 수 있다.
이를 보완하기 위한 본 발명의 다른 실시예에 따른 반도체 메모리 장치가 도 7과 같이 제시된다.
도 7을 참조하면, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 인접하는 뱅크(70, 72)에 공유되며, 뱅크(70 또는 72)에서 발생하는 불량 메모리 셀을 리던던시 메모리 셀로 대체하는 리페어 회로(74)와, 리던던시 테스트에서 액티브 신호 ACT에 의해 리페어 판단 신호 NRE를 제어하는 리던던시 테스트 제어 회로(75) 및 리던던시 테스트 제어 회로(75)에서 제공되는 리페어 판단 레벨 신호 NRE_NEW에 의해 리페어가 정확하게 이루어졌는지를 테스트하는 리던던시 테스트 회로(76)를 포함한다.
여기서, 뱅크(70, 72)와, 리페어 회로(74) 도 1의 뱅크 (10, 12)와 리페어 회로(14)에 각각 대응되며 구성 및 동작이 동일하다.
반면, 리던던시 테스트 제어 회로(75)는 리던던시 테스트 신호 TM_RCALLB가 인에이블될 때 리페어 회로(74)에서 제공되는 펄스 형태의 리페어 판단 신호 NRE를 액티브 신호 ACTB에 의해 제어하여 레벨 형태의 리페어 판단 레벨 신호 NRE_NEW로 출력한다.
그리고, 리던던시 테스트 회로(76)는 도 1의 리던던시 테스트 회로(16)가 리페어 회로(14)에서 리페어 판단 신호 NRE를 직접 인가받는 것과 달리, 리던던시 테스트 제어 회로(75)에서 인가되는 리페어 판단 레벨 신호 NRE_NEW를 인가받는 점에 차이가 있다.
도 8을 참조하여 리던던시 테스트 제어 회로(75)를 살펴보면, 리던던시 테스트 제어 회로(75)는 초기화부(80)와 래치부(82) 및 인에이블부(84)를 포함한다.
초기화부(80)는 인버터(IV4)와 PMOS 트랜지스터(P2)를 포함한다. 인버터(IV4)는 액티브 신호 ACTB를 반전시켜 출력하고, PMOS 트랜지스터(P2)는 전원 전압단과 노드 ND2에 연결되며 게이트로 인가되는 인버터(IV4)에 의해 반전된 액티브 신호 ACTB에 의해 제어된다. 즉, 초기화부(80)는 액티브 신호 ACTB가 디스에이블될 때 노드 ND2를 하이 레벨로 초기화한다. 여기서, 액티브 신호 ACTB는 액티브 명령에 의해 로우 레벨로 인에이블되는 신호이다.
래치부(82)는 노아게이트(NOR2)와 NMOS 트랜지스터(N2) 및 인버터들(IV5-IV7)을 포함한다. 노아게이트(NOR2)는 액티브 신호 ACTB와 리페어 판단 신호 NRE를 입력받고, NMOS 트랜지스터(N2)는 노드 ND3 사이에 연결되며 게이트로 인가되는 노아게이트(NOR2)의 출력에 의해 제어된다. 인버터(IV5)는 노드 ND2의 출력을 반전시키고, 인버터(IV6)는 인버터(IV5)의 출력을 반전시켜 노드 ND2의 출력을 래치하며, 인버터(IV7)는 인버터(IV5)의 출력을 반전시켜 리페어 판단 레벨 신호 NRE_NEW를 출력한다. 즉, 래치부(82)는 액티브 신호 ACTB가 인에이블될 때 리페어 판단 신호 NRE를 래치하여 액티브 신호 ACTB가 디스에이블될 때까지 래치 상태를 유지한다. 따라서, 리페어 판단 레벨 신호 NRE_NEW는 리페어 판단 신호 NRE가 래치되는 동안 일정한 레벨을 갖는 신호로 출력된다.
인에이블부(84)는 인버터(IV8)와 NMOS 트랜지스터(N3)를 포함한다. 인버터(IV8)는 리던던시 테스트 신호 TM_RCALLB를 반전시키고, NMOS 트랜지스터(N3)는 노드 ND3과 접지 전압단 사이에 연결되며 게이트로 인가되는 인버터(IV8)의 출력에 의해 제어된다. 즉, 인에이블부(84)는 리던던시 테스트 신호 TM_RCALLB가 인에이블될 때 노드 ND3을 접지 전압과 연결시킴으로써 래치부(82)를 인에이블시킨다.
도 8의 리던던시 테스트 제어 회로(75)의 동작을 살펴보면, 우선 액티브 동작이 수행되기 전 액티브 신호 ACTB는 하이 레벨로 디스에이블되어 PMOS 트랜지스터(P2)를 턴온시키므로 노드 ND2는 하이 레벨로 초기화된다.
이후 액티브 동작이 수행되어 액티브 신호 ACTB는 로우 레벨로 인에이블되어 PMOS 트랜지스터(P2)는 턴오프되고, 리페어 판단 신호 NRE에 의해 NMOS 트랜지스터(N2)가 제어되어 노드 ND2는 리페어 판단 신호 NRE와 동일한 레벨로 천이된다. 그리고 액티브 신호 ACTB가 디스에이블되기 전까지 노드 ND2의 출력은 래치되어 리페어 판단 레벨 신호 NRE_NEW로 출력된다.
도 7의 리던던시 테스트 회로(76)는 리던던시 테스트 제어 회로(75)에서 출력되는 레벨 형태의 리페에 판단 레벨 신호 NRE_NEW를 인가받아 리던던시 테스트를 수행한다.
본 발명의 반도체 메모리 장치(도 7)는 본 발명의 반도체 메모리 장치(도 1)와 마찬가지로 리페어 회로(74)에서 수행된 리페어가 정확한지를 판단하는 리던던시 테스트를 수행한다.
더불어, 반도체 메모리 장치(도 7)는 리페어 판단 신호 NRE의 펄스 폭을 늘려서 센스앰프 스트로브 신호 IOSASTPB에 의해 스트로빙하여 글로벌 테스트 라인 TGIO로 전달하여 리던던시 테스트를 수행함으로써 반도체 메모리 장치(도 1)에서 발생할 수 있는 리던던시 테스트 제약을 방지하는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 리던던시 테스트 회로를 포함하는 반도체 메모리 장치의 블록 구성도.
도 2는 도 1의 리페어 회로의 블록 구성도.
도 3은 도 2의 퓨즈부의 상세 회로도.
도 4는 도 2의 퓨즈섬부의 상세 회로도.
도 5는 도 2의 리페어 판단부의 상세 회로도.
도 6은 도 1의 리던던시 테스트 회로의 상세 회로도.
도 7은 본 발명의 다른 실시 예에 따른 리던던시 테스트 회로를 포함하는 반도체 메모리 장치의 블록 구성도.
도 8은 도 7의 리던던시 테스트 제어 회로의 상세 회로도.

Claims (18)

  1. 다수의 메모리 셀을 포함하는 복수의 뱅크들;
    둘 이상의 상기 뱅크에서 발생하는 메모리 셀의 불량을 리페어하고, 입력되는 어드레스에 상응하여 노말 경로 또는 리페어 경로를 제어하는 리페어 판단 신호를 출력하는 리페어 회로; 및
    상기 리페어 판단 신호를 리던던시 테스트 신호에 의해 테스트 글로벌 라인으로 출력시켜 상기 리페어 회로에 수행된 리페어가 정확한지를 테스트하는 리던던시 테스트 회로;
    를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 리페어 회로는,
    상기 둘 이상의 뱅크에 각각 대응되는 퓨즈 인에이블 펄스들 중 하나 이상이 인에이블될 때 인에이블되는 퓨즈 인에이블 신호를 출력하는 복수의 퓨즈 인에이블 부;
    상기 둘 이상의 뱅크에서 발생한 불량 메모리 셀의 어드레스를 퓨즈 컷팅에 의해 저장하고, 상기 퓨즈 컷팅에 의해 저장된 어드레스와 상기 입력되는 어드레스가 동일한지를 비교하여 다수의 히트 신호를 출력하는 복수의 퓨즈부;
    상기 다수의 히트 신호가 모두 인이에이블될 때 비교 신호를 인에이블시켜 출력하는 복수의 퓨즈섬부; 및
    상기 복수의 퓨즈섬부에서 출력되는 비교 신호들 중 하나라도 인에이블되면 상기 리페어 경로가 선택되도록 리페어 판단 신호를 인에이블시켜 출력하는 리페어 판단부;
    를 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 복수의 퓨즈부 및 퓨즈섬부는 상기 퓨즈 인에이블 신호에 동기되어 상기 다수의 히트 신호 및 비교 신호를 출력하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 리던던시 테스트 회로는,
    상기 리던던시 테스트 신호가 인에이블될 때 상기 리페어 판단 신호를 선택하여 출력하는 선택부;
    상기 선택부의 출력을 데이터 센스앰프 스트로브 신호에 의해 스트로브되는 구동 신호들을 생성하는 구동 신호 생성부; 및
    상기 구동 신호에 의해 상기 테스트 글로벌 라인을 구동하는 구동부;
    를 포함하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 선택부는 상기 리던던시 테스트 신호가 인에이블될 때 노말 글로벌 라인을 통해 입력되는 신호를 차단하는 반도체 메모리 장치.
  6. 제 4 항에 있어서,
    상기 구동 신호 생성부는 상기 데이터 센스앰프 스트로브 신호가 인에이블될때 상기 선택부의 출력을 반전시켜 상기 구동 신호들로 출력하는 반도체 메모리 장치.
  7. 제 4 항에 있어서,
    상기 데이터 센스앰프 스트로브 신호는 리드 명령에 의해 생성되는 신호인 반도체 메모리 장치.
  8. 다수의 메모리 셀을 포함하는 복수의 뱅크들;
    둘 이상의 상기 뱅크에서 발생하는 메모리 셀의 불량을 리페어하고, 입력되는 어드레스에 상응하여 노말 경로 또는 리페어 경로를 제어하는 리페어 판단 신호를 출력하는 리페어 회로;
    상기 리페어 판단 신호를 인가받아 리던던시 테스트 신호와 액티브 신호에 의해 상기 리페어 판단 신호의 펄스 폭을 제어하여 리페어 판단 레벨 신호를 출력하는 리던던시 테스트 제어 회로; 및
    상기 리던던시 테스트 제어 회로의 출력을 상기 리던던시 테스트 신호에 의 해 테스트 글로벌 라인으로 출력시켜 상기 리페어 회로에 수행된 리페어가 정확한지를 테스트하는 리던던시 테스트 회로;
    를 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 리페어 회로는,
    상기 둘 이상의 뱅크에 각각 대응되는 퓨즈 인에이블 펄스들 중 하나 이상이 인에이블될 때 인에이블되는 퓨즈 인에이블 신호를 출력하는 복수의 퓨즈 인에이블 부;
    상기 둘 이상의 뱅크에서 발생한 불량 메모리 셀의 어드레스를 퓨즈 컷팅에 의해 저장하고, 상기 퓨즈 컷팅에 의해 저장된 어드레스와 상기 입력되는 어드레스가 동일한지를 비교하여 다수의 히트 신호를 출력하는 복수의 퓨즈부;
    상기 다수의 히트 신호가 모두 인이에이블될 때 비교 신호를 인에이블시켜 출력하는 복수의 퓨즈섬부; 및
    상기 복수의 퓨즈섬부에서 출력되는 비교 신호들 중 하나라도 인에이블되면 상기 리페어 경로가 선택되도록 리페어 판단 신호를 인에이블시켜 출력하는 리페어 판단부;
    를 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 복수의 퓨즈부 및 퓨즈섬부는 상기 퓨즈 인에이블 신호에 동기되어 상기 다수의 히트 신호 및 비교 신호를 출력하는 반도체 메모리 장치.
  11. 제 8 항에 있어서,
    상기 액티브 신호는 액티브 명령에 의해 로우 레벨로 인에이블되는 신호인 반도체 메모리 장치.
  12. 제 8 항에 있어서,
    상기 리던던시 테스트 제어 회로는,
    상기 액티브 신호가 디스에이블될 때 상기 리페어 판단 레벨 신호를 초기화하는 초기화부;
    상기 액티브 신호가 인에이블될 때 상기 리페어 판단 신호를 래치하여 상기 액티브 신호가 디스에이블될 때까지 상기 리페어 판단 레벨 신호로 출력하는 래치부; 및
    상기 리던던시 테스트 신호가 인에이블될 때 상기 래치부를 인에이블시키는 인에이블부;
    를 포함하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 래치부는,
    상기 액티브 신호와 상기 리페어 판단 신호을 노아 결합하는 노아게이트;
    상기 초기화부와 상기 인에이블부 사이에 연결되며 게이트로 인가되는 상기 노아게이트의 출력에 의해 제어되는 제1 NMOS 트랜지스터;
    상기 초기화부와 상기 제 1 NMOS 트랜지스터의 공통 노드의 출력을 래치하여 상기 리페어 판단 레벨 신호로 출력하는 다수의 인버터들;
    을 포함하는 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 인에이블부는,
    상기 리던던시 테스트 신호를 반전하는 제 1 인버터; 및
    상기 래치부와 접지 전압단 사이에 연결되며 게이트로 인가되는 상기 제 1 인버터의 출력에 의해 제어되는 제2 NMOS 트랜지스터;
    를 포함하는 반도체 메모리 장치.
  15. 제 8 항에 있어서,
    상기 리던던시 테스트 회로는,
    상기 리던던시 테스트 신호가 인에이블될 때 상기 리페어 판단 레벨 신호를 선택하여 출력하는 선택부;
    상기 선택부의 출력을 데이터 센스앰프 스트로브 신호에 의해 스트로브되는 구동 신호들을 생성하는 구동 신호 생성부; 및
    상기 구동 신호에 의해 상기 테스트 글로벌 라인을 구동하는 구동부;
    를 포함하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 선택부는 상기 리던던시 테스트 신호가 인에이블될 때 노말 글로벌 라인을 통해 입력되는 신호를 차단하는 반도체 메모리 장치.
  17. 제 15 항에 있어서,
    상기 구동 신호 생성부는 상기 데이터 센스앰프 스트로브 신호가 인에이블될때 상기 선택부의 출력을 반전시켜 상기 구동 신호들로 출력하는 반도체 메모리 장치.
  18. 제 15 항에 있어서,
    상기 데이터 센스앰프 스트로브 신호는 리드 명령에 의해 생성되는 신호인 반도체 메모리 장치.
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