JP3316060B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JP3316060B2 JP3316060B2 JP30502193A JP30502193A JP3316060B2 JP 3316060 B2 JP3316060 B2 JP 3316060B2 JP 30502193 A JP30502193 A JP 30502193A JP 30502193 A JP30502193 A JP 30502193A JP 3316060 B2 JP3316060 B2 JP 3316060B2
- Authority
- JP
- Japan
- Prior art keywords
- redundant
- address
- data
- addresses
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【０００１】
【産業上の利用分野】本発明は、電気的にデータの書き
込みが可能な半導体記憶装置（以下、ＥＰＲＯＭとい
う）、あるいは電気的に書き込みと消去が可能な半導体
記憶装置（以下、ＥＥＰＲＯＭという）等の不揮発性半
導体記憶装置、特にその不良メモリセルのアドレス情報
を記憶する技術に関するものである。
込みが可能な半導体記憶装置（以下、ＥＰＲＯＭとい
う）、あるいは電気的に書き込みと消去が可能な半導体
記憶装置（以下、ＥＥＰＲＯＭという）等の不揮発性半
導体記憶装置、特にその不良メモリセルのアドレス情報
を記憶する技術に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。 文献；特開平３−１６２７９８号公報 近年の半導体集積回路技術の進歩によって半導体記憶装
置の記憶容量が年々増大している。この記憶容量の増大
に伴い、今日ではその製品歩留の向上のために欠陥救済
が不可欠な技術となっている。半導体記憶装置におい
て、ビット線やワード線のオープンやショート、あるい
はメモリセル自身の動作異常による不良を救済するため
には、その不良箇所を含むビット線やワード線を予備に
設けられたビット線（冗長ビット線）やワード線（冗長
ワード線）と置き換える、いわゆる冗長救済技術が一般
に用いられている。
例えば次のような文献に記載されるものがあった。 文献；特開平３−１６２７９８号公報 近年の半導体集積回路技術の進歩によって半導体記憶装
置の記憶容量が年々増大している。この記憶容量の増大
に伴い、今日ではその製品歩留の向上のために欠陥救済
が不可欠な技術となっている。半導体記憶装置におい
て、ビット線やワード線のオープンやショート、あるい
はメモリセル自身の動作異常による不良を救済するため
には、その不良箇所を含むビット線やワード線を予備に
設けられたビット線（冗長ビット線）やワード線（冗長
ワード線）と置き換える、いわゆる冗長救済技術が一般
に用いられている。
【０００３】図２は、前記文献に記載された従来の不揮
発性半導体記憶装置の一構成例を示す概略のブロック図
である。この不揮発性半導体記憶装置は、行（ロウ）及
び列（カラム）方向に複数の不揮発性メモリセルが配列
されたメモリアレイ１を有している。メモリアレイ１の
周辺には、カラムアドレスＡＤＹ0〜ＡＤＹiをデコード
するカラムデコーダ２と、該カラムデコーダ２の出力に
よってメモリアレイ１に対するカラム方向のデータの入
出力を制御するカラムゲート３と、ロウアドレスＡＤＸ
0〜ＡＤＸiをデコードしてメモリアレイ１のロウ側を選
択するロウデコーダ４と、冗長アドレスＡＤＺ0〜ＡＤ
Ｚmをデコードする予備ロウデコーダ５と、複数の冗長
メモリセルが配列され該予備ロウデコーダ５の出力によ
って選択される予備ロウ（予備メモリアレイ）６とが、
設けられている。又、この不揮発性半導体記憶装置に
は、外部から供給されるアドレスデータＡＤを入力して
ロウアドレスＡＤＸ0〜ＡＤＸiとカラムアドレスＡＤＹ
0〜ＡＤＹiを出力するアドレス入力バッファ７が設けら
れている。アドレス入力バッファ７におけるロウアドレ
スＡＤＸ0〜ＡＤＸiの出力端子には、ロウデコーダ４
と、該ロウアドレスＡＤＸ0〜ＡＤＸiに基づき冗長アド
レスＡＤＺ0〜ＡＤＺmを出力する冗長回路部８とが、接
続されている。アドレス入力バッファ７におけるカラム
アドレスＡＤＹ0〜ＡＤＹiの出力端子には、カラムデコ
ーダ２が接続されている。カラムゲート３には、外部か
らのデータＤＴを入力したり、読み出しデータを出力す
るデータ入出力バッファ９が接続され、さらにそのカラ
ムゲート３とデータ入出力バッファ９との間に、読み出
しデータを検知、増幅するセンスアンプ１０が接続され
ている。図３は、図２中の冗長回路部８の一構成例を示
すブロック図である。この冗長回路部８は、予備ロウ６
の数に対応した数の単位冗長回路２０0 〜２０m で構成
され、それらの単位冗長回路２０0〜２０mから出力され
る冗長アドレスＡＤＺ0〜ＡＤＺmが予備ロウデコーダ５
に与えられて予備ロウ６が選択されるようになってい
る。各単位冗長回路２０0〜２０mは、冗長置き換えを行
うビット線のアドレス情報である冗長アドレス（ＡＤＸ
0〜ＡＤＸk）を１ビットずつ記憶する不揮発性メモリセ
ルからなる複数の冗長エレメント２１0〜２１kを有して
いる。各冗長エレメント２１0〜２１kの出力側には、該
冗長エレメント２１0〜２１kの出力とロウアドレスＡＤ
Ｘ0〜ＡＤＸkとを比較するコンパレータ２２0〜２２kが
それぞれ接続され、それらの出力側にデコーダ２３が接
続されている。デコーダ２３は、複数のコンパレータ２
２0〜２２kの出力をデコードし、その出力の全てがイネ
ーブルの場合（例えば、“Ｈ”）には出力冗長アドレス
ＡＤＺ0〜ＡＤＺmをイネーブル（例えば、“Ｈ”）に
し、いずれかがディスイネーブルの場合（例えば、
“Ｌ”）にはそれらの出力冗長アドレスＡＤＺ0〜ＡＤ
Ｚmをディスイネーブル（例えば、“Ｌ”）にする機能
を有し、複数の論理ゲートで構成されている。
発性半導体記憶装置の一構成例を示す概略のブロック図
である。この不揮発性半導体記憶装置は、行（ロウ）及
び列（カラム）方向に複数の不揮発性メモリセルが配列
されたメモリアレイ１を有している。メモリアレイ１の
周辺には、カラムアドレスＡＤＹ0〜ＡＤＹiをデコード
するカラムデコーダ２と、該カラムデコーダ２の出力に
よってメモリアレイ１に対するカラム方向のデータの入
出力を制御するカラムゲート３と、ロウアドレスＡＤＸ
0〜ＡＤＸiをデコードしてメモリアレイ１のロウ側を選
択するロウデコーダ４と、冗長アドレスＡＤＺ0〜ＡＤ
Ｚmをデコードする予備ロウデコーダ５と、複数の冗長
メモリセルが配列され該予備ロウデコーダ５の出力によ
って選択される予備ロウ（予備メモリアレイ）６とが、
設けられている。又、この不揮発性半導体記憶装置に
は、外部から供給されるアドレスデータＡＤを入力して
ロウアドレスＡＤＸ0〜ＡＤＸiとカラムアドレスＡＤＹ
0〜ＡＤＹiを出力するアドレス入力バッファ７が設けら
れている。アドレス入力バッファ７におけるロウアドレ
スＡＤＸ0〜ＡＤＸiの出力端子には、ロウデコーダ４
と、該ロウアドレスＡＤＸ0〜ＡＤＸiに基づき冗長アド
レスＡＤＺ0〜ＡＤＺmを出力する冗長回路部８とが、接
続されている。アドレス入力バッファ７におけるカラム
アドレスＡＤＹ0〜ＡＤＹiの出力端子には、カラムデコ
ーダ２が接続されている。カラムゲート３には、外部か
らのデータＤＴを入力したり、読み出しデータを出力す
るデータ入出力バッファ９が接続され、さらにそのカラ
ムゲート３とデータ入出力バッファ９との間に、読み出
しデータを検知、増幅するセンスアンプ１０が接続され
ている。図３は、図２中の冗長回路部８の一構成例を示
すブロック図である。この冗長回路部８は、予備ロウ６
の数に対応した数の単位冗長回路２０0 〜２０m で構成
され、それらの単位冗長回路２０0〜２０mから出力され
る冗長アドレスＡＤＺ0〜ＡＤＺmが予備ロウデコーダ５
に与えられて予備ロウ６が選択されるようになってい
る。各単位冗長回路２０0〜２０mは、冗長置き換えを行
うビット線のアドレス情報である冗長アドレス（ＡＤＸ
0〜ＡＤＸk）を１ビットずつ記憶する不揮発性メモリセ
ルからなる複数の冗長エレメント２１0〜２１kを有して
いる。各冗長エレメント２１0〜２１kの出力側には、該
冗長エレメント２１0〜２１kの出力とロウアドレスＡＤ
Ｘ0〜ＡＤＸkとを比較するコンパレータ２２0〜２２kが
それぞれ接続され、それらの出力側にデコーダ２３が接
続されている。デコーダ２３は、複数のコンパレータ２
２0〜２２kの出力をデコードし、その出力の全てがイネ
ーブルの場合（例えば、“Ｈ”）には出力冗長アドレス
ＡＤＺ0〜ＡＤＺmをイネーブル（例えば、“Ｈ”）に
し、いずれかがディスイネーブルの場合（例えば、
“Ｌ”）にはそれらの出力冗長アドレスＡＤＺ0〜ＡＤ
Ｚmをディスイネーブル（例えば、“Ｌ”）にする機能
を有し、複数の論理ゲートで構成されている。
【０００４】次に、以上のように構成される不揮発性半
導体記憶装置の動作を説明する。図２の不揮発性半導体
記憶装置では、メモリアレイ１の不良箇所を含むロウの
数を計数し、その数が該不揮発性半導体記憶装置内部に
設定した予備ロウ６で足りるか否かを検討し、足りる場
合には不良ロウの選択されるアドレスを検出しておく。
図３の冗長回路部８では、アドレスデータを不揮発に記
憶する冗長アドレス記憶モード（ａ）と、通常の読み出
し書き込み動作をする通常モード（ｂ）とがある。以
下、その動作を説明する。 （ａ） 冗長アドレス記憶モード 冗長置き換えをするアドレスを１ビットずつ冗長回路部
８内の冗長エレメント２１0〜２１kに記憶するために
は、まず、不揮発性半導体記憶装置をアドレスデータを
記憶する冗長アドレス記憶モードにし、先に検出してお
いた不良ロウのアドレスデータＡＤをアドレス入力バッ
ファ７に入力する。入力されたアドレスデータＡＤは、
アドレス入力バッファ７から冗長回路部８に入力され
る。冗長回路部８を構成する複数の単位冗長回路２０0
〜２０m 内の冗長エレメント２１0〜２１kには、入力さ
れたアドレスデータが１ビットずつ記憶される。 （ｂ） 通常モード 不揮発性半導体記憶装置が通常の読み出し書き込み動作
をする通常モードに設定し、例えば、書き込み用アドレ
スデータＡＤをアドレス入力バッファ７に入力すると共
に、書き込み用データＤＴを入出力バッファ９に入力す
る。アドレス入力バッファ７では、入力される書き込み
用のアドレスデータＡＤのうち、ロウアドレスＡＤＸ0
〜ＡＤＸiをロウデコーダ４及び冗長回路部８へ出力す
ると共に、カラムアドレスＡＤＹ0〜ＡＤＹiをカラムデ
コーダ２へ出力する。冗長回路部８を構成する各単位冗
長回路２０0〜２０m内では、入力されたロウアドレスＡ
ＤＸ0〜ＡＤＸiと冗長エレメント２１0〜２１kに記憶さ
れた冗長置き換え用のアドレスとが、コンパレータ２２
0〜２２kで比較される。
導体記憶装置の動作を説明する。図２の不揮発性半導体
記憶装置では、メモリアレイ１の不良箇所を含むロウの
数を計数し、その数が該不揮発性半導体記憶装置内部に
設定した予備ロウ６で足りるか否かを検討し、足りる場
合には不良ロウの選択されるアドレスを検出しておく。
図３の冗長回路部８では、アドレスデータを不揮発に記
憶する冗長アドレス記憶モード（ａ）と、通常の読み出
し書き込み動作をする通常モード（ｂ）とがある。以
下、その動作を説明する。 （ａ） 冗長アドレス記憶モード 冗長置き換えをするアドレスを１ビットずつ冗長回路部
８内の冗長エレメント２１0〜２１kに記憶するために
は、まず、不揮発性半導体記憶装置をアドレスデータを
記憶する冗長アドレス記憶モードにし、先に検出してお
いた不良ロウのアドレスデータＡＤをアドレス入力バッ
ファ７に入力する。入力されたアドレスデータＡＤは、
アドレス入力バッファ７から冗長回路部８に入力され
る。冗長回路部８を構成する複数の単位冗長回路２０0
〜２０m 内の冗長エレメント２１0〜２１kには、入力さ
れたアドレスデータが１ビットずつ記憶される。 （ｂ） 通常モード 不揮発性半導体記憶装置が通常の読み出し書き込み動作
をする通常モードに設定し、例えば、書き込み用アドレ
スデータＡＤをアドレス入力バッファ７に入力すると共
に、書き込み用データＤＴを入出力バッファ９に入力す
る。アドレス入力バッファ７では、入力される書き込み
用のアドレスデータＡＤのうち、ロウアドレスＡＤＸ0
〜ＡＤＸiをロウデコーダ４及び冗長回路部８へ出力す
ると共に、カラムアドレスＡＤＹ0〜ＡＤＹiをカラムデ
コーダ２へ出力する。冗長回路部８を構成する各単位冗
長回路２０0〜２０m内では、入力されたロウアドレスＡ
ＤＸ0〜ＡＤＸiと冗長エレメント２１0〜２１kに記憶さ
れた冗長置き換え用のアドレスとが、コンパレータ２２
0〜２２kで比較される。
【０００５】例えば、各コンパレータ２２0〜２２kの比
較結果が一致の場合には“Ｈ”、不一致の場合には
“Ｌ”の信号がデコーダ２３へ送られる。デコーダ２３
では、コンパレータ２２0〜２２kの出力が全て“Ｈ”の
ときには“Ｈ”の冗長アドレスＡＤＺ0〜ＡＤＺmを出力
し、いずれかが“Ｌ”のときには“Ｌ”の冗長アドレス
ＡＤＺ0〜ＡＤＺmを出力し、予備ロウデコーダ５へ送
る。冗長アドレスＡＤＺ0 〜ＡＤＺm は、予備ロウデコ
ーダ５でデコードされ、予備ロウ６内の冗長メモリセル
が選択される。メモリアレイ１内の不良メモリセル以外
のメモリセルに対しては、アドレス入力バッファ７から
出力されるロウアドレスＡＤＸ0〜ＡＤＸiがロウデコー
ダ４でデコードされ、該メモリアレイ１内のロウ側のメ
モリセルが選択される。データ入出力バッファ９に入力
された書き込みデータＤＴは、カラムゲート３へ送られ
る。アドレス入力バッファ７から出力されたカラムアド
レスＡＤＹ0 〜ＡＤＹi は、カラムデコーダ２でデコー
ドされ、カラムゲート３が選択される。書き込みデータ
ＤＴは、選択されたカラムゲート３を通して、メモリア
レイ１内の選択されたカラム側のメモリセル、及び予備
ロウ６内の選択されたカラム側の冗長メモリセルにそれ
ぞれ書き込まれる。
較結果が一致の場合には“Ｈ”、不一致の場合には
“Ｌ”の信号がデコーダ２３へ送られる。デコーダ２３
では、コンパレータ２２0〜２２kの出力が全て“Ｈ”の
ときには“Ｈ”の冗長アドレスＡＤＺ0〜ＡＤＺmを出力
し、いずれかが“Ｌ”のときには“Ｌ”の冗長アドレス
ＡＤＺ0〜ＡＤＺmを出力し、予備ロウデコーダ５へ送
る。冗長アドレスＡＤＺ0 〜ＡＤＺm は、予備ロウデコ
ーダ５でデコードされ、予備ロウ６内の冗長メモリセル
が選択される。メモリアレイ１内の不良メモリセル以外
のメモリセルに対しては、アドレス入力バッファ７から
出力されるロウアドレスＡＤＸ0〜ＡＤＸiがロウデコー
ダ４でデコードされ、該メモリアレイ１内のロウ側のメ
モリセルが選択される。データ入出力バッファ９に入力
された書き込みデータＤＴは、カラムゲート３へ送られ
る。アドレス入力バッファ７から出力されたカラムアド
レスＡＤＹ0 〜ＡＤＹi は、カラムデコーダ２でデコー
ドされ、カラムゲート３が選択される。書き込みデータ
ＤＴは、選択されたカラムゲート３を通して、メモリア
レイ１内の選択されたカラム側のメモリセル、及び予備
ロウ６内の選択されたカラム側の冗長メモリセルにそれ
ぞれ書き込まれる。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
不揮発性半導体記憶装置では、次のような問題があり、
それを解決することが困難であった。冗長置き換えを行
うアドレスデータＡＤを冗長エレメント２１0〜２１kに
書き込む場合、アドレス入力バッファ７から入力された
アドレスデータＡＤを直接冗長エレメント２１0〜２１k
に１ビットずつ書き込むようになっている。そのため、
一度に１本分のロウのアドレスしか書き込むことができ
ず、複数本のロウのデータを書き込むためには、複数回
の書き込み動作を行う必要がある。通常、１回数ms〜数
１０ms程度の書き込みサイクルを必要とするので、予備
ロウ６の数を増やすことで冗長救済率を増加させられる
が、その分、冗長アドレスの書き込み時間が冗長置き換
えを行うロウの本数分必要になってしまい、ひいてはテ
スト時間の増加につながる。従って、不揮発性半導体記
憶装置の記憶容量の増大に伴い、そのテスト時間も長く
なり、このことは製品コストを上昇させる１つの要因に
なっている。本発明は、前記従来技術が持っていた課題
として、予備ロウの数の増大によって冗長置き換えを行
うアドレスデータの冗長エレメントへの書き込み時間が
長くなるという点について解決し、冗長アドレスの書き
込み時間を短縮してテスト時間を短くする不揮発性半導
体記憶装置を提供することを目的とする。
不揮発性半導体記憶装置では、次のような問題があり、
それを解決することが困難であった。冗長置き換えを行
うアドレスデータＡＤを冗長エレメント２１0〜２１kに
書き込む場合、アドレス入力バッファ７から入力された
アドレスデータＡＤを直接冗長エレメント２１0〜２１k
に１ビットずつ書き込むようになっている。そのため、
一度に１本分のロウのアドレスしか書き込むことができ
ず、複数本のロウのデータを書き込むためには、複数回
の書き込み動作を行う必要がある。通常、１回数ms〜数
１０ms程度の書き込みサイクルを必要とするので、予備
ロウ６の数を増やすことで冗長救済率を増加させられる
が、その分、冗長アドレスの書き込み時間が冗長置き換
えを行うロウの本数分必要になってしまい、ひいてはテ
スト時間の増加につながる。従って、不揮発性半導体記
憶装置の記憶容量の増大に伴い、そのテスト時間も長く
なり、このことは製品コストを上昇させる１つの要因に
なっている。本発明は、前記従来技術が持っていた課題
として、予備ロウの数の増大によって冗長置き換えを行
うアドレスデータの冗長エレメントへの書き込み時間が
長くなるという点について解決し、冗長アドレスの書き
込み時間を短縮してテスト時間を短くする不揮発性半導
体記憶装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明では、不揮発性半導体記
憶装置において、複数の不揮発性メモリセルが配列され
たメモリアレイと、前記メモリアレイ中の不良メモリセ
ルを補う不揮発性冗長メモリセルが複数配列された予備
メモリアレイと、前記不良メモリセルの冗長アドレスを
各々記憶する複数の冗長アドレス記憶手段と、複数の前
記冗長アドレスを記憶し、その記憶した複数の前記冗長
アドレスをそれぞれの前記冗長アドレス記憶手段へ同時
に書き込むための複数の前記冗長アドレスを記憶する一
時記憶手段とを、有している。 第２の発明では、第１の
発明の不揮発性半導体装置において、前記一時記憶手段
は、前記メモリアレイに格納される複数のデータに対す
る同時書き込みが可能である。 第３の発明では、第１又
は第２の発明の不揮発性半導体記憶装置において、置き
換えを行う全ての前記冗長アドレスを、前記冗長アドレ
ス記憶手段に記憶させ、その記憶された前記冗長アドレ
スの全てを同時にそれぞれの前記冗長アドレス記憶手段
へ書き込む構成にしている。 第４の発明では、第１〜第
３のいずれかの発明の不揮発性半導体記憶装置におい
て、前記冗長アドレス記憶手段は、書き換え可能な不揮
発性メモリセル又は電気溶断ヒューズで構成している。
第５の発明では、第４の発明の不揮発性半導体記憶装置
において、複数の前記冗長アドレスが、アドレス入力バ
ッファ又はデータ入力バッファを経由して、前記冗長ア
ドレス記憶手段又は前記一時記憶手段に書き込まれる構
成にしている。
に、本発明のうちの第１の発明では、不揮発性半導体記
憶装置において、複数の不揮発性メモリセルが配列され
たメモリアレイと、前記メモリアレイ中の不良メモリセ
ルを補う不揮発性冗長メモリセルが複数配列された予備
メモリアレイと、前記不良メモリセルの冗長アドレスを
各々記憶する複数の冗長アドレス記憶手段と、複数の前
記冗長アドレスを記憶し、その記憶した複数の前記冗長
アドレスをそれぞれの前記冗長アドレス記憶手段へ同時
に書き込むための複数の前記冗長アドレスを記憶する一
時記憶手段とを、有している。 第２の発明では、第１の
発明の不揮発性半導体装置において、前記一時記憶手段
は、前記メモリアレイに格納される複数のデータに対す
る同時書き込みが可能である。 第３の発明では、第１又
は第２の発明の不揮発性半導体記憶装置において、置き
換えを行う全ての前記冗長アドレスを、前記冗長アドレ
ス記憶手段に記憶させ、その記憶された前記冗長アドレ
スの全てを同時にそれぞれの前記冗長アドレス記憶手段
へ書き込む構成にしている。 第４の発明では、第１〜第
３のいずれかの発明の不揮発性半導体記憶装置におい
て、前記冗長アドレス記憶手段は、書き換え可能な不揮
発性メモリセル又は電気溶断ヒューズで構成している。
第５の発明では、第４の発明の不揮発性半導体記憶装置
において、複数の前記冗長アドレスが、アドレス入力バ
ッファ又はデータ入力バッファを経由して、前記冗長ア
ドレス記憶手段又は前記一時記憶手段に書き込まれる構
成にしている。
【０００８】
【作用】第１〜第３の発明によれば、以上のように不揮
発性半導体記憶装置を構成したので、冗長置き換えを行
う複数の冗長アドレスを複数の冗長アドレス記憶手段に
記憶させる場合、該冗長置き換えを行う複数の冗長アド
レスを一時記憶手段に全て入力した後、その保持された
複数の冗長アドレスを一括して複数の冗長アドレス記憶
手段に書き込む。メモリアレイに対してデータの書き込
みあるいは読み出しを行う場合、例えば、アドレスを入
力すると、その入力されたアドレスと、複数の冗長アド
レス記憶手段に記憶された冗長アドレスとが比較され、
メモリアレイと予備メモリアレイとのアクセスの切り換
えが行われる。 第４の発明によれば、冗長置き換えを行
う複数の冗長アドレスは、不揮発性メモリセル又は電気
溶断ヒューズに記憶される。 第５の発明によれば、冗長
置き換えを行う複数の冗長アドレスは、アドレス入力バ
ッファ又はデータ入力バッファを経由して、冗長アドレ
ス記憶手段又は一時記憶手段にロードされる。従って、
前記課題を解決できるのである。
発性半導体記憶装置を構成したので、冗長置き換えを行
う複数の冗長アドレスを複数の冗長アドレス記憶手段に
記憶させる場合、該冗長置き換えを行う複数の冗長アド
レスを一時記憶手段に全て入力した後、その保持された
複数の冗長アドレスを一括して複数の冗長アドレス記憶
手段に書き込む。メモリアレイに対してデータの書き込
みあるいは読み出しを行う場合、例えば、アドレスを入
力すると、その入力されたアドレスと、複数の冗長アド
レス記憶手段に記憶された冗長アドレスとが比較され、
メモリアレイと予備メモリアレイとのアクセスの切り換
えが行われる。 第４の発明によれば、冗長置き換えを行
う複数の冗長アドレスは、不揮発性メモリセル又は電気
溶断ヒューズに記憶される。 第５の発明によれば、冗長
置き換えを行う複数の冗長アドレスは、アドレス入力バ
ッファ又はデータ入力バッファを経由して、冗長アドレ
ス記憶手段又は一時記憶手段にロードされる。従って、
前記課題を解決できるのである。
【０００９】
【実施例】図１は、本発明の実施例を示すもので、ペー
ジプログラム機能を有するＥＥＰＲＯＭ等の不揮発性半
導体記憶装置の概略の構成ブロック図である。この不揮
発性半導体記憶装置は、ロウ及びカラム方向に複数の不
揮発性メモリセルが配列されたメモリアレイ３１を有し
ている。メモリアレイ３１の周辺には、カラムアドレス
ＡＤＹ0〜ＡＤＹiをデコードするカラムデコーダ３２
と、該カラムデコーダ３２の出力に基づきメモリアレイ
３１等のカラム方向を選択するカラムゲート３３と、ロ
ウアドレスＡＤＸ0〜ＡＤＸiをデコードしてメモリアレ
イ３１内のロウ方向のメモリセルを選択するロウデコー
ダ３４と、冗長アドレスＡＤＺ0〜ＡＤＺmをデコードす
る予備ロウデコーダ３５と、該予備ロウデコーダ３５の
出力によって選択される不揮発性の冗長メモリセルを複
数有する予備ロウ（予備メモリアレイ）３６とが、設け
られている。又、外部から供給されるアドレスデータＡ
Ｄを取り込んでロウアドレスＡＤＸ0〜ＡＤＸi及びカラ
ムアドレスＡＤＹ0〜ＡＤＹiを出力するアドレス入力バ
ッファ３７が設けられている。
ジプログラム機能を有するＥＥＰＲＯＭ等の不揮発性半
導体記憶装置の概略の構成ブロック図である。この不揮
発性半導体記憶装置は、ロウ及びカラム方向に複数の不
揮発性メモリセルが配列されたメモリアレイ３１を有し
ている。メモリアレイ３１の周辺には、カラムアドレス
ＡＤＹ0〜ＡＤＹiをデコードするカラムデコーダ３２
と、該カラムデコーダ３２の出力に基づきメモリアレイ
３１等のカラム方向を選択するカラムゲート３３と、ロ
ウアドレスＡＤＸ0〜ＡＤＸiをデコードしてメモリアレ
イ３１内のロウ方向のメモリセルを選択するロウデコー
ダ３４と、冗長アドレスＡＤＺ0〜ＡＤＺmをデコードす
る予備ロウデコーダ３５と、該予備ロウデコーダ３５の
出力によって選択される不揮発性の冗長メモリセルを複
数有する予備ロウ（予備メモリアレイ）３６とが、設け
られている。又、外部から供給されるアドレスデータＡ
Ｄを取り込んでロウアドレスＡＤＸ0〜ＡＤＸi及びカラ
ムアドレスＡＤＹ0〜ＡＤＹiを出力するアドレス入力バ
ッファ３７が設けられている。
【００１０】アドレス入力バッファ３７におけるロウア
ドレスＡＤＸ0〜ＡＤＸiの出力端子には、ロウデコーダ
３４と、該ロウアドレスＡＤＸ0〜ＡＤＸiに基づき冗長
アドレスＡＤＺ0〜ＡＤＺmを出力する冗長回路部３８と
が接続され、その冗長回路部３８の出力端子が予備ロウ
デコーダ３５に接続されている。アドレス入力バッファ
３７におけるカラムアドレスＡＤＹ0〜ＡＤＹiの出力端
子には、カラムデコーダ３２と複数データ書き込み用の
一時記憶手段（例えば、ページプログラム用ラッチ群）
３９とが接続されている。ページプログラム用ラッチ群
３９の全出力端子はカラムゲート３３に接続され、さら
にその出力端子の全部又は一部が冗長回路部３８の入力
端子に接続されている。ページプログラム用ラッチ群３
９は、フリップフロップ（以下、ＦＦという）からなる
複数のラッチ回路で構成され、カラムアドレスＡＤＹ0
〜ＡＤＹiで選択されるラッチ回路に入力データＤＴin
を順次ラッチし、該入力データＤＴinを全てのラッチ回
路にラッチすると、制御信号Ｓ４３に基づき全てのラッ
チ回路でラッチされたデータＤ0〜Ｄiをカラムゲート３
３へ出力すると共に、そのデータＤ0〜Ｄiの全部又は一
部を冗長回路部３８へ出力する機能を有している。ペー
ジプログラム用ラッチ群３９の入力端子には、データＤ
Ｔの入出力を行うデータ入力バッファ及びデータ出力バ
ッファからなるデータ入出力バッファ４０の出力端子が
接続されている。データ入出力バッファ４０の入力端子
とカラムゲート３３の出力端子との間には、メモリアレ
イ３１及び予備ロウ３６からの読み出しデータを検知、
増幅するセンスアンプ４１が接続されている。ページプ
ログラム用ラッチ群３９に制御信号Ｓ４３を供給するた
めに、制御信号ＣＳを取り込むバッファ４２と、該バッ
ファ４２の出力側に接続され該制御信号Ｓ４３を出力す
る制御回路４３とが、設けられている。
ドレスＡＤＸ0〜ＡＤＸiの出力端子には、ロウデコーダ
３４と、該ロウアドレスＡＤＸ0〜ＡＤＸiに基づき冗長
アドレスＡＤＺ0〜ＡＤＺmを出力する冗長回路部３８と
が接続され、その冗長回路部３８の出力端子が予備ロウ
デコーダ３５に接続されている。アドレス入力バッファ
３７におけるカラムアドレスＡＤＹ0〜ＡＤＹiの出力端
子には、カラムデコーダ３２と複数データ書き込み用の
一時記憶手段（例えば、ページプログラム用ラッチ群）
３９とが接続されている。ページプログラム用ラッチ群
３９の全出力端子はカラムゲート３３に接続され、さら
にその出力端子の全部又は一部が冗長回路部３８の入力
端子に接続されている。ページプログラム用ラッチ群３
９は、フリップフロップ（以下、ＦＦという）からなる
複数のラッチ回路で構成され、カラムアドレスＡＤＹ0
〜ＡＤＹiで選択されるラッチ回路に入力データＤＴin
を順次ラッチし、該入力データＤＴinを全てのラッチ回
路にラッチすると、制御信号Ｓ４３に基づき全てのラッ
チ回路でラッチされたデータＤ0〜Ｄiをカラムゲート３
３へ出力すると共に、そのデータＤ0〜Ｄiの全部又は一
部を冗長回路部３８へ出力する機能を有している。ペー
ジプログラム用ラッチ群３９の入力端子には、データＤ
Ｔの入出力を行うデータ入力バッファ及びデータ出力バ
ッファからなるデータ入出力バッファ４０の出力端子が
接続されている。データ入出力バッファ４０の入力端子
とカラムゲート３３の出力端子との間には、メモリアレ
イ３１及び予備ロウ３６からの読み出しデータを検知、
増幅するセンスアンプ４１が接続されている。ページプ
ログラム用ラッチ群３９に制御信号Ｓ４３を供給するた
めに、制御信号ＣＳを取り込むバッファ４２と、該バッ
ファ４２の出力側に接続され該制御信号Ｓ４３を出力す
る制御回路４３とが、設けられている。
【００１１】図４は、図１中の冗長回路部３８及びペー
ジプログラム用ラッチ群３９の構成例を示すブロック図
である。冗長回路部３８は、図１の予備ロウ３６の数に
対応して複数の単位冗長回路５０0〜５０mを有し、それ
らの各単位冗長回路５０0〜５０mから出力される冗長ア
ドレスＡＤＺ0〜ＡＤＺmが図１の予備ロウデコーダ３５
でデコードされ、該冗長アドレスＡＤＺ0〜ＡＤＺmに対
応する予備ロウ３６が選択されるようになっている。各
単位冗長回路５０0〜５０mは、ページプログラム用ラッ
チ群３９から出力されるデータＤ0〜Ｄk，…を１ビット
ずつ記憶する複数の冗長アドレス記憶手段（例えば、書
き換え可能な不揮発性メモリセルで構成された冗長エレ
メント）５１0〜５１kを有し、それらの出力側にコンパ
レータ５２0〜５２kがそれぞれ接続されている。各コン
パレータ５２0〜５２kは、アドレスバッファ３７から出
力されるロウアドレスＡＤＸ0〜ＡＤＸk，…と各冗長エ
レメント５１0〜５１kの出力とを比較する回路であり、
それらの出力側にデコーダ５３が接続されている。デコ
ーダ５３は、コンパレータ５２0〜５２kの出力をデコー
ドし、それらの出力が全てイネーブルの場合（例えば、
“Ｈ”)には出力冗長アドレスＡＤＺ0〜ＡＤＺmをイネ
ーブル（例えば、“Ｈ”)にし、いずれかがディスイネ
ーブル（例えば、“Ｌ”）の場合には出力冗長アドレス
ＡＤＺ0〜ＡＤＺmをディスイネーブル（例えば、
“Ｌ”）にする回路であり、複数の論理ゲート等で構成
されている。コンパレータ５２0〜５２k及びデコーダ５
３は、メモリアレイ３１と予備ロウ３６とのアクセスの
切り換えを行わせる比較手段を構成している。ページプ
ログラム用ラッチ群３９は、複数データの同時書き込み
機能を実現するためのもので、複数のＦＦ６０0，…，
６０k，…，６０i からなるラッチ回路群で構成されて
いる。各ＦＦ６０0〜６０iは、カラムアドレスＡＤＹ0
〜ＡＤＹiに基づき入出力バッファ４０からの入力デー
タＤＴinを順次取り込み（データロード）、制御回路４
３からの制御信号Ｓ４３に基づきラッチしたデータＤ0
〜Ｄiをカラムゲート３３へ出力すると共に、そのデー
タＤ0〜Ｄiの全部又は一部を各単位冗長回路５０0〜５
０m内の冗長エレメント５１0〜５１kへ出力する機能を
有している。図４では、１入出力分のページプログラム
用ラッチ群３９を図示したが、実際の不揮発性半導体記
憶装置では該ページプログラム用ラッチ群３９を構成す
るＦＦ６０0〜６０iが、各入／出力毎に少なくともペー
ジ長分の数だけ設けられている。例えば、ページ長が１
２８バイト、８ビットのパラレル入出力のデバイスであ
れば、１２８×８＝１０２４個以上のＦＦ６０0〜６０i
が設けられることになる。
ジプログラム用ラッチ群３９の構成例を示すブロック図
である。冗長回路部３８は、図１の予備ロウ３６の数に
対応して複数の単位冗長回路５０0〜５０mを有し、それ
らの各単位冗長回路５０0〜５０mから出力される冗長ア
ドレスＡＤＺ0〜ＡＤＺmが図１の予備ロウデコーダ３５
でデコードされ、該冗長アドレスＡＤＺ0〜ＡＤＺmに対
応する予備ロウ３６が選択されるようになっている。各
単位冗長回路５０0〜５０mは、ページプログラム用ラッ
チ群３９から出力されるデータＤ0〜Ｄk，…を１ビット
ずつ記憶する複数の冗長アドレス記憶手段（例えば、書
き換え可能な不揮発性メモリセルで構成された冗長エレ
メント）５１0〜５１kを有し、それらの出力側にコンパ
レータ５２0〜５２kがそれぞれ接続されている。各コン
パレータ５２0〜５２kは、アドレスバッファ３７から出
力されるロウアドレスＡＤＸ0〜ＡＤＸk，…と各冗長エ
レメント５１0〜５１kの出力とを比較する回路であり、
それらの出力側にデコーダ５３が接続されている。デコ
ーダ５３は、コンパレータ５２0〜５２kの出力をデコー
ドし、それらの出力が全てイネーブルの場合（例えば、
“Ｈ”)には出力冗長アドレスＡＤＺ0〜ＡＤＺmをイネ
ーブル（例えば、“Ｈ”)にし、いずれかがディスイネ
ーブル（例えば、“Ｌ”）の場合には出力冗長アドレス
ＡＤＺ0〜ＡＤＺmをディスイネーブル（例えば、
“Ｌ”）にする回路であり、複数の論理ゲート等で構成
されている。コンパレータ５２0〜５２k及びデコーダ５
３は、メモリアレイ３１と予備ロウ３６とのアクセスの
切り換えを行わせる比較手段を構成している。ページプ
ログラム用ラッチ群３９は、複数データの同時書き込み
機能を実現するためのもので、複数のＦＦ６０0，…，
６０k，…，６０i からなるラッチ回路群で構成されて
いる。各ＦＦ６０0〜６０iは、カラムアドレスＡＤＹ0
〜ＡＤＹiに基づき入出力バッファ４０からの入力デー
タＤＴinを順次取り込み（データロード）、制御回路４
３からの制御信号Ｓ４３に基づきラッチしたデータＤ0
〜Ｄiをカラムゲート３３へ出力すると共に、そのデー
タＤ0〜Ｄiの全部又は一部を各単位冗長回路５０0〜５
０m内の冗長エレメント５１0〜５１kへ出力する機能を
有している。図４では、１入出力分のページプログラム
用ラッチ群３９を図示したが、実際の不揮発性半導体記
憶装置では該ページプログラム用ラッチ群３９を構成す
るＦＦ６０0〜６０iが、各入／出力毎に少なくともペー
ジ長分の数だけ設けられている。例えば、ページ長が１
２８バイト、８ビットのパラレル入出力のデバイスであ
れば、１２８×８＝１０２４個以上のＦＦ６０0〜６０i
が設けられることになる。
【００１２】図５は、図４中のページプログラム用ラッ
チ群３９を構成するＦＦ６０0 〜６０i の構成例を示す
回路図である。各ＦＦ６０0〜６０iは、各カラムアドレ
スＡＤＹ0〜ＡＤＹiによりオン，オフ動作して入力デー
タＤＴinを入力するＮチャネルＭＯＳトランジスタ（以
下、ＮＭＯＳという）６１と、該ＮＭＯＳ６１から入力
された入力データＤＴinをラッチする２個のインバータ
６２ａ，６２ｂからなるラッチ部６２と、制御信号Ｓ４
３によりオン，オフ動作して該ラッチ部６２でラッチし
た各データＤ0〜Ｄiを出力するＮＭＯＳ６３とで、構成
されている。このページプログラム用ラッチ群３９で
は、図１のアドレスバッファ３７から出力されるカラム
アドレスＡＤＹ0〜ＡＤＹiによって各ＦＦ６０0〜６０i
内のＮＭＯＳ６１が順次オンし、入出力バッファ４０か
らの入力データＤＴinが各ＦＦ６０0〜６０i内のラッチ
部６２に順次入力（データロード）される。全てのＦＦ
６０0〜６０i内のラッチ部６２に入力データＤＴinがラ
ッチされると、図１の制御回路４３からの制御信号Ｓ４
３によって全てのＦＦ６０0〜６０i内のＮＭＯＳ６３が
オンし、該ラッチ部６２にラッチされた全てのデータＤ
0〜Ｄiが並列に出力されるようになっている。
チ群３９を構成するＦＦ６０0 〜６０i の構成例を示す
回路図である。各ＦＦ６０0〜６０iは、各カラムアドレ
スＡＤＹ0〜ＡＤＹiによりオン，オフ動作して入力デー
タＤＴinを入力するＮチャネルＭＯＳトランジスタ（以
下、ＮＭＯＳという）６１と、該ＮＭＯＳ６１から入力
された入力データＤＴinをラッチする２個のインバータ
６２ａ，６２ｂからなるラッチ部６２と、制御信号Ｓ４
３によりオン，オフ動作して該ラッチ部６２でラッチし
た各データＤ0〜Ｄiを出力するＮＭＯＳ６３とで、構成
されている。このページプログラム用ラッチ群３９で
は、図１のアドレスバッファ３７から出力されるカラム
アドレスＡＤＹ0〜ＡＤＹiによって各ＦＦ６０0〜６０i
内のＮＭＯＳ６１が順次オンし、入出力バッファ４０か
らの入力データＤＴinが各ＦＦ６０0〜６０i内のラッチ
部６２に順次入力（データロード）される。全てのＦＦ
６０0〜６０i内のラッチ部６２に入力データＤＴinがラ
ッチされると、図１の制御回路４３からの制御信号Ｓ４
３によって全てのＦＦ６０0〜６０i内のＮＭＯＳ６３が
オンし、該ラッチ部６２にラッチされた全てのデータＤ
0〜Ｄiが並列に出力されるようになっている。
【００１３】以上のように構成される不揮発性半導体記
憶装置では、従来と同様に、メモリアレイ３１の不良箇
所を含むロウの数を計数し、その数が該不揮発性半導体
記憶装置内部に設定した予備ロウ３６で足りるか否かを
検討し、足りない場合には不良品とし、足りる場合には
不良ロウの選択されるアドレスを検出しておく。冗長回
路部３８では、アドレスデータを不揮発に記憶する冗長
アドレス記憶モード（ａ）と、通常の読み出し書き込み
動作をする通常モード（ｂ）とがある。以下、その動作
を説明する。 （ａ） 冗長アドレス記憶モード 冗長回路部３８内の冗長エレメント５１0〜５１kに冗長
置き換えをするアドレスを記憶するためには、まず、不
揮発性半導体記憶装置をアドレスデータを記憶するモー
ドに設定する。そして、先に検出しておいた複数の不良
ロウのアドレスデータをデータＤＴとして、例えばプロ
グラム時のデータロードと同様に、データ入出力バッフ
ァ４０内のデータ入力バッファに入力する。データ入出
力バッファ４０に入力されたアドレスデータは、入力デ
ータＤＴinの形でページプログラム用ラッチ群３９へ送
られる。ページプログラム用ラッチ群３９では、アドレ
スバッファ３７から出力されるカラムアドレスＡＤＹ0
〜ＡＤＹiに基づき各ＦＦ６０0 〜６０i内のＮＭＯＳ６
１がオンするので、該入力データＤＴinがＦＦ６０0〜
６０i内にラッチされる。 カラムアドレスＡＤＹ0〜Ａ
ＤＹiが順に変化して入力データＤＴinがＦＦ６０0〜６
０i内に順次ラッチ（データロード）され、全ての入力
データＤＴinがページプログラム用ラッチ群３９内のＦ
Ｆ６０0〜６０iにラッチされると、制御回路４３から出
力される制御信号Ｓ４３により、該ＦＦ６０0〜６０i内
のＮＭＯＳ６３がオンする。すると、ＦＦ６０0〜６０i
にラッチされた全てのデータＤ0〜Ｄiが並列に出力さ
れ、そのデータＤ0〜Ｄiの全部又は一部が冗長回路部３
８へ送られてその中の全ての冗長エレメント５１0〜５
１k，…に一度に書き込まれる。
憶装置では、従来と同様に、メモリアレイ３１の不良箇
所を含むロウの数を計数し、その数が該不揮発性半導体
記憶装置内部に設定した予備ロウ３６で足りるか否かを
検討し、足りない場合には不良品とし、足りる場合には
不良ロウの選択されるアドレスを検出しておく。冗長回
路部３８では、アドレスデータを不揮発に記憶する冗長
アドレス記憶モード（ａ）と、通常の読み出し書き込み
動作をする通常モード（ｂ）とがある。以下、その動作
を説明する。 （ａ） 冗長アドレス記憶モード 冗長回路部３８内の冗長エレメント５１0〜５１kに冗長
置き換えをするアドレスを記憶するためには、まず、不
揮発性半導体記憶装置をアドレスデータを記憶するモー
ドに設定する。そして、先に検出しておいた複数の不良
ロウのアドレスデータをデータＤＴとして、例えばプロ
グラム時のデータロードと同様に、データ入出力バッフ
ァ４０内のデータ入力バッファに入力する。データ入出
力バッファ４０に入力されたアドレスデータは、入力デ
ータＤＴinの形でページプログラム用ラッチ群３９へ送
られる。ページプログラム用ラッチ群３９では、アドレ
スバッファ３７から出力されるカラムアドレスＡＤＹ0
〜ＡＤＹiに基づき各ＦＦ６０0 〜６０i内のＮＭＯＳ６
１がオンするので、該入力データＤＴinがＦＦ６０0〜
６０i内にラッチされる。 カラムアドレスＡＤＹ0〜Ａ
ＤＹiが順に変化して入力データＤＴinがＦＦ６０0〜６
０i内に順次ラッチ（データロード）され、全ての入力
データＤＴinがページプログラム用ラッチ群３９内のＦ
Ｆ６０0〜６０iにラッチされると、制御回路４３から出
力される制御信号Ｓ４３により、該ＦＦ６０0〜６０i内
のＮＭＯＳ６３がオンする。すると、ＦＦ６０0〜６０i
にラッチされた全てのデータＤ0〜Ｄiが並列に出力さ
れ、そのデータＤ0〜Ｄiの全部又は一部が冗長回路部３
８へ送られてその中の全ての冗長エレメント５１0〜５
１k，…に一度に書き込まれる。
【００１４】（ｂ） 通常モード 例えば、メモリアレイ３１及び予備ロウ３６にデータＤ
Ｔを書き込む場合、不揮発性半導体記憶装置を通常のア
クセスモードに設定し、外部からアドレスデータＡＤを
アドレス入力バッファ３７へ供給する。アドレス入力バ
ッファ３７では、供給されたアドレスデータＡＤからロ
ウアドレスＡＤＸ0〜ＡＤＸiとカラムアドレスＡＤＹ0
〜ＡＤＹiを取り込み、該ロウアドレスＡＤＸ0〜ＡＤＸ
iをロウデコーダ３４及び冗長回路部３８へ出力すると
共に、該カラムアドレスＡＤＹ 0〜ＡＤＹi をカラムデ
コーダ３２及びページプログラム用ラッチ群３９へ出力
する。冗長回路部３８内の全コンパレータ５２0〜５
２k，…は、入力されたロウアドレスＡＤＸ0〜ＡＤ
Ｘk，…と、全冗長エレメント５１0〜５１k，…に記憶
されたアドレスとを比較し、それらの比較結果が全デコ
ーダ５３でデコードされる。デコーダ５３において、比
較結果が全てイネーブルの場合（例えば、“Ｈ”）には
出力冗長アドレスＡＤＺ0〜ＡＤＺmがイネーブル（例え
ば、“Ｈ”）になり、いずれかがディスイネーブル（例
えば、“Ｌ”）の場合には出力冗長アドレスＡＤＺ0〜
ＡＤＺmがディスイネーブル（例えば、“Ｌ”）にな
る。この出力冗長アドレスＡＤＺ0〜ＡＤＺmは、予備ロ
ウデコーダ３５でデコードされ、予備ロウ３６内の冗長
メモリセルが選択される。メモリアレイ３１中の不良メ
モリセル以外のメモリセルに対しては、アドレス入力バ
ッファ３７から出力されたロウアドレスＡＤＸ0〜ＡＤ
Ｘiがロウデコーダ３４でデコードされて選択される。
Ｔを書き込む場合、不揮発性半導体記憶装置を通常のア
クセスモードに設定し、外部からアドレスデータＡＤを
アドレス入力バッファ３７へ供給する。アドレス入力バ
ッファ３７では、供給されたアドレスデータＡＤからロ
ウアドレスＡＤＸ0〜ＡＤＸiとカラムアドレスＡＤＹ0
〜ＡＤＹiを取り込み、該ロウアドレスＡＤＸ0〜ＡＤＸ
iをロウデコーダ３４及び冗長回路部３８へ出力すると
共に、該カラムアドレスＡＤＹ 0〜ＡＤＹi をカラムデ
コーダ３２及びページプログラム用ラッチ群３９へ出力
する。冗長回路部３８内の全コンパレータ５２0〜５
２k，…は、入力されたロウアドレスＡＤＸ0〜ＡＤ
Ｘk，…と、全冗長エレメント５１0〜５１k，…に記憶
されたアドレスとを比較し、それらの比較結果が全デコ
ーダ５３でデコードされる。デコーダ５３において、比
較結果が全てイネーブルの場合（例えば、“Ｈ”）には
出力冗長アドレスＡＤＺ0〜ＡＤＺmがイネーブル（例え
ば、“Ｈ”）になり、いずれかがディスイネーブル（例
えば、“Ｌ”）の場合には出力冗長アドレスＡＤＺ0〜
ＡＤＺmがディスイネーブル（例えば、“Ｌ”）にな
る。この出力冗長アドレスＡＤＺ0〜ＡＤＺmは、予備ロ
ウデコーダ３５でデコードされ、予備ロウ３６内の冗長
メモリセルが選択される。メモリアレイ３１中の不良メ
モリセル以外のメモリセルに対しては、アドレス入力バ
ッファ３７から出力されたロウアドレスＡＤＸ0〜ＡＤ
Ｘiがロウデコーダ３４でデコードされて選択される。
【００１５】書き込みデータＤＴは入出力バッファ４０
を介して入力データＤＴinの形でページプログラム用ラ
ッチ群３９へ入力される。ページプログラム用ラッチ群
３９では、カラムアドレスＡＤＹ0〜ＡＤＹiに基づき、
入力データＤＴinが内部のＦＦ６０0〜６０iに順次ラッ
チされ、該ＦＦ６０0〜６０iの全てに入力データＤＴin
がラッチされると、制御回路４３から出力される制御信
号Ｓ４３に基づき、該ＦＦ６０0〜６０iにラッチされた
全てのデータＤ0〜ＡＤＸiが並列にカラムゲート３３へ
送られる。アドレス入力バッファ３７から出力されたカ
ラムアドレスＡＤＹ0〜ＡＤＹiは、カラムデコーダ３２
でデコードされ、カラムゲート３３が選択される。その
ため、ページプログラム用ラッチ群３９から出力された
データＤ0〜Ｄiが、選択されたカラムゲート３３を通し
てメモリアレイ３１及び予備ロウ３６内のメモリセルに
書き込まれる。メモリアレイ３１及び予備ロウ３６内の
メモリセルに記憶されたデータを読み出す場合には、書
き込み動作と同様に、ロウデコーダ３４及び予備ロウデ
コーダ３５によってメモリアレイ３１及び予備ロウ３６
のロウ方向のメモリセルが選択される。選択されたロウ
方向のメモリセルの記憶データは、カラムゲート３３に
よってカラム方向のメモリセルデータが選択され、それ
がセンスアンプ４１で検知、増幅され、入出力バッファ
４０を通してデータＤＴの形で外部へ出力される。
を介して入力データＤＴinの形でページプログラム用ラ
ッチ群３９へ入力される。ページプログラム用ラッチ群
３９では、カラムアドレスＡＤＹ0〜ＡＤＹiに基づき、
入力データＤＴinが内部のＦＦ６０0〜６０iに順次ラッ
チされ、該ＦＦ６０0〜６０iの全てに入力データＤＴin
がラッチされると、制御回路４３から出力される制御信
号Ｓ４３に基づき、該ＦＦ６０0〜６０iにラッチされた
全てのデータＤ0〜ＡＤＸiが並列にカラムゲート３３へ
送られる。アドレス入力バッファ３７から出力されたカ
ラムアドレスＡＤＹ0〜ＡＤＹiは、カラムデコーダ３２
でデコードされ、カラムゲート３３が選択される。その
ため、ページプログラム用ラッチ群３９から出力された
データＤ0〜Ｄiが、選択されたカラムゲート３３を通し
てメモリアレイ３１及び予備ロウ３６内のメモリセルに
書き込まれる。メモリアレイ３１及び予備ロウ３６内の
メモリセルに記憶されたデータを読み出す場合には、書
き込み動作と同様に、ロウデコーダ３４及び予備ロウデ
コーダ３５によってメモリアレイ３１及び予備ロウ３６
のロウ方向のメモリセルが選択される。選択されたロウ
方向のメモリセルの記憶データは、カラムゲート３３に
よってカラム方向のメモリセルデータが選択され、それ
がセンスアンプ４１で検知、増幅され、入出力バッファ
４０を通してデータＤＴの形で外部へ出力される。
【００１６】以上のように、本実施例では次のような利
点（ｉ），（ii）を有している。 （ｉ） ページプログラム用ラッチ群３９内の各ＦＦ６
０0〜６０iの出力端子が、カラムゲート３３の入力端子
に接続されると共に、冗長回路部３８内の全冗長エレメ
ント５１0〜５１kの入力端子にも接続されている。複数
の冗長アドレスを冗長エレメントに書き込む場合、従来
の不揮発性半導体記憶装置では、アドレスバッファ７を
経由して冗長回路部８内に冗長アドレスを書き込んでい
た。これに対して本実施例では、ページプログラム用ラ
ッチ群３９内のＦＦ６０0 〜６０i に冗長アドレスを一
旦保持させ、その保持させた冗長アドレスを一括して冗
長回路部３８内の全冗長エレメント５１0〜５１k，…に
書き込むようになっている。そのため、一度の書き込み
動作で全ての冗長アドレスを冗長回路部３８内の全冗長
エレメント５１0〜５１k，…に記憶させることが可能に
なり、冗長アドレスの書き込み時間を短縮できる。従っ
て、テスト時間の短縮と、製品コストの低減化が可能と
なる。 （ii） 大容量のＥＰＲＯＭやＥＥＰＲＯＭ等の不揮発
性半導体記憶装置では、データの書き込み時間を短縮さ
せるため、ページプログラム用ラッチ群３９を設け、複
数アドレスのデータを該ページプログラム用ラッチ群３
９に一旦保持した後、その保持したデータを一度にメモ
リセルに書き込む機能（ＥＰＲＯＭデバイスではマルチ
バイトプログラム、ＥＥＰＲＯＭデバイスではページプ
ログラムとよばれる）を有しているものもある。このよ
うなページプログラム機能を有する不揮発性半導体記憶
装置に本実施例を適用した場合、新たなラッチ回路等を
付加することなく、予め設けられたページプログラム用
ラッチ群３９を利用し、一度の書き込み動作で全ての冗
長アドレスを冗長回路部３８内に記憶させることが可能
となる。
点（ｉ），（ii）を有している。 （ｉ） ページプログラム用ラッチ群３９内の各ＦＦ６
０0〜６０iの出力端子が、カラムゲート３３の入力端子
に接続されると共に、冗長回路部３８内の全冗長エレメ
ント５１0〜５１kの入力端子にも接続されている。複数
の冗長アドレスを冗長エレメントに書き込む場合、従来
の不揮発性半導体記憶装置では、アドレスバッファ７を
経由して冗長回路部８内に冗長アドレスを書き込んでい
た。これに対して本実施例では、ページプログラム用ラ
ッチ群３９内のＦＦ６０0 〜６０i に冗長アドレスを一
旦保持させ、その保持させた冗長アドレスを一括して冗
長回路部３８内の全冗長エレメント５１0〜５１k，…に
書き込むようになっている。そのため、一度の書き込み
動作で全ての冗長アドレスを冗長回路部３８内の全冗長
エレメント５１0〜５１k，…に記憶させることが可能に
なり、冗長アドレスの書き込み時間を短縮できる。従っ
て、テスト時間の短縮と、製品コストの低減化が可能と
なる。 （ii） 大容量のＥＰＲＯＭやＥＥＰＲＯＭ等の不揮発
性半導体記憶装置では、データの書き込み時間を短縮さ
せるため、ページプログラム用ラッチ群３９を設け、複
数アドレスのデータを該ページプログラム用ラッチ群３
９に一旦保持した後、その保持したデータを一度にメモ
リセルに書き込む機能（ＥＰＲＯＭデバイスではマルチ
バイトプログラム、ＥＥＰＲＯＭデバイスではページプ
ログラムとよばれる）を有しているものもある。このよ
うなページプログラム機能を有する不揮発性半導体記憶
装置に本実施例を適用した場合、新たなラッチ回路等を
付加することなく、予め設けられたページプログラム用
ラッチ群３９を利用し、一度の書き込み動作で全ての冗
長アドレスを冗長回路部３８内に記憶させることが可能
となる。
【００１７】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （１） 図４の冗長エレメント５１0〜５１kは、書き換
え可能な不揮発性メモリセルで構成したが、電気溶断ヒ
ューズ等の他の冗長アドレス記憶手段で構成してもよ
い。例えば、冗長エレメント５１0〜５１kを電気溶断ヒ
ューズで構成した場合、冗長アドレスの書き換えは不可
能になるが、該冗長エレメント５１0〜５１kの回路構成
が簡単になる。 （２） 冗長回路部３８内のコンパレータ５２0〜５２k
及びデコーダ５３は、他の構成の比較手段で構成しても
よい。 （３） 上記実施例では、冗長アドレスをデータ入出力
バッファ４０及びページプログラム用ラッチ群３９を経
由して冗長回路部３８内に記憶する構成にしたが、該冗
長アドレスをアドレス入力バッファ３７及びページプロ
グラム用ラッチ群３９を経由して該冗長回路部３８内に
記憶するようにしてもよい。 （４） 上記実施例では、予備ロウ（冗長ワード線）３
６のみ備えた冗長置き換え機能を有する不揮発性半導体
記憶装置について説明したが、予備カラム（冗長ビット
線）を備えた冗長置き換え機能を有する不揮発性半導体
記憶装置、あるいは予備ロウ３６と予備カラムの両方を
備えた冗長置き換え機能を有する不揮発性半導体記憶装
置についても、上記実施例を適用できる。 （５） 上記実施例では、主としてＥＥＰＲＯＭについ
て説明したが、マルチバイトプログラム機能を有するＥ
ＰＲＯＭ等の他の不揮発性半導体記憶装置にも上記実施
例を適用できる。 （６） 上記実施例においては、ページプログラム用ラ
ッチ群３９をデータ入出力バッファ４０とカラムゲート
３８との間に構成した場合について説明したが、カラム
ゲート３８とメモリアレイ３１のビット線との間、ある
いはカラムゲート３８及びメモリアレイ３１のビット線
を経由した後のビット線端に構成してもよい。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （１） 図４の冗長エレメント５１0〜５１kは、書き換
え可能な不揮発性メモリセルで構成したが、電気溶断ヒ
ューズ等の他の冗長アドレス記憶手段で構成してもよ
い。例えば、冗長エレメント５１0〜５１kを電気溶断ヒ
ューズで構成した場合、冗長アドレスの書き換えは不可
能になるが、該冗長エレメント５１0〜５１kの回路構成
が簡単になる。 （２） 冗長回路部３８内のコンパレータ５２0〜５２k
及びデコーダ５３は、他の構成の比較手段で構成しても
よい。 （３） 上記実施例では、冗長アドレスをデータ入出力
バッファ４０及びページプログラム用ラッチ群３９を経
由して冗長回路部３８内に記憶する構成にしたが、該冗
長アドレスをアドレス入力バッファ３７及びページプロ
グラム用ラッチ群３９を経由して該冗長回路部３８内に
記憶するようにしてもよい。 （４） 上記実施例では、予備ロウ（冗長ワード線）３
６のみ備えた冗長置き換え機能を有する不揮発性半導体
記憶装置について説明したが、予備カラム（冗長ビット
線）を備えた冗長置き換え機能を有する不揮発性半導体
記憶装置、あるいは予備ロウ３６と予備カラムの両方を
備えた冗長置き換え機能を有する不揮発性半導体記憶装
置についても、上記実施例を適用できる。 （５） 上記実施例では、主としてＥＥＰＲＯＭについ
て説明したが、マルチバイトプログラム機能を有するＥ
ＰＲＯＭ等の他の不揮発性半導体記憶装置にも上記実施
例を適用できる。 （６） 上記実施例においては、ページプログラム用ラ
ッチ群３９をデータ入出力バッファ４０とカラムゲート
３８との間に構成した場合について説明したが、カラム
ゲート３８とメモリアレイ３１のビット線との間、ある
いはカラムゲート３８及びメモリアレイ３１のビット線
を経由した後のビット線端に構成してもよい。
【００１８】
【発明の効果】以上詳細に説明したように、第１〜第３
の発明によれば、冗長置き換えを行う複数の冗長アドレ
スを一時記憶手段で保持した後、その冗長アドレスを一
括して全ての冗長アドレス記憶手段に書き込む構成にし
たので、冗長置き換えを行う複数の冗長アドレスを一度
の書き込み動作で複数の冗長アドレス記憶手段に同時に
記憶させることが可能になり、書き込み時間を短縮でき
る。従って、テスト時間を短縮でき、製品コストの低減
化が可能となる。 複数の冗長アドレスの同時書き込み機
能を実現するための複数の冗長アドレスの一時記憶手段
が予め設けられておれば、それを利用することによって
冗長置き換えを行う複数の冗長アドレスの書き込み時間
の短縮化が図れる。従って、新たなラッチ回路等を付加
する必要はなく、回路構成を簡単化できる。 第４の発明
によれば、冗長アドレス記憶手段を書き換え可能な不揮
発性メモリセルで構成したので、メモリアレイ及び予備
メモリアレイを構成するメモリセルと同一のものが使用
可能となり、回路構成及び製造の簡単化が図れ、さらに
冗長置き換えを行う複数のアドレス情報の書き換えが容
易になる。又、冗長アドレス記憶手段を電気溶断ヒュー
ズで構成した場合、書き換えは不可能となるが、回路構
成を簡単化できる。 第５の発明によれば、冗長置き換え
を行う複数の冗長アドレスをアドレス入力バッファ又は
データ入力バッファを経由して、冗長アドレス記憶手段
又は一時記憶手段に記憶する構成にしたので、通常の不
揮発性半導体記憶装置が備えているアドレス入力バッフ
ァ又はデータ入力バッファを用いて該冗長置き換えを行
う複数の冗長アドレスの入力が可能となる。そのため、
新たな入力手段を設ける必要がなく、回路構成を簡単化
でき、又、複数ビットの冗長アドレスを短時間に入力す
ることが可能となる。
の発明によれば、冗長置き換えを行う複数の冗長アドレ
スを一時記憶手段で保持した後、その冗長アドレスを一
括して全ての冗長アドレス記憶手段に書き込む構成にし
たので、冗長置き換えを行う複数の冗長アドレスを一度
の書き込み動作で複数の冗長アドレス記憶手段に同時に
記憶させることが可能になり、書き込み時間を短縮でき
る。従って、テスト時間を短縮でき、製品コストの低減
化が可能となる。 複数の冗長アドレスの同時書き込み機
能を実現するための複数の冗長アドレスの一時記憶手段
が予め設けられておれば、それを利用することによって
冗長置き換えを行う複数の冗長アドレスの書き込み時間
の短縮化が図れる。従って、新たなラッチ回路等を付加
する必要はなく、回路構成を簡単化できる。 第４の発明
によれば、冗長アドレス記憶手段を書き換え可能な不揮
発性メモリセルで構成したので、メモリアレイ及び予備
メモリアレイを構成するメモリセルと同一のものが使用
可能となり、回路構成及び製造の簡単化が図れ、さらに
冗長置き換えを行う複数のアドレス情報の書き換えが容
易になる。又、冗長アドレス記憶手段を電気溶断ヒュー
ズで構成した場合、書き換えは不可能となるが、回路構
成を簡単化できる。 第５の発明によれば、冗長置き換え
を行う複数の冗長アドレスをアドレス入力バッファ又は
データ入力バッファを経由して、冗長アドレス記憶手段
又は一時記憶手段に記憶する構成にしたので、通常の不
揮発性半導体記憶装置が備えているアドレス入力バッフ
ァ又はデータ入力バッファを用いて該冗長置き換えを行
う複数の冗長アドレスの入力が可能となる。そのため、
新たな入力手段を設ける必要がなく、回路構成を簡単化
でき、又、複数ビットの冗長アドレスを短時間に入力す
ることが可能となる。
【図１】本発明の実施例を示す不揮発性半導体記憶装置
の概略の構成ブロック図である。
の概略の構成ブロック図である。
【図２】従来の不揮発性半導体記憶装置の概略の構成ブ
ロック図である。
ロック図である。
【図３】図２中の冗長回路部の構成ブロック図である。
【図４】図１中の冗長回路部及びページプログラム用ラ
ッチ群の構成ブロック図である。
ッチ群の構成ブロック図である。
【図５】図４中のページプログラム用ラッチ群の構成例
を示す回路図である。
を示す回路図である。
３１ メモリアレイ ３２ カラムデコーダ ３３ カラムゲート ３４ ロウデコーダ ３５ 予備ロウデコーダ ３６ 予備ロウ ３７ アドレスバッファ ３８ 冗長回路部 ３９ ページプログラム用ラッチ群 ４０ 入出力バッファ ５０0〜５０m 単位冗長回路 ５１0〜５１k 冗長エレメント ５２0〜５２k コンパレータ ５３ デコーダ ６０0〜６０i ＦＦ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 603 G11C 16/06
Claims (5)
- 【請求項１】 複数の不揮発性メモリセルが配列された
メモリアレイと、 前記メモリアレイ中の不良メモリセルを補う不揮発性冗
長メモリセルが複数配列された予備メモリアレイと、 前記不良メモリセルの冗長アドレスを各々記憶する複数
の冗長アドレス記憶手段と、複数の前記冗長アドレスを記憶し、その記憶した複数の
前記冗長アドレスをそれぞれの前記冗長アドレス記憶手
段へ同時に書き込むための複数の前記冗長アドレスを記
憶する一時記憶手段とを、有することを 特徴とする不揮
発性半導体記憶装置。 - 【請求項２】 請求項１記載の不揮発性半導体装置にお
いて、 前記一時記憶手段は、前記メモリアレイに格納される複
数のデータに対する同時書き込みが可能であることを特
徴とする 不揮発性半導体記憶装置。 - 【請求項３】 請求項１又は２記載の不揮発性半導体記
憶装置において、 置き換えを行う全ての前記冗長アドレスを、前記冗長ア
ドレス記憶手段に記憶させ、その記憶された前記冗長ア
ドレスの全てを同時にそれぞれの前記冗長アドレス記憶
手段へ書き込む 構成にしたことを特徴とする不揮発性半
導体記憶装置。 - 【請求項４】 請求項１〜３のいずれか１項に記載の不
揮発性半導体記憶装置において、 前記冗長アドレス記憶手段は、書き換え可能な不揮発性
メモリセル又は電気溶断ヒューズで構成したことを特徴
とする不揮発性半導体記憶装置。 - 【請求項５】 請求項４記載の不揮発性半導体記憶装置
において、 複数の前記冗長アドレスが、アドレス入力バッファ又は
データ入力バッファを経由して、前記冗長アドレス記憶
手段又は前記一時記憶手段に書き込まれる構成にしたこ
とを特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30502193A JP3316060B2 (ja) | 1993-12-06 | 1993-12-06 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30502193A JP3316060B2 (ja) | 1993-12-06 | 1993-12-06 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07161199A JPH07161199A (ja) | 1995-06-23 |
| JP3316060B2 true JP3316060B2 (ja) | 2002-08-19 |
Family
ID=17940141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30502193A Expired - Lifetime JP3316060B2 (ja) | 1993-12-06 | 1993-12-06 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3316060B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009110582A (ja) * | 2007-10-29 | 2009-05-21 | Elpida Memory Inc | アンチヒューズ回路及びこれを備える半導体装置、並びに、アンチヒューズ回路へのアドレス書き込み方法 |
| JP2010244615A (ja) * | 2009-03-19 | 2010-10-28 | Elpida Memory Inc | 半導体装置及び半導体装置の書き込み制御方法 |
-
1993
- 1993-12-06 JP JP30502193A patent/JP3316060B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07161199A (ja) | 1995-06-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR910008694B1 (ko) | 마스크 rom | |
| KR100616345B1 (ko) | 반도체 기억 장치 | |
| JP2922060B2 (ja) | 半導体記憶装置 | |
| US5172339A (en) | Semiconductor memory device having error checking and correcting circuit and operating method therefor | |
| US6834016B2 (en) | Semiconductor memory device having redundancy system | |
| KR101251636B1 (ko) | 반도체 기억 장치 | |
| JP3119810B2 (ja) | 列冗長可能な不揮発性半導体メモリの消去検証回路 | |
| KR100867562B1 (ko) | 메모리 장치 내의 멀티플렉스된 중복 구조를 위한 회로 및 방법 | |
| US7382680B2 (en) | Semiconductor integrated circuit device including storage unit having nonvolatile and volatile memory element sections | |
| US7330383B2 (en) | Semiconductor device with a plurality of fuse elements and method for programming the device | |
| KR100656215B1 (ko) | 용장 셀을 갖는 메모리 디바이스 | |
| EP0806773A1 (en) | Electrically erasable and programmable non-volatile memory device with testable redundancy circuits | |
| US20120075943A1 (en) | Method and Apparatus for Memory Repair With Redundant Columns | |
| JPH0263279B2 (ja) | ||
| US20060274586A1 (en) | Semiconductor memory device with redundancy function | |
| US6621734B2 (en) | Nonvolatile semiconductor memory device and electronic information apparatus | |
| KR0180064B1 (ko) | 반도체 기억장치 | |
| JP3316060B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2687785B2 (ja) | 半導体記憶装置 | |
| US5594693A (en) | Matrix device with redundancy fuses for integrated memory | |
| US6639863B2 (en) | Semiconductor integrated circuit device having link element | |
| JPH07254298A (ja) | 半導体記憶装置 | |
| JPH03162798A (ja) | 不揮発性半導体記憶装置 | |
| JP3606567B2 (ja) | Ｓｒａｍ装置 | |
| JP4950816B2 (ja) | 半導体メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020528 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080607 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090607 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090607 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100607 Year of fee payment: 8 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100607 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110607 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110607 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120607 Year of fee payment: 10 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120607 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130607 Year of fee payment: 11 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |