KR20060104836A - 면적이 감소된 반도체 메모리 장치의 리페어 제어 회로 - Google Patents

면적이 감소된 반도체 메모리 장치의 리페어 제어 회로 Download PDF

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Abstract

본 발명은 면적이 감소된 반도체 메모리 장치의 리페어 제어 회로에 관한 것으로, 본 발명에 따른 리페어 제어 회로는 퓨즈 박스를 구비하지 않고, 플래시 셀 박스에 리페어될 결함 셀들의 어드레스들을 프로그램하고, 이를 이용하여 결함 셀들을 리페어함으로써, 그 점유 면적을 줄여 전체 칩 사이즈를 감소시킬 수 있다.
플래시 셀 박스, 어드레스 셀 회로, 센싱 회로

Description

면적이 감소된 반도체 메모리 장치의 리페어 제어 회로{Repair control circuit of semiconductor memory device with reduced size}
도 1은 종래의 반도체 메모리 장치의 리페어 제어 회로와, 노말 디코더 및 리던던시 디코더의 개략적인 블록도이다.
도 2는 본 발명에 따른 반도체 메모리 장치의 리페어 제어 회로와, 노말 디코더 및 리던던시 디코더의 블록도이다.
도 3은 도 2에 도시된 플래시 셀 디코더와 플래시 셀 박스의 상세한 블록도이다.
도 4는 도 3에 도시된 플래시 셀 회로의 상세한 회로도이다.
도 5는 도 4에 도시된 플래시 셀 회로의 독출 동작을 설명하기 위한 도면이다.
도 6은 도 4에 도시된 플래시 셀 회로의 프로그램 동작을 설명하기 위한 도면이다.
〈도면의 주요 부분에 대한 부호의 설명〉
100 : 리페어 제어 회로 101 : 노말 디코더
102 : 리던던시 디코더 110 : 플래시 셀 디코더
120 : 플래시 셀 박스 130 : 제어 신호 발생기
FC1∼FCK : 플래시 셀 회로 210 : 리던던시 셀 스트링
220 : 센싱 회로 221 : 래치 회로
BST : 스트링 스위치 회로 WT : 기입 제어 회로
ACC1∼ACCn : 어드레스 셀 회로
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 반도체 메모리 장치의 리페어 제어 회로에 관한 것이다.
일반적으로, 반도체 메모리 장치는 제조 공정 중 발생되는 결함(fail) 셀들을 리페어(repair)하기 위해, 리던던시(redundancy) 메모리 셀 어레이를 구비하도록 설계된다. 따라서, 하나 이상의 결함 셀들을 가지는 메인(main) 메모리 셀 어레이의 로우 라인 또는 칼럼 라인이 리던던시 메모리 셀들로 대체될 수 있다. 도 1은 종래의 반도체 메모리 장치의 리페어 제어 회로와, 노말 디코더 및 리던던시 디코더의 개략적인 블록도이다. 도 1을 참고하면, 리페어 제어 회로(10)는 퓨즈 박스(11)와 제어 신호 발생기(12)를 포함한다. 상기 퓨즈 박스(11)에는 리페어될 결함 셀의 어드레스가 미리 프로그램된다. 이 후, 상기 퓨즈 박스(11)는 수신되는 어드레스(ADD)와 자신에 프로그램된 어드레스를 비교하고, 그 비교 결과에 따라 비교 신호(COM)를 출력한다. 상기 제어 신호 발생기(12)는 상기 비교 신호(COM)에 응답하여, 상기 노말 디코더(20)와 상기 리던던시 디코더(30) 중 하나를 선택적으로 인 에이블시키기 위한 제어 신호(CTL)를 출력한다. 상술한 것과 같이, 상기 리페어 제어 회로(10)에서는 결함 셀의 어드레스를 프로그램하는 회로로서, 상기 퓨즈 박스(11)가 사용된다. 여기에서, 상기 퓨즈 박스(11)에 포함된 퓨즈들(미도시)이 레이저에 의해 선택적으로 절단됨에 따라, 상기 퓨즈 박스(11)에 상기 결함 셀의 어드레스가 프로그램된다. 하지만, 상기 퓨즈들이 레이저에 의해 용이하게 절단되기 위해서는, 상기 퓨즈들이 비교적 큰 사이즈로 설계되어야 한다. 이러한, 상기 퓨즈 박스(11)의 점유 면적은 반도체 메모리 장치를 고집적화하고, 칩 전체의 크기를 줄이는데 제한적인 요인으로 작용하고 있다. 또한, 이러한 문제는, 리페어 되어야 할 결함 셀의 수가 증가할 때 더욱 심각하게 나타난다. 즉, 리던던시 메모리 셀의 수가 증가할수록 상기 퓨즈 박스(11)에 포함되는 퓨즈들의 수도 증가하므로, 그 점유 면적이 증가하게 되는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 퓨즈 박스를 구비하지 않고, 플래시 셀 박스에 리페어될 결함 셀들의 어드레스들을 프로그램하고, 이를 이용하여 결함 셀들을 리페어함으로써, 그 점유 면적을 줄여 전체 칩 사이즈를 감소시킬 수 있는 반도체 메모리 장치의 리페어 제어 회로를 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 리페어 제어 회로는, 셀 프로그램 신호와 결함 셀들에 대응하는 어드레스 신호들, 또는 셀 독출 신호와 입력 어드레스 신호들에 응답하여, 프로그램 제어 신호 또는 독출 제어 신호와, 워드 라인 바이어스 전압들을 발생하는 플래시 셀 디코더; 프로그램 제어 신호 또는 독출 제어 신호와, 워드 라인 바이어스 전압들에 응답하여, 프로그램 동작 또는 독출 동작을 실행하고, 프로그램 동작시 결함 셀들에 대응하는 어드레스 신호들이 프로그램되고, 독출 동작시 리던던시 제어 신호들을 출력하는 플래시 셀 박스; 및 리던던시 제어 신호들에 응답하여, 디코더 선택 신호를 출력하는 제어 신호 발생기를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명에 따른 반도체 메모리 장치의 리페어 제어 회로와, 노말 디코더 및 리던던시 디코더의 블록도이다. 도 2를 참고하면, 리페어 제어 회로(100)는 플래시 셀 디코더(110), 플래시 셀 박스(120), 및 제어 신호 발생기(130)를 포함한다. 상기 플래시 셀 디코더(110)는 셀 프로그램 신호(CPGM)와 결함 셀들에 대응하는 어드레스 신호들(FA1∼FAn)(n은 정수), 또는 셀 독출 신호(CREAD)와 입력 어드레스 신호들(A1∼An)(n은 정수)에 응답하여, 상기 플래시 셀 박스(120)의 프로그램 동작, 독출 동작, 및 소거 동작을 제어한다. 상기 프로그램 동작시, 상기 플래시 셀 박스(120)에는 상기 결함 셀들에 대응하는 어드레스 신호들(FA1∼FAn)이 프로그램된다. 또, 상기 독출 동작시, 상기 플래시 셀 박스(120)는 프로그램된 상 태에 따라 리던던시 제어 신호들(REPb1∼REPbK)(K는 정수)을 출력한다. 상기 제어 신호 발생기(130)는 상기 리던던시 제어 신호들(REPb1∼REPbK)에 응답하여, 디코더 선택 신호(RGEN)와 반전된 리던던시 제어 신호들(REP1∼REPK)을 출력한다. 좀 더 상세하게는, 상기 제어 신호 발생기(130)는 상기 리던던시 제어 신호들(REPb1∼REPbK)에 응답하여, 상기 플래시 셀 디코더(110)에 입력되는 상기 입력 어드레스 신호들(A1∼An)과 상기 플래시 셀 박스(120)에 프로그램된 상기 결함 셀의 어드레스 신호들(FA1∼FAn)이 일치하는 지의 여부를 판단하고, 그 판단 결과에 따라 상기 디코더 선택 신호(RGEN)를 인에이블시키거나 또는 디세이블시킨다. 예를 들어, 상기 입력 어드레스 신호들(A1∼An)과 상기 결함 셀의 어드레스들(FA1∼FAn)이 일치할 때, 상기 플래시 셀 디코더(110)는 상기 디코더 선택 신호(RGEN)를 인에이블시키고, 일치하지 않을 때, 상기 디코더 선택 신호(RGEN)를 디세이블시킨다. 또, 상기 플래시 셀 디코더(110)는 셀 프로그램 신호(CPGM)가 수신될 때, 마스킹 어드레스 신호(MA)를 더 수신하고, 상기 마스킹 어드레스 신호(MA)에 응답하여, 상기 플래시 셀 박스(120)를 인에이블시키거나 또는 디세이블시킨다.
또, 상기 제어 신호 발생기(130)가 상기 디코더 선택 신호(RGEN)를 노말 디코더(101)와 리던던시 디코더(102)에 출력하고, 상기 반전된 리던던시 제어 신호들(REP1∼REPK)을 상기 리던던시 디코더(102)에 출력한다. 그 결과, 상기 디코더 선택 신호(RGEN)에 응답하여, 상기 노말 디코더(101)와 상기 리던던시 디코더(102) 중 하나가 인에이블된다. 바람직하게, 상기 디코더 선택 신호(RGEN)가 인에이블될 때, 상기 리던던시 디코더(102)가 인에이블되고, 상기 노말 디코더(101)는 디세이 블된다. 반대로, 상기 디코더 선택 신호(RGEN)가 디세이블될 때, 상기 노말 디코더(101)가 인에이블되고, 상기 리던던시 디코더(102)가 디세이블된다.
여기에서, 상기 노말 디코더(101)는 노말 메모리 셀들(미도시)의 프로그램 동작 또는 독출 동작을 제어하고, 상기 리던던시 디코더(102)는 리던던시 메모리 셀들(미도시)의 프로그램 동작 또는 독출 동작을 제어한다. 여기에서, 상기 노말 디코더(101)와 상기 리던던시 디코더(102)는 각각 로우 디코더이거나 또는 칼럼 디코더일 수 있다. 또, 상기 리던던시 디코더(102)가 인에이블될 때, 상기 반전된 리던던시 제어 신호들(REP1∼REPK)에 응답하여, 상기 리던던시 메모리 셀들 중 일부 또는 전체를 선택하고, 그 선택된 리던던시 메모리 셀들의 프로그램 동작 또는 독출 동작을 제어한다.
도 3은 도 2에 도시된 플래시 셀 디코더와 플래시 셀 박스의 상세한 블록도이다. 도 3을 참고하면, 플래시 셀 디코더(110)는 셀 독출 신호(CREAD)에 응답하여 독출 제어 신호(RCTL)를 출력하고, 셀 프로그램 신호(CPGM)에 응답하여 기입 제어 신호(WCTL)를 출력한다. 또, 상기 플래시 셀 디코더(110)는 상기 셀 프로그램 신호(CPGM)와 상기 셀 독출 신호(CREAD) 중 하나에 응답하여, 스위칭 제어 전압(VB), 드레인 선택 라인 전압(VD), 소스 선택 라인 전압(VS), 및 센싱 제어 전압(VSEN)을 발생한다. 좀 더 상세하게는, 상기 플래시 셀 디코더(110)가 상기 스위칭 제어 전압(VB)을 스위칭 제어 라인(BSL)에, 상기 드레인 선택 라인 전압(VD)을 드레인 선택 라인(DSL)에, 및 상기 소스 선택 라인 전압(VS)을 소스 선택 라인(SSL)에 각각 출력한다.
상기 플래시 셀 디코더(110)는 상기 셀 프로그램 신호(CPGM)와 상기 마스킹 어드레스 신호(MA) 또는 상기 셀 독출 신호(CREAD)에 응답하여, 제1 워드 라인 바이어스 전압(VWS)을 발생하여, 제어 워드 라인(FWL)에 출력한다. 좀 더 상세하게는, 상기 셀 프로그램 신호(CPGM)와 상기 마스킹 어드레스 신호(MA)에 응답하여, 상기 플래시 셀 디코더(110)가 상기 제1 워드 라인 바이어스 전압(VWS)으로서, 프로그램 전압(Vpgm)(예를 들어, 18V)과 패스 전압(Vpss)(예를 들어, 10V) 중 하나를 출력한다. 바람직하게, 상기 플래시 셀 디코더(110)는, 상기 마스킹 어드레스 신호(MA)가 로직 '1'일 때, 상기 제1 워드 라인 바이어스 전압(VWS)으로서, 상기 프로그램 전압(Vpgm)을 출력하고, 상기 마스킹 어드레스 신호(MA)가 로직 '0'일 때, 상기 제1 워드 라인 바이어스 전압(VWS)으로서, 상기 패스 전압(Vpss)을 출력한다. 택일적으로, 상기 플래시 셀 디코더(110)는, 상기 마스킹 어드레스 신호(MA)가 로직 '0'일 때, 상기 제1 워드 라인 바이어스 전압(VWS)으로서, 상기 프로그램 전압(Vpgm)을 출력하고, 상기 마스킹 어드레스 신호(MA)가 로직 '1'일 때, 상기 제1 워드 라인 바이어스 전압(VWS)으로서, 상기 패스 전압(Vpss)을 출력할 수도 있다. 또, 상기 플래시 셀 디코더(110)는 상기 셀 프로그램 신호(CPGM)에 응답하여, 초기에(즉, 상기 프로그램 전압(Vpgm)을 출력하기 전에) 상기 제1 워드 라인 바이어스 전압(VWS)으로서, 소거 전압(즉, 그라운드 전압(Vss)(예를 들어, 0V))을 출력한다. 또, 상기 셀 독출 신호(CREAD)에 응답하여, 상기 제1 워드 라인 바이어스 전압(VWS)으로서, 상기 그라운드 전압(Vss)을 출력한다.
또, 상기 플래시 셀 디코더(110)는 상기 셀 프로그램 신호(CPGM)와 상기 결 함 셀들에 대응하는 어드레스 신호들(FA1∼FAn), 또는 상기 셀 독출 신호(CREAD)와 상기 입력 어드레스 신호들(A1∼An)에 응답하여, 제2 워드 라인 바이어스 전압들(VWL1∼VWLn)(n은 정수)을 제1 워드 라인들(WL1∼WLn)(n은 정수)에 각각 출력하고, 제3 워드 라인 바이어스 전압들(VWLb1∼VWLbn)(n은 정수)을 제2 워드 라인들(WLb1∼WLbn)(n은 정수)에 각각 출력한다. 좀 더 상세하게는, 상기 플래시 셀 디코더(110)가 상기 셀 프로그램 신호(CPGM)와 상기 결함 셀들에 대응하는 어드레스 신호들(FA1∼FAn)에 응답하여, 상기 제2 워드 라인 바이어스 전압들(VWL1∼VWLn)과, 상기 제3 워드 라인 바이어스 전압들(VWLb1∼VWLbn)을 각각 상기 프로그램 전압(Vpgm) 또는 상기 패스 전압(Vpss)으로 출력한다. 예를 들어, 상기 어드레스 신호들(FA1∼FAn)이 각각 로직 '1'일 때, 상기 플래시 셀 디코더(110)는 상기 제2 워드 라인 바이어스 전압들(VWL1∼VWLn)을 각각 상기 프로그램 전압(Vpgm) 레벨로 출력하고, 상기 제3 워드 라인 바이어스 전압들(VWLb1∼VWLbn)을 상기 패스 전압(Vpss) 레벨로 출력한다. 또, 상기 어드레스 신호들(FA1∼FAn)이 각각 로직 '0'일 때, 상기 플래시 셀 디코더(110)는 상기 제2 워드 라인 바이어스 전압들(VWL1∼VWLn)을 각각 상기 패스 전압(Vpss) 레벨로 출력하고, 상기 제3 워드 라인 바이어스 전압들(VWLb1∼VWLbn)을 상기 프로그램 전압(Vpgm) 레벨로 출력한다. 한편, 예를 들어, 상기 어드레스 신호들(FA1∼FA5)의 로직 값이 '11010'일 때, 상기 플래시 셀 디코더(110)는 상기 제2 워드 라인 바이어스 전압들(VWL1, VWL2, VWL4)과, 상기 제3 워드 라인 바이어스 전압들(VWLb3, VWLb5)을 상기 프로그램 전압(Vpgm) 레벨로 출력하고, 상기 제2 워드 라인 바이어스 전압들(VWL3, VWL5)과 상기 제3 워드 라인 바 이어스 전압들(VWLb1, VWLb2, VWLb4)을 상기 패스 전압(Vpss) 레벨로 출력한다.
또, 상기 셀 독출 신호(CREAD)와 상기 입력 어드레스 신호들(A1∼An)에 응답하여, 상기 플래시 셀 디코더(110)가 상기 제2 워드 라인 바이어스 전압들(VWL1∼VWLn)과, 상기 제3 워드 라인 바이어스 전압들(VWLb1∼VWLbn)을 각각 독출 전압(Vre) 또는 상기 그라운드 전압(Vss)으로 출력한다. 바람직하게, 상기 독출 전압(Vre)은 프로그램된 메모리 셀(C1∼Cn 중 하나, 도 4 참고)의 문턱 전압보다 크게 설정된다.
상기 입력 어드레스 신호들(A1∼An)이 각각 로직 '1'일 때, 상기 플래시 셀 디코더(110)는 상기 제2 워드 라인 바이어스 전압들(VWL1∼VWLn)을 각각 상기 독출 전압(Vre) 레벨로 출력하고, 상기 제3 워드 라인 바이어스 전압들(VWLb1∼VWLbn)을 상기 그라운드 전압(Vss) 레벨로 출력한다. 또, 상기 입력 어드레스 신호들(A1∼An)이 각각 로직 '0'일 때, 상기 플래시 셀 디코더(110)는 상기 제2 워드 라인 바이어스 전압들(VWL1∼VWLn)을 각각 상기 그라운드 전압(Vss) 레벨로 출력하고, 상기 제3 워드 라인 바이어스 전압들(VWLb1∼VWLbn)을 상기 독출 전압(Vre) 레벨로 출력한다. 한편, 예를 들어, 상기 입력 어드레스 신호들(A1∼An)의 로직 값이 '11010'일 때, 상기 플래시 셀 디코더(110)는 상기 제2 워드 라인 바이어스 전압들(VWL1, VWL2, VWL4)과, 상기 제3 워드 라인 바이어스 전압들(VWLb3, VWLb5)을 상기 독출 전압(Vre) 레벨로 출력하고, 상기 제2 워드 라인 바이어스 전압들(VWL3, VWL5)과 상기 제3 워드 라인 바이어스 전압들(VWLb1, VWLb2, VWLb4)을 상기 그라운드 전압(Vss) 레벨로 출력한다.
상기 플래시 셀 박스(120)는 복수의 플래시 셀 회로들(FC1∼FCK)(K는 정수)을 포함한다. 상기 복수의 플래시 셀 회로들(FC1∼FCK)은 상기 스위칭 제어 라인(BSL), 상기 드레인 선택 라인(DSL), 상기 소스 선택 라인(SSL), 및 소스 라인(SL)을 공유한다. 또, 상기 복수의 플래시 셀 회로들(FC1∼FCK)은 상기 제1 워드 라인(FWL), 상기 제2 워드 라인들(WL1∼WLn), 및 상기 제3 워드 라인들(WLb1∼WLbn)을 공유한다. 또, 상기 플래시 셀 회로들(FC1∼FCK)의 P-웰(well)에는 벌크(bulk) 전압(VPWE)이 입력된다. 바람직하게, 상기 플래시 셀 회로들(FC1∼FCK)의 프로그램 동작시 또는 독출 동작시, 상기 그라운드 전압(Vss) 레벨의 상기 벌크 전압(VPWE)이 상기 플래시 셀 회로들(FC1∼FCK)에 입력된다. 또, 상기 플래시 셀 회로들(FC1∼FCK)의 소거 동작시, 프로그램 전압(Vppgm)(예를 들어, 20V) 레벨의 상기 벌크 전압(VPWE)이 상기 플래시 셀 회로들(FC1∼FCK)에 입력된다. 한편, 상기 리페어 제어 회로(100)가 플래시 메모리 장치에 구비될 경우, 상기 플래시 셀 회로들(FC1∼FCK)의 P-웰은 상기 플래시 메모리 장치의 메모리 셀 어레이의 P-웰과 분리되도록 설계되는 것이 바람직하다.
독출 동작시, 상기 플래시 셀 회로들(FC1∼FCK)은 상기 센싱 제어 전압(VSEN), 상기 제1 내지 제3 워드 라인 바이어스 전압들(VWS, VWL1∼VWLn, VWLb1∼VWLbn), 및 상기 독출 제어 신호(RCTL)에 응답하여, 리던던시 제어 신호들(REPb1∼PEPbK)을 각각 출력한다. 또, 프로그램 동작시, 상기 제1 내지 제3 워드 라인 바이어스 전압들(VWS, VWL1∼VWLn, VWLb1∼VWLbn), 프로그램 제어 신호들(AP1∼APK)(K는 정수), 및 상기 기입 제어 신호(WCTL)에 응답하여, 상기 플래시 셀 회로들(FC1 ∼FCK)이 프로그램 동작을 실행한다. 그 결과, 상기 플래시 셀 회로들(FC1∼FCK)에 상기 결함 셀들에 대응하는 어드레스 신호들(FA1∼FAn)이 프로그램된다.
다음으로, 상기 플래시 셀 회로들(FC1∼FCK)을 좀 더 상세히 설명한다. 상기 플래시 셀 회로들(FC1∼FCK)의 구성 및 구체적인 동작은 실질적으로 유사하므로, 상기 플래시 셀 회로(FC1)의 구성 및 동작을 중심으로 설명하기로 한다. 도 4는 상기 플래시 셀 회로(FC1)의 상세한 회로도이다. 상기 플래시 셀 회로(FC1)는 리던던시 셀 스트링(210), 스트링 스위치 회로(BST), 센싱 회로(220), 및 기입 제어 회로(WT)를 포함한다. 상기 리던던시 셀 스트링(210)은 드레인 선택 트랜지스터(DST), 소스 선택 트랜지스터(SST), 제어 메모리 셀(CS), 및 어드레스 셀 회로들(ACC1∼ACCn)(n은 정수)을 포함한다.
상기 드레인 선택 트랜지스터(DST)의 게이트는 상기 드레인 선택 라인(DSL)에 연결되고, 상기 소스 선택 트랜지스터(SST)의 게이트는 상기 소스 선택 라인(SSL)에 연결된다. 상기 드레인 선택 트랜지스터(DST)는 상기 스트링 스위치 회로(BST)에 더 연결되고, 상기 드레인 선택 라인(DSL)을 통하여 수신되는 상기 드레인 선택 라인 전압(VD)에 응답하여 턴 온 또는 오프된다. 상기 소스 선택 트랜지스터(SST)는 소스 라인(SL)에 더 연결되고, 상기 소스 선택 라인(SSL)을 통하여 수신되는 상기 소스 선택 라인 전압(VS)에 응답하여 턴 온 또는 오프된다. 상기 제어 메모리 셀(CS)의 게이트는 상기 제1 워드 라인(FWL)에 연결된다. 상기 제어 메모리 셀(CS)은 상기 제1 워드 라인(FWL)을 통하여 수신되는 상기 제1 워드 라인 바이어스 전압(VWS)에 응답하여, 프로그램되거나 또는 프로그램되지 않는다. 예를 들어, 상기 제1 워드 라인 바이어스 전압(VWS)이 상기 프로그램 전압(Vpgm) 레벨일 때, 상기 제어 메모리 셀(CS)이 프로그램되고, 상기 패스 전압(Vpss) 레벨일 때, 프로그램되지 않는다. 여기에서, 상기 제어 메모리 셀(CS)이 프로그램된 상태이면, 상기 리던던시 셀 스트링(210)이 디세이블되어 동작을 정지하고, 상기 제어 메모리 셀(CS)이 소거된 상태이면, 상기 리던던시 셀 스트링(210)이 인에이블되어 동작한다. 따라서, 상기 제어 메모리 셀(CS)이 소거된 경우, 상기 리던던시 셀 스트링(210)이 결함 셀의 리페어를 위해 사용될 수 있고, 상기 제어 메모리 셀(CS)이 프로그램된 경우, 상기 리던던시 셀 스트링(210)이 결함 셀의 리페어를 위해 사용될 수 없다.
상기 어드레스 셀 회로들(ACC1∼ACCn)은 상기 제1 워드 라인들(WL1∼WLn) 중 하나와, 상기 제2 워드 라인들(WLb1∼WLbn) 중 하나로 이루어지는 한 쌍의 워드 라인마다 각각 하나씩 대응하게 연결된다. 좀 더 상세하게는, 예를 들어, 상기 어드레스 셀 회로(ACC1)는 상기 제1 워드 라인(WL1)과 상기 제2 워드 라인(WLb1)에 연결된다. 또, 상기 어드레스 셀 회로들(ACC1∼ACCn)은 상기 제어 메모리 셀(CS)과 상기 소스 선택 트랜지스터(SST) 사이에 직렬로 연결된다.
상기 어드레스 셀 회로들(ACC1∼ACCn) 각각은 제1 메모리 셀들(C1∼Cn) 중 하나와, 제2 메모리 셀들(Cb1∼Cbn) 중 하나를 포함한다. 예를 들어, 상기 어드레스 셀 회로(ACC1)는 상기 제1 및 제2 메모리 셀들(C1, Cb1)을 포함한다. 상기 제1 메모리 셀들(C1∼Cn)의 게이트들은 상기 제2 워드 라인들(WL1∼WLn)에 각각 연결되고, 상기 제2 메모리 셀들(Cb1∼Cbn)의 게이트들은 상기 제3 워드 라인들(WLb1∼ WLbn)에 각각 연결된다. 상기 프로그램 동작시, 상기 어드레스 셀 회로들(ACC1∼ACCn)에는 상기 결함 셀들에 대응하는 어드레스 신호들(FA1∼FAn)이 각각 프로그램된다. 좀 더 상세하게는, 상기 어드레스 신호들(FA1∼FAn)의 로직 값에 따라 상기 상기 어드레스 셀 회로들(ACC1∼ACCn) 각각의 상기 제1 메모리 셀들(C1∼Cn) 중 하나 또는 상기 제2 메모리 셀들(Cb1∼Cbn) 중 하나가 프로그램된다. 예를 들어, 상기 어드레스 신호(FA1)의 로직 값이 '1'일 때, 상기 어드레스 셀 회로(ACC1)의 상기 제1 메모리 셀(C1)이 프로그램되고, 상기 어드레스 신호(FA1)의 로직 값이 '0'일 때, 상기 어드레스 셀 회로(ACC1)의 상기 제2 메모리 셀(Cb1)이 프로그램된다.
상기 독출 동작시, 상기 어드레스 셀 회로들(ACC1∼ACCn)의 프로그램 상태와, 상기 입력 어드레스 신호들(A1∼An)의 로직 값에 따라 상기 어드레스 셀 회로들(ACC1∼ACCn)의 상기 제1 및 제2 메모리 셀들(C1,Cb1∼Cn,Cbn)이 모두 턴 온되거나 또는 일부가 턴 온된다. 예를 들어, 상기 제1 메모리 셀들(C1∼Cn)이 모두 프로그램된 상태이고, 상기 입력 어드레스 신호들(A1∼An)의 로직 값이 모두 '1'일 때, 상기 제1 및 제2 메모리 셀들(C1,Cb1∼Cn,Cbn)이 모두 턴 온 된다. 이처럼, 상기 어드레스 셀 회로들(ACC1∼ACCn)의 상기 제1 및 제2 메모리 셀들(C1∼Cn, Cb1∼Cbn)이 모두 턴 온되면, 상기 센싱 노드(SO)가 상기 소스 라인(SL)에 연결되어, 상기 소스 라인(SL)에 공급되는 그라운드 전압(Vss)으로 디스차지된다. 또, 예를 들어, 상기 제1 메모리 셀들(C1∼Cn)이 모두 프로그램된 상태이고, 상기 입력 어드레스 신호들(A1∼An)의 로직 값이 모두 '0'일 때, 상기 제1 메모리 셀들(C1∼Cn)이 모두 턴 오프되고, 상기 제2 메모리 셀들(Cb1∼Cbn)이 모두 턴 온된다. 이처럼, 상 기 어드레스 셀 회로들(ACC1∼ACCn)의 상기 제1 및 제2 메모리 셀들(C1∼Cn, Cb1∼Cbn) 중 하나 또는 일부가 턴 오프되면, 상기 센싱 노드(SO)가 상기 소스 라인(SL)으로부터 분리되므로, 상기 센싱 노드(SO)의 전압이 그대로 유지된다.
상기 스트링 스위치 회로(BST)는 NMOS 트랜지스터로 구현될 수 있다. 상기 스트링 스위치 회로(BST)는 고전압 소자로 구현되는 것이 바람직하다. 상기 스트링 스위치 회로(BST)는 상기 센싱 노드(SO)와 상기 리던던시 셀 스트링(210) 사이에 연결된다. 상기 스트링 스위치 회로(BST)는 상기 스위칭 제어 전압(VB)에 응답하여, 상기 리던던시 셀 스트링(210)을 상기 센싱 노드(SO)에 연결하거나 또는 분리한다.
상기 센싱 회로(220)는 프리차지 회로(PT)와 래치 회로(221)를 포함한다. 상기 프리차지 회로(PT)는 PMOS 트랜지스터로서 구현될 수 있고, 상기 센싱 제어 전압(VSEN)에 응답하여, 상기 센싱 노드(SO)를 내부 전압(Vcc)으로 프리차지한다. 바람직하게, 상기 프리차지 회로(PT)는 상기 리던던시 셀 스트링(210)의 메모리 셀들(C1∼Cn, Cb1∼Cbn)의 전류 구동 능력보다 작은 전류 구동 능력을 가지는 PMOS 트랜지스터로서 구현되는 것이 바람직하다. 상기 래치 회로(221)는 인버터(222)와 래치(223)를 포함한다. 상기 래치(223)는 인버터들(224, 225)을 포함한다. 상기 인버터(222)는 상기 독출 제어 신호(RCTL)에 응답하여, 상기 센싱 노드(SO)의 전압을 센싱하고, 그 센싱 신호(IREP1)를 출력한다. 상기 래치(223)는 센싱 신호(IREP1)를 래치하고, 그 래치한 신호를 리던던시 제어 신호(REPb1)로서 출력 노드(OUT)에 출력한다. 상기 기입 제어 회로(WT)는 NMOS 트랜지스터로 구현될 수 있고, 기입 제어 신호(WCTL)에 응답하여, 상기 출력 노드(OUT)로부터 수신되는 프로그램 제어 신호(AP1)를 상기 센싱 노드(SO)에 출력한다.
다음으로, 도 5를 참고하여, 상기 플래시 셀 회로(FC1)의 프로그램 동작을 상세히 설명한다. 설명의 간략화를 위해, 상기 리던던시 셀 스트링(210)이 어드레스 셀 회로들(ACC1∼ACC5)을 포함하는 것으로 가정하자.
먼저, 상기 플래시 셀 디코더(110)가 초기에, 상기 제어 메모리 셀(CS)과, 어드레스 셀 회로들(ACC1∼ACC5)의 제1 및 제2 메모리 셀들(C1∼Cn, Cb1∼Cbn)의 소거 동작을 제어한다. 상기 제어 메모리 셀(CS)과, 제1 및 제2 메모리 셀들(C1∼Cn, Cb1∼Cbn)의 소거 동작은 본 발명의 기술 분야에서 통상의 지식을 가진 자라면 이해할 수 있으므로, 이에 대한 상세한 설명은 생략하기로 한다.
이 후, 상기 플래시 셀 디코더(110)가 상기 셀 프로그램 신호(CPGM)에 응답하여, 상기 센싱 제어 전압(VSEN)을 내부 전압(Vcc) 레벨로 출력하고, 상기 스위칭 제어 전압(VB)을 전압(Vcc+Vt1, Vt1은 스트링 스위치 회로인 NMOS 트랜지스터(BST)의 문턱 전압) 레벨로 출력한다. 그 결과, 상기 센싱 회로(220)의 프리차지 회로(PT)가 턴 오프되고, 상기 NMOS 트랜지스터(BST)가 턴 온된다. 또, 상기 플래시 셀 디코더(110)가 상기 셀 프로그램 신호(CPGM)에 응답하여, 상기 드레인 선택 라인 전압(VD)을 상기 내부 전압(Vcc) 레벨로, 상기 소스 선택 라인 전압(Vss)을 상기 그라운드 전압(Vss) 레벨로 각각 출력한다. 그 결과, 상기 드레인 선택 트랜지스터(DST)가 턴 온되고, 상기 소스 선택 트랜지스터(SST)가 턴 오프된다.
또, 상기 플래시 셀 디코더(110)가 상기 셀 프로그램 신호(CPGM)에 응답하 여, 기입 제어 신호(WCTL)를 발생한다. 이때, 상기 플래시 셀 디코더(110)는 상기 기입 제어 신호(WCTL)를 전압(Vcc+Vt2, Vt2는 기입 제어 회로인 NMOS 트랜지스터(WT)의 문턱 전압) 레벨로 출력한다. 그 결과, 상기 NMOS 트랜지스터(WT)가 턴 온되어, 상기 출력 노드(OUT)로부터 수신되는 프로그램 제어 신호(AP1)를 상기 센싱 노드(SO)에 출력한다. 이때, 상기 프로그램 제어 신호(AP1)가 로직 '1'(즉, 내부 전압(Vcc) 레벨)일 때, 상기 센싱 노드(SO)에 상기 내부 전압(Vcc)이 인가되므로, 상기 어드레스 셀 회로들(ACC1∼ACC5)이 프로그램 동작이 진행되지 않는다. 또, 상기 프로그램 제어 신호(AP1)가 로직 '0'(즉, 그라운드 전압(Vss) 레벨)일 때, 상기 센싱 노드(SO)에 상기 그라운드 전압(Vss)이 인가되어, 상기 어드레스 셀 회로들(ACC1∼ACC5)이 프로그램 동작이 진행된다.
예를 들어, 수신되는 결함 셀들에 대응하는 어드레스 신호들(FA1∼FA5)의 로직 값이 '11100'일 때, 상기 플래시 셀 디코더(110)는 상기 제2 워드 라인 바이어스 전압들(VWL1∼VWL3)과 상기 제3 워드 라인 바이어스 전압들(VWLb4, VWLb5)을 상기 프로그램 전압(Vpgm)으로 출력하고, 상기 제2 워드 라인 바이어스 전압들(VWL4, VWL5)과 상기 제3 워드 라인 바이어스 전압들(VWLb1∼VWLb3)을 상기 패스 전압(Vpss)으로 출력한다. 그 결과, 상기 제1 메모리 셀들(C1∼C3)과 상기 제2 메모리 셀들(Cb4, Cb5)이 프로그램되고, 상기 제1 메모리 셀들(C4, C5)과 상기 제2 메모리 셀들(Cb1∼Cb3)이 프로그램되지 않고, 소거된 상태로 유지된다.
다음으로, 도 6을 참고하여, 상기 플래시 셀 회로(FC1)의 독출 동작을 상세히 설명한다. 설명의 간략화를 위해, 상기 리던던시 셀 스트링(210)이 어드레스 셀 회로들(ACC1∼ACC5)을 포함하는 것으로 가정하자. 또, 상기 제1 메모리 셀들(C1∼C3)과 상기 제2 메모리 셀들(Cb4, Cb5)이 프로그램된 경우, 상기 플래시 셀 회로(FC1)의 독출 동작을 설명하기로 한다.
상기 플래시 셀 디코더(110)가 상기 셀 독출 신호(CREAD)에 응답하여, 상기 센싱 제어 전압(VSEN)을 설정된 시간 동안 그라운드 전압(Vss)으로 출력한다. 그 결과, 상기 센싱 회로(220)의 프리차지 회로(PT)가 상기 설정된 시간 동안 상기 센싱 노드(SO)를 상기 내부 전압(Vcc)으로 프리차지한다. 또, 상기 플래시 셀 디코더(110)가 상기 셀 독출 신호(CREAD)에 응답하여, 상기 드레인 선택 라인 전압(VD)과, 상기 소스 선택 라인 전압(Vss)을 상기 내부 전압(Vcc) 레벨로 각각 출력한다. 그 결과, 상기 드레인 선택 트랜지스터(DST)와 상기 소스 선택 트랜지스터(SST)가 턴 온된다.
예를 들어, 상기 입력 어드레스 신호들(A1∼An)의 로직 값이 '11100'일 때, 상기 플래시 셀 디코더(110)가 상기 제2 워드 라인 바이어스 전압들(VWL1∼VWL3)과 상기 제3 워드 라인 바이어스 전압들(VWLb4, VWLb5)을 상기 독출 전압(Vre)으로 출력하고, 상기 제2 워드 라인 바이어스 전압들(VWL4, VWL5)과 상기 제3 워드 라인 바이어스 전압들(VWLb1∼VWLb3)이 상기 그라운드 전압(Vss)으로 출력한다. 그 결과, 상기 제1 및 제2 메모리 셀들(C1∼C5, Cb1∼Cb5)이 모두 턴 온되어, 상기 센싱 노드(SO)를 상기 소스 라인(SL)에 연결한다. 이때, 상기 소스 라인(SL)에 상기 그라운드 전압(Vss)이 공급되므로, 상기 센싱 노드(SO)가 상기 그라운드 전압(Vss)으로 디스차지된다. 이 후, 상기 플래시 셀 디코더(110)가 상기 셀 독출 신호(CREAD) 에 응답하여, 상기 독출 제어 신호(RCTL)를 인에이블시킨다. 그 결과, 상기 래치 회로(221)의 상기 인버터(222)가 상기 센싱 노드(SO)의 전압을 센싱하고, 하이 레벨의 센싱 신호(IREP1)를 출력한다. 상기 래치(223)는 상기 센싱 신호(IREP1)를 래치하고, 로우 레벨의 상기 리던던시 제어 신호(REPb1)를 상기 출력 노드(OUT)에 출력한다.
한편, 상기 입력 어드레스 신호들(A1∼An)의 로직 값이 '00011'일 때, 상기 플래시 셀 디코더(110)가 상기 제2 워드 라인 바이어스 전압들(VWL1∼VWL3)과 상기 제3 워드 라인 바이어스 전압들(VWLb4, VWLb5)을 상기 그라운드 전압(Vss)으로 출력하고, 상기 제2 워드 라인 바이어스 전압들(VWL4, VWL5)과 상기 제3 워드 라인 바이어스 전압들(VWLb1∼VWLb3)을 상기 독출 전압(Vre)으로 출력한다. 그 결과, 상기 제1 메모리 셀들(C1∼C3)과 상기 제2 메모리 셀들(Cb4, Cb5)이 턴 오프되고, 상기 제1 메모리 셀들(C4, C5)과 상기 제2 메모리 셀들(Cb1∼Cb3)이 턴 온된다. 따라서, 상기 센싱 노드(SO)가 상기 소스 라인(SL)으로부터 분리되므로, 상기 센싱 노드(SO)는 상기 내부 전압(Vcc) 레벨로 유지된다. 이 후, 상기 플래시 셀 디코더(110)가 상기 셀 독출 신호(CREAD)에 응답하여, 상기 독출 제어 신호(RCTL)를 인에이블시킨다. 그 결과, 상기 래치 회로(221)의 상기 인버터(222)가 상기 센싱 노드(SO)의 전압을 센싱하고, 로우 레벨의 센싱 신호(IREP1)를 출력한다. 상기 래치(223)는 상기 센싱 신호(IREP1)를 래치하고, 하이 레벨의 상기 리던던시 제어 신호(REPb1)를 상기 출력 노드(OUT)에 출력한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 퓨즈 박스를 구비하지 않고, 플래시 셀 박스에 리페어될 결함 셀들의 어드레스들을 프로그램하고, 이를 이용하여 결함 셀들을 리페어함으로써, 리페어 제어 회로의 점유 면적과 전체 칩 사이즈가 감소될 수 있다.

Claims (16)

  1. 셀 프로그램 신호와 결함 셀들에 대응하는 어드레스 신호들, 또는 셀 독출 신호와 입력 어드레스 신호들에 응답하여, 프로그램 제어 신호 또는 독출 제어 신호와, 워드 라인 바이어스 전압들을 발생하는 플래시 셀 디코더;
    상기 프로그램 제어 신호 또는 상기 독출 제어 신호와, 상기 워드 라인 바이어스 전압들에 응답하여, 프로그램 동작 또는 독출 동작을 실행하고, 상기 프로그램 동작시 상기 결함 셀들에 대응하는 어드레스 신호들이 프로그램되고, 상기 독출 동작시 리던던시 제어 신호들을 출력하는 플래시 셀 박스; 및
    상기 리던던시 제어 신호들에 응답하여, 디코더 선택 신호를 출력하는 제어 신호 발생기를 포함하는 리페어 제어 회로.
  2. 제1항에 있어서,
    상기 제어 신호 발생기는 상기 리던던시 제어 신호들에 응답하여, 상기 입력 어드레스 신호들과 상기 결함 셀들에 대응하는 어드레스 신호들이 일치하는지의 여부를 판단하고, 그 판단 결과에 따라 상기 디코더 선택 신호를 인에이블시키거나 또는 디세이블시키고,
    상기 디코더 선택 신호에 응답하여, 리던던시 메모리 셀들의 구동을 제어하는 리던던시 디코더와 노말 메모리 셀들의 구동을 제어하는 노말 디코더 중 어느 하나가 인에이블되는 리페어 제어 회로.
  3. 제1항에 있어서,
    상기 플래시 셀 디코더는, 상기 리던던시 제어 신호들을 반전시켜 반전된 리던던시 제어 신호들을 더 출력하고, 상기 셀 프로그램 신호 또는 상기 셀 독출 신호에 응답하여, 스위칭 제어 전압, 드레인 선택 라인 전압, 소스 선택 라인 전압, 및 센싱 제어 전압을 더 발생하고,
    상기 반전된 리던던시 제어 신호들에 응답하여, 리던던시 디코더가 리던던시 메모리 셀들의 구동을 제어하는 리페어 제어 회로.
  4. 제3항에 있어서, 상기 플래시 셀 박스는,
    제어 워드 라인, 복수의 워드 라인 쌍들, 드레인 선택 라인, 소스 선택 라인, 및 소스 라인을 공유하고, 상기 제어 워드 라인 및 상기 복수의 워드 라인 쌍들을 통하여 상기 워드 라인 바이어스 전압들을 수신하고, 상기 드레인 선택 라인을 통하여 상기 드레인 선택 라인 전압을, 상기 소스 선택 라인을 통하여 상기 소스 선택 라인 전압을 각각 수신하고, 상기 스위칭 제어 전압과 상기 센싱 제어 전압을 더 수신하는 복수의 플래시 셀 회로들을 포함하고,
    상기 복수의 플래시 셀 회로들 각각은, 프로그램 제어 신호들 중 하나와, 상기 기입 제어 신호에 응답하여, 상기 결함 셀들에 대응하는 어드레스 신호들을 프로그램하고, 상기 독출 제어 신호에 응답하여, 상기 리던던시 제어 신호들 중 하나를 출력하는 리페어 제어 회로.
  5. 제4항에 있어서, 상기 복수의 플래시 셀 회로들 각각은,
    상기 제어 워드 라인, 상기 복수의 워드 라인 쌍들, 상기 드레인 선택 라인, 상기 소스 선택 라인, 및 상기 소스 라인에 연결되고, 상기 프로그램 동작시, 센싱 노드로부터 수신되는 상기 프로그램 제어 신호들 중 하나와,상기 워드 라인 바이어스 전압들에 응답하여, 상기 결함 셀들에 대응하는 어드레스 신호들을 저장하고, 상기 독출 동작시 그 저장 상태에 따라 상기 센싱 노드의 전압을 변화시키거나 또는 그대로 유지하는 리던던시 셀 스트링;
    상기 독출 제어 신호에 응답하여, 상기 센싱 노드의 전압을 센싱하고, 그 센싱 결과에 따라 상기 리던던시 제어 신호들 중 하나를 출력 노드에 출력하는 센싱 회로; 및
    상기 기입 제어 신호에 응답하여, 상기 출력 노드로부터 수신되는 상기 프로그램 제어 신호들 중 하나를 상기 센싱 노드에 출력하는 기입 제어 회로를 포함하는 리페어 제어 회로.
  6. 제5항에 있어서, 상기 복수의 플래시 셀 회로들 각각은,
    상기 센싱 노드와 상기 리던던시 셀 스트링 사이에 연결되고, 상기 스위칭 제어 전압에 응답하여, 상기 리던던시 셀 스트링을 상기 센싱 노드에 연결하거나 또는 분리하는 스트링 스위치 회로를 더 포함하는 리페어 제어 회로.
  7. 제5항에 있어서,
    상기 워드 라인 바이어스 전압들은 제1 워드 라인 바이어스 전압, 제2 워드 라인 바이어스 전압들, 및 제3 워드 라인 바이어스 전압들을 포함하고,
    상기 리던던시 셀 스트링은,
    상기 드레인 선택 라인을 통하여 수신되는 상기 드레인 선택 라인 전압에 응답하여, 턴 온 또는 오프되는 드레인 선택 트랜지스터;
    상기 소스 라인에 연결되고, 상기 소스 선택 라인을 통하여 수신되는 상기 소스 선택 라인 전압에 응답하여, 턴 온 또는 오프되는 소스 선택 트랜지스터;
    상기 드레인 선택 트랜지스터에 연결되고, 상기 제어 워드 라인을 통하여 상기 제1 워드 라인 바이어스 전압을 수신하는 제어 메모리 셀; 및
    상기 제어 메모리 셀과 상기 소스 선택 트랜지스터 사이에 직렬로 연결되고, 상기 복수의 워드 라인 쌍들 각각에 하나씩 대응하게 연결되고, 각각이 대응하는 한 쌍의 워드 라인들을 통하여, 상기 제2 워드 라인 바이어스 전압들 중 하나와, 상기 제3 워드 라인 바이어스 전압들 중 하나를 수신하고, 상기 프로그램 동작시 상기 결함 셀들에 대응하는 어드레스 신호들을 각각 저장하는 복수의 어드레스 셀 회로들을 포함하는 리페어 제어 회로.
  8. 제7항에 있어서,
    상기 플래시 셀 디코더는 마스킹 어드레스 신호에 더 응답하여, 프로그램 전압, 패스 전압, 및 소거 전압 중 하나를 상기 제1 워드 라인 바이어스 전압으로서 출력하고,
    상기 제어 메모리 셀은 상기 소거 전압에 응답하여 소거되고, 상기 프로그램 동작시 상기 프로그램 전압에 응답하여 프로그램되거나 또는 상기 패스 전압에 응답하여 프로그램되지 않고,
    상기 제어 메모리 셀이 프로그램된 상태일 때, 상기 리던던시 셀 스트링이 디세이블되어 동작을 정지하고, 상기 제어 메모리 셀이 소거된 상태일 때, 상기 리던던시 셀 스트링이 인에이블되어 동작하는 리페어 제어 회로.
  9. 제7항에 있어서, 상기 복수의 어드레스 셀 회로들 각각은,
    상기 한 쌍의 워드 라인들 중 하나를 통하여 상기 제2 워드 라인 바이어스 전압들 중 하나를 수신하는 제1 메모리 셀; 및
    상기 한 쌍의 워드 라인들 중 다른 하나를 통하여 상기 제3 워드 라인 바이어스 전압들 중 하나를 수신하는 제2 메모리 셀을 포함하는 리페어 제어 회로.
  10. 제9항에 있어서,
    상기 프로그램 동작시, 상기 플래시 셀 디코더는 상기 결함 셀들에 대응하는 어드레스 신호들이 각각 로직 '1'일 때, 프로그램 전압 레벨의 상기 제2 워드 라인 바이어스 전압들과, 패스 전압 레벨의 상기 제3 워드 라인 바이어스 전압들을 출력하고, 상기 결함 셀들에 대응하는 어드레스 신호들이 각각 로직 '0'일 때, 상기 패스 전압 레벨의 상기 제2 워드 라인 바이어스 전압들과, 상기 프로그램 전압 레벨 의 상기 제3 워드 라인 바이어스 전압들을 출력하는 리페어 제어 회로.
  11. 제10항에 있어서,
    상기 제2 워드 라인 바이어스 전압들 중 하나가 상기 프로그램 전압 레벨일 때, 상기 제1 메모리 셀이 프로그램되고, 상기 제3 워드 라인 바이어스 전압들 중 하나가 상기 프로그램 전압 레벨일 때, 상기 제2 메모리 셀이 프로그램되고,
    상기 제1 메모리 셀이 프로그램될 때, 상기 제2 메모리 셀이 프로그램되지 않는 리페어 제어 회로.
  12. 제9항에 있어서,
    상기 독출 동작시, 상기 플래시 셀 디코더는 상기 입력 어드레스 신호들이 각각 로직 '1'일 때, 독출 전압 레벨의 상기 제2 워드 라인 바이어스 전압들과, 그라운드 전압 레벨의 상기 제3 워드 라인 바이어스 전압들을 출력하고, 상기 입력 어드레스 신호들이 각각 로직 '0'일 때, 상기 그라운드 전압 레벨의 상기 제2 워드 라인 바이어스 전압들과, 상기 독출 전압 레벨의 상기 제3 워드 라인 바이어스 전압들을 출력하고,
    상기 독출 전압은 상기 제1 및 제2 메모리 셀들 중 프로그램된 어느 하나의 셀의 문턱 전압보다 큰 리페어 제어 회로.
  13. 제12항에 있어서,
    상기 입력 어드레스 신호들 중 하나가 로직 '1'이고, 상기 제1 메모리 셀이 프로그램된 상태일 때, 상기 제2 워드 라인 바이어스 전압들 중 하나에 응답하여, 상기 제1 메모리 셀이 턴 온되고, 상기 제3 워드 라인 바이어스 전압들 중 하나에 응답하여, 상기 제2 메모리 셀이 턴 온되고,
    상기 입력 어드레스 신호들 중 하나가 로직 '0'이고, 상기 제1 메모리 셀이 프로그램된 상태일 때, 상기 제2 워드 라인 바이어스 전압들 중 하나에 응답하여, 상기 제1 메모리 셀이 턴 오프되고, 상기 제3 워드 라인 바이어스 전압들 중 하나에 응답하여, 상기 제2 메모리 셀이 턴 온되는 리페어 제어 회로.
  14. 제12항에 있어서,
    상기 입력 어드레스 신호들 중 하나가 로직 '1'이고, 상기 제2 메모리 셀이 프로그램된 상태일 때, 상기 제2 워드 라인 바이어스 전압들 중 하나에 응답하여, 상기 제1 메모리 셀이 턴 온되고, 상기 제3 워드 라인 바이어스 전압들 중 하나에 응답하여, 상기 제2 메모리 셀이 턴 오프되고,
    상기 입력 어드레스 신호들 중 하나가 로직 '0'이고, 상기 제2 메모리 셀이 프로그램된 상태일 때, 상기 제2 워드 라인 바이어스 전압들 중 하나에 응답하여, 상기 제1 메모리 셀이 턴 온되고, 상기 제3 워드 라인 바이어스 전압들 중 하나에 응답하여, 상기 제2 메모리 셀이 턴 온되는 리페어 제어 회로.
  15. 제9항에 있어서,
    상기 독출 동작시, 상기 복수의 어드레스 셀 회로들 각각의 상기 제1 및 제2 메모리 셀들이 모두 턴 온될 때, 상기 센싱 노드가 그라운드 전압으로 디스차지되고, 상기 복수의 어드레스 셀 회로들 각각의 상기 제1 및 제2 메모리 셀들 중 하나 또는 일부가 턴 오프될 때, 상기 센싱 노드의 전압이 그대로 유지되는 리페어 제어 회로.
  16. 제15항에 있어서, 상기 센싱 회로는,
    상기 센싱 제어 전압에 응답하여, 상기 센싱 노드를 내부 전압으로 프리차지하는 프리차지 회로; 및
    상기 독출 제어 신호에 응답하여, 상기 센싱 노드의 전압을 센싱하고, 그 센싱된 신호를 래치하고, 그 래치된 신호를 상기 리던던시 제어 신호들 중 하나로서 상기 출력 노드에 출력하는 래치 회로를 포함하는 리페어 제어 회로.
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