JPH10125093A

JPH10125093A - 半導体メモリ装置

Info

Publication number: JPH10125093A
Application number: JP9274856A
Authority: JP
Inventors: Lee Sung-Soo; 城秀李; Lim Young-Ho; 瀛湖林
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1996-10-08
Filing date: 1997-10-07
Publication date: 1998-05-15
Anticipated expiration: 2017-10-07
Also published as: EP0836142A3; DE69717761D1; US5848009A; TW382709B; EP0836142A2; JP3883268B2; DE69717761T2; KR19980026248A; KR100205006B1; CN1112706C; EP0836142B1; CN1178989A

Abstract

(57)【要約】【課題】欠陥セルを救済できる自動ブロックマッピン
グ機能を具備し半導体のパッケージング後にも欠陥セル
の救済が可能な冗長回路を備えた半導体メモリ装置を提
供する。【解決手段】データを格納するための主メモリセルア
レイ１０内に存在する欠陥行ブロックのブロック欠陥状
態情報を格納するフラグセルアレイ２２を具備し、この
フラグセル欠陥状態情報により欠陥行ブロックの代替を
行う修理ブロック選択信号を発生するフラグデコーダ回
路２６を備え、この修理ブロック選択信号により行冗長
アレイ１２の数を超過する欠陥行ブロックを主メモリセ
ルアレイ１０の最上位ブロックによって代替させる。使
用者は主メモリセルアレイ１０で代替された最上位行ブ
ロックを除き残りの主行ブロックのアドレスを使用。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体メモリ装置に
係り、より詳細には、半導体メモリ装置の製造工程中に
発生した欠陥メモリブロックを救済するための自動欠陥
ブロックマッピング機能を備えた冗長回路に関する。

【０００２】

【従来の技術】半導体メモリ装置を製造する際、よりよ
い収率を得るように考慮することは非常に重要な問題で
ある。従来、半導体メモリ装置において、いくつかの欠
陥メモリセル、さらに厳密には一つの欠陥セルだけでも
存在すると、そのメモリ装置は製品として使用すること
はできない。しかし、電話機の自動応答のような特定技
術分野などでは、可能な限り低価格の製品を生産するた
め欠陥セルを有したＤＲＡＭ、ＳＲＡＭ、ＥＥＰＲＯＭ
装置が使用されることもある。

【０００３】高集積半導体メモリ装置の製造時に欠陥セ
ルが生じる確率は、低い集積率の半導体メモリ装置を製
造する時よりも高くなる。すなわち、半導体メモリ装置
が高集積化されると、その製造工程上には多くの困難が
随伴してしまいメモリ装置がくず等によってより大きな
悪影響を受け収率を一層低下させてしまう。このよう
な、メモリ装置の高集積化による収率低下を改善するた
め、いろいろな試みが実施されている。高い収率を得る
ためには勿論、メモリ装置の製造において、欠陥セルの
発生を可能な限り防止できるように製造工程を改善する
ことが一番望しい。しかし、このような努力には限界が
ある。従って、収率改善のためいろいろな技術が提案さ
れ、この中には、メモリ装置の構造を改良して製造過程
で発生した欠陥領域を救済する技術が開発されている。

【０００４】メモリ装置の構造を改良した技術としてよ
く知られているのが冗長技術である。この冗長技術を備
えたメモリ装置には、二進データを貯蔵するための主メ
モリセルアレイが設けられ、この主メモリセルアレイの
各行方向と列方向に予備メモリセルアレイが配置されて
いる。主メモリセルアレイの検査過程において、数個ま
たは数千個の欠陥セルが発見されると、これらは予備メ
モリセルによって代替される。これによって全体チップ
は、欠陥のない製品として維持される。万一、予備メモ
リセルの個数を超過して欠陥セルが発生すると、そのメ
モリ装置は補修することができないため破棄されてしま
う。

【０００５】従来、主セルアレイの行上に存在した欠陥
セルと代替される予備セルアレイは、行冗長アレイと呼
び、さらに列上に存在した欠陥セルと代替する予備セル
アレイを列冗長アレイと称している。欠陥メモリセルを
冗長メモリセルに代替するためには、欠陥セルの位置情
報、すなわち、修理アドレスを貯蔵するための回路と外
部から入力されたアドレスが修理アドレスと一致するか
を判別する回路が必要である。このような回路と上述し
た予備セルアレイは、一般的に冗長回路と称されてい
る。行冗長回路は、任意の行アドレスを解読するととも
に、そのアドレスが格納された修理行アドレス中の一つ
と一致する時、その領域を冗長セルアレイの対応した行
領域に代替する機能を実行する。列冗長回路も上述した
行冗長回路と同様に、列アドレスと格納された修理列ア
ドレスを比較して欠陥を持つ主セルアレイの列領域を冗
長セルアレイの対応する列領域に各々代替する機能を実
行している。

【０００６】図１２は、冗長回路を備えた従来の半導体
メモリ装置を示したブロック図である。この図１２に示
すように、従来の半導体メモリ装置は、５１２個の行ブ
ロックＭＡＣＫ０〜ＭＣＢＫ５１１で構成された主メモ
リセルアレイ２１０と、この主メモリセルアレイ２１０
のブロックに各々対応する５１２個の行デコーダＭＲＤ
０〜ＭＲＤ５１１により構成された主行デコーダ回路２
１８と、１６個の予備行ブロックＲＣＢＫ０〜ＲＣＢＫ
１５で構成された行冗長アレイ２１２と、この行冗長ア
レイ２１２の各行ブロックに対応する１６個の予備行デ
コーダＲＲＤ０〜ＲＲＤ１５により構成された予備行デ
コーダ回路２２０と、特定行ブロックを選択するブロッ
ク選択信号を発生する行プリデコーダ回路２１４と、修
理行アドレスを格納するための行アドレス貯蔵ブロック
２１６とを備える。

【０００７】また、図１２には図示されていないが、メ
モリ装置には主メモリセルアレイ２１０の一側に配置さ
れる列冗長アレイ、感知増幅器回路、列デコーダ回路、
予備列デコーダ回路、データ入出力バッファ回路、デー
タ入出力選択回路、アドレスバッファ、ラッチ回路、お
よび書込／読出制御回路が設けてある。

【０００８】図１２に示すように、行プリデコーダ回路
２１４は、行アドレス信号を受入れて、この信号を解読
して主メモリセルアレイ２１０の特定行ブロックを選択
するブロック選択信号を発生させる。行アドレス貯蔵ブ
ロック２１６は、主メモリセルアレイ２１０の欠陥行ブ
ロックの位置を示す修理行アドレスを格納し、入力され
た行アドレスが格納された修理アドレスと一致した場
合、その欠陥行ブロックの選択が成立しないように動作
する。即ち、行アドレスが主メモリセルアレイ２１０の
いずれかの欠陥行ブロック（例えば図１２に示すＭＢＣ
Ｋｋ）を指定した場合、その欠陥行ブロックの選択が成
立しないように欠陥行ブロックと対応する予備行デコー
ダ（図１２に示すＭＲＤｋ）を非活性化させるととも
に、欠陥行ブロックに対応する予備行ブロックが選択で
きるように予備行ブロックと対応する予備行デコーダを
活性化させる。

【０００９】主行デコーダ回路２１８は、行プリデコー
ダ回路２１４からのブロック選択信号によって主メモリ
セルアレイ２１０のブロック選択ライン（図示せず）を
選択的に駆動させ主メモリセルアレイ２１０の行ブロッ
ク中のいずれかが選択されるように機能する。また、予
備行デコーダ回路２２０は、行アドレス貯蔵ブロック２
１６からの予備ブロック選択信号によって行冗長アレイ
２１２のブロック選択ライン（図示せず）を選択的に駆
動させ、この行冗長アレイ２１２の行ブロック中のいず
れかを選択させる。これにより、データを格納するため
の主メモリセルアレイ２１０に発生した行方向への欠陥
領域（欠陥行ブロック）は行冗長アレイ２１２による行
方向の領域（予備行ブロック）によって代替される。

【００１０】従来、このような冗長技術において、修理
アドレスを貯蔵する行アドレス貯蔵ブロック２１６は、
不揮発性メモリの特性を備えていなければならなかっ
た。この問題を解決するため、修理行アドレス貯蔵回路
２１６に金属、ポリシリコンにより形成した複数のヒュ
ーズを具備するヒューズ回路を使用した技術と、ＰＲＯ
Ｍ、ＥＰＲＯＭ、ＥＥＰＲＯＭなどの不揮発性メモリを
使用した技術とがよく知られている。このような冗長技
術において最も広く使用されているものはヒューズ回路
である。

【００１１】従来のヒューズ回路は、プログラム回路と
も呼ばれているが、その理由はヒューズを選択的に溶融
切断することによって修理アドレスがプログラム（格
納）されるからである。このようなヒューズ回路を利用
して修理アドレスをプログラムする方法には次の二つが
ある。一つの方法は、レーザービームを利用してヒュー
ズを選択的に溶融切断することによって修理アドレスの
プログラミンクを実行するレーザープログラミングであ
る。他のもう一つの方法は、選択されたヒューズに大電
流を供給することによって選択的に溶融切断し、これに
より修理アドレスのプログラミングが実行される電気的
プログラミングである。

【００１２】レーザープログラミングは、半導体メモリ
装置の製造工程でウエハ工程が完了しパッケージング工
程が実行される前に主メモリセルアレイ検査過程で欠陥
セルが発見されると実行される。このプログラミング技
術は、パッケージング後には実行することができない。
一方、電気的プログラミングは、パッケージング以前の
段階でプログラミングが実行できるとともに、パッケー
ジング後にも実行することができる長所を持っている。
しかし、電気的プログラミングにおいてバッケージング
工程以前の段階でプログラミングを実行させるために
は、大電流を印加するための別途のパッドが必要にな
り、また、パッケージング後にもプログラミングを実行
するための電流印加用ピンが必要になる。これにより、
修理アドレスを格納する行アドレス貯蔵ブロック２１６
のレイアウト面積が増加する。従って、プログラミング
技術において、集積化の側面から見るとレーザービーム
プログラミング技術が不利になる。また、ＰＲＯＭ、Ｅ
ＰＲＯＭ、ＥＥＰＲＯＭなどの不揮発性メモリを使用す
る技術は、パッケージング後にも修理アドレスのプログ
ラミングが可能であり、ヒューズを使用する技術に比べ
て電力消耗が少ないという長所を持っている。しかし、
行アドレス貯蔵ブロック２１６も半導体メモリセルに形
成されているため、その回路自体に欠陥が発生したり、
バンーイン検査後に特性が変化すると、例えば、高電圧
などによって修理アドレス情報が損傷された場合、半導
体メモリ装置が誤動作を起こしてしまう。従って、不揮
発性メモリを使用する技術は、ヒューズ溶融技術に比べ
て、メモリ装置の信頼性を低下させてしまう短所を持っ
ている。

【００１３】一般的に、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰ
ＲＯＭなどのような不揮発性半導体メモリ装置、特にフ
ラッシュメモリ装置は、パッケージング後にもプログラ
ミング可能な適用特性により、主メモリセルアレイ２１
０の欠陥セルの個数が行冗長アレイ２１２のセルの個数
を超過しても使用できる。従って、例えば図１２に示す
ようにｋ番目行ブロックが欠陥行ブロックと仮定する
と、そのメモリ装置の使用者にはメモリ装置が一つの欠
陥行ブロックを持つという情報が提供される。この情報
により、欠陥行ブロックの位置を検査した後、該当する
欠陥行ブロックがアクセスされないように欠陥ブロック
マッピングを実行することによりメモリ装置が使用可能
となる。

【００１４】

【発明が解決しようとする課題】しかしながら、従来の
半導体メモリ装置では、メモリ装置内の欠陥領域の位置
が不確定であるため、欠陥領域を有したメモリ装置を使
用する場合、製品ごとに欠陥領域の位置を調査し、それ
に適合した欠陥ブロックマッピングを実行しなければな
らなかった。従って、従来の技術によると、少なくとも
一つの欠陥領域を有するメモリ装置を使用するために
は、各メモリ装置ごとにそれに適合した欠陥行ブロック
マッピングを実行しなければならない不具合があった。
本発明は上述のような問題点を改善し、欠陥セルを救済
できる自動ブロックマッピング機能を具備するととも
に、半導体のパッケージング後にも欠陥セルの救済が可
能な冗長回路を備えた半導体メモリ装置を提供すること
を目的とする。

【００１５】

【課題を解決するための手段】本発明は上述の課題を解
決するために、複数の主行ブロックおよび主行ブロック
に対応する複数の主ブロック選択ラインを備えたデータ
を格納する主貯蔵手段と、複数の予備行ブロックおよび
予備行ブロックに対応する複数の予備ブロック選択ライ
ンを備え主貯蔵手段と対応させ配置し欠陥行ブロックの
代替ブロックとして機能する予備貯蔵手段と、主貯蔵手
段および予備貯蔵手段内の少なくどもいずれかに存在す
る欠陥行ブロックの数が予備貯蔵手段の無歓陥ブロック
の数を超過し代替されない超過欠陥ブロックを主貯蔵手
段内に配列した一群の無欠陥ブロックにより代替するブ
ロックマッピング手段とを設ける。

【００１６】ここで、ブロックマッピング手段は、欠陥
行ブロックと代替される主貯蔵手段の無欠陥ブロックは
最上位アドレスから代替し、この代替された上位アドレ
スを除外した行アドレスを使用させる。またブロックマ
ッピング手段は行アドレスを解読し複数の主行ブロック
選択信号を発生する行プリデコーダ手段と、主行ブロッ
クの欠陥有無に関するブロック欠陥状態情報を格納する
フラグ貯蔵手段と、フラグ貯蔵手段に格納されたブロッ
ク欠陥状態情報を感知し増幅およびラッチする感知増幅
器手段と、感知増幅器手段からのブロック欠陥状態情報
によって複数の修理ブロック選択信号を発生するフラグ
デコーダ手段と、主行ブロックに対応し主行ブロック選
択信号および修理ブロック選択信号により主ブロック選
択ラインを選択的に駆動する複数の主行デコーダと、予
備行ブロックに封応し修理ブロック選択信号により予備
ブロック選択ラインを選択的に駆動する複数の予備行デ
コーダと、フラグデコーダ手段からの修理ブロック選択
信号により主貯蔵手段の欠陥行ブロックに対応する主行
デコーダを活性化させるブロック選択制御手段とを設け
る。

【００１７】

【発明の実施の形態】次に添付図面を参照して本発明に
よる半導体メモリ装置の実施の形態を詳細に説明する。
図１は、本発明による半導体メモリ装置の実施の形態を
示すブロック図である。この図１に示すように、本発明
による半導体メモリ装置の実施の形態は、従来の技術と
同様に５１２個の主行ブロックＭＣＢＫ０〜ＭＣＢＫ５
１１により構成された主メモリセルアレイ１０と、１６
個の冗長ブロックＲＣＢＫ０〜ＲＣＢＫ１５により構成
された行冗長アレイ１２とを設けてある。また本実施の
形態は、従来技術のような行修理アドレスを格納する回
路がない代りに、欠陥行ブロックを自動的に無欠陥ブロ
ックに代替するブロックマッピング回路を具備する。こ
のブロックマッピング回路は、行プリデコーダ回路１
４、主行デコーダ回路１８、予備行デコーダ回路２０、
フラグセルアレイ２２、フラグセル感知増幅器回路２
４、フラグデコーダ回路２６およびブロック選択制御回
路２８により構成される。

【００１８】行プリデコーダ回路１４は、行アドレス信
号に応じて主メモリセルアレイ１０の特定行ブロックを
選択するためブロック選択信号Ｐ／、Ｒ／、Ｑ／（／＝
０〜７）を発生する。主行デコーダ回路１８は、主メモ
リセルアレイ１０の行ブロックに対応する５１２個の主
行デコーダＭＲＤ０〜ＭＲＤ５１１により構成される。
予備行デコーダ回路２０は、行冗長アレイ１２の各行ブ
ロックに対応する１６個の行デコーダＲＲＤ０〜ＲＲＤ
１５により構成されている。また、フラグセルアレイ２
２は、フラグ行ブロックＦＣＢＫ０〜ＦＣＢＫ５１１に
より構成され、主行ブロックＭＣＢＫ０〜ＭＣＢＫ５１
１の欠陥有無に関するブロック欠陥状態情報を格納す
る。

【００１９】フラグセル感知増幅器回路２４は、フラグ
セルアレイ２２に格納された情報を感知して増幅する。
フラグデコーダ回路２６は、フラグセル感知増幅器回路
２４からのブロック欠陥状態情報ＳＯｉ（ｉ＝０、１、
…、４）によって３１個の修理ブロック選択信号Ｆｊ／
バー（ｊ＝０、１、…、３０）を発生する。また、ブロ
ック選択制御回路２８は、フラグデコーダ回路２６から
の修理ブロック選択信号Ｆｊ／バーに応じて主行ブロッ
クＭＣＢＫ０〜ＭＣＢＫ５１に対応する主行デコーダＭ
ＲＤ０〜ＭＲＤ５１１を非活性化させる。

【００２０】このようなブロックマッピング回路による
と、主メモリセルアレイ１０で発生した欠陥行ブロック
は行冗長アレイ１２の無欠陥行ブロックと代替される。
しかし、主メモリセルアレイ１０と行冗長アレイ１２と
の少なくともいずれかに存在する欠陥行ブロックの数
が、代替される行冗長アレイ１２の無欠陥行ブロックの
数を超過してしまう場合、超過した欠陥行ブロックは主
メモリセルアレイ１０内の連続的に配列した一群の無欠
陥行ブロックと代替される。この際、代替する無欠陥行
ブロックは、主メモリセルアレイ１０の上位主行ブロッ
ク（図１に示すＭＣＢＫ５１１）から順に代替される。
これによって、使用者は超過する欠陥行ブロック数の情
報によって、最下位のブロックから代替されて上位のブ
ロックに配列した欠陥行ブロックを除外し残ったブロッ
クの行アドレスを使用すればよい。従って、従来のよう
な欠陥ブロックマッピングが不必要になる。

【００２１】図２は、図１に示した主メモリセルアレイ
１０と主行デコーダ回路１８およびフラグセルアレイ２
２の詳細を示す回路図である。この図２に示すように、
主行メモリセルアレイ１０は、５１２個の主行ブロック
ＭＣＢＫ０〜ＭＣＢＫ５１１およびこの主行ブロックに
各々対応する５１２個の主ブロック選択ラインＭＢＳＬ
０〜ＭＢＳＬ５１１を有している。主行ブロックＭＣＢ
Ｋ０〜ＭＣＢＫ５１１は、セルアレイがＥＥＰＲＯＭを
用いてＮＡＮＤ構造に構成されている。各主行ブロック
ＭＣＢＫ０〜ＭＣＢＫ５１１には、行方向に１６個のワ
ードラインＷＬ０〜ＷＬ１５が伸長されている。また、
列方向には複数のビットラインＢＬ０〜ＢＬｙが伸長さ
れている。主行ブロックＭＣＢＫ０〜ＭＣＢＫ５１１
は、複数のセルストリング３２とゲート回路３４とを具
備している。セルストリング３２は、対応するビットラ
インと、所定の基準電圧を供給する共通ソースラインＣ
ＳＬの間に各々接続されている。また、セルストリング
３２は、ストリング選択ラインＳＳＬの電圧レベルによ
り、対応するビットラインに選択的に接続される。

【００２２】ゲート回路３４は、対応する主ブロック選
択ラインＭＢＳＬｍ（ｍ＝０〜５１１）の電圧レベルに
よって、外部信号ＳＳ１、Ｓ０〜Ｓ１５、ＳＳ２を、ス
トリング選択ラインＳＳＬ、ワードラインＷＬ０〜ＷＬ
１５および基準電圧選択ラインＧＳＬに選択的に接続さ
せる。各セルストリング３２には、選択トランジスタＳ
Ｔ１、ＳＴ２が設けてある。選択トランジスタＳＴ１
は、電流通路が対応するビットラインに接続され、ゲー
トがストリング選択ラインＳＳＬに接続されている。他
の選択トランジスタＳＴ２は、電流通路が共通ソースラ
インＣＳＬに接続され、ゲートが基準電圧選択ラインＧ
ＳＬに接続されている。２つの選択トランジスタＳＴ
１、ＳＴ２の電流通路の間には、１６個のセルトランジ
スタＭＣ１〜ＭＣ１６の電流通路が直列に接続され、そ
れらのゲートはワードラインＷＬ０〜ＷＬ１５に各々接
続される。

【００２３】主行デコーダ回路１８は、主行デコーダＭ
ＲＤ０〜ＭＲＤ５１１からなり、行プリデコーダ回路１
４からのブロック選択信号Ｐ／、Ｒ／、Ｑ／（／＝０〜
７）およびフラグデコーダ回路２６からの修理ブロック
選択信号Ｆｊ／バーにより対応する主ブロック選択ライ
ンＭＢＳＬｍの電圧レベルを変化させるゲート制御回路
３６を具備する。このゲート制御回路３６は、行プリデ
コーダ１４からの主ブロック選択信号Ｐ／、Ｒ／、Ｑ／
（／＝０〜７）を受入れるＮＡＮＤゲート回路３８と、
このＮＡＮＤゲート３８回路の出力とフラグデコーダ２
６からの修理ブロック選択信号Ｆｊ／バー（ｊ＝０〜３
０）とを受入れて主ブロック選択ラインＭＢＳＬｍに出
力を供給するＮＡＮＤゲート回路４０とから構成され
る。各主行デコーダＭＲＤｍには、主行ブロックおよび
フラグ行ブロックを非選択する際、対応する主行ブロッ
クおよびフラグ行ブロックのストリング選択ラインＳＳ
Ｌ、ＦＳＳＬに接地電圧（Ｖｓｓ）を供給するための回
路４２が設けられている。この回路４２は、１つのイン
バータ回路４４と２つのトランジスタ４６、４８から構
成される。なお、ＮＡＮＤゲート回路４０の出力には、
高電圧スイッチポンプ回路５０が接続されている。

【００２４】また、フラグセルアレイ２２は、行方向に
伸長する２本のフラグワードラインＦＷＬ０、ＦＷＬ
１、接地電圧のような所定の基準電圧を供給するための
共通ソースラインＦＣＳＬｍ（ｍ＝０〜５１１）、列方
向に伸長する５本のフラグビットラインＦＢＬ０〜ＦＢ
Ｌ４、この５本のフラグビットラインＦＢＬ０〜ＦＢＬ
４の各々と共通ソースラインＦＣＳＬｍ間に接続された
セルストリング５２ａ、５２ｂ、５２ｃ、対応するフラ
グブロック選択ラインＦＢＳＬｍ（ｍ＝０〜５１１）の
電圧レベルによって外部信号をストリング選択ラインＦ
ＳＳＬとフラグワードラインＦＷＬ０、ＦＷＬ１および
接地選択ラインＦＧＳＬに接続させるゲート回路５４に
より構成される。このフラグセルアレイ２２で、各フラ
グブロックのブロック選択ラインＦＢＳＬｍは対応する
主行デコーダのゲート制御回路３６の出力に接続されて
いる。従って、各ブロックのゲート回路５４も、前述し
た主メモリセルアレイ１０のゲート回路３４と同様に対
応する主行デコーダ回路１８のゲート制御回路３６によ
って制御される。

【００２５】また、各フラグビットラインＦＢＬ０〜Ｆ
ＢＬ４には、３つのセルストリング５２ａ、５２ｂ、５
２ｃが並列に接続される。このセルストリング５２ａ、
５２ｂ、５２ｃは、主メモリセルアレイ１０と同様に選
択トランジスタＦＳＴ１の電流通路が対応するフラグビ
ットラインＦＢＬｉ（ｉ＝０〜４）に接続される。ま
た、選択トランジスタＦＳＴ１のゲートは、ストリング
選択ラインＦＳＳＬに接続される。他の選択トランジス
タＦＳＴ２は、電流通路が共通ソースラインＦＣＳＬに
接続され、ゲートは基準電圧選択ラインである接地選択
ラインＦＧＳＬに接続される。さらに、各セルストリン
グ５２ａ、５２ｂ、５２ｃでは、ＥＥＰＲＯＭからなる
メモリセルトランジスタＦＭＣ１〜ＦＭＣ４のゲートが
フラグワードラインＦＷＬ０に共通に接続されており、
他のメモリセルトランジスタＦＭＣ５〜ＦＭＣ１６のゲ
ートはフラグワードラインＦＷＬ１に共通に接続され
る。

【００２６】このような記載から明らかになるように、
フラグセルアレイ２２のフラグ行ブロックＦＣＢＫｍ
（ｍ＝〜５１１）は、主メモリセルアレイ１０の主行ブ
ロックＭＣＢＫｍ（ｍ＝〜５１１）とは多少異なる。そ
れは、フラグ行ブロックＦＣＢＫｍは、一つのフラグビ
ットラインに３つのセルストリング５２ａ、５２ｂ、５
２ｃが並列に接続された点である。このような構造によ
ると、欠陥行ブロック検出時にオンセル感知（ｏｎ−ｃ
ｅｌｌｓｅｎｓｉｎｇ）が速くなる。これは欠陥行ブ
ロックが無欠陥ブロックによって代替される時間を短縮
させる効果を得ることができる。また、このような構造
は一つあるいは２つのストリングで欠陥が発生したとし
ても余りの一つのストリングによりＥＥＰＲＯＭ装置の
欠陥を救済することができる。

【００２７】また、フラグ行ブロックＦＣＢＫｍは、通
常のＮＡＮＤ型セルアレイとは異なり、各セルストリン
グ５２の４つのフラグワードラインが共通接続されてて
選択フラグワードラインとして使用されており、残り１
２個のフラグワードラインが、共通に接続されて非選択
ワードラインとして使用される。このような構造は、オ
フセル感知（ｏｆｆ−ｃｅｌｌｓｅｎｓｉｎｇ）の際
に一つのストリングと関連して４つのセルが選択される
時、これらの３つのセルが欠陥セルであっても残った一
つのセルによりオフセル感知を可能にする。従って、本
発明による半導体メモリ装置の実施の形態にようと、製
造において従来の不揮発性半導体メモリを使用する修理
アドレス貯蔵技術に比べて高い信頼性を持つ冗長回路を
得ることができる。

【００２８】図３は図２に示したフラグセルアレイ２２
のプログラミングおよび消去動作でのバイアス条件を示
す図であり、図４は図２に示したフラグセルアレイ２２
のプログラミング動作での主メモリセルアレイ１０のバ
イアス条件を示す図である。この図３および図４に示す
ように、欠陥行ブロック情報を格納するためフラグセル
アレイ２２がプログラム動作を実行する際に主メモリセ
ルアレイ１０が非活性状態になることがわかる。

【００２９】そして、以上のようなメモリ装置において
は、主メモリセルアレイ１０内で欠陥行ブロックが発生
すると、その欠陥行ブロックは次のように救済される。
まず、フラグセルアレイ２２の消去動作を実行し各フラ
グ行ブロックのセルをオンセル状態にする。この消去動
作では、該当フラグブロックのセル全体が消去される。
その後、各ビットライン別に、選択的なプログラミング
動作を実行することになる。この際、プログラミングパ
ターンは欠陥ブロックの個数によって決定される。この
プログラミング動作では、該当ビットラインに接続され
たストリング全体がプログラムされる。

【００３０】フラグセルアレイ２２には、この列では５
つのフラグビットラインＦＢＬ０〜ＦＢＬ４が設けられ
るので３２（２⁵）のプログラミングパターンを想定す
ることができる。しかし、プログラミングパターンに
は、いずれかの欠陥行ブロックも存在しない正常状態を
表示するパターンを含んでいるため、実質的なプログラ
ミングパターンの数は３１種類である。いまたとえば、
図５（欠陥行ブロックに対応するフラグセルブロックの
プログラミングパターンを示す図）に示すように、チッ
プ検査で１８個の欠陥行ブロックが発見されると、該当
ブロックに対応するフラグセルアレイ２２のセルに１８
種類の別なパターンが各々プログラムされる。このパタ
ーンには、無欠陥（正常的）ブロック（ＲＣＢＫ０〜Ｒ
ＣＢＫ１５、ＭＣＢＫ５１１、ＭＣＢＫ５１０）が各々
対応している。

【００３１】本実施の形態においては、冗長ブロックＲ
ＣＢＫ０〜ＲＣＢＫ１５が１６個のみ供給されている。
上述のように、１８個の欠陥行ブロックが発見された場
合には、１６個の欠陥行ブロックに対して冗長ブロック
ＲＣＢＫ０〜ＲＣＢＫ１５が各々割当られ、残りの欠陥
行ブロック（すなわち、２つの欠陥行ブロック）に対し
ては主メモリセルアレイ１０の最上位主行ブロックＭＣ
ＢＫ５１１から順次に割当てられる。従って、１８個の
欠陥行ブロックは、フラグセル感知増幅器回路２４とフ
ラグデコーダ回路２６とにより、対応する無欠陥ブロッ
ク（ＲＣＢＫ０〜ＲＣＢＫ１５、ＭＣＢＫ５１１、ＭＣ
ＢＫ５１０）と各々代替される。このように、欠陥行ブ
ロックの個数が予備行ブロックの個数を超過する場合に
は、超過した欠陥行ブロック（冗長ブロックによって補
修され残る欠陥ブロック）は主行ブロックによって各々
代替される。この時、欠陥行ブロックは最上位の主行ブ
ロック（ＭＣＢＫ５１１）から順に代替される。これに
より、全てのチップごとに欠陥ブロックマッピングを実
行しなければならない従来技術の間題を解決することが
できる。

【００３２】すなわち、あるチップの欠陥ブロック数の
情報が供給されると、そのチップに対して使用者が欠陥
ブロックマッピングを実行しなくても、超過した欠陥行
ブロックの冗長ブロックとして主メモリセルアレイ１０
の上位主行ブロックＭＣＢＫ５１１、ＭＣＢＫ５１０が
使用される。この上位主行ブロックＭＣＢＫ５１１、Ｍ
ＣＢＫ５１０を除外した残りの主行ブロックＭＣＢＫ０
〜ＭＣＢＫ５１０の行アドレスが使用可能なブロックに
なる。たとえば、行冗長アレイ１２の救済から５つの欠
陥行ブロックが超過した場合、主メモリセルアレイ１０
の５つの上位主行ブロックＭＣＢＫ５０７〜ＭＣＢＫ５
１１が欠陥行ブロックの救済に使用されるため使用者は
主メモリセルアレイ１０の最下位の行アドレスから主行
ブロックＭＣＢＫ５０６の行アドレスまでを使用するこ
とが可能となる。

【００３３】このように欠陥行ブロックが存在すると、
欠陥行ブロックに対応するフラグ行ブロックＦＣＢＫ０
〜ＦＣＢＫ５１１にブロック欠陥状態情報が格納され
る。これにより欠陥行ブロックを救済する動作が実行さ
れ、チップ動作時には欠陥行ブロックの代りに正常ブロ
ックが選択される。

【００３４】次に、欠陥行ブロックが正常ブロックに代
替される修理動作を詳細に説明する。図６は、図１に示
したフラグセル感知増幅器２４の詳細を示す回路図であ
る。この回路において、トランジスタとしては、後述す
る一部を除き、エンハンスメント型のＭＯＳＦＥＴが使
用される。この図６に示すように、フラグセル感知増幅
器２４は、電流原６０、分離回路７０、３状態インバー
タ回路８０、ラッチ回路９０、およびインバータ回路１
００で構成される。一つのフラグビットラインＦＢＬｉ
に対応する感知ノードＳＥＮＳＥｉには、感知電流を供
給するための電流源としてＰＭＯＳトランジスタ６２が
接続されており、このトランジスタ６２のゲートは、外
部制御信号ｖｒｅｆに接続されている。分離回路７０
は、デプレッション型のＮＭＯＳトランジスタ７２とＮ
ＭＯＳトランジスタ７４とで構成される。このトランジ
スタ７２、７４の電流通路は、対応するフラグビットラ
インＦＢＬｉと感知ノードＳＥＮＳＥｉの問に直列に接
続されており、それらのゲートは外部制御信号ＢＬＳＨ
Ｆ１、ＢＬＳＨＦ２に各々接続される。

【００３５】３状態インバータ回路８０は、２つのＰＭ
ＯＳトランジスタ８１、８２と、２つのＮＭＯＳトラン
ジスタ８３、８４と、インバータ８５とにより構成され
る。トランジスタ８１、８２、８３、８４の電流通路は
電源電圧（Ｖｃｃ）と接地電圧（Ｖｓｓ）の間に直列に
接続される。インバータ８５は、外部制御信号（ＬＥ
Ｎ）を受入れるようになっている。また、トランジスタ
８１、８４のゲートは、インバータ８５の出力と外部制
御信号（ＬＥＮ）に各々接続されている。トランジスタ
８２、８３のゲートは、対応する感知ノードＳＥＮＳＥ
ｉに共通に接続される。ラッチ回路９０は、２つのイン
バータ９２、９４により構成される。このインバータ９
２の入力端子とインバータ９４の出力端子はトランジス
タ８２、８３の接続ノード８６に共通に接続されてお
り、インバータ９２の出力端子とインバータ９４の入力
端子は互いに接続されている。インバータ９２の出力端
子とインバータ９４の入力端子には、インバータ１０１
の入力端子が接続されている。

【００３６】このような構成のフラグセル感知増幅器回
路２４で、電流源６０は外部信号ｖｒｅｆに応じて５つ
のフラグビットラインＦＢＬ０〜ＦＢＬ４に対応する５
つの感知ノードＳＥＮＳＥ０〜ＳＥＮＳＥ４に感知電流
を供給する。感知ノードＳＥＮＳＥ０〜ＳＥＮＳＥ４と
フラグビットラインＦＢＬ０〜ＦＢＬ４との間に配置し
た分離回路７０は、外部制御信号ＢＬＳＨＦ１、ＢＬＳ
ＨＦ２に応答して電流源６０からの感知電流をフラグビ
ットラインに選択的に供給する。３状態インバータ回路
８０は、外部制御信号ＬＥＮに応じてノード８６の電圧
レベルを各々反転させる。ラッチ回路９０は、３状態イ
ンバータ回路８０の出力信号をラッチし、この出力信号
をブロック欠陥状態信号ＳＯｉとして出力する。ラッチ
回路９０の出力は、インバータ１０１によって反転され
る。従って、フラグセル感知増幅器回路２４からは、ブ
ロック欠陥状態信号ＳＯｉおよびこれらの反転信号ＳＯ
ｉ／バーが出力される。

【００３７】図７は、図１に示したフラグデコーダ回路
２６の詳細を示す回路図である。この図７に示すよう
に、フラグデコーダ回路２６は、フラグセル感知増幅器
回路２４からのブロック欠陥状態信号ＳＯｉおよびその
反転信号ＳＯｉ／バーの内から所定の信号を受入れるＮ
ＡＮＤゲート１１０〜１１６と、このＮＡＮＤゲート１
１０〜１１６の出力のうち所定の信号を受入れるＮＯＲ
ゲート１１８〜１２０と、このＮＯＲゲート１１８〜１
２０の出力を受け修理ブロック選択信号Ｆｊ／バー（ｊ
＝０〜３０）を出力するインバータ１２２〜１２４で構
成される。

【００３８】図８は、ブロック欠陥状態信号ＳＯｉによ
って活性化される修理ブロック選択信号Ｆｊ／バー（ｊ
＝０〜３０）およびこの修理ブロック選択信号によって
欠陥行ブロックの代替のために選択される正常ブロック
（ＲＣＢＫ０〜ＭＣＢＫ４９７）のブロックマッピング
を示す。この図８に示すように、例えば、ＳＯ４〜ＳＯ
０が‘１００００’であると、修理ブロック選択信号Ｆ
１６／バーが活性化される。これによって、主メモリセ
ルアレイ１０上のいずれかの欠陥行ブロックは、主行ブ
ロックＭＣＢＫ５１１によって代替される。

【００３９】図９は、図１に示したブロック選択制御回
路２８の詳細を示す回路図である。この図９に示すよう
に、ブロック選択制御回路２８は、フラグデコーダ回路
２６からの修理ブロック選択信号Ｆｊ／バー（ｊ＝０〜
３０）中所定の信号が入力されるＮＡＮＤゲート１２６
〜１３２およびＮＡＮＤゲート１４０〜１４６と、この
ＮＡＮＤゲート１２６〜１３２の出力中所定の出力が入
力されるＮＯＲゲート１３４、１３６およびＮＡＮＤゲ
ート１４０〜１４６の出力中所定の出力が入力されるＮ
ＯＲゲート１４８、１５０と、このＮＯＲゲート１３
４、１３６の出力が入力されるＮＡＮＤゲート１３８お
よびＮＯＲゲート１４８、１５０の出力が入力されるＮ
ＡＮＤゲート１５２と、さらにこのＮＡＮＤゲート１３
８、１５２の出力が入力され、行デコーダディスエーブ
ル信号ＸＤｄｉｓ／バーを発生させるＮＡＮＤゲート１
５４とにより構成される。

【００４０】図１０は、図１に示した行プリデコーダ回
路１４の詳細を示す回路図である。この図１０に示すよ
うに、行プリデコーダ回路１４は、行アドレス信号Ａ１
２〜Ａ１４およびこの反転信号Ａ１２／バー〜Ａ１４／
バー中所定の信号が入力されるＮＡＮＤゲート１５６〜
１５８と、このＮＡＮＤゲート１５６〜１５８の出力Ｐ
０／バー〜Ｐ７／バー中所定の出力が入力され第１のブ
ロック選択信号Ｐ０〜Ｐ７を出力するインバータ１６０
〜１６２とが設けられる。また、行プリデコーダ回路１
４は、行アドレス信号Ａ１５〜Ａ１７とこの反転信号Ａ
１５／バー〜Ａ１７／バーおよびブロック選択制御回路
２８から発生する行ブロックディスエーブル信号ＸＤｄ
ｉｓ／バー中の所定の出力が入力されるＮＡＮＤゲート
１６４〜１６６と、このＮＡＮＤゲート１６４〜１６６
の出力Ｑ０／バー〜Ｑ７／バー中所定の出力が入力され
第１のブロック選択信号Ｑ０〜Ｑ７を出力するインバー
タ１６８〜１７０が設けられる。さらに、行プリデコー
ダ回路１４は、行アドレス信号Ａ１８〜Ａ２０およびこ
の反転信号Ａ１８／バー〜Ａ２０／バー中所定の信号が
入力されるＮＡＮＤゲート１７２〜１７４と、このＮＡ
ＮＤゲート１７２〜１７４の出力Ｒ０／バー〜Ｒ７／バ
ー中所定の出力が入力され第３のブロック選択信号Ｒ０
／バー〜Ｒ７／バーを出力するインバータ１７６〜１７
８とが設けられる。

【００４１】以上のようなメモリ装置においては、たと
えば、主メモリセルアレイ１０の１番目の主行ブロック
（図１のＭＣＢＫ０）が行冗長アレイ１２の代替から超
過した１７番目の欠陥行ブロックだと仮定すると、主行
ブロック（ＭＣＢＫ０）に対応するフラグ行ブロック
（ＦＣＢＫ０）がパターン‘１００００’（図５参照）
でプログラムされる。従って、欠陥を持つ主メモリセル
アレイ１０内の１番目主行ブロック（ＭＣＢＫ０）がフ
ラグ行ブロック（ＦＣＢＫ０）の情報によって最上位の
正常的な主行ブロック（ＭＣＢＫ５１１）に代替され
る。

【００４２】次に、主メモリセルアレイ１０の欠陥行ブ
ロックを正常ブロックに代替する動作での読出動作を詳
細に説明すると次の通りである。図１１は、図１に示し
た半導体メモリ装置の読出動作を示すタイミング図であ
る。この図１１に示すように、命令およびアドレスを入
力する間において、命令ラッチイネーブル信号ＣＬＥ
と、書込イネーブル信号ＷＥとによって命令が入力され
る。この命令が読出命令である場合、メモリ装置は読出
動作モードに切替えられる。また、命令の入力後には、
アドレスラッチイネーブル信号ＡＬＥと書込インエーブ
ル信号ＷＥとによって、３つのアドレス入力サイクル中
に入出力ラインＩＯ０〜ＩＯ７を介した２１ビットのア
ドレスＡｄｄ１、Ａｄｄ２、Ａｄｄ３の入力を実行す
る。１番目のサイクルからは、８ビットのアドレスＡｄ
ｄ１（Ａ０〜Ａ７）が入力される。また、２番目のサイ
クルでは、８ビットのアドレスＡｄｄ２（Ａ８〜Ａ１
５）が入力され、最後のサイクルからは５ビットのアド
レスＡｄｄ３（Ａ１６〜Ａ２０）が各々入力される。

【００４３】上述と同様に、主メモリセルアレイ１０の
１番目の主行ブロックＭＣＢＫ０が行冗長アレイ１２の
代替から超過した１７番目の欠陥ブロックと仮定し、１
番目の主行ブロックＭＣＢＫ０を指定するアドレスが入
力されると、行プリデコーダ回路１４（図１０参照）の
出力Ｐ０、Ｑ０、Ｒ０が活性化され主行デコーダＭＲＤ
０が選択されるとともに、対応するフラグ行ブロックＦ
ＣＢＫ０の感知動作が実行される。一方、命令およびア
ドレスを入力する間には、図６のフラグビットラインＦ
ＢＬ０〜ＦＢＬ４は電流原６０から供給された電流によ
ってデプレション型ＮＭＯＳトランジスタ７２のスレシ
ョルド電圧（約−２Ｖ）ほどプリチャージされる。この
際、デプレション型ＮＭＯＳトランジスタ７２のゲート
には、図１１に示すように接地電圧Ｖｓｓが印加される
ので、フラグビットラインＦＢＬ０〜ＦＢＬ４が２Ｖに
プリチャージされ、感知ノードＳＥＮＳＥ０〜ＳＥＮＳ
Ｅ４は電源電圧Ｖｃｃにプリチャージされる。

【００４４】次に、アドレスの入力が完了すると、電流
源として使用されるＰＭＯＳトランジスタ６２のゲート
に供給される外部制御信号Ｖｒｅｆが接地電圧Ｖｓｓか
ら１．５Ｖに遷移され、感知動作のための電流の供給が
中断される。ここで、主行ブロックＭＣＢＫ０に対応す
るフラグ行ブロックＦＣＢＫ０は、図８に示すようにパ
ターン‘１００００’でプログラムされるためフラグビ
ットラインＦＢＬ４に接続されたフラグセルはオフ−セ
ル状態にある。また、残りのフラグビットラインＦＢＬ
３〜ＦＢＬ０に接続されたフラグセルは、オン−セル状
態にある。従って、フラグビットラインＦＢＬ４および
これに対応する感知ノードＳＥＮＳＥ４のプリチャージ
電圧レベルは各々そのまま維持され、フラグビットライ
ンＦＢＬ３〜ＦＢＬ０およびそれらに対応する感知ノー
ドＳＥＮＳＥ３〜ＳＥＮＳＥ０は放電し、それらの電圧
レベルが接地電圧Ｖｓｓまで降下する。１７番目の欠陥
行ブロックである主行ブロックＭＣＢＫ０に対応するフ
ラグ行ブロックＦＣＢＫ０は、パターン‘１００００’
でプログラムされているため感知ノードＳＥＮＳＥ４の
電圧レベルは論理的ハイあるいは、Ｖｃｃ電圧になり、
残りの感知ノードＳＥＮＳＥ３〜ＳＥＮＳＥ０の電圧レ
ベルは全ての論理的ローあるいは、Ｖｓｓ電圧になる。

【００４５】ここで、各フラグビットラインのキャパシ
タンスが３ｐＦであり、これに接続され一つのフラグセ
ルストリングを介して流れるオンーセル電流が５μＡで
あるとすると、２Ｖにプリチャージされている一つのフ
ラグビットラインの電圧レベルが１．８Ｖまで降下する
のに必要とされる時間は、下記の式のように求められ
る。

【００４６】

【数１】

【００４７】図６に示すように、感知ノードＳＥＮＳＥ
ｉのキャパシタンスは、フラグビットラインＦＢＬｉに
比べて小さいので、オン−セル感知動作においてフラグ
ビットラインＦＢＬｉの電圧レベルが０．２Ｖだけ降下
しても感知ノードＳＥＮＳＥｉの電圧レベルは大きな幅
でスイング（ｓｗｉｎｇ）するため高速感知が可能にな
る。また、本実施の形態では、一つのフラグビットライ
ンＦＢＬｉに３つのフラグストリング５２ａ、５２ｂ、
５２ｃ（図２参照）が並列に接続されているが、一つの
フラグビットラインＦＢＬｉに接続されるフラグストリ
ングの数を増加させるほどフラグセル電流が更に増加す
ることは明らかである。このようなフラグセル電流の増
加は、感知時間の減少をもたらす。従って、フラグスト
リングの数を増加させることで、欠陥行ブロックを正常
ブロックに代替するのに必要とする時間を減少させると
いう効果が得られる。再び図１１を参照すると、感知ノ
ードＳＥＮＳＥ４〜ＳＥＮＳＥ０の電圧レベルが発生し
た際、外部制御信号ＬＥＮによって３状態インバータ回
路８０（図６参照）がイネーブルされる。従って、感知
ノードＳＥＮＳＥ０〜ＳＥＮＳＥ４の電圧レベルは、３
状態インバータ回路８０によって各々反転され、この３
状態インバータ回路８０の出力は、ラッチ回路９０（図
６参照）によってラッチされる。

【００４８】図１に示すフラグ行ブロックＦＣＢＫ０の
感知動作が終了すると、感知ノードＳＥＮＳＥ４は図１
１に示すように論理的ハイ（Ｖｃｃ）に維持され残りの
感知ノードＳＥＮＳＥ０〜ＳＥＮＳＥ３は論理的ロー
（Ｖｓｓ）に維持される。従って図６に示すラッチ回路
９０からは、論理的ハイのブロック欠陥状態信号ＳＯ０
〜ＳＯ３と、論理的ローのブロック欠陥状態信号ＳＯ４
とが出力され、インバータ回路１００からはブロック欠
陥状態信号ＳＯ０〜ＳＯ４が出力される。そして、図１
１および図８を参照すると、このラッチ回路９０および
インバータ回路１００の出力によって、図７に図示され
たフラグデコーダ回路２６の修理ブロック選択信号Ｆ１
６／バーが活性化される。さらに、この修理ブロック選
択信号Ｆ１６／バーにより、図９に示すブロック選択制
御回路２８の出力信号ＸＤｄｉｓ／バーも活性化され
る。これによって、図１０に図示したＱプリデコーダ回
路（ＮＡＮＤゲート１６４〜１６６およびインバータ１
６８〜１７０からなる）の出力信号が非活性状態にな
り、欠陥を持つ主行ブロックＭＣＢＫ０が選択されなく
なる。反面、フラグデコーダ回路２６の修理ブロック選
択信号Ｆ１６／バーにより主行デコーダＭＲＤ５１１が
イネーブルされることによって、正常な（無欠陥）主行
ブロックＭＣＢＫ５１１が選択される。

【００４９】以上、本発明によってなされた半導体メモ
リ装置の実施の形態を詳細に説明したが、本発明は前述
の実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で変更可能である。たとえば、本実施の形
態をＮＡＮＤ構造を持つフラッシュＥＥＰＲＯＭとして
説明したが本発明はこれに限定されるものではない。ま
た、本実施の形態として提示されたＮＡＮＤフラッシュ
ＥＥＰＲＯＭ装置は外部から入力された命令に応じて動
作する装置を説明したが、これに限定されるものではな
い。

【００５０】

【発明の効果】このように本発明の半導体メモリ装置に
よれば、欠陥ブロックマッピングが自動的に実行される
ので、メモリ装置を使用するシステムの性能向上を期待
することができる。また、使用者は欠陥行ブロックが代
替される主行ブロックの上位行ブロックを除外した残り
のブロックに対応する行アドレスを使用すれば良いの
で、多数の欠陥行ブロックを持つ高密度装置が低密度装
置として使用することができる。従って、生産工程での
収率を向上させることができる。さらに、本発明による
冗長回路は、不揮発性半導体メモリを使用しているため
ヒューズ回路を使用した従来の冗長回路に比べて電力消
耗量を削減できるとともに、いつでも欠陥セルブロック
の救済が可能となる。

【図面の簡単な説明】

【図１】本発明による半導体メモリ装置の実施の形態を
示すブロック図。

【図２】図１に示した主メモリセルアレイと主行デコー
ダ回路およびフラグセルアレイの詳細を示す回路図。

【図３】図２に示したフラグセルアレイのプログラミン
グおよび消去動作でのバイアス条件を示す図。

【図４】図２に示したフラグセルアレイのプログラミン
グ動作での主メモリセルアレイのバイアス条件を示す
図。

【図５】欠陥行ブロックに対応するフラグセルブロック
のプログラミングパターンを示す図。

【図６】図１に示したフラグセル感知増幅器の詳細を示
す回路図。

【図７】図１に示したフラグデコーダ回路の詳細を示す
回路図。

【図８】欠陥行ブロックと正常ブロックとのマッピング
によるプログラミングパターンを示す図。

【図９】図１に示したブロック選択制御回路の詳細を示
す回路図。

【図１０】図１に示した行プリデコーダ回路の詳細を示
す回路図。

【図１１】図１に示した半導体メモリ装置の読出動作を
示すタイミング図。

【図１２】冗長回路を備えた従来の半導体メモリ装置を
示したブロック図。

【符号の説明】

１０主メモリセルアレイ１２行冗長アレイ１４行プリデコーダ回路１８主行デコーダ回路２０予備行デコーダ回路２２フラグセルアレイ２４フラグセル感知増幅器回路２６フラグデコーダ回路２８ブロック選択制御回路

Claims

【特許請求の範囲】

【請求項１】複数の主行ブロックおよびこの主行ブロ
ックに対応する複数の主ブロック選択ラインを備えデー
タを貯蔵する主貯蔵手段と、複数の予備行ブロックおよびこの予備行ブロックに対応
する複数の予備ブロック選択ラインを備え、前記主貯蔵
手段に関連して配置され前記主貯蔵手段に発生した欠陥
行ブロックの代替ブロックとして機能する予備貯蔵手段
と、前記主貯蔵手段および前記予備貯蔵手段内の少なくとも
いずれかに存在する欠陥行ブロックの数が前記代替ブロ
ックの数を超過すると代替できない超過欠陥ブロックは
前記主貯蔵手段内に配列した一群の無欠陥ブロックによ
り代替させるブロックマッピング手段とを設けたことを
特徴とする半導体メモリ装置。
【請求項２】請求項１に記載の半導体メモリ装置にお
いて、前記ブロックマッピング手段により前記超過欠陥ブロッ
クと代替する前記主貯蔵手段内の無欠陥ブロックは、前
記主貯蔵手段内の最上位行アドレスから順に所定のアド
レスまでとすることを特徴とする半導体メモリ装置。
【請求項３】請求項１に記載の半導体メモリ装置にお
いて、前記超過欠陥ブロックの数に関連した情報を格納する格
納手段を備え、前記格納手段の超過欠陥ブロック情報に
より使用者が前記主貯蔵手段内で欠陥行ブロックと代替
された上位ブロックを除外し残りの主行ブロックに対応
する行アドレスを使用することを特徴とする半導体メモ
リ装置。
【請求項４】請求項１に記載の半導体メモリ装置にお
いて、前記ブロックマッピング手段は、行アドレスを解読して複数の主行ブロック選択信号を発
生させる行プリデコーダ手段と、前記主行ブロックに対応する複数のフラグ行ブロックを
備え、このフラグ行ブロックに複数のフラグブロック選
択ラインおよび列方向に伸長する複数のフラグビットラ
インとを有し、前記主行ブロックの欠陥の有無に関する
ブロック欠陥状態情報を格納するフラグ貯蔵手段と、前記フラグ貯蔵手段に格納された前記ブロック欠陥状態
情報を感知し増幅およびラッチを行う感知増幅器手段
と、前記感知増幅器手段からの前記ブロック欠陥状態情報に
よって前記主貯蔵手段から代替される無欠陥ブロックを
選択するため複数の修理ブロック選択信号を発生させる
フラグデコーダ手段と、前記主行ブロックの各々に対応し、前記主行ブロック選
択信号および前記修理ブロック選択信号により前記主行
ブロック選択ラインを選択的に駆動させる複数の主行デ
コーダと、前記予備行ブロックの各々に対応し、前記主行ブロック
選択信号および修理ブロック選択信号により前記予備ブ
ロック選択ラインを選択的に駆動させる複数の予備行デ
コーダと、前記フラグデコーダ手段からの前記修理ブロック選択信
号により前記主貯蔵手段の欠陥行ブロックに対応する前
記主行デコーダを非活性化させるブロック選択制御手段
とを設けたことを特徴とする半導体メモリ装置。
【請求項５】請求項１に記載の半導体メモリ装置にお
いて、前記主貯蔵手段は、不揮発性メモリであることを特徴と
する半導体メモリ装置。
【請求項６】請求項５に記載の半導体メモリ装置にお
いて、前記不揮発性メモリは、ＥＥＰＲＯＭであることを特徴
とする半導体メモリ装置。
【請求項７】請求項１に記載の半導体メモリ装置にお
いて、前記主貯蔵手段は、フラッシュＥＥＰＲＯＭセルアレイ
であることを特徴とする半導体メモリ装置。
【請求項８】請求項７に記載の半導体メモリ装置にお
いて、前記フラッシュＥＥＰＲＯＭセルアレイは、ＮＡＮＤ構
造アレイであることを特徴とする半導体メモリ装置。
【請求項９】請求項１に記載の半導体メモリ装置にお
いて、前記主行ブロックの各々は、行方向に伸長する複数のワードラインと、列方向に伸長する複数のビットラインと、所定の基準電圧を供給するための共通ソースラインと、前記各ビットラインと前記共通ソースライン間に接続さ
れる複数のセルストリングと、対応する主ブロック選択ラインの電圧レベルによって外
部信号がストリング選択ライン、前記ワードラインおよ
び基準電圧選択ラインとに選択的に接続するゲート手段
とを備え、前記各セルストリングは、対応する前記ビットラインに
接続される電流通路および前記ストリング選択ラインに
接続される制御電極を備えた第１選択トランジスタと、
前記共通ソースラインに接続される電流通路および前記
基準電圧選択ラインに接続される制御電極を備えた第２
選択トランジスタと、前記第１および第２選択トランジ
スタの電流通路の間に直列に接続された電流通路および
前記ワードラインに各々接続される制御電極を備えた複
数のセルトランジスタとを具備していることを特徴とす
る半導体メモリ装置。
【請求項１０】請求項９に記載の半導体メモリ装置に
おいて、前記共通ソースラインから供給する所定の基準電圧は、
接地電圧であることを特徴とする半導体メモリ装置。
【請求項１１】請求項４に記載の半導体メモリ装置に
おいて、前記主行デコーダ各々は、前記主行ブロック選択信号お
よび修理ブロック選択信号とにより駆動する主ブロック
選択ラインの電圧レベルを変化させるゲート制御手段を
設けたことを特徴とする半導体メモリ装置。
【請求項１２】請求項１１に記載の半導体メモリ装置
において、前記ゲート制御手段は、前記主行ブロック選択信号を受
入れる第１ＮＡＮＤゲート回路と、前記第１ＮＡＮＤゲ
ート回路の出力信号および前記出力信号に対応する修理
ブロック選択信号を受入れる第２ＮＡＮＤゲート回路と
を具備し、前記第２ＮＡＮＤゲート回路の出力を前記主
ブロック選択ラインに供給していることを特徴とする半
導体メモリ装置。
【請求項１３】請求項４に記載の半導体メモリ装置に
おいて、前記フラグ貯蔵手段は、不揮発性メモリであることを特
徴とする半導体メモリ装置。
【請求項１４】請求項１３に記載の半導体メモリ装置
において、前記不揮発性メモリは、ＥＥＰＲＯＭであることを特徴
とする半導体メモリ装置。
【請求項１５】請求項４に記載の半導体メモリ装置に
おいて、前記フラグ貯蔵手段は、行方向に延長する２つのフラグワードラインと、縦方向に延長し複数配列するフラグビットラインと、接地電圧を供給するための共通ソースラインと、前記フラグビットラインと前記共通ソースラインの間に
接続されたセルストリングと、対応するフラグブロック選択ラインの電圧レベルによっ
て、外部信号がストリング選択ラインと前記フラグワー
ドラインおよび接地選択ラインとに選択的に接続させる
ゲート手段とを備え、前記各セルストリングは、対応する前記フラグビットラ
インに接続される電流通路および前記ストリング選択ラ
インに接続される制御電極を備えた第１選択トランジス
タと、前記共通ソースラインに接続される電流通路およ
び前記接地選択ラインに接続される制御電極を備えた第
２選択トランジスタと、前記第１選択トランジスタの電
流通路に直列に接続される電流通路および２つの前記フ
ラグワードライン中の一方に接続される制御電極を備え
た第１群のセルトランジスタと、前記第１群のセルトラ
ンジスタの電流通路と前記第２選択トランジスタの電流
通路との間に直列に接続される電流通路および２つの前
記フラグワードライン中の他の一方に接続される制御電
極を備えた第２群のセルトランジスタとを具備している
ことを特徴とする半導体メモリ装置。
【請求項１６】請求項１５に記載の半導体メモリ装置
において、前記セルストリングは、少なくとも二つ以上、前記フラ
グビットラインに並列に接続されていることを特徴とす
る半導体メモリ装置。
【請求項１７】請求項１１に記載の半導体メモリ装置
において、前記ゲート制御手段は、前記主ブロック選択信号を受入
れる第１ＮＡＮＤゲート回路と、前記第１ＮＡＮＤゲー
ト回路の出力信号および前記出力信号に対応する修理ブ
ロック選択信号を受入れる第２ＮＡＮＤゲート回路とを
具備し、前記第２ＮＡＮＤゲート回路の出力を前記フラ
グブロック選択ラインに供給していることを特徴とする
半導体メモリ装置。
【請求項１８】請求項１７に記載の半導体メモリ装置
において、前記ゲート制御手段は、前記主行ブロックおよびフラグ
行ブロックが非選択されると前記主行ブロックおよびフ
ラグ行ブロックのストリング選択ラインに前記接地電圧
を供給する手段を備えていることを特徴とする半導体メ
モリ装置。
【請求項１９】請求項４に記載の半導体メモリ装置に
おいて、前記感知増幅手段は、前記フラグビットラインに各々対応する複数の感知ノー
ドと、前記感知ノードに感知電流を供給するための電流源と、前記感知ノードと前記フラグビットラインの間に配置さ
れ、第１および第２外部制御信号により前記電流源から
の前記感知電流を前記フラグビットラインに選択的に供
給させる分離手段と、第３外部制御信号により前記感知ノードの電圧レベルを
各々反転させる第１反転手段と、前記第１反転手段の出力信号をラッチするラッチ手段
と、前記ラッチ手段の出力信号を反転させる第２反転手段と
を設けたことを特徴とする半導体メモリ装置。
【請求項２０】請求項１９に記載の半導体メモリ装置
において、前記分離手段は、前記各フラグビットラインに接続された電流通路および
前記第１外部制御信号と接続されたゲートを有する複数
の第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタの前記電流通路と前記感知
ノードとの間に接続される電流通路および前記第２外部
制御信号に接続されるゲートを有する複数の第２ＭＯＳ
トランジスタとを具備していることを特徴とする半導体
メモリ装置。
【請求項２１】請求項２０に記載の半導体メモリ装置
において、前記フラグビットラインと感知ノードとの間に配置され
る前記分離手段内の二つのトランジスタは、少なくとも
一方がデプレッション型ＭＯＳトランジスタであること
を特徴とする半導体メモリ装置。
【請求項２２】請求項１９に記載の半導体メモリ装置
において、前記第１反転手段は、前記感知ノードと前記ラッチ手段
との間に接続された複数の３状態インバータを備えてい
ることを特徴とする半導体メモリ装置。