JP5028967B2 - 半導体記憶装置および半導体記憶装置の制御方法 - Google Patents
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Description
半導体集積回路には、各種の設定値を保存するために、EEPROMやフラッシュメモリ等の不揮発性半導体記憶装置を備えたものがある。このような不揮発性半導体記憶装置では、データを消去するために負電圧印加回路や消去電圧印加回路等の回路が必要となる。この負電圧印加回路が容量を内蔵しており、その回路サイズが大きくなるため、不揮発性半導体記憶装置の回路サイズの縮小化が妨げられていた。
請求項2に記載の発明は、データ書き込みが所定論理値に制限される多数の不揮発性メモリセルを備えて、各々独立してアクセス制御の対象とされる複数のメモリコアと、前記アクセス制御の対象となる前記メモリコアを選択するアクセス制御手段と、を備え、前記各メモリコアを構成する前記不揮発性メモリセルは、フラグ値が書き込まれるフラグセルと、データが書き込まれるデータセルとからなり、前記アクセス制御手段は、書き込み動作時に、前記メモリコアを不可逆な所定順序で選択するとともに、読み出し動作時に、前記メモリコアを前記書き込み動作と反対の不可逆な所定順序で選択し、前記メモリコアのデータセルに第1のデータを書き込むときに、該第1のデータの書き込み終了時において選択されるメモリコアのフラグセルに所定論理値を書き込むことで、該書き込み終了時において選択されるメモリコアをデータ読み出し開始位置に設定するとともに、該第1のデータの前に書き込まれた第2のデータを書き込むときに所定論理値が書き込まれたフラグセルを含むメモリコアをデータ読み出し終了位置に設定する。
請求項4に記載の発明は、データ書き込みが所定論理値に制限される多数の不揮発性メモリセルを備える複数のメモリコアを備える半導体記憶装置の制御方法において、前記メモリコアを、不可逆な所定順序で選択して書き込み動作を行うとともに、前記メモリコアを、前記書き込み動作と反対の不可逆な所定順序で選択して読み出し動作を行って、前記メモリコアのデータセルに第1のデータを書き込むときに、該第1のデータの書き込み終了時において選択されるメモリコアのフラグセルに所定論理値を書き込むことで、該書き込み終了時において選択されるメモリコアをデータ読み出し開始位置に設定するとともに、該第1のデータの前に書き込まれた第2のデータを書き込むときに所定論理値が書き込まれたフラグセルを含むメモリコアをデータ読み出し終了位置に設定する。
以下、本発明を具体化した一実施形態を図1〜図4に従って説明する。
図1に示すように、半導体記憶装置1は、メモリ部11と、デコーダ20と、判定器30と、Read/Write切替えセレクタ(切替えセレクタ)40と、コマンドレジスタ50と、データレジスタとを備えている。
はじめに、図1に示すような初期状態のメモリ部11に1回目の8ビットデータ「11011001」(第1のデータ)を書き込むデータ書き込み動作について説明する。
まず、コマンドレジスタ50に読み出し信号が入力されると、コマンドレジスタ50においてリードコマンドが生成される。
まず、8ビットデータ「10001110」がコマンドレジスタ50を介してデータレジスタ60に格納される。図2に示すステップS1において、判定器30は、ワード線WL0を選択するための選択信号SSをデコーダ20に出力して、ステップS2に移る。
まず、上述した読み出し動作と同様に、図3に示すステップS11において、判定器30は、ワード線WL0を選択するための選択信号SSをデコーダ20に出力して、ステップS12に移る。
(1)判定器30及び切替えセレクタ40は、2回目の入力データDinが入力されたときに、メモリコアM1のフラグセルFCに「1」を書き込むことで、メモリコアM1をアクセス不能状態に設定した。これに伴って、判定器30は、図2に示すステップS6において、ワード線番号をインクリメントし、選択信号SSをワード線WL0からワード線WL1を選択する信号に変更して、書き込み先のメモリコアをメモリコアM2に切替えるようにした。これによって、メモリコアM1のデータを擬似的に消去することができる。すなわち、メモリコアM1をアクセス不能状態にして、書き込み先をメモリコアM1からメモリコアM2に切替えることによって、メモリコアM1に書き込まれたデータが読み出されることがなくなるため、メモリコアM1のデータを擬似的に消去する消去動作を行うことができる。さらに、書き込み先として切替えられたメモリコアM2の各データセルDCに2回目の入力データDinが書き込むことができる。従って、消去動作が行われた上で、新たなデータの書き込みを行う、いわゆるデータの書き換えを擬似的に行うことができる。よって、データを消去するために必要な回路(消去動作用回路等)を不要としながらも、データ書き込みに制限のない不揮発性メモリセルと同様の書き込み動作を行うことができる。その結果、大きな回路面積を占める負電圧印加回路等を省略することができるため、回路サイズを縮小化することができる。
以下、本発明を具体化した第2実施形態について、図5及び図6に従って説明する。この実施形態の半導体記憶装置は、判定器30及び各フラグセルFCの機能が上記第1実施形態と異なっている。以下、第1実施形態との相違点を中心に説明する。
はじめに、図1に示すような初期状態のメモリ部11に1回目の8ビットデータ「11011001」を書き込むデータ書き込み動作について説明する。
まず、コマンドレジスタ50に読み出し信号が入力されると、コマンドレジスタ50においてリードコマンドが生成される。図6に示すステップS31において、判定器30は、ワード線WL0を選択するための選択信号SSをデコーダ20に出力して、ステップS32に移る。
まず、上述した読み出し動作と同様に、図6に示すステップS31において、判定器30は、ワード線WL0を選択するための選択信号SSをデコーダ20に出力して、ステップS32に移る。
(2)データ書き込み時に、フラグセルFCにデータ「1」を書き込みつつ、データセルDCに入力データDinを書き込むようにした。フラグセルFCに「1」を書き込むことによって、そのフラグセルFCを含むメモリコアは、読み出し可能状態に設定されるため、メモリ部11のデータセルDCに書き込まれた全データをまとめて読み出すことができる。従って、各メモリコアM1〜M4のデータセルDCにデータを追加して書き込むことによって、ビット幅を変更することができ、擬似的にデータを書き換えることができる。すなわち、本例では、8ビットデータ「110110011」から16ビットデータ「110110011/10001110」に書き換えられている。この書き換えに際して、データを消去するために必要であって大きな回路面積を占める回路(消去動作用回路等)が不要であるため、回路サイズを縮小化することができる。
以下、本発明を具体化した第3実施形態について、図8〜図10に従って説明する。この実施形態の半導体記憶装置3は、メモリ部13及びデータレジスタ60の構成と判定器30の機能が上記第1実施形態と異なっている。以下、第1実施形態との相違点を中心に説明する。
はじめに、図8に示すような初期状態(全てのメモリセルMCがブランク状態)のメモリ部11に1回目の8ビットデータ「11011001」を書き込むデータ書き込み動作について説明する。
まず、コマンドレジスタ50に読み出し信号が入力されると、コマンドレジスタ50においてリードコマンドが生成される。
(3)各データセルDCに書き込まれるデータのビット幅を示すデータ(フラグ値)が書き込まれる第2フラグセルFC2を設けた。これによれば、第2フラグセルFC2のフラグ値に基づいてデータセルDCに書き込まれるデータのビット幅を判断して、書き込み動作及び読み出し動作を行うことができる。従って、8ビットと16ビットという異なるビット幅のデータを取り扱うことができる。
以下、本発明を具体化した第4実施形態について、図11〜図14に従って説明する。この実施形態の半導体記憶装置4は、メモリ部14の構成と判定器30の機能が上記第1実施形態と異なっている。以下、第1実施形態との相違点を中心に説明する。
はじめに、図11に示すような初期状態(全てのメモリセルMCがブランク状態)のメモリ部14に1回目の8ビットデータ「11011001」を書き込むデータ書き込み動作について説明する。
まず、コマンドレジスタ50に読み出し信号が入力されると、コマンドレジスタ50においてリードコマンドが生成される。
ステップS52において、判定器30は、書き込み回数に基づいて、デコーダ20により選択されたワード線WL15に接続されるメモリコアM16にデータが既に書き込まれていると判断して、ステップS56に移る。
本例では、図14(c)に示すように、デコーダ20によってワード線WL13が選択されると、そのワード線WL13に接続されるメモリコアM14のフラグセルFCのデータ「1」が切替えセレクタ40から判定器30に出力される。すると、ステップS62において、判定器30は、メモリコアM14のデータが「1」である、すなわちメモリコアM14が読み出し開始位置であると判断して、ステップS64に移る。
(4)本例では、データ書き込み終了時にメモリコアM14が読み出し開始位置に設定されると、これまで読み出し開始位置であったメモリコアM16が読み出し終了位置に設定される。従って、データセルDCに書き込まれるデータのビット幅を自由に変更することができる。
・図15に示すように、上記第1実施形態、第2実施形態及び第4実施形態においても第3実施形態と同様に、フラグセルFCに書き込むビットを含む9ビットデータを入力データDinとして入力するようにしてもよい。この入力データDinの最下位ビットによって、フラグセルFCに「1」を書き込むことができる。
・上記実施形態におけるメモリコア内のデータセルの数に特に制限はない。
・上記各実施形態におけるメモリセルMCは、プログラム動作のみ可能な不揮発性メモリであるとしたが、例えばフューズでもよい。
以上の様々な実施の形態をまとめると、以下のようになる。
(付記1)
データ書き込みが所定論理値に制限される多数の不揮発性メモリセルを備えて、各々独立してアクセス制御の対象とされる複数のメモリコアと、
前記アクセス制御の対象となる前記メモリコアを選択するアクセス制御手段と、を備え、
前記各メモリコアを構成する前記不揮発性メモリセルは、フラグ値が書き込まれるフラグセルと、データが書き込まれるデータセルとからなり、
前記アクセス制御手段は、前記フラグセルのフラグ値に基づいて、前記アクセス制御の対象となる前記メモリコアを選択することを特徴とする半導体記憶装置。
(付記2)
前記アクセス制御手段は、
書き込み動作時に、前記メモリコアを不可逆な所定順序で選択するとともに、読み出し動作時に、前記メモリコアを前記書き込み動作と同一の所定順序で選択し、
所定の前記メモリコアに第1のデータが書き込まれた状態で、第2のデータが入力されたときに、前記第1のデータが書き込まれた前記所定のメモリコアのフラグセルに所定論理値を書き込むことで、該所定のメモリコアをアクセス不能状態に設定するとともに、前記所定順序で選択される次のメモリコアに対して前記第2のデータの書き込みを行うようにしたことを特徴とする付記1に記載の半導体記憶装置。
(付記3)
前記フラグセルは、第1フラグセルと第2フラグセルとから構成され、
前記アクセス制御手段は、
書き込み動作時に、前記メモリコアを不可逆な所定順序で選択するとともに、読み出し動作時に、前記メモリコアを前記書き込み動作と同一の所定順序で選択し、
前記メモリコアにデータを書き込むときに、該データのビット幅を示すフラグ値を前記第2フラグセルに書き込むとともに、前記データを前記所定のメモリコアのデータセルに書き込み、
所定の前記メモリコアに第1のデータが書き込まれた状態で、第2のデータが入力されたときに、前記第1のデータが書き込まれた前記所定のメモリコアの第1フラグセルに所定論理値を書き込むことで、該所定のメモリコアをアクセス不能状態に設定するとともに、前記所定順序で選択される次のメモリコアに対して第2のデータの書き込みを行うようにしたことを特徴とする付記1に記載の半導体記憶装置。
(付記4)
前記アクセス制御手段は、
書き込み動作時に、前記メモリコアを不可逆な所定順序で選択するとともに、読み出し動作時に、前記メモリコアを前記書き込み動作と同一の所定順序で選択し、
所定の前記メモリコアのデータセルにデータを書き込むときに、該所定のメモリコアのフラグセルに所定論理値を書き込むことで、該所定のメモリコアをデータ読み出し可能状態に設定することを特徴とする付記1に記載の半導体記憶装置。
(付記5)
前記アクセス制御手段は、
書き込み動作時に、前記メモリコアを不可逆な所定順序で選択するとともに、読み出し動作時に、前記メモリコアを前記書き込み動作と反対の不可逆な所定順序で選択し、
前記メモリコアのデータセルに第1のデータを書き込むときに、該第1のデータの書き込み終了時において選択されるメモリコアのフラグセルに所定論理値を書き込むことで、該書き込み終了時において選択されるメモリコアをデータ読み出し開始位置に設定するとともに、該第1のデータの前に書き込まれた第2のデータを書き込むときに所定論理値が書き込まれたフラグセルを含むメモリコアをデータ読み出し終了位置に設定することを特徴とする付記1に記載の半導体記憶装置。
(付記6)
前記データと書き込み制御値とから構成される入力データが入力され、
前記アクセス制御手段は、
前記書き込み制御値が第1の論理値のときには前記データをその時のアクセス制御の対象となる前記メモリコアに書き込み、
前記書き込み制御値が第2の論理値のときにはその時のアクセス制御の対象である前記メモリコアをアクセス不能とする値を該メモリコアのフラグセルに書き込むとともに、アクセス可能な他のメモリコアをアクセス制御の対象として該メモリコアに前記データを書き込むことを特徴とする付記1に記載の半導体記憶装置。
(付記7)
前記アクセス制御手段は、
前記第1のデータが書き込まれている前記メモリコアへの前記第2のデータの書き込み動作において、前記所定論理値の書き換えのみであるときに、前記第1のデータが書き込まれているメモリコアに前記第2のデータの書き込みを行い、
前記第1のデータが書き込まれている前記メモリコアへの前記第2のデータの書き込み動作において、前記所定論理値と逆の論理値の書き換えが少なくとも1ビット含まれるときに、前記第1のデータが書き込まれているメモリコアをアクセス不能状態に設定するとともに、前記所定順序で選択される次のメモリコアに対して前記第2のデータの書き込みを行うようにしたことを特徴とする付記3又は4に記載の半導体記憶装置。
(付記8)
前記フラグセルとは別に、第2フラグセルを設け、
前記アクセス制御手段は、
前記第2のデータが書き込まれている前記メモリコアへの前記第1のデータの書き込み動作において、前記所定論理値への書き換えのみであるときに、前記第2のデータが書き込まれているメモリコアに前記第1のデータの書き込みを行い、
前記第2のデータが書き込まれている前記メモリコアへの前記第1のデータの書き込み動作において、前記所定論理値と逆の論理値への書き換えが少なくとも1ビット含まれるときに、前記第2のデータが書き込まれているメモリコアの前記第2フラグセルに前記所定論理値を書き込むことで、該メモリコアを書き込み不能状態に設定するとともに、前記書き込み動作時の所定順序で選択される次のメモリコアに対して前記第1のデータの書き込みを行うようにしたことを特徴とする付記5に記載の半導体記憶装置。
(付記9)
データ書き込みが所定論理値に制限される多数の不揮発性メモリセルを備える複数のメモリコアを備える半導体記憶装置の制御方法において、
前記メモリコア内の前記不揮発性メモリセルからなるフラグセルのフラグ値に基づいて、アクセス制御の対象となる前記メモリコアを選択することを特徴とする半導体記憶装置の制御方法。
(付記10)
前記メモリコアを、不可逆な所定順序で選択して書き込み動作を行うとともに、前記メモリコアを、前記書き込み動作と同一の所定順序で選択して読み出し動作を行って、
所定のメモリコア内のデータセルに既に第1のデータが書き込まれている半導体記憶装置に、第2のデータが入力されたときに、前記第1のデータが書き込まれた前記所定のメモリコア内のフラグセルに所定論理値を書き込むことで、該所定のメモリコアをアクセス不能状態に設定して、前記所定順序で選択される次のメモリコアに対して前記第2のデータの書き込みを行うことを特徴とする付記9に記載の半導体記憶装置の制御方法。
(付記11)
前記メモリコアを、不可逆な所定順序で選択して書き込み動作を行うとともに、前記メモリコアを、前記書き込み動作と同一の所定順序で選択して読み出し動作を行って、
所定の前記メモリコアにデータを書き込むときに、該データのビット幅を示すフラグ値を該所定のメモリコア内の第2フラグセルに書き込むとともに、該データを前記所定のメモリコア内のデータセルに書き込み、
前記所定のメモリコアに前記第1のデータが書き込まれている半導体記憶装置に、第2のデータが入力されたときに、前記第1のデータが書き込まれた前記所定のメモリコア内の第1フラグセルに所定論理値を書き込むことで、該所定のメモリコアをアクセス不能状態に設定して、前記所定順序で選択される次のメモリコアに対して前記第2のデータの書き込みを行うことを特徴とする付記9に記載の半導体記憶装置の制御方法。
(付記12)
前記メモリコアを、不可逆な所定順序で選択して書き込み動作を行うとともに、前記メモリコアを、前記書き込み動作と同一の所定順序で選択して読み出し動作を行って、
所定の前記メモリコア内のデータセルにデータを書き込むときに、該所定のメモリコアのフラグセルに所定論理値を書き込むことで、該所定のメモリコアをデータ読み出し可能状態に設定することを特徴とする付記9に記載の半導体記憶装置。
(付記13)
前記メモリコアを、不可逆な所定順序で選択して書き込み動作を行うとともに、前記メモリコアを、前記読み出し動作と反対の不可逆な所定順序で選択して読み出し動作を行って、
前記メモリコアのデータセルに第1のデータを書き込むときに、該第1のデータの書き込み終了時において選択されるメモリコアのフラグセルに所定論理値を書き込むことで、該書き込み終了時において選択されるメモリコアをデータ読み出し開始位置に設定するとともに、該第1のデータの前に書き込まれた第2のデータを書き込むときに所定論理値が書き込まれたフラグセルを含むメモリコアをデータ読み出し終了位置に設定することを特徴とする付記9に記載の半導体記憶装置。
11,13,14 メモリ部
M1〜M16 メモリコア
FC フラグセル
FC1 第1フラグセル
FC2 第2フラグセル
DC データセル
20 デコーダ(アクセス制御手段)
30 判定器(アクセス制御手段)
40 Read/Write切替えセレクタ(アクセス制御手段)
Din データ
Claims (4)
- データ書き込みが所定論理値に制限される多数の不揮発性メモリセルを備えて、各々独立してアクセス制御の対象とされる複数のメモリコアと、
前記アクセス制御の対象となる前記メモリコアを選択するアクセス制御手段と、を備え、
前記各メモリコアを構成する前記不揮発性メモリセルは、フラグ値が書き込まれる第1フラグセル及び第2フラグセルと、データが書き込まれるデータセルとからなり、
前記アクセス制御手段は、
書き込み動作時に、前記メモリコアを不可逆な所定順序で選択するとともに、読み出し動作時に、前記メモリコアを前記書き込み動作と同一の所定順序で選択し、
前記メモリコアにデータを書き込むときに、該データのビット幅を示すフラグ値を第2フラグセルに書き込むとともに、前記データを前記所定のメモリコアのデータセルに書き込み、
所定の前記メモリコアに第1のデータが書き込まれた状態で、第2のデータが入力されたときに、前記第1のデータが書き込まれた前記所定のメモリコアの第1フラグセルに所定論理値を書き込むことで、該所定のメモリコアをアクセス不能状態に設定するとともに、前記所定順序で選択される次のメモリコアに対して前記第2のデータの書き込みを行うようにしたことを特徴とする半導体記憶装置。 - データ書き込みが所定論理値に制限される多数の不揮発性メモリセルを備えて、各々独立してアクセス制御の対象とされる複数のメモリコアと、
前記アクセス制御の対象となる前記メモリコアを選択するアクセス制御手段と、を備え、
前記各メモリコアを構成する前記不揮発性メモリセルは、フラグ値が書き込まれるフラグセルと、データが書き込まれるデータセルとからなり、
前記アクセス制御手段は、
書き込み動作時に、前記メモリコアを不可逆な所定順序で選択するとともに、読み出し動作時に、前記メモリコアを前記書き込み動作と反対の不可逆な所定順序で選択し、
前記メモリコアのデータセルに第1のデータを書き込むときに、該第1のデータの書き込み終了時において選択されるメモリコアのフラグセルに所定論理値を書き込むことで、該書き込み終了時において選択されるメモリコアをデータ読み出し開始位置に設定するとともに、該第1のデータの前に書き込まれた第2のデータを書き込むときに所定論理値が書き込まれたフラグセルを含むメモリコアをデータ読み出し終了位置に設定することを特徴とする半導体記憶装置。 - データ書き込みが所定論理値に制限される多数の不揮発性メモリセルを備える複数のメモリコアを備える半導体記憶装置の制御方法において、
前記メモリコアを、不可逆な所定順序で選択して書き込み動作を行うとともに、前記メモリコアを、前記書き込み動作と同一の所定順序で選択して読み出し動作を行って、
所定の前記メモリコアにデータを書き込むときに、該データのビット幅を示すフラグ値を該所定のメモリコア内の第2フラグセルに書き込むとともに、該データを前記所定のメモリコア内のデータセルに書き込み、
前記所定のメモリコアに第1のデータが書き込まれている半導体記憶装置に、第2のデータが入力されたときに、前記第1のデータが書き込まれた前記所定のメモリコア内の第1フラグセルに所定論理値を書き込むことで、該所定のメモリコアをアクセス不能状態に設定して、前記所定順序で選択される次のメモリコアに対して前記第2のデータの書き込みを行うことを特徴とする半導体記憶装置の制御方法。 - データ書き込みが所定論理値に制限される多数の不揮発性メモリセルを備える複数のメモリコアを備える半導体記憶装置の制御方法において、
前記メモリコアを、不可逆な所定順序で選択して書き込み動作を行うとともに、前記メモリコアを、前記書き込み動作と反対の不可逆な所定順序で選択して読み出し動作を行って、
前記メモリコアのデータセルに第1のデータを書き込むときに、該第1のデータの書き込み終了時において選択されるメモリコアのフラグセルに所定論理値を書き込むことで、該書き込み終了時において選択されるメモリコアをデータ読み出し開始位置に設定するとともに、該第1のデータの前に書き込まれた第2のデータを書き込むときに所定論理値が書き込まれたフラグセルを含むメモリコアをデータ読み出し終了位置に設定することを特徴とする半導体記憶装置の制御方法。
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