JP2012094211A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】隣接セル間の干渉による閾値電圧分布の幅の拡がりを抑制することのできる不揮発性半導体記憶装置を提供する。
【解決手段】制御回路は、ラフ書込み処理、フォギー書込み処理、及びファイン書込み処理を実行可能に構成されている。ラフ書込み処理は、複数の第2閾値電圧分布を与えるべきメモリセルに対して、第1閾値電圧分布を正方向に移動させて第3閾値電圧分布を生成する。フォギー書込み処理は、最終的に第1のデータとなるメモリセルには第3閾値電圧分布を移動させず且つ最終的に第1のデータと異なる第2のデータとなるメモリセルには第1閾値電圧分布又は第3閾値電圧分布を正方向に移動させることにより複数の第4閾値電圧分布を生成する。ファイン書込み処理は、複数の第4閾値電圧分布を正方向に移動させて第2閾値電圧分布を生成する。
【選択図】図3
【解決手段】制御回路は、ラフ書込み処理、フォギー書込み処理、及びファイン書込み処理を実行可能に構成されている。ラフ書込み処理は、複数の第2閾値電圧分布を与えるべきメモリセルに対して、第1閾値電圧分布を正方向に移動させて第3閾値電圧分布を生成する。フォギー書込み処理は、最終的に第1のデータとなるメモリセルには第3閾値電圧分布を移動させず且つ最終的に第1のデータと異なる第2のデータとなるメモリセルには第1閾値電圧分布又は第3閾値電圧分布を正方向に移動させることにより複数の第4閾値電圧分布を生成する。ファイン書込み処理は、複数の第4閾値電圧分布を正方向に移動させて第2閾値電圧分布を生成する。
【選択図】図3
Description
明細書の実施の形態は、電気的書き換え可能な不揮発性半導体記憶装置に関する。
NAND型フラッシュメモリは、モバイル機器などで画像や動画などの大容量のデータを扱う用途の増加と共に需要が急増している。特に、1つのメモリセルに2ビット以上の情報を記憶することのできる多値記憶技術の採用により、小さなチップ面積で、より多くの情報を記憶することが可能となっている。
セルの微細化が進んだ高集積化フラッシュメモリでは、隣接セル間の干渉により、閾値電圧分布の幅(1つの閾値電圧分布の上限と下限の間の幅)が拡がるという問題がある。特に、多値記憶方式を採用した場合には、2値記憶方式と比べて2つの閾値電圧分布の上限と下限との間の間隔を狭く設定することが必要になるため、隣接セル間の干渉がデータの信頼性に大きく影響する。
本発明は、隣接セル間の干渉により閾値電圧分布の幅が拡がることを抑制することのできる不揮発性半導体記憶装置を提供することを目的とする。
一態様に係る不揮発性半導体記憶装置は、メモリセルを複数配列してなるメモリセルアレイと、メモリセルを制御する制御回路とを備える。メモリセルは、第1閾値電圧分布、及び複数の第2閾値電圧分布によりデータを記憶可能に構成されている。第1閾値電圧分布は、上限値が負の値でありデータが消去された消去状態を示す。複数の第2閾値電圧分布は、第1閾値電圧分布の上限値よりも下限値が大きくデータが書き込まれた書込み状態を示す。制御回路は、ラフ書込み処理、フォギー書込み処理、及びファイン書込み処理を実行可能に構成されている。ラフ書込み処理は、複数の第2閾値電圧分布を与えるべきメモリセルに対して、第1閾値電圧分布を正方向に移動させて第3閾値電圧分布を生成する。フォギー書込み処理は、最終的に第1のデータとなるメモリセルには第3閾値電圧分布を移動させず且つ最終的に第1のデータとなるメモリセルには第1閾値電圧分布又は第3閾値電圧分布を正方向に移動させることにより複数の第4閾値電圧分布を生成する。ファイン書込み処理は、複数の第4閾値電圧分布を正方向に移動させて複数の第2閾値電圧分布を生成する。
次に、図面を参照して、実施の形態に係る不揮発性半導体記憶装置について説明する。
[第1の実施の形態]
図1は、第1の実施の形態に係る4値記憶方式を採用した不揮発性半導体記憶装置(4値書込み方式のNANDセル型フラッシュメモリ)の構成を示している。この不揮発性半導体記憶装置は、データを記憶するメモリセルMCをマトリックス状に配置してなるメモリセルアレイ1を備えている。メモリセルアレイ1は、複数のビット線BL、複数のワード線WL、ソース線SRC、及び複数のメモリセルMCを含む。メモリセルMCは、電気的にデータを書き換え可能に構成され、ビット線BLとワード線WLの交点にマトリクス状に配置されている。
図1は、第1の実施の形態に係る4値記憶方式を採用した不揮発性半導体記憶装置(4値書込み方式のNANDセル型フラッシュメモリ)の構成を示している。この不揮発性半導体記憶装置は、データを記憶するメモリセルMCをマトリックス状に配置してなるメモリセルアレイ1を備えている。メモリセルアレイ1は、複数のビット線BL、複数のワード線WL、ソース線SRC、及び複数のメモリセルMCを含む。メモリセルMCは、電気的にデータを書き換え可能に構成され、ビット線BLとワード線WLの交点にマトリクス状に配置されている。
メモリセルアレイ1には、ビット線BLの電圧を制御するためのビット線制御回路2、及びワード線WLの電圧を制御するためのワード線制御回路6が接続されている。すなわち、ビット線制御回路2は、ビット線BLを介してメモリセルアレイ1中のメモリセルMCのデータを読み出す一方、ビット線BLを介してメモリセルアレイ1中のメモリセルMCに制御電圧を印加してメモリセルMCに書込みを行う。
ビット線制御回路2には、カラムデコーダ3、データ入出力バッファ4及びデータ入出力端子5が接続されている。メモリセルアレイ1から読み出されたメモリセルMCのデータは、データ入出力端子5から外部へ出力される。また、外部からデータ入出力端子5に入力された書込みデータは、カラムデコーダ3によってビット線制御回路2に入力され、指定されたメモリセルMCへの書込みが行われる。
また、メモリセルアレイ1、ビット線制御回路2、カラムデコーダ3、データ入出力バッファ4、及びワード線制御回路6は、制御回路7に接続されている。制御回路7は、制御信号入力端子8に入力される制御信号に従い、メモリセルアレイ1、ビット線制御回路2、カラムデコーダ3、データ入出力バッファ4、及びワード線制御回路6を制御するための制御信号を発生させる。また、データ入出力バッファ4には、読み出されたデータに従い、読出し対象とされたブロックが不良ブロックであるか否かを判定する不良ブロック判定回路9が接続されている。
図2は、図1に示すメモリセルアレイ1の構成を示している。メモリセルアレイ1は、図2に示すように、複数のブロックBにて構成されている。メモリセルアレイ1においては、このブロックB単位でデータが消去される。
ブロックBは、図2に示すように、複数のメモリユニットMUを含んで構成されている。1つのメモリユニットMUは、直列接続された例えば16個のメモリセルMC(EEPROM)からなるメモリストリングMSと、その両端に接続される第1、第2選択トランジスタS1、S2とにより構成されている。第1選択トランジスタS1の一端はビット線BL0に接続され、第2選択トランジスタS2の一端はソース線SRCに接続されている。ロウ方向に一列に配置されたメモリセルMCの制御ゲートはワード線WL1〜WL16のいずれかに共通接続されている。また、ロウ方向に一列に配置された第1選択トランジスタS1の制御ゲートはセレクト線SG1に共通接続され、ロウ方向に一列に配置された第2選択トランジスタS2の制御ゲートはセレクト線SG2に共通接続されている。
また1本のワード線WLに接続された複数のメモリセルMCの集合Pは、1ページ又は複数ページを構成する。この集合P毎にデータが書き込まれ、読み出される。
次に、第1の実施の形態に係る4値記憶方式の書込み処理を、図3を参照して説明する。不揮発性半導体記憶装置は、メモリセルMCの閾値電圧が、4通りの閾値電圧分布を持ち得るように構成されている。すなわち、メモリセルMCは、4値のデータを記憶可能に構成されている。制御回路7は、図3(a)〜(d)に示すように消去状態を示す閾値電圧分布E(第1閾値電圧分布)から最終的に閾値電圧分布A、B、C(第2閾値電圧分布)を得る(E<A<B<C)。例えば、閾値電圧分布E、A、B、Cは、各々データ“11”、“01”、“10”、“00”を示す。
第1の実施の形態において、制御回路7は、図3に示すように、粗い書込みであるラフ書込み処理(図3(b))、フォギー書込み処理(図3(c))、及び正確な書込みであるファイン書込み処理(図3(d))の3段階でデータの書込みを実行する。これにより、制御回路7は、1又は2段階でデータの書込みを実行する場合よりも、隣接セル間の干渉に起因する閾値電圧分布の幅の拡がりを抑制することができる。
ここで、本実施の形態に係る不揮発性半導体記憶装置においては、1ページ毎に一括してデータの書き込みが行われる。すなわち、閾値を移動させるメモリセルMC(書き込みメモリセル)と閾値を移動させないメモリセルMC(非書き込みメモリセル)が存在する。そこで、例えば、書き込みメモリセルに接続されるビット線BLの電位を0Vに、非書き込みメモリセルに接続されるビット線BLの電位を電源電圧Vddにすることにより、1ページ毎に一括してデータの書き込みができるようにしている。
はじめに、全てのメモリセルMCが消去され閾値電圧分布E(第1閾値電圧分布)を与えられた初期状態(図3(a))から、制御回路7は、ラフ書込み処理(図3(b))を実行する。図3(b)に示すラフ書込み処理は、最終的に得られる閾値電圧分布A、B、C(第2閾値電圧分布)のいずれかを与えるべきメモリセルMCに対して、閾値電圧分布Eを正方向に移動させる。その際に、閾値電圧分布の下限値としてベリファイ電圧LMaVを用いて閾値電圧分布LMa(第3閾値電圧分布)を生成する(E<LMa)。
ベリファイ電圧LMaVは、閾値電圧分布Eの上限値とほぼ等しいベリファイ電圧EVよりも大きい。なお、ラフ書込み処理の後、隣接メモリセルへの書き込みが実行されると、その隣接セルからの干渉効果(近接効果)が発生し、閾値電圧分布E、LMaの幅は、隣接メモリセルへの書き込み動作の実行前に比べて広がる。
次に、制御回路7は、フォギー書込み処理(図3(c))を実行する。フォギー書き込み処理は、ラフ書き込み処理に基づいて得られた閾値電圧分布E(第1閾値電圧分布)、LMa(第3閾値電圧分布)に基づいて、最終的に得られる閾値電圧分布A,B,C(第2閾値電圧分布)よりもそれぞれ低い閾値電圧分布A’,B’,C’(第4閾値電圧分布)を生成する書き込み処理である。図3(c)に示すフォギー書込み処理は、最終的に閾値電圧分布AとなるメモリセルMCを非書き込みメモリセルとする。すなわち、ビット線BLの電位を閾値電圧分布Eと同じ状態(例えば、電源電圧Vdd)にする。その結果、最終的に閾値電圧分布AとなるメモリセルMCの閾値は上昇せず閾値電圧分布LMaにとどまる。一方、フォギー書込み処理は、メモリセルMCに最終的に閾値電圧分布B、Cを与えるメモリセルMCには、ビット線BLの電位を例えば、0VにしてメモリセルMCの閾値を上昇させる。このメモリセルMCの閾値の下限を調整する際にそれぞれベリファイ電圧LMaVと異なるベリファイ電圧BV’、CV’を用いて、閾値電圧分布B’、C’を生成する(LMaV<BV’<CV’)。なお、フォギー書込みの後、隣接メモリセルへの書き込みが実行されると、その隣接メモリセルからの干渉効果(近接効果)が発生し、これにより閾値電圧分布E、A’、B’、C’の幅は隣接メモリセルへの書き込みの実行前に比べて広がり、閾値電圧分布E、A’、B’、C’は互いに重なり合うようになる。ここで、閾値電圧分布E、A’、B’、C’は互いに重なったとしても、それぞれの閾値電圧分布に対応するデータを一時的に記憶しておくことにより、閾値電圧分布E、A’、B’、C’を判別することは可能である。
そして、制御回路7は、フォギー書込み処理の後、ファイン書込み処理(図3(d))を実行する。図3(d)に示すファイン書込み処理は、閾値電圧分布A’、B’、C’を正方向に移動させて、閾値電圧分布A、B、Cの下限値と各々略等しいベリファイ電圧AV、BV、CV(AV<BV<CV)を用いて閾値電圧分布A、B、Cを生成する。以上のように、第1の実施の形態においては、閾値電圧分布B又はCを生成する場合には、3回の書込み処理が必要とされるが(E→LMa→B’→B、E→LMa→C’→C)、閾値電圧分布Aを生成する場合には、2回の書込み処理しか必要とされない(E→LMa(A’)→A)。
このファイン書込み処理後も、隣接セルの干渉(近接効果)により、閾値電圧分布E、A、B、Cは多少変動するが(図3(d))、書込み手順等を工夫することにより、その変動量を小さくすることができる。
次に、閾値電圧分布の変動を小さくするための書込み手順の一例を、図4を参照して説明する。ここで、便宜上、ワード線WL1に共通接続されるメモリセルMC1−0、MC1−1、MC1−2、…、及びMC1−iをメモリセルMC1と総称する。ワード線WL2に共通接続されるメモリセルMC2−0、MC2−1、MC2−2、…、及びMC2−iをメモリセルMC2と総称する。以下同様にし、ワード線WL16に共通接続されるメモリセルMC16−0、MC16−1、MC16−2、…、及びMC16−iをメモリセルMC16と総称する。ここで、ソース線SRCに近い側のメモリセルMC16から順に書込みを行い、ソース線SRCから一番遠いメモリセルMC1は最後に書き込まれる(図2を参照)。
このようなメモリセルMCに、上記のフォギー書込み処理、ファイン書込み処理を行う場合に、図4のような書込み手順を実行することにより、閾値電圧分布の変動を最小限に抑えることができる。なお、以下に示すステップS13、15、19のフォギー書込み処理は、上記図3に示した処理と同様に、ラフ書込み処理後の閾値電圧分布LMaを移動させないことにより、閾値電圧A’、B’、C’のうち最も閾値電圧値が低い閾値電圧分布A’を生成する。
第1の実施の形態においては、図4に示すように、先ず、メモリセルMC16に対しラフ書込み処理が実行された後(ステップS11)、メモリセルMC16に隣接する(メモリセル1つ分だけビット線BLに近い)メモリセルMC15に対しラフ書込み処理が実行される(ステップS12)。このメモリセルMC15に対するラフ書き込み処理による近接効果により、メモリセルMC16は、ラフ書き込み処理後の閾値電圧分布が変動する。
続いて、メモリセルMC16に対しフォギー書込み処理が実行される(ステップS13)。次に、メモリセルMC16よりもビット線BL側にメモリセル2つ分だけ近いメモリセルMC14に対しラフ書込み処理が実行された後(ステップS14)、メモリセルMC15に対しフォギー書込み処理が実行される(ステップS15)。このメモリセルMC14に対するラフ書き込み処理、及びメモリセルMC15に対するフォギー書き込み処理により、メモリセルMC16のフォギー書き込み処理後の閾値電圧分布が変動する。
続いて、メモリセルMC16に対しファイン書込み処理が実行される(ステップS16)。ここで、ステップS15でのフォギー書込み処理は、最終的に閾値電圧分布AになるメモリセルMCを非書き込みメモリセルとする。その結果、最終的に閾値電圧分布AになるメモリセルMCの閾値電圧分布LMaは正方向に移動しない。このため、従来のフォギー書き込みに比べ、このメモリセルMC15へのフォギー書き込み処理がメモリセルMC16に与える近接効果は小さい。その結果、このファイン書き込み処理により、隣接メモリセルから受けた近接効果の影響を効果的に減殺できる。
ステップS16の後、ファイン書込み処理が終了したメモリセルMC16から3つ離れたメモリセルMC13に対しラフ書込み処理が実行される(ステップS17)。このメモリセルMC13へのラフ書き込み処理は、メモリセルMC13とメモリセルMC16との間がメモリセル3つ分離れているので、メモリセルMC16に対する近接効果は小さい。従って、メモリセルMC16におけるファイン書き込み処理後の閾値電圧分布の変動を最小限に抑えることができる。
続いてメモリセルMC14に対しフォギー書込み処理が実行される(ステップS18)。メモリセルMC14は、メモリセルMC16とはメモリセルMC2つ分離れている。ここで、この実施の形態でのフォギー書込み処理は、最終的に閾値電圧分布AになるメモリセルMCを非書き込みメモリセルとする。その結果、最終的に閾値電圧分布AになるメモリセルMCの閾値電圧分布LMaは正方向に移動しない。このため、従来のフォギー書き込みに比べ、このメモリセルMC14へのフォギー書き込み処理がメモリセルMC16に与える近接効果は小さい。
その後、メモリセルMC15に対してファイン書込み処理が実行される(ステップS19)。
このように、メモリセルMC15へのラフ書き込み処理及びフォギー書き込み処理は、メモリセルMC16へのファイン書き込み処理よりも前の段階で実行されるので、メモリセルMC16で最終的に得られる閾値電圧分布の幅に影響を殆ど与えない。メモリセルMC16のファイン書き込み後の閾値電圧分布は、隣接するメモリセルMC15へのファイン書き込み動作と、2つ離れたメモリセルMC15へのフォギー書き込み動作によってのみ変動を受ける。
その後も、ファイン書込みが終了したメモリセルMCn(nは自然数)からビット線BLの方向に3つ離れたメモリセルMCn+3に対しラフ書込み処理が実行された後、ラフ書込み処理が完了済みのメモリセルMCn+2に対しフォギー書込み処理が実行される、続いて、フォギー書込み処理が完了済みのメモリセルMCn+1に対しファイン書込み処理が実行される、という手順を繰り返す。これにより、ラフ/フォギー/ファイン書込み処理を実行するメモリセルアレイ1において、隣接するメモリセルMCの影響を最小限に抑えることができる。
ここで、フォギー書込み処理において、第1の実施の形態のように閾値電圧分布LMaを正方向に移動させることなく、ラフ書込み処理後の閾値電圧分布LMaと異なるように新たに3の閾値電圧分布A’、B’、C’を生成する比較例を考える。このような比較例であれば、閾値電圧分布A、B、Cのいずれを生成する場合でも、3回の書込み処理が必要とされる(E→LMa→A’→A、E→LMa→B’→B、E→LMa→C’→C)。
一方、第1の実施の形態は、ステップS13、S15、S18のフォギー書込み処理において、ラフ書込み後の閾値電圧分布LMaを移動させないことにより、閾値電圧分布A’を生成する。よって、閾値電圧分布B又はCを生成する場合には、3回の書込み処理が必要とされるが(E→LMa→B’→B、E→LMa→C’→C)、閾値電圧分布Aを生成する場合には、2回の書込み処理しか必要とされない(E→LMa(A’)→A)。すなわち、第1の実施の形態は、比較例よりも1回少ない書込み処理(比較例のベリファイ電圧A’を省略)により閾値電圧分布Aを生成することができる。よって、第1の実施の形態は、比較例よりも書込み速度を向上させると共に、隣接セル間の干渉を抑制することができる。
[第2の実施の形態]
次に、第2の実施の形態に係る不揮発性半導体記憶装置について説明する。第2の実施形態は、第1実施の形態と同様の構成を有する一方、その書込み方式は、第1の実施の形態と異なる。よって、以下、図5を参照して、第2の実施の形態に係る不揮発性半導体記憶装置の書込み処理について説明する。
次に、第2の実施の形態に係る不揮発性半導体記憶装置について説明する。第2の実施形態は、第1実施の形態と同様の構成を有する一方、その書込み方式は、第1の実施の形態と異なる。よって、以下、図5を参照して、第2の実施の形態に係る不揮発性半導体記憶装置の書込み処理について説明する。
第2の実施の形態において、図5(b)に示すラフ書込み処理は、第1の実施の形態のベリファイ電圧LMaVより大きいベリファイ電圧LMbVを用いて閾値電圧分布Eを正方向に移動させて閾値電圧分布LMb(LMa<LMb)を生成する。この点で第2の実施の形態は、第1の実施の形態と異なる。なお、ラフ書込み処理の後、隣接セルの干渉が発生し、閾値電圧分布E、LMbの幅は広がる。
また、図5(c)に示すフォギー書込み処理は、最終的に閾値電圧分布BになるメモリセルMCを非書き込みメモリセルとする。その結果、最終的に閾値電圧分布BになるメモリセルMCの閾値電圧分布LMbは正方向に移動せず、閾値電圧分布B’となる(LMb=B’)。一方、フォギー書込み処理は、最終的に閾値電圧分布A、CとなるメモリセルMCを書き込みメモリセルとし、閾値電圧分布E、LMbを正方向に移動させて、閾値電圧分布A’、C’を生成する。その際、それぞれベリファイ電圧LMbVと異なるベリファイ電圧AV’、CV’を用いて閾値電圧分布E又はLMbの下限値を設定する。そして、制御回路7は、第1の実施の形態と同様に、ファイン書込み処理(図5(d))を実行する。
次に、閾値電圧分布の変動を小さくするための書込み手順の一例を、図6を参照して説明する。図6に示すように、第2の実施の形態においては、第1の実施の形態と同様のステップS11〜S19の処理を実行する。ただし、ステップS13、15、18のフォギー書込み処理において、第2の実施の形態は、ラフ書込み処理後の閾値電圧分布LMbを移動させないことにより、閾値電圧分布B’を生成する。よって、閾値電圧分布Cを生成する場合には、3回の書込み処理が必要とされるが(E→LMb→C’→C)、閾値電圧分布A、Bを生成する場合には、2回の書込み処理しか必要とされない(E→A’→A、E→LMb(B’)→B)。すなわち、第2の実施の形態は、図6に示す例では、ステップS13、S15、S18のフォギー書込み処理を改善し、第1の実施の形態と同様の効果を奏することができる。
[第3の実施の形態]
次に、第3の実施の形態に係る不揮発性半導体記憶装置について説明する。第3の実施形態は、第1実施の形態と同様の構成を有する一方、その書込み方式は、第1の実施の形態と異なる。よって、以下、図7を参照して、第3の実施の形態に係る不揮発性半導体記憶装置の書込み処理について説明する。
次に、第3の実施の形態に係る不揮発性半導体記憶装置について説明する。第3の実施形態は、第1実施の形態と同様の構成を有する一方、その書込み方式は、第1の実施の形態と異なる。よって、以下、図7を参照して、第3の実施の形態に係る不揮発性半導体記憶装置の書込み処理について説明する。
第3の実施の形態において、図7(b)に示すラフ書込み処理は、第1及び第2の実施の形態のベリファイ電圧LMaV、LMbVより大きいベリファイ電圧LMcVを用いて閾値電圧分布Eを正方向に移動させて閾値電圧分布LMc(LMb<LMc)を生成する。この点で第3の実施の形態は、第1及び第2の実施の形態と異なる。なお、ラフ書込み処理の後、隣接セルの干渉が発生し、閾値電圧分布E、LMcの幅は広がる。
また、図7(c)に示すフォギー書込み処理は、最終的に閾値電圧分布CになるメモリセルMCを非書き込みメモリセルとする。その結果、最終的に閾値電圧分布CになるメモリセルMCの閾値電圧分布LMcは正方向に移動せず、閾値電圧分布C’となる(LMc=C’)。一方、フォギー書込み処理は、メモリセルMCに最終的に閾値電圧分布A、BとなるメモリセルMCを書き込みメモリセルとし、閾値電圧分布Eを正方向に移動させて、閾値電圧分布A’、B’を生成する。その際、それぞれベリファイ電圧LMcVと異なるベリファイ電圧AV’、BV’を用いて閾値電圧分布Eの下限値を設定する。そして、制御回路7は、第1の実施の形態と同様に、ファイン書込み処理(図7(d))を実行する。
次に、閾値電圧分布の変動を小さくするための書込み手順の一例を、図8を参照して説明する。図8に示すように、第3の実施の形態においては、第1の実施の形態と同様のステップS11〜S19の処理を実行する。ただし、ステップS13、15、18のフォギー書込み処理において、第3の実施の形態は、ラフ書込み処理後の閾値電圧分布LMcを移動させないことにより、閾値電圧分布C’を生成する。よって、閾値電圧分布A、B又はCを生成する場合、2回の書込み処理しか必要とされない(E→A’→A、E→B’→B、E→LMc(C’)→C)。すなわち、第3の実施の形態は、図8に示す例では、ステップS13、S15、S18のフォギー書込み処理を改善し、第1の実施の形態と同様の効果を奏することができる。
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記実施の形態では、4値記憶方式(2ビット/セル)の不揮発性半導体装置を説明したが、本発明はこれに限定されるものではなく、8値記憶方式などより多ビットの記憶方式にも適用可能であることは言うまでもない。
1…メモリセルアレイ、 2…ビット線制御回路、 3…カラムデコーダ、 4…データ入出力バッファ、 5…データ入出力端子、 6…ワード線制御回路、 7…制御回路、 8…制御信号入力端子、 9…不良ブロック判定回路。
Claims (5)
- 上限値が負の値でありデータが消去された消去状態を示す第1閾値電圧分布、及び前記第1閾値電圧分布の上限値よりも下限値が大きくデータが書き込まれた書込み状態を示す複数の第2閾値電圧分布によりデータを記憶可能に構成されたメモリセルを複数配列してなるメモリセルアレイと、
前記メモリセルを制御する制御回路と
を備え、
前記制御回路は、
複数の前記第2閾値電圧分布を与えるべきメモリセルに対して、前記第1閾値電圧分布を正方向に移動させて第3閾値電圧分布を生成するラフ書込み処理と、
最終的に第1のデータとなる前記メモリセルには前記第3閾値電圧分布を移動させず且つ最終的に前記第1のデータと異なる第2のデータとなる前記メモリセルには前記第1閾値電圧分布又は前記第3閾値電圧分布を正方向に移動させることにより複数の第4閾値電圧分布を生成するフォギー書込み処理と、
複数の前記第4閾値電圧分布を正方向に移動させて複数の前記第2閾値電圧分布を生成するファイン書込み処理とを実行可能に構成されている
ことを特徴とする不揮発性半導体記憶装置。 - 前記制御回路は、
前記ファイン書込み処理が終了した第1メモリセルから第1方向に3つ離れた第2メモリセルに前記ラフ書込み処理を行ない、その後前記第1メモリセルから前記第1方向に2つ離れ且つ前記ラフ書込み処理が完了済みの第3メモリセルにフォギー書込み処理を行い、更にその後前記第1メモリセルから前記第1方向に1つ離れ且つ前記フォギー書込み処理が完了済みの第4メモリセルにファイン書込みを実行するように構成されている
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記メモリセルは、4値のデータを記憶可能に構成され、
複数の前記第2閾値電圧分布及び複数の前記第4閾値電圧分布は、3つの閾値電圧分布から構成され、
前記第1閾値電圧分布には、前記4値のデータのうち1つのデータが割り当てられ、
複数の前記第2閾値電圧分布には、前記4値のデータのうち残りのデータがそれぞれ割り当てられ、
前記制御回路は、前記フォギー書込み処理において、3つの前記第4閾値電圧分布の中で最も低い閾値電圧分布を持つ第4閾値電圧分布を前記第3閾値電圧分布に基づいて生成するように構成されている
ことを特徴とする請求項1又は請求項2記載の不揮発性半導体記憶装置。 - 前記メモリセルは、4値のデータを記憶可能に構成され、
複数の前記第2閾値電圧分布及び複数の前記第4閾値電圧分布は、3つの閾値電圧分布から構成され、
前記第1閾値電圧分布には、前記4値のデータのうち1つのデータが割り当てられ、
複数の前記第2閾値電圧分布には、前記4値のデータのうち残りのデータがそれぞれ割り当てられ、
前記制御回路は、3つの前記第4閾値電圧分布の中で2番目に高い閾値電圧分布を持つ第4閾値電圧分布を前記第3閾値電圧分布に基づいて生成するように構成されている
ことを特徴とする請求項1又は請求項2記載の不揮発性半導体記憶装置。 - 前記メモリセルは、4値のデータを記憶可能に構成され、
複数の前記第2閾値電圧分布及び複数の前記第4閾値電圧分布は、3つの閾値電圧分布から構成され、
前記第1閾値電圧分布には、前記4値のデータのうち1つのデータが割り当てられ、
複数の前記第2閾値電圧分布には、前記4値のデータのうち残りのデータがそれぞれ割り当てられ、
前記制御回路は、3つの前記第4閾値電圧分布の中で最も高い閾値電圧分布を持つ第4閾値電圧分布を前記第3閾値電圧分布に基づいて生成するように構成されている
ことを特徴とする請求項1又は請求項2記載の不揮発性半導体記憶装置。
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