JP5347649B2 - 不揮発性半導体メモリ装置 - Google Patents
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Description
の記憶素子の共通接続されたソースに接地電位のみを印加することを特徴とする。
図1は、第1実施形態における不揮発性半導体メモリ装置100sの構成を示す概略ブロック図である。不揮発性半導体メモリ装置100sは、アクセス制御部11s、セレクトアドレス処理部12s、MTPブロック部13s、ライトアンプ部14s、センスアンプ部15s、データ入出力部16s、及び、入出力端子17sを備える。
アクセス制御部11sは、外部から入力されるデータの読み出し命令と、外部から入力されるデータの書き込み命令とに応じて、セレクトアドレス処理部12s、ライトアンプ部14s、センスアンプ部15s、及び、データ入出力部16sそれぞれの動作順序を制御する。
MTPブロック部13sは、nビット幅(nは、n>1を満たす整数である。)のデータを記憶するm+1個(m>1、n≧m)のOTPアレイ(記憶素子群)133s−1、…、133s−(m+1)を含み構成されるデータ記憶部(記憶領域)132sと、セレクトデコーダ131sとを備える。ここで、m+1個のOTPアレイ133s−1、…、133s−(m+1)は、同じ構成を有し、いずれか1つ、あるいは、全てを代表して示す場合に、OTPアレイ133sという。
また、OTPアレイ133s−(m+1)のnビットの内、mビット全てが「1」のとき、不揮発性半導体メモリ装置100sは、新たなデータを記憶するOTPアレイ133sが存在せず、新たなデータを記憶することができない状態であることを示す。
OTPアレイ133sは、読み出し動作のとき、記憶するnビット幅のデータをセンスアンプ部15sに出力し、書き込み動作のとき、ライトアンプ部14sから出力されるデータを読み込んで記憶する。
まず、不揮発性半導体メモリ装置100sに電源の供給が開始されると、アクセス制御部11sは、セレクトアドレス処理部12sにOTPアレイ133s−(m+1)が記憶するセレクトアドレスを読み出すため、セレクトアドレス処理部12sに当該OTPアレイ133s−(m+1)を選択するセレクトアドレスをセレクトデコーダ131sの中の131s−(m+1)に出力させる制御を行う。また、アクセス制御部11sは、センスアンプ部15sが、データ記憶部132sのOTPアレイ133s−(m+1)から出力されるデータを読み込んで出力する制御を行い、セレクトアドレス処理部12sがセンスアンプ部15sから出力されるデータを読み込んで記憶する制御を行う。
次に、不揮発性半導体メモリ装置100sにデータを記憶させる書き込み動作について説明する。
まず、不揮発性半導体メモリ装置100sは、外部からデータの書き込み命令が入力されると、アクセス制御部11sは、セレクトアドレス処理部12sが記憶しているセレクトアドレスから、新たなデータを記憶するOTPアレイ133sを示すセレクトアドレスを生成し、セレクトデコーダ131sに出力する。セレクトデコーダ131sは、セレクトアドレス処理部12sが出力したセレクトアドレスをデコードしてデータ記憶部132sが有するOTPアレイ133s−1、…、133s−mのうち1つのOTPアレイ133sに対して書き込み信号を出力する。
上述の動作により、外部から入力されたデータは、OTPアレイ133sに記憶される。続いて、アクセス制御部11sは、セレクトアドレス処理部12sに更新したセレクトアドレスをライトアンプ部14sに出力させて、更新したセレクトアドレスをOTPアレイ133sに記憶させる制御を行う。
アクセス制御部11sは、セレクトアドレス処理部12sがデータをOTPアレイ133s−(m+1)が記憶するセレクトアドレスを読み出すために、OTPアレイ133s−(m+1)を選択するセレクトアドレスをセレクトデコーダ131sに出力させる制御を行う。また、アクセス制御部11sは、センスアンプ部15sがOTPアレイ133sから出力されるデータを読み込んでセレクトアドレス処理部12sに出力する制御を行う。
なお、データを書き込むOTPアレイ133sがない場合、すなわち、不揮発性半導体メモリ装置100sが有する全てのOPTアレイ133s−1〜133s−mに対して既にデータが書き込まれている場合、すなわち、新たなデータを書き込むことができない場合、セレクトアドレス処理部12sは、データの書き込み処理を行わない。また、このとき、セレクトアドレス処理部12sは、外部に対してこれ以上のデータの書き込み処理が行えない旨を通知する信号を出力しても良い。
次に、不揮発性半導体メモリ装置100sのデータ読み出し動作について説明する。
まず、アクセス制御部11sは、外部からデータの読み出し命令が入力されると、セレクトアドレス処理部12sが記憶しているセレクトアドレスを、読み出しセレクトアドレスとしてセレクトデコーダ131sに出力する。セレクトデコーダ131sは、入力されたセレクトアドレスをデコードして、入力されたセレクトアドレスに対応するOTPアレイ133sに読み出し信号を出力する。読み出し信号が入力されたOTPアレイ133sは、記憶しているデータをセンスアンプ部15sに出力する。センスアンプ部15sは、OTPアレイ133sが出力したデータを読み込んで増幅し、増幅したデータをデータ入出力部16sに出力する。データ入出力部16sは、センスアンプ部15sが出力したデータを入出力端子17sを介して外部に出力する。
上述のように、不揮発性半導体メモリ装置100sは、データ読み出し動作を行う。
また、不揮発性半導体メモリ装置100sは、セレクトアドレス処理部12sを備え、セレクトアドレス処理部12sが使用状態を示すセレクトアドレスを記憶することにより、OTPアレイ133sのうち最後に書き込まれたデータを記憶するOTPアレイ133s、すなわち、最新のデータを記憶するOTPアレイ133sを特定してデータを読み出すことができるため、OTPアレイ133s各々の状態を検出してデータを読み出すメモリ装置に比べ、高速にデータの読み出しを行うことができる。また、不揮発性半導体メモリ装置100sは、データの書き込み動作については、OTPアレイ133sにデータを書き込みが2回と、OTPアレイ133sのデータを読み出し1回とを行うので、アクセス速度の改善はデータの読み出しほどではないが、データを書き込む対象を検出するためにOTPアレイ各々にアクセスする場合に比べ、アクセス速度を改善することができる。
セレクトアドレス処理部12sは、フリップフロップFF0〜2、排他的論理和ゲートXOR1、2、セレクタSEL0〜2、論理和ゲートOR1、4入力論理和ゲートOR2、2入力論理積ゲートAND9、12、3入力論理積ゲートAND11、4入力論理積ゲートAND10、インバータINV1〜3、バッファBUF1を有している。
論理積ゲートAND10は、データD<6>がインバータINV3で反転された信号と、データD<4>がインバータINV1で反転された信号と、データ<D2>がインバータINV2で反転された信号と、データD<1>とを論理積演算して論理和ゲートOR2
に出力する。論理積ゲートAND11は、データD<6>がインバータINV3で反転された信号と、データD<4>がインバータINV1で反転された信号と、データD<3>とを論理積演算して論理和ゲートOR2に出力する。論理積ゲートAND12は、データD<6>がインバータINV3で反転された信号と、データD<5>とを論理積演算して論理和ゲートOR2に出力する。論理和ゲートOR2は、論理積ゲートAND10〜12の出力と、データD<7>とを論理積演算してセレクタSEL0の入力Aに出力する。
セレクタSEL0の入力Bには、フリップフロップFF0の反転出力QBと、論理和ゲートOR2の出力とが入力され、排他的論理和演算の結果をフリップフロップFF0の入力Dに出力する。
上述の構成により、セレクトアドレス処理部12sは、アクセス制御部11sが動作に合わせて出力するクロック信号CLKに同期して、セレクトアドレス処理部12sにセレクトアドレスを記憶させる場合、入力されるデータD<7:0>を3ビットにエンコードしてフリップフロップFF0〜FF2に記憶し、記憶したデータをセレクトデコーダ131sにアドレスA<2:0>として出力し、セレクトアドレスを更新してデータを書き込むOTPアレイ133sを指し示す場合、フリップフロップFF0〜FF2に記憶しているデータに「+1」インクリメントしてセレクトデコーダ131sにアドレスA<2:0>として出力する。また、セレクトアドレス処理部12sは、アクセス制御部11sから入力されるOTPアレイ133s−9を選択する信号SEL8をセレクトデコーダ131sに出力する。
論理積ゲートAND0は、入力されるアドレスA<2:0>=(0,0,0)(左から順に、A<2>、A<1>、A<0>の値を示す)のとき、OTPアレイ133s−1を選択する「1(Highを表す)」レベルの選択信号SEL<0>を出力し、それ以外のとき「0(Lowを表す)」レベルの選択信号SEL<0>を出力する。論理積ゲートAND1は、入力されるアドレスA<2:0>=(0,0,1)のとき、OTPアレイ133s−2を選択する「1」レベルの選択信号SEL<1>を出力し、それ以外のとき「0」レベルの選択信号SEL<1>を出力する。
論理積ゲートAND4は、入力されるアドレスA<2:0>=(1,0,0)のとき、OTPアレイ133s−5を選択する「1」レベルの選択信号SEL<4>を出力し、それ以外のとき「0」レベルの選択信号SEL<4>を出力する。論理積ゲートAND5は、入力されるアドレスA<2:0>=(1,0,1)のとき、OTPアレイ133s−6を選択する「1」レベルの選択信号SEL<5>を出力し、それ以外のとき「0」レベルの選択信号SEL<5>を出力する。
論理積ゲートAND8は、「1」レベルの使用状態レジスタであるOTPアレイ133s−9を選択する選択信号D<8>が入力されると「1」レベルの選択信号SEL<8>を出力し「0」レベルの選択信号D<8>が入力されると、「0」レベルの選択信号SEL<8>を出力する。
不揮発性半導体メモリ装置100sは、上述のような、セレクトアドレス処理部12sとセレクトデコーダ131sとを設けることにより、書き込み回数に応じたOTPアレイ133sを選択することができる。
第2実施形態において、セレクトアドレス処理部12sとセレクトデコーダ131sの異なる構成例を示す。以下、m=n=8、すなわち、OTPアレイ133sは、8ビット幅のデータを記憶し、データ記憶部132sは、9つのOTPアレイ133s−1〜133s−9を含み構成されるとして説明する。
図4は、第2実施形態におけるセレクトアドレス処理部12sAとセレクトデコーダ131sAの構成を示す回路図である。セレクトアドレス処理部12sAは、フリップフロップFF20〜FF27、及び、セレクタSEL20〜SEL27を有している。
セレクタSEL20は、入力AにデータD<0>が入力され、入力BにVDD電位の「1」レベルの信号が入力され、入力された信号のいずれか一方を選択してフリップフロップFF20の入力Dに出力する。セレクタSEL21は、入力AにデータD<1>が入力され、入力BにフリップフロップF20の出力Qが入力され、入力された信号のいずれか一方を選択してフリップフロップFF21に入力Dに出力する。
セレクタSEL24は、入力AにデータD<4>が入力され、入力BにフリップフロップF23の出力Qが入力され、入力された信号のいずれか一方を選択してフリップフロップFF24に入力Dに出力する。セレクタSEL25は、入力AにデータD<5>が入力され、入力BにフリップフロップF24の出力Qが入力され、入力された信号のいずれか一方を選択してフリップフロップFF25に入力Dに出力する。
論理積ゲートAND21は、データDT<0:1>=(0,1)(左から順に、DT<0>、DT<1>の値を示す)のとき、OTPアレイ133s−1を選択する「1」レベルの選択信号SEL<0>を出力し、それ以外のとき「0」レベルの選択信号SEL<0>を出力する。理積ゲートAND22は、データDT<1:2>=(0,1)のとき、OTPアレイ133s−2を選択する「1」レベルの選択信号SEL<1>を出力し、それ以外のとき「0」レベルの選択信号SEL<1>を出力する。
論理積ゲートAND25は、データDT<4:5>=(0,1)のとき、OTPアレイ133s−5を選択する「1」レベルの選択信号SEL<4>を出力し、それ以外のとき「0」レベルの選択信号SEL<4>を出力する。論理積ゲートAND26は、データDT<5:6>=(0,1)のとき、OTPアレイ133s−6を選択する「1」レベルの選択信号SEL<5>を出力し、それ以外のとき「0」レベルの選択信号SEL<5>を出力する。
論理ゲートAND29は、セレクトアドレス処理部12sAから「1」レベルの選択信号D<8>が入力されると、セレクトアドレスを記憶するOPTアレイ133s−8を選択する「1」レベルの選択信号SEL<8>を出力し、それ以外のとき「0」レベルの選択信号SEL<8>を出力する。
本実施形態においては、セレクトアドレス処理部12sAとセレクトデコーダ131sAとを、第1実施形態のセレクトアドレス処理部12sとセレクトデコーダ131sに比べ、少ない論理素子で構成することができる。
図5は、第3実施形態の不揮発性半導体メモリ装置200sの構成を示す概略ブロック図である。不揮発性半導体メモリ装置200sは、アクセス制御部21s、セレクトアドレス処理部22s、行デコーダ23s、データ記憶部24s、ライトアンプ部14s、センスアンプ部15s、データ入出力部16s、及び、入出力端子17sを備える。
データ記憶部24sは、k個(k>1を満たす整数である。)のMTPブロック部13s−1〜13s−kを含み構成される。MTPブロック部13s−1〜13s−kは、図1に図示する第1実施形態のMTPブロック部13sと同じ構成を有しており、以下、いずれか1つ、あるいは、全てを代表して示す場合に、MTPブロック部13sという。
不揮発性半導体メモリ装置200sにおいて、アクセス制御部21s、セレクトアドレス処理部22s、行デコーダ23s、データ記憶部24s以外は、第1実施形態の対応する構成と同じであるため、同じ符号(14s〜17s)を付して、その説明を省略する。
図6、7は、上述の第1実施形態から第3実施形態のOTPアレイ133sに用いるメモリ素子30の構成図である。図6(a)は、メモリ素子30のレイアウトを示す図である。図6(b)は、図6(a)の等価回路を示す図である。図示するように、メモリ素子30は、フローティングゲートFGを有するトランジスタT1である。図7(a)は、図6(a)におけるA−A’に沿った断面図を示し、図7(b)は、図6(a)におけるB−B’に沿った断面図を示す。
n型拡散層5は、コンタクト10を介して直列方向に配置されるドレイン配線であるメタル配線12(第1のメタル配線)と接続する。n型拡散層7は、コンタクト11を介して直列方向と直交する同一平面上の水平方向に配置されるソース配線であるメタル配線13(第2のメタル配線)と接続する。
メタル配線19と平行に配置されるポリシリコン9は、フローティングゲートFGを形成し、n型ウエル2の領域の一部と、あるいは、p型拡散層15の領域の一部と、チャネル領域4の一部とを覆うように配置され、n型ウエル2との間に容量を形成すると共に、チャネル領域4との間に容量を形成する。
なお、20と21とで示される領域は、分離用絶縁酸化膜である。
メモリ素子30に対する消去動作は、コントロールゲートCGに0Vの電圧を印加し、ドレインDに8V(第4の電圧)の電圧を印加し、ソースSをオープン状態にするか、あるいは、ソースSに2V(第5の電圧)の電圧を印加する。これにより、コントロールゲートCGとドレインDとの間に高電界が加わり、FN電流が流れると共に、フローティングゲートFGから電子がドレインDに放出される。これにより、メモリ素子30の閾値電圧が初期状態より低い電圧に変化した状態、データが消去された状態である消去状態になる。
フローティングゲートFGの状態が初期状態(中性状態)のとき、この系のトータルチャージは、ゼロであるから次式(1)が成り立つ。
図12は、第4実施形態におけるメモリ素子30を用いたマトリックスアレイ(メモリアレイ)を有するOTPとしての図1に示した第1実施形態の不揮発性半導体メモリ装置100sの構成例を示す概略図である。
メモリアレイは、図示するように、セレクト信号線(選択信号線)SEL1〜SELm+1と、ビット線BIT1−0、…、BITj−0、…、BIT1−7、…、BITj−7との交点それぞれメモリ素子30が配置され構成される。また、メモリアレイは、読み出し及び書き込みを8ビット単位で行う構成とし、すなわち、データの入出を8ビット単位で行う構成とする。不揮発性半導体メモリ装置100sは、メモリ素子30であるメモリセルM11−0〜M11−7、…、M(m+1)j−0〜M(m+1)j−7からなるメモリアレイ、セレクトデコーダ131sに相当するセレクトデコーダ2000、列デコーダ300−1〜300−j、データ入力変換回路400、センスアンプ部15sに相当するセンスアンプ500−0〜500−7、セレクトアドレス処理部12sに相当するセレクトアドレス処理部600、列デコーダ300−1〜300−jの出力に応じてオン/オフを切り替えるスイッチ素子CG1−0〜CGj−0、…、CG1−7〜CGj−7を含み構成される。
メモリブロック100−0において、メモリセルM11−0〜M(m+1)1−0のドレインDは、ビット線BIT1−0に接続される。メモリセルM12−0〜M(m+1)j−0のドレインDは、メモリセルM11−0〜M(m+1)1−0と同様に、ビット線BIT2−0〜BITj−0に接続される。メモリブロック100−1〜100−7においても、メモリブロック100−0と同様に、それぞれのメモリセルM11−1〜M(m+1)j−1、…、M11−7〜M(m+1)j−7のドレインDは、ビット線BIT1−1〜BITj−1、…、BIT1−7〜BITj−7に接続される。ビット線BIT1−0〜BITj−0、…、BIT1−7〜BITj−7は、スイッチ素子CG1−0〜CGj−0、…、CG1−7〜CGj−7を介してデータ線D0〜D7に接続される。
データ入力変換回路400は、入力データDin0〜Din7が入力され、書き込み動作に応じた高電圧Vp3(5V)を、データ線D0〜D7に出力してカラム線COL1〜COLj、及び、セレクト信号線SEL1〜SELm+1により選択されるメモリセルに印加する。センスアンプ500−0〜500−7は、データ線D0〜D7に接続されカラム線COL1〜COLj、及び、セレクト信号線SEL1〜SELm+1により選択されるメモリセルから読み出したデータを増幅して出力データDout0〜Dout7として出力する。全てのメモリセルM11−0〜Mmj−7のソースSは、共通接続され接地される。
書き込み動作において、例えば、セレクトデコーダ回路200−1と列デコーダ300−1が、セレクトアドレス処理部600が出力するセレクトアドレスにより、セレクト信号線SEL1とカラム線COL1とを活性化する。このとき、セレクト信号線SEL1には、電圧Vp1(6V)が印加され、メモリセルM11−0〜M1j−0、…、M11−7〜M1j−7のコントロールゲートCGに電圧Vp1(6V)が印加される。データ入力変換回路400は、入力データDin0〜Din7に応じてデータ線D0〜D7に電圧Vp3(5V)を印加する。また、列デコーダ300−1は、カラム線COL1に電圧Vp3より高い電圧Vp2が列デコーダ300−1のレベルシフト回路303により印加し、スイッチ素子CG1−0、CG1−1、…、CG1−7をオンにすることで、データ線D0〜D7とビット線BIT1−0、BIT1−1、…、BIT1−7とを接続し、メモリセルのドレインDに電圧Vp3を印加する。
上述のように、セレクトアドレスに応じてメモリセルが選択され、選択されたメモリセルにデータが記憶される。
なお、図1の第1実施形態では、nビット幅のデータを1度に読み出し及び書き込みを行う構成を示したが、本実施形態では、不揮発性半導体メモリ装置100sは、n>8の場合、nビット幅のデータを8ビットごとに読み出し及び書き込みを複数回行い、その複数回の切り替えを列デコーダ300−1〜300−jが行う。このとき、セレクトアドレス処理部600は、読み出すデータ又は書き込むデータの順序を制御するために、セレクトアドレスの一部、例えば、セレクトアドレスの上位ビットを順次切り替えて8ビットごとのデータに対する読み出し及び書き込みを行う。
もちろん、セレクトアドレス処理部600は、セレクトアドレスの一部の順次切り替えずに、外部アドレス端子より入力する列アドレスに応じて、任意の列アドレスを選択しても良い。
図13は、第5実施形態におけるメモリ素子30を用いたマトリックスアレイ(メモリアレイ)を有するMTPとしての図5に示した第3実施形態の不揮発性半導体メモリ装置200sの構成を示す概略ブロック図である。不揮発性半導体メモリ装置200sは、図12に示した第4実施形態が1個のnビット幅(n=8)のデータをm回書き換え可能なOTPであるのに対して、k個のnビット幅のデータをm回書き換え可能なOTPである。不揮発性半導体メモリ装置200sは、不揮発性半導体メモリ装置100sと比べ、k個の行デコーダ700−1〜700−kと、k個のセレクトデコーダ2000−1〜2000−kと、k×8個のメモリブロック100−10〜100−17、…、100−k0〜100−k7を有する点と、セレクトアドレス処理部600に替えてセレクトアドレス処理部601を有する点が異なる。不揮発性半導体メモリ装置100sと同じ構成については、対応する構成と同じ符号(300−1〜300−j、400、500−0〜500−7)を付して、その説明を省略する。
セレクトアドレス処理部601は、図5に示すセレクトアドレス処理部22sに相当し、k個のセレクトアドレスを読み出して記憶すると共に、不図示のアクセス制御部が出力する読み出し動作を示す情報に応じて、データを読み出すメモリブロック群に対応するセレクトアドレスをセレクトデコーダ2000−1〜2000−kに出力し、アクセス制御部が出力する書き込み動作を示す情報に応じて、データを書き込むメモリブロック群に対応したセレクトアドレスを更新してセレクトデコーダ2000−1〜2000−kに出力する。
外部から入力される行アドレスにより、行デコーダ700−1〜700−kのうち1つが活性化され、活性化された行デコーダは、対応したセレクトデコーダとメモリブロックとを選択して活性化し、第4実施形態で説明した動作(書き込み、読み出し、消去、書き戻し)を行う。不揮発性半導体メモリ装置200sは、セレクトアドレス処理部601と、行デコーダ700−1〜700−kとを備えることにより、nビット幅のk個のデータを記憶し、読み出すことができる。これにより、不揮発性半導体メモリ装置200sは、異なるk個のデータを記憶することができ複数のデータが要求されるOTPに用いることが可能となる。
図14は、第6実施形態における不揮発性半導体メモリ装置101sの構成を示す概略ブロック図である。不揮発性半導体メモリ装置101sは、第4実施形態の不揮発性半導体メモリ装置100sが有するメモリ素子30それぞれをOTPとしてではなく、MTPとして使用する構成が特徴である。メモリ素子30をMTPとして使用するために、不揮発性半導体メモリ装置101sは、メモリ素子30のソースSに消去動作用の電圧を印加する消去制御回路800を備えること以外、図12に示した第4実施形態の不揮発性半導体メモリ装置100sと同じ構成であり、対応する構成には同じ符号を付して、その説明を省略する。
更に、以下の利点もある。OTPの最大の問題点は、出荷時に書き込みテストができないことである。書き込みテストができないため、信頼性に問題が残る。図14の第6実施形態に示した不揮発性半導体メモリ装置101sでは、出荷時に書き込みテストを行った後に、最後に消去を行うことにより、書き込みテストにより動作検証された信頼性の高いOTPが提供できる。
図15は、第7実施形態における不揮発性半導体メモリ装置201sの構成を示す概略ブロック図である。不揮発性半導体メモリ装置201sは、図13に示した第5実施形態の不揮発性半導体メモリ装置200sが有するメモリ素子30それぞれをOTPとしてではなく、MTPとして使用する構成が特徴である。メモリ素子30をMTPとして使用するために、不揮発性半導体メモリ装置201sは、メモリ素子30のソースSに消去動作用の電圧を印加する消去制御回路800−1〜800−kを備えること以外、図13に示した第5実施形態の不揮発性半導体メモリ装置200sと同じ構成であり、対応する構成には同じ符号を付して、その説明を省略する。
なお、本実施例では、行アドレス記憶部として、冗長メモリOTPアレイ(SELm+1で選択されるメモリアレイ)を設けたが、列アドレス記憶部として、更に、冗長メモリアレイ部(例えば、SELm+2で選択されるメモリアレイ)を設けても良い。
図16は、第8実施形態として、上述の第4実施形態から第7実施形態におけるメモリ素子30によるメモリブロック100−0の構成例を示したレイアウト図である。
メモリブロック100−0において、メモリ素子30であるメモリセルM11、…、Mmjは、行方向及び列方向にマトリックス状に配置される。また、図の上下方向(列方向、トランジスタ形成領域の直列方向)に隣接するメモリセルM11、…、Mmjは、互いに直列方向に直交する水平方向に対して対称に配置され、直列方向に隣接する一方のメモリセルとソース線(S1、S2)であるメタル配線13を共有する。
このようにして、メモリセルM11、…、M(m+1)jを配置することで配置面積を削減することが可能となる。
第9実施形態として、上述の第6実施形態の不揮発性半導体メモリ装置101sは、内部あるいは外部に閾値検証回路を有し、メモリ素子30に対する消去動作及び第1の書き戻し動作の2通りの検証シーケンスについて説明する。
まず、図17は、第9実施形態として、上述の不揮発性半導体メモリ装置101sが有するメモリ素子30の消去動作及び書き戻し動作に対する不揮発性半導体メモリ装置101sが行う検証シーケンスのフローチャートである。なお、閾値検証回路(不図示)は、以下の動作を制御する。また、検証シーケンスは、書き込みテストを行った後に行われる。ここで、書き込みテストとは、メモリ素子30に対してデータの書き込みを行い、閾値が予め定めた値より高くなっているか否かを判定することにより行う検証である。
ステップS102において、閾値電圧が初期状態の閾値電圧より高い場合(ステップS102:Yes)、閾値検証回路は、ステップS101における消去回数Nを「1」カウントアップし、消去回数Nが100回以下か否かを判定する(ステップS103)。
なお、消去回数Nは、当該シーケンス開始時において「0」に初期化される。
一方、一方消去回数が100回を越える場合(ステップS103;N>100)、閾値検証回路は、テスト対象となっているメモリ素子30は、消去が正しく行えなかったとして不良判定を行い外部に通知する(ステップS108)。
また、ステップS102において、閾値電圧が初期状態の閾値電圧未満の場合(ステップS102;No)、閾値検証回路は、メモリ素子30の閾値電圧が0.5V以上か否かを判定する(ステップS104)。
なお、ステップS104における判定基準とする閾値電圧0.5Vは、非選択状態において、コントロールゲートCGに印加する電圧(0V)に対してメモリ素子30がオフ状態であるためのマージンがあるか否かを判定するステップである。なお、判定基準とする閾値電圧0.5Vは、メモリ素子30に用いるプロセスと、非選択状態においてメモリ素子30のコントロールゲートCGに印加する電圧に応じて定められる判定基準値である。
閾値検証回路は、ステップS105における書き戻し回数をカウントするMを「1」カウントアップし、書き戻し回数が10回以下であるか否かを判定する(ステップS106)。
一方、ステップS106において書き戻し回数が10回を越える場合(ステップS106;M>10)、閾値検証回路は、テスト対象となっているメモリ素子30が、消去が正しく行えなかったとして不良判定を行い外部に通知する(ステップS108)。
なお、書き戻し回数をカウントするMは、当該シーケンス開始時において「0」に初期化される。
ステップS104において、閾値電圧が0.5V以上の場合(ステップS104;Yes)、閾値検証回路は、メモリ素子30が正しく消去動作を行えるとして外部に通知する(ステップS107)。
以上の処理により、閾値検証回路は、メモリ素子30が正しく動作することを検証することができる。
まず、消去動作において、列デコーダ300−1〜300−jは、セレクトアドレス処理部600が出力するセレクトアドレスに応じたカラム線を選択する。データ入力変換回路400は、データ線D0〜D7を介して、選択されたメモリ素子30のドレインDに電圧Vp3(8V)を印加する。また、セレクトデコーダ2000は、セレクトアドレス処理部600が出力するセレクトアドレスに応じたメモリ素子30のコントロールゲートCGに0Vの電圧を印加する。消去制御回路800は、メモリ素子30のソースが共通接続されたソース線Sに電圧Vp4(2V)を印加する。閾値検証回路は、データ入力変換回路400、セレクトデコーダ2000、及び、消去制御回路800が上述の電圧を印加する制御を行い、選択されたメモリ素子30に10msの間電圧を印加して消去を行う(ステップS201)。
ステップS202において、閾値電圧が初期状態の閾値電圧より高い場合(ステップS202:Yes)、閾値検証回路は、ステップS201における消去回数Nを「1」カウントアップし、消去回数Nが1000回以下か否かを判定する(ステップS103)。
なお、消去回数Nは、当該シーケンス開始時において「0」に初期化される。
一方、消去回数が1000回を越える場合(ステップS203;N>1000)、閾値検証回路は、テスト対象となっているメモリ素子30が、消去が正しく行えなかったとして不良判定を行い外部に通知する(ステップS208)。
また、ステップS202において、閾値電圧が初期状態の閾値電圧未満の場合(ステップS202;No)、閾値検証回路は、メモリ素子30の閾値電圧が0.5V以上か否かを判定する(ステップS204)。
なお、ステップS204における判定は、非選択状態において、コントロールゲートCGに印加する電圧(0V)に対してメモリ素子30がオフ状態であるためのマージンがあるか否かを判定するステップである。
なお、Mは、書き戻し回数のカウント値であり、書き戻し動作(ステップS205)を行うごとに、セレクトデコーダ2000は、コントロールゲートCGに印加する電圧を高くして、書き戻し動作を行う。
閾値検証回路は、ステップS205における書き戻し回数をカウントするMを「1」カウントアップし、書き戻し回数が5回以下であるか否かを判定する(ステップS206)。
一方、ステップS206において書き戻し回数が5回を越える場合(ステップS206;N>5)、閾値検証回路は、テスト対象となっているメモリ素子30が、消去が正しく行えなかったとして不良判定を行い外部に通知する(ステップS208)。
ステップS204において、閾値電圧が0.5V以上の場合(ステップS204;Yes)、閾値検証回路は、メモリ素子30が正しく消去動作を行えるとして外部に通知する(ステップS207)。
なお、上述の2つの検証シーケンスは、図15に図示する第7実施形態の不揮発性半導体メモリ装置201sにおいても同様に行われる。
また、不揮発性半導体メモリ装置100s、200sは、アンチヒューズ型のCMOSプロセスを用いたOTP用のメモリ素子と異なり、キャパシタを形成する酸化膜に高電圧を印加して非可逆的な破壊を用いないので、上述のような閾値の検証を行うことができ、製品の信頼性を向上させることが可能である。
11s…アクセス制御部、12s、12sA…セレクトアドレス処理部
13s、13s−1、13s−k…MTPブロック部
14s…ライトアンプ部、15s…センスアンプ部
16s…データ入出力部、17s…入出力端子
131s、131sA…セレクトデコーダ、132s…データ記憶部
133s、133s−1、133s−(m+1)…OTPアレイ
21s…アクセス制御部、22s…セレクトアドレス処理部、23s…行デコーダ
24s…データ記憶部
1…p型半導体基板、2…n型ウエル、4…チャネル領域
5、7、17…n型拡散層、15…p型拡散層、9…ポリシリコン
10、11、16、18…コンタクト
12、13、19…メタル配線
30…メモリ素子
100−0、100−1、100−7、100−10、100−17…メモリブロック
100−20〜100−27、100−k0〜100−k7…メモリブロック
200−1、200−m+1…セレクトデコーダ回路
2000、2000−1、2000−k…セレクトデコーダ
300−1、300−j…列デコーダ、400…データ入力変換回路
500−0、500−7…センスアンプ、600、601…セレクトアドレス処理部
700−1、700−k…行デコーダ
Claims (12)
- nビット幅(n>1)のデータを記憶するn個の記憶素子群がm+1個(m>1、n≧m)含まれる記憶領域と、
前記記憶領域のうちのいずれか1つの前記記憶素子群に記憶されるセレクトアドレスに応じて、他のm個の前記記憶素子群のいずれか1つを選択する選択信号を生成するセレクトデコーダと、
前記他のm個の記憶素子群のいずれか1つの記憶素子群にデータを書き込む場合、前記セレクトアドレスを更新して、前記セレクトデコーダに更新した前記セレクトアドレスを出力するセレクトアドレス処理部と
を備え、
前記セレクトアドレスを記憶する前記記憶素子群が有するnビット中のmビットそれぞれは、前記他のm個の記憶素子群がデータを書き込まれたか否かと対応付けられ、
前記セレクトデコーダは、
前記記憶素子群ごとに、該記憶素子群に対応する前記セレクトアドレスのビットの値と、該記憶素子群の次にデータが書き込まれる記憶素子群に対応する前記セレクトアドレスのビットの値とに対する論理演算で前記選択信号を生成する
ことを特徴とする不揮発性半導体メモリ装置。 - 前記nビット幅の記憶素子群を構成するn個の1ビット幅のメモリ素子それぞれは、
p型半導体基板上に形成されるMOSトランジスタであり、
ドレインを形成する第1のn型拡散層と、チャネル領域と、ソースを形成する第2のn型拡散層とが順に直列方向に配置されたトランジスタ形成領域と、
前記第1のn型拡散層とコンタクトを介して接続され、前記直列方向に配置される第1のメタル配線と、
前記第2のn型拡散層とコンタクトを介して接続され、前記直列方向と直交する水平方向に配置される第2のメタル配線と、
前記トランジスタ形成領域と前記水平方向に一定間隔をあけて配置されるn型ウエルと、
前記n型ウエル上に形成される第3のn型拡散層と、
前記n型ウエル上に形成される第1のp型拡散層と、
前記第3のn型拡散層と前記第1のp型拡散層それぞれとコンタクトを介して接続され、前記水平方向に配置されたコントロールゲートを形成する第3のメタル配線と、
前記第3のメタル配線と平行に、かつ、前記第1のp型拡散層及び前記チャネル領域の一部を覆うように配置されたポリシリコンと
を有することを特徴とする請求項1に記載の不揮発性半導体メモリ装置。 - 前記メモリ素子にデータを書き込む場合、
前記ドレインに第1の電圧を印加し、前記コントロールゲートに第1の電圧より高い第2の電圧を印加し、前記ソースに接地電位を印加することで、前記ドレイン近傍に空乏層を形成すると共にホットエレクトロンを発生させ、前記ホットエレクトロンをフローティングゲートを形成する前記ポリシリコンに注入して閾値電圧を高く変化させ、
前記メモリ素子からデータを読み出す場合、
前記ドレインに第3の電圧を印加し、前記コントロールゲートに前記第3の電圧より低く、前記メモリ素子の書き込みを行う前の初期状態の閾値より高い電圧を印加し、前記ソースに接地電位を印加して、前記ドレインと前記ソースとの間に電流が流れるか否かによりデータを読み出す
ことを特徴とする請求項2に記載の不揮発性半導体メモリ装置。 - 前記記憶領域は、
前記メモリ素子をマトリックス状に配置し、配置された前記メモリ素子それぞれは、行方向に隣接するメモリ素子と行方向に対して対称に配置され、かつ、列方向に隣接するメモリ素子と列方向に対して対称に配置され、
行方向に対して隣接する一方の前記メモリ素子と前記第3のn型拡散層を共有し、
同一の行方向に配置される前記メモリ素子は、前記第2のメタル配線と、前記第3のメタル配線とを共有し、
同一の列方向に配置される前記メモリ素子は、前記第1のメタル配線を共有する
ことを特徴とする請求項3に記載の不揮発性半導体メモリ装置。 - n(n>1)ビット幅のデータを記憶するn個の記憶素子群がm+1個(m>1、n≧m)含む記憶領域と、
前記記憶領域に含まれる前記m+1個の記憶素子群のうちの1つに記憶されているセレクトアドレスを読み出して記憶するセレクトアドレス処理部と、
前記セレクトアドレス処理部から入力される前記セレクトアドレスをデコードして、前記記憶領域に含まれる前記m+1個の記憶素子群のうちから1つの前記記憶素子群を選択するセレクトデコーダと、
前記セレクトデコーダにより選択された前記記憶素子群が出力したnビット幅のデータを増幅してデータ入出力部を介して入出力端子に出力するセンスアンプ部と、
前記入出力端子からデータ入出力部を介して入力されるnビット幅のデータを増幅して、増幅したnビット幅のデータを前記セレクトデコーダにより選択された記憶素子群に書き込み記憶させるライトアンプ部と、
外部から読み出し命令が入力されると、前記記憶領域に含まれる前記m+1個の記憶素子群のうちの1つの記憶素子群に記憶されているnビット幅のデータを前記センスアンプ部及び前記データ入出力部を介して入出力端子から出力する制御をし、外部から書き込み命令が入力されると、前記入出力端子から入力されるnビット幅のデータを前記データ入出力部及び前記ライトアンプ部を介して前記記憶領域に含まれる前記m+1個の記憶素子群のうちの1つの記憶素子群に記憶させる制御を行うアクセス制御部と、
を備え、
前記セレクトアドレス処理部は、
前記セレクトアドレスを記憶するシフトレジスタを備え、
前記セレクトアドレスを更新する場合、前記シフトレジスタが記憶している値をシフトすると共に1をシフトインし、
前記セレクトデコーダは、
前記シフトレジスタの隣り合う2つのビットそれぞれに対して論理演算を行うことにより前記セレクトアドレス処理部の前記シフトレジスタが出力する値の0と1との境界を検出して、前記m個の記憶素子群それぞれに対応する選択信号を出力すると共に、前記セレクトアドレス処理部から前記セレクトアドレスを記憶する前記記憶素子群を選択する信号が入力されると該記憶素子群を選択する選択信号を出力するデコーダを備える
ことを特徴とする不揮発性半導体メモリ装置。 - 外部から前記書き込み命令が入力されると、
前記アクセス制御部は、
前記セレクトアドレス処理部が、記憶している前記セレクトアドレスを前記セレクトデコーダに出力し、出力した前記セレクトアドレスに応じて前記セレクトデコーダに1つの前記記憶素子群を選択させ、前記データ入出力部及び前記ライトアンプ部を介して前記入出力端子から入力されるnビット幅のデータを前記セレクトデコーダにより選択された前記記憶素子群に出力して記憶させる制御をし、
続いて、前記アクセス制御部は、
前記セレクトアドレス処理部が、前記セレクトアドレスを記憶している前記記憶素子群を選択する信号を前記セレクトデコーダに出力すると共に、更新した前記セレクトアドレスを該記憶素子群に前記ライトアンプ部を介して出力して該記憶素子群に更新したセレクトアドレスを記憶させる制御をし、
更に、前記アクセス制御部は、
前記セレクトアドレス処理部が、前記セレクトアドレスを記憶している前記記憶素子群を選択する信号をセレクトデコーダに出力すると共に、該記憶素子群が記憶している前記セレクトアドレスを前記センスアンプ部を介して読み込んで記憶する制御をし、
外部から前記読み出し命令が入力されると、
前記アクセス制御部は、
前記セレクトアドレス処理部が、記憶している前記セレクトアドレスを前記セレクトデコーダに出力し、出力した前記セレクトアドレスに応じて前記セレクトデコーダに1つの前記記憶素子群を選択させ、選択された前記記憶素子群に記憶されているnビット幅のデータを読み出して前記センスアンプ部及び前記データ入出力部を介して前記入出力端子に出力する制御をする
ことを特徴とする請求項5に記載の不揮発性半導体メモリ装置。 - n(n>1)ビット幅のデータを記憶するn個の記憶素子群がm+1個(m>1、n≧m)含む記憶領域と、前記m+1個の記憶素子群のうちの1つの記憶素子群を除くm個の記憶素子群から1つを選択するセレクトアドレスをデコードするセレクトデコーダとを含み構成されるk(k>1)個の記憶ブロック部と、
外部から入力される行アドレスをデコードして、前記k個の記憶ブロック部のうち1つの記憶ブロック部を選択する行デコーダと、
前記k個の記憶ブロック部のうち、前記行デコーダにより選択された前記記憶ブロック部に含まれる前記m+1個の記憶素子群のうち1つの記憶素子群から読み出されたnビット幅のデータを増幅してデータ入出力部に出力するセンスアンプ部と、
前記データ入出力部から入力されるnビット幅のデータを増幅して、前記行デコーダにより選択された前記記憶ブロック部に含まれる前記m+1個の記憶素子群のうち1つの記憶素子群に書き込み記憶させるライトアンプ部と、
前記k個の記憶ブロック部それぞれに対応した前記セレクトアドレスを記憶し、前記k個の記憶ブロック部がnビット幅のデータを新たに記憶する際に、対応する前記セレクトアドレスを更新し、更新した前記セレクトアドレスを前記記憶ブロック部の前記セレクトデコーダに出力するセレクトアドレス処理部と、
外部から読み出し命令と前記行アドレスとが入力されると、入力された該行アドレスを前記行デコーダに出力し、前記セレクトアドレス処理部に記憶している前記セレクトアドレスを出力させ、前記セレクトデコーダにより選択された前記記憶素子群から読み出されたnビット幅のデータを前記センスアンプ部及び前記データ入出力部を介して入出力端子から出力する制御をし、外部から書き込み命令と前記行アドレスとが入力されると、前記入出力端子から入力されるnビット幅のデータを前記データ入出力部及び前記ライトアンプ部を介して前記行デコーダに選択された前記記憶領域に含まれる前記セレクトデコーダに選択された前記記憶素子群に記憶させる制御を行うアクセス制御部と、
を備え、
前記記憶ブロック部におけるセレクトアドレスは、
前記m+1個の記憶素子群のうちの1つの記憶素子群に記憶され、該記憶素子群の各ビットが他のm個の記憶素子群それぞれに対応し、
前記セレクトデコーダは、
前記記憶素子群ごとに、該記憶素子群に対応する前記セレクトアドレスのビットの値と、該記憶素子群の次にデータが書き込まれる記憶素子群に対応する前記セレクトアドレスのビット値とに対する論理演算で該記憶素子群を選択するか否かを判定して、前記m個の記憶素子群から1つを選択する
ことを特徴とする不揮発性半導体メモリ装置。 - i(i>1)本のデータ線ごとに設けられたi個のセンスアンプと、
複数の選択信号線と複数のビット線との交点それぞれに記憶素子が行方向と列方向とのマトリックス状に配置されると共に、前記記憶素子が前記i本のデータ線ごとに対応付けられ前記列方向に分割されたi個のメモリブロックからなるメモリセルアレイと、
前記メモリセルアレイの一部に記憶されているセレクトアドレスを読み出して記憶するセレクトアドレス処理部と、
前記i個のメモリブロックそれぞれの複数のビット線と、前記i個のメモリブロックそれぞれに対応する前記データ線との接続を切り替える複数のスイッチ素子と、
前記セレクトアドレス処理部に記憶されているセレクトアドレスに応じて前記複数の選択信号線のうち1つの選択信号線を活性化させるセレクトデコーダと、
前記セレクトアドレス処理部に記憶されているセレクトアドレスに応じて前記複数のスイッチ素子のオン/オフを切り替える複数の列デコーダと、
外部から入力される前記メモリセルアレイに書き込むデータに応じて前記i本のデータ線に電圧を印加するデータ入力変換回路と
を備え、
前記記憶素子それぞれは、
半導体基板上に形成されるフローティングゲートを有するトランジスタからなり、コントロールゲートが前記選択信号線に接続され、ドレインが前記ビット線に接続され、ソースが消去制御回路に共通接続され、
前記セレクトデコーダは、
前記メモリブロックごとに、前記セレクトアドレスに基づいた該メモリブロックにデータが書き込まれたか否かを示す信号と、該メモリブロックの次にデータが書き込まれるメモリブロックにデータが書き込まれたか否かを示す信号とに対する論理演算の結果で該メモリブロックを選択するか否かを判定して、前記複数の選択信号線のうち1つの選択信号線を活性化させる
ことを特徴とする不揮発性半導体メモリ装置。 - i(i>1)本のデータ線ごとに設けられたi個のセンスアンプと、
複数の選択信号線と複数のビット線との交点それぞれに記憶素子が行方向と列方向とのマトリックス状に配置されると共に、前記記憶素子が前記i本のデータ線ごとに前記列方向にi個に分割され、更に、それぞれが前記行方向にk(k>1)個に分割されたi×k個のメモリブロックからなるメモリセルアレイと、
前記メモリセルアレイの一部に記憶されているセレクトアドレスを読み出して記憶するセレクトアドレス処理部と、
前記i本のデータ線それぞれと、該データ線に対応して前記列方向に分割された前記メモリブロックの前記複数のビット線との接続を切り替える複数のスイッチ素子と、
前記行方向に分割されたi個のメモリブロックからなるメモリブロック群ごとに設けられ、該メモリブロック群に対応する前記複数の選択信号線のうち1つの選択信号線を活性化させるk個のセレクトデコーダと、
前記セレクトアドレス処理部に記憶されているセレクトアドレスに応じて前記複数のスイッチ素子のオン/オフを切り替える複数の列デコーダと、
前記k個のセレクトデコーダに対応して設けられ、外部から入力される行アドレスに応じて前記k個のセレクトデコーダのうちから1つのセレクトデコーダを選択して動作させる複数の行デコーダと、
外部から入力される前記メモリセルアレイに書き込むデータに応じて前記i本のデータ線に電圧を印加するデータ入力変換回路と
を備え、
前記記憶素子それぞれは、
半導体基板上に形成されるフローティングゲートを有するトランジスタからなり、コントロールゲートが前記選択信号線に接続され、ドレインが前記ビット線に接続され、ソースが消去制御回路に共通接続され、
前記セレクトデコーダは、
対応する前記メモリブロック群のメモリブロックごとに、前記セレクトアドレスに基づいた該メモリブロックにデータが書き込まれたか否かを示す信号と、該メモリブロックの次にデータが書き込まれるメモリブロックにデータが書き込まれたか否かを示す信号とに対する論理演算の結果で該メモリブロックを選択するか否かを判定して、前記複数の選択信号線のうち1つの選択信号線を活性化させる
ことを特徴とする不揮発性半導体メモリ装置。 - 前記記憶素子である前記トランジスタのドレインに第1の電圧を印加し、該トランジスタのコントロールゲートに前記第1の電圧より高い第2の電圧を印加し、該トランジスタのソースを接地電位にすることにより書き込み動作を行い、
また、前記トランジスタのドレインに前記第2の電圧より高い第4の電圧を印加し、該トランジスタのコントロールゲートを接地電位にし、該トランジスタのソースをオープン状態か接地電位より高く前記第1の電圧より低い電圧を印加することにより消去動作を行い、
また、前記トランジスタのドレインに前記接地電位か第4の電圧を印加し、該トランジスタのコントロールゲートに接地電位か第3の電圧を印加し、該トランジスタのソースに接地電位を印加するか、あるいは、前記トランジスタのドレインに前記第1の電圧を印加し、該トランジスタのソースに接地電位を印加し、該トランジスタのコントロールゲートに印加する電圧を前記第3の電圧から予め定められた電位まで徐々に高くすることにより書き戻し動作を行う
ことを特徴とする請求項8又は請求項9に記載の不揮発性半導体メモリ装置。 - 前記記憶素子に対して書き込み動作を行って閾値が予め定めた書き込み基準値を超えたことを確認するテストを行った後に、消去動作を少なくとも1回以上行い、前記記憶素子である前記トランジスタの閾値が初期の閾値以下に変更されたか否かを検証し、更に、前記トランジスタの閾値が予め定められた判定基準値より低いとき書き戻し動作を少なくとも1回以上行い、閾値が、前記初期の閾値以下、かつ、前記判定基準値以上となるか否かにより前記記憶素子の動作検証を行い、
予め定めた回数の前記消去動作を行っても前記トランジスタの閾値が前記初期の閾値以下にならないとき、前記記憶素子を不良と判断し、
また、予め定めた回数の前記書き戻し動作を行っても、前記トランジスタの閾値が前記判定基準以上とならないとき、前記記憶素子を不良と判断する
ことを特徴とする請求項10に記載の不揮発性半導体メモリ装置。 - 前記消去制御回路は、前記複数の記憶素子の共通接続されたソースに接地電位のみを印加する
ことを特徴とする請求項8又は請求項9に記載の不揮発性半導体メモリ装置。
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