JP2008141150A - メモリセル、このメモリセルに記録された情報の消去方法、及びこのメモリセルを備える不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】 CMOS製造プロセス工程内で実装が可能な、書き込み、読み出し、及び消去の能力を十分に発揮できる不揮発性のメモリセルを提供する。
【解決手段】 P型半導体基板1上に分離形成された2つのN型の第1不純物拡散層9、10と、両拡散層に挟まれる第1チャネル領域16の上部領域に第1ゲート絶縁膜5を介して形成される第1ゲート電極7と、ウェル3上に形成されるP型の第2不純物拡散層11及び12と、この上部に第2ゲート絶縁膜4を介して形成される第2ゲート電極6とで第1キャパシタ41aを形成し、第2不純物拡散層11(12)に隣接するウェル3と、この上部領域に第3ゲート絶縁膜26を介して形成される第3ゲート電極27とで第2キャパシタ41bを形成し、両キャパシタの電極に対して夫々異なる電圧を印加可能に構成されている。
【選択図】 図2
【解決手段】 P型半導体基板1上に分離形成された2つのN型の第1不純物拡散層9、10と、両拡散層に挟まれる第1チャネル領域16の上部領域に第1ゲート絶縁膜5を介して形成される第1ゲート電極7と、ウェル3上に形成されるP型の第2不純物拡散層11及び12と、この上部に第2ゲート絶縁膜4を介して形成される第2ゲート電極6とで第1キャパシタ41aを形成し、第2不純物拡散層11(12)に隣接するウェル3と、この上部領域に第3ゲート絶縁膜26を介して形成される第3ゲート電極27とで第2キャパシタ41bを形成し、両キャパシタの電極に対して夫々異なる電圧を印加可能に構成されている。
【選択図】 図2
Description
本発明はメモリセルに関し、特に標準的なCMOSプロセス工程内で基板上に実装可能であって、電気的に情報の書き換えが可能なメモリセルに関する。又、本発明は、上記メモリセルに記録された情報の消去方法、及び上記メモリセルを複数備えてなる不揮発性半導体記憶装置に関する。
従来より標準的なCMOSプロセスに工程を新たに追加することなく混載可能な、電気的に情報の書き換えが可能な不揮発性半導体記憶装置が提供されている(例えば、特許文献1参照)。この特許文献1に記載の不揮発性半導体記憶装置の構成について図13を参照して説明する。図13(a)は、特許文献1に記載の不揮発性半導体記憶装置が備える一メモリセルの概略断面図であり、図13(b)はその等価回路である。
図13(a)に示されるメモリセル100は、P型半導体基板2上にN型ウェル3が形成されており、当該ウェル3の上にP型不純物拡散層11、12及びN+型不純物拡散層13が形成されている。又、P型不純物拡散層12とN+型不純物拡散層13とは素子分離絶縁膜32によって互いに分離形成されている。
又、半導体基板2上のN型ウェル3が形成されていない領域(以下、適宜「ウェル外領域」と称する)内に、N型不純物拡散層9及び10が分離して形成されている。又、N型不純物拡散層10とN型ウェル3上に形成されているP型不純物拡散層11とは素子分離絶縁膜31によって互いに分離形成されている。
そして、このウェル外領域の上部領域に、第1ゲート絶縁膜5を介して、N型不純物拡散層9及び10に挟まれた領域にオーバーラップするように第1ゲート電極7が形成されている。一方、N型ウェル3の形成領域の上部領域には、第2ゲート絶縁膜4を介して、P型不純物拡散層11及び12に挟まれた領域にオーバーラップするように第2ゲート電極6が形成されている。尚、この第1ゲート電極7と第2ゲート電極6とは導電体8によって電気的に接続されている。
又、メモリセル100は、N型不純物拡散層9に対して電気的に接続を行うためのコンタクト21、N型不純物拡散層10に対して電気的に接続を行うためのコンタクト22、P型不純物拡散層11、12、及びN+型不純物拡散層13に対して一律に電気的に接続を行うためのコンタクト23を夫々備える。図13(a)に示されるように、P型不純物拡散層11、12、及びN+型不純物拡散層13は互いに同一ノードに接続されており、コンタクト23より所定の電圧が印加されると、前記拡散層11、12、及び13に対して一律に同電圧が印加される構成である。
そして、上記構成のメモリセル100が行方向及び列方向に複数配列されてなるメモリセルアレイを備えて従来構成の不揮発性半導体記憶装置が構成される。このとき、所定の位置関係にある各メモリセルは、複数のビット線、ワード線、及びソース線によって夫々互いに電気的に接続される。以下では、コンタクト21がビット線に、コンタクト22がソース線に、コンタクト23がワード線に夫々接続されるものとする。
即ち、図13(a)に示されるメモリセル100は、P型半導体基板2、N型不純物拡散層9、N型不純物拡散層10、第1ゲート絶縁膜5、及び第1ゲート電極7によって構成されるMOSトランジスタ40と、N型ウェル3、P型不純物拡散層11、P型不純物拡散層12、第2ゲート絶縁膜4、及び第2ゲート電極6によって構成されるMOSキャパシタ41とを備えてなる。そして、このMOSトランジスタ40を構成する第1ゲート電極7と、MOSキャパシタ41を構成する第2ゲート電極6とが、導電体8を介して接続され、第1ゲート電極7が第1ゲート絶縁膜5によって半導体基板2、並びにN型不純物拡散層9及び10と電気的に絶縁されており、第2ゲート電極6が第1ゲート絶縁膜4によってN型ウェル3、並びにP型不純物拡散層11及び12と電気的に絶縁されていることより、第1ゲート電極7、第2ゲート電極6(及びこれらを電気的に接続する導電体8)は、フローティングゲート電極FGを構成する(図13(b)参照)。
このように構成されるメモリセル100に対し、コンタクト21よりN型不純物拡散層9に対して所定の第1正電圧を印加し、コンタクト22よりN型不純物拡散層10に対して接地電圧を印加し、コンタクト23よりP型不純物拡散層11、12、及びN+型不純物拡散層13に対して第1正電圧より高電圧である所定の第2正電圧を印加した場合を想定する(以下、かかる電圧印加状態を「第1電圧状態」と称する)。このとき、前記第2正電圧が、第2ゲート電極6の帯電電位に対して十分に高い電圧値である場合、換言すれば、N型ウェル3、並びにP型不純物拡散層11及び12の電位に対して、第2ゲート電極6の電位が十分低い場合には、第2ゲート電極6の下方のN型ウェル3と第2ゲート絶縁膜4との界面に反転層(以下、適宜「キャパシタ側反転層」と称する)が形成される。このとき、当該キャパシタ側反転層における少数キャリアであるホールは、隣接するP型不純物拡散層11及び12から供給される為、前記反転層の電位は第2正電圧に結合する。
ところで、キャパシタ側反転層と第2ゲート電極6との間には、寸法や材料に起因して所定の静電容量を有する。一方で、第2ゲート電極6と電気的に接続されている第1ゲート電極7においても、第1ゲート電極7と半導体基板2とのオーバーラップ部分において、半導体基板2に対して第1ゲート電極の電位が正の方向に十分高い場合には第1ゲート電極7の下方に位置する半導体基板2と第1ゲート絶縁膜5との界面に反転層(以下、「トランジスタ側反転層」と称する)が形成され、このトランジスタ側反転層と第1ゲート電極7との間に寸法や材料に起因した所定の静電容量を有する。
上記第1電圧状態において、半導体基板2の電位が接地電位であるとすると、半導体基板2とキャパシタ側反転層との間には第2正電圧の電位差が発生することとなる。第2ゲート電極6と第1ゲート電極7とは電気的に接続されており同電位であることより、第2ゲート電極6及び第1ゲート電極7(即ちフローティングゲート電極FG)は、キャパシタ側反転層との間の静電容量、及びトランジスタ側反転層との間の静電容量によって決定される所定の正電位を示す(電位が上昇する)。
このとき、半導体基板2に対して第1ゲート電極7の電位が上昇することより、かかる電位差が十分大きい値である場合には、第1ゲート電極7と半導体基板2との間のオーバーラップ部分と第1ゲート絶縁膜6との界面に上述のようにトランジスタ側反転層が形成される。上記第1電圧状態においては、コンタクト21よりN型不純物拡散層9に対して第1正電圧が、コンタクト22よりN型不純物拡散層10に対して接地電圧が夫々印加されており、N型不純物拡散層10からN型不純物拡散層9に向けて正電界が発生し、N型不純物拡散層10内の電子が、かかる電界の影響を受けて加速されてホットエレクトロン状態となる。このホットエレクトロンは、第1ゲート電極7の高電圧状態に引き寄せられる結果、フローティングゲート電極FGに注入される。これにより、フローティングゲート電極FGは負に帯電する。
MOSトランジスタ40は、フローティングゲート電極FGに蓄積された電子の多寡によって、トランジスタ側反転層を形成するためにコンタクト23よりN型ウェル3に対して印加すべき電圧値が変化する。即ち、コンタクト23より所定の第3正電圧を印加し、コンタクト21よりN型不純物拡散層9に対して所定の第4正電圧を印加した場合に、トランジスタ側反転層が形成されてMOSトランジスタ40が通電状態となる場合にはフローティングゲート電極FGに電子が十分に蓄積されておらず、逆に、トランジスタ側反転層が形成されずにMOSトランジスタ40が非導通状態である場合にはフローティングゲート電極FGに電子が十分蓄積されていることとなる。通常、フローティングゲート電極FGに電子が十分蓄積されて負に帯電されている状況を書き込み状態とし、逆の状態を非書き込み状態とする。
即ち、コンタクト21よりN型不純物拡散層9に対して前記第4正電圧を印加し、コンタクト22よりN型不純物拡散層10に対して接地電圧を印加し、コンタクト23よりP型不純物拡散層11、12、及びN+型不純物拡散層13に対して夫々前記第3正電圧を印加して(以下、かかる電圧印加状態を「第2電圧状態」と称する)、コンタクト21に接続されたビット線を流れる電流、或いはコンタクト22に接続されたソース線を流れる電流が検知されるか否かを判別し、当該判別結果を0及び1の2値に対応付けることでメモリセル100の情報の読み出し処理が行われる。
以上により、メモリセル100に対して上記第1電圧状態とすることで情報の書き込み処理が行われ、上記第2電圧状態とすることで情報の読み出し処理が行われることとなる。尚、書き込み処理によってホットエレクトロンが注入されることで負に帯電したフローティングゲート電極FGは、周囲が絶縁膜(第1ゲート絶縁膜4及び第2ゲート絶縁膜5)によって分離されているため、かかる帯電が揮発することはなく、長時間に亘って帯電状態が保持可能な構成である。又、コンタクト23より印加する電圧によって、メモリセル100に対する書き込み処理或いは読み出し処理が選択されることから、コンタクト23を介して実際に電圧が印加されるP型不純物拡散層11、12、及びN+型不純物拡散層13は、メモリセル100を不揮発性半導体記憶装置の一メモリセルと見たときのコントロールゲート電極(以下、コントロールゲート電極CGと符号を付す(図面上には不図示))に相当する。
次に、フローティングゲート電極FGが負に帯電されて情報が蓄積されているメモリセル100の蓄積情報を消去する場合について説明する。
消去動作を行う場合には、コンタクト23よりP型不純物拡散層11、12、及びN+型不純物拡散層13に対して接地電圧を印加し、コンタクト21よりN型不純物拡散層9に対して所定の第5正電圧(前記第1正電圧程度、或いはそれよりも高電圧)を印加し、コンタクト22をフローティング(高インピーダンス)状態とする(以下、かかる電圧印加状態を「第3電圧状態」と称する)。このとき、フローティングゲート電極FG(第1ゲート電極7)とN型不純物拡散層9との間に電位差が生じて高電界が発生し、FN(ファウラー・ノルドハイム)トンネリング現象によってフローティングゲート電極FG内に蓄積されていた電子がN型不純物拡散層9側に引き抜かれ、これによって書き込み状態が解除される。尚、この場合、コンタクト22からもN型不純物拡散層10に対して前記第5正電圧を印加して、フローティングゲート電極FGから対向する半導体基板2の面に向かって高電界を発生させて、かかる電界によって電子の引き抜きを行っても良い。
尚、別の消去方法として、フローティングゲート電極FGに対してホットホールを注入する方法が開示されている(例えば、非特許文献1参照)。当該文献による方法を、図13に係るメモリセルに適用すると以下のようになる。即ち、コントロールゲート電極CGに対して接地電位から負電圧にかけての電圧を印加すると共に、コンタクト21よりN型不純物拡散層9に対して所定の正電圧を印加する。このとき、N型不純物拡散層9とコントロールゲート電極CGとの間に逆極性の高電位差が生じ、その結果、N型不純物拡散層9の表面が深い欠乏状態となってエネルギバンドの曲がりが急峻となる。このときバンド−バンド間トンネリングにより電子が価電子帯より導電帯にトンネルする。この際、電子とホールの対が発生するが、この内、電子は、N型不純物拡散層9内に流れて吸収される一方、発生したホールは、N型不純物拡散層9と半導体基板2(半導体基板2が接地電位であるとする)との間における水平方向の電界によって、水平方向に加速されてホットホールとなり、更に、かかるホットホールが第1ゲート電極7の接地電位に近い正電圧状態に引き寄せられる結果、フローティングゲートFGに注入される(バンド−バンド間トンネリング誘起ホットホール注入)。この注入されたホットホールにより、フローティングゲート電極FG内に蓄積されていた電子が相殺され、負の帯電状態が解除されることで情報の消去が行われる。
尚、上述のFNトンネリング現象による消去方法とホットホール注入による消去方法との間では、電圧の印加方法が似通っているが、前者の方法では実用的に印加可能な電圧範囲で絶縁膜の内部電界をトンネリング現象が生ずる程度まで十分高めるために極薄ゲート絶縁膜を採用することが必須となる一方で、後者の方法では極薄ゲート絶縁膜を採用する必要がない点で両者は異なるものである。
上記特許文献1に記載の消去方法は、コントロールゲート電極CGとN型不純物拡散層9との間で高電位差を生じさせることで、フローティングゲート電極FGとN型不純物拡散層9との間に高電界を発生し、かかる高電界によってフローティングゲート電極FG内に蓄積された電子を引き抜くことによって情報の消去を行う方法である。即ち、コントロールゲート電極CGとN型不純物拡散層9との間における電位差が大きいほど情報の消去能力を十分に発揮することができる。ここで、かかる電位差を大きくする方法としては、コンタクト23から印加する電圧を低くする(負電圧にする)第1方法と、コンタクト21から印加する電圧を高くする(正の高電圧にする)第2方法とが考えられる。
しかしながら、第1方法による場合、即ち、コンタクト23より負電圧を印加した場合、当該負電圧が印加されるN型ウェル3とP型半導体基板2とが順方向接合となり、両者間が通電状態を示す結果、情報を蓄積するというメモリセル本来の機能を果たさない恐れがある。又、第2方法による場合、即ち、コンタクト21より印加する電圧を高くする場合、消去能力が発揮可能な程度にまで電圧を上昇させると、場合によってはN型不純物拡散層9の耐圧を上回り、当該拡散層9が破壊され、これによって同様に情報を蓄積するというメモリセル本来の機能を果たさない恐れがある。即ち、コンタクト21より印加可能な電圧値は、N型不純物拡散層9の耐圧によって制限を受けてしまう。逆に、N型不純物拡散層9の耐圧を上昇させるためには、当該N型不純物拡散層9の不純物密度分布を修正する必要があり、かかる処理を新たに工程を追加することなく標準的なCMOS製造プロセス工程内で実現するのは困難である。
従って、N型不純物拡散層9の耐圧を超えない範囲内の電圧値をコンタクト21より印加する場合において、消去能力を十分発揮させるために(実用的に印加可能な電圧範囲で絶縁膜の内部電界をトンネリング現象が生ずる程度まで十分高めるために)、フローティングゲート電極FG(第1ゲート電極7)とN型不純物拡散層9との間の電界を高めるべく第1ゲート絶縁膜5の膜厚を薄くすることが方法が想定されるが、かかる方法を用いると、書き込み処理後にフローティングゲート電極FGに蓄積された電子が、消去動作が行われていないにも拘らず、薄い膜厚の絶縁膜(上述した極薄ゲート絶縁膜に相当)5を介して抜け出してしまう恐れがある(電荷保持信頼性が低下する)。
又、上記非特許文献1に記載の方法は、ホットホールを生成すべくコンタクト23より負電圧を印加する必要があるため、上述した内容と同様の理由により、図13の構成のメモリセルに対しては採用することができない。
本発明は、上記の問題点に鑑み、CMOS製造プロセス工程内で実装が可能で、書き込み、読み出し、及び消去の能力を十分に発揮できる不揮発性のメモリセルを提供することを目的とする。又、本発明は、当該メモリセルに記録された情報の消去方法、及び当該メモリセルを複数備えてなる不揮発性半導体記憶装置を提供することを目的とする。
上記目的を達成するための本発明に係るメモリセルは、第1導電型の半導体基板と、前記半導体基板上に分離形成された前記第1導電型とは異なる第2導電型の2つの第1不純物拡散層と、2つの前記第1不純物拡散層に挟まれる領域を少なくとも含む領域の上部に第1ゲート絶縁膜を介して形成される第1ゲート電極と、前記半導体基板上に、前記第2導電型の不純物拡散層によって当該半導体基板と分離して形成される前記第1導電型の第2不純物拡散層と、前記半導体基板上に形成される前記第2導電型の第3不純物拡散層と、前記第2不純物拡散層の形成領域を少なくとも含む領域の上部に第2ゲート絶縁膜を介して形成される第2ゲート電極と、前記第3不純物拡散層の形成領域を少なくとも含む領域の上部に第3ゲート絶縁膜を介して形成される第3ゲート電極と、を有すると共に、前記半導体基板、前記第1不純物拡散層、前記第1ゲート絶縁膜、及び前記第1ゲート電極によってMOSトランジスタを構成し、前記第2不純物拡散層、前記第2ゲート絶縁膜、及び前記第2ゲート電極によって第1キャパシタを構成し、前記第3不純物拡散層、前記第3ゲート絶縁膜、及び前記第3ゲート電極によって第2キャパシタを構成し、2つの前記第1不純物拡散層の内の一方をソース拡散層とし、他方をドレイン拡散層とし、前記第1ゲート電極、前記第2ゲート電極、及び前記第3ゲート電極を電気的に接続してフローティングゲート電極とし、前記第1キャパシタの一の電極を構成する前記第2不純物拡散層を第1コントロールゲート電極とし、前記第2キャパシタの一の電極を構成する前記第3不純物拡散層を第2コントロールゲート電極とする不揮発性メモリトランジスタを備えてなる構成であって、前記第1コントロールゲート電極と第2コントロールゲート電極に対して夫々異なる電圧を印加可能に構成されることを第1の特徴とする。
本発明に係るメモリセルの上記第1の特徴構成によれば、第2不純物拡散層と、当該第2不純物拡散層と異なる導電型である第3不純物拡散層とに対して夫々異なる電圧を印加可能であるため、第3不純物拡散層と半導体基板との間が順方向接続とならないように第3不純物拡散層に対して電圧を印加させた状態の下、第2不純物拡散層に対して第1不純物拡散層に印加される電圧と極性の異なる電圧を印加することができる。従って、フローティングゲート電極と第1不純物拡散層との間に高電位差を発生可能であり、これによってフローティングゲート電極の帯電状態を変化させ、蓄積された情報を正しく消去することができる。
尚、上記メモリセルは、半導体基板、ウェル、ゲート電極、及び不純物拡散層によって構成されており、新たなプロセスを追加することなく通常のCMOS製造工程内において製造が可能である。
又、本発明に係るメモリセルは、上記第1の特徴構成に加えて、前記第2不純物拡散層と前記第3不純物拡散層の接合の一部が、前記第2ゲート電極の下部領域に位置する前記第2ゲート絶縁膜、或いは前記第3ゲート電極の下部領域に位置する前記第3ゲート絶縁膜と接する構成であることを第2の特徴とする。
本発明に係るメモリセルの上記第2の特徴構成によれば、互いに導電型の異なる第2不純物拡散層と第3不純物拡散層が、第1キャパシタを構成する第2ゲート絶縁膜の下部領域、又は第2キャパシタを構成する第3ゲート絶縁膜の下部領域にて接合を形成すると、第2不純物拡散層と第3不純物拡散層が互いの少数キャリアの供給を補填するように動作するため、第2不純物拡散層と第3ゲート電極、及び、第3不純物拡散層と第2ゲート電極との間の静電容量結合が安定的に行われる。即ち、第2不純物拡散層表面が反転状態となる場合には、第2不純物拡散層に隣接した導電型の異なる第3不純物拡散層の表面が蓄積状態となり、フローティングゲートとの静電容量結合を確保すると共に第2不純物拡散層に対して少数キャリアを供給し、これによって第3不純物拡散層と第2ゲート電極間の静電容量結合が安定的に行われるように第2不純物拡散層表面の反転層の電位を制御することが可能となる。又、逆に、第3不純物拡散層表面が反転状態となる場合には、第3不純物拡散層に隣接した導電型の異なる第2不純物拡散層の表面が蓄積状態となり、フローティングゲートとの静電容量結合を確保すると共に第3不純物拡散層に対して少数キャリアを供給し、これによって第2不純物拡散層と第3ゲート電極間の静電容量結合が安定的に行われるように第2不純物拡散層表面の拡散層の電位を制御することが可能となる。これによって、フローティングゲート電極内の帯電状態の解除能力、即ち消去能力を高めることができる。
又、本発明に係るメモリセルは、上記第1又は第2の特徴構成に加えて、前記第1キャパシタの面積が、前記第2キャパシタの面積の同等以上に構成されることを第3の特徴とする。
例えば、フローティングゲート電極にホットエレクトロンを注入することで情報が書き込まれる構成である本発明のメモリセルに対し、第2不純物拡散層に対して負電圧を、第3不純物拡散層に対して接地電圧を、夫々印加することで消去処理が行われる際、消去が進行しフローティングゲート電極の負の帯電が除去されてメモリセルの閾値電圧が低くなると、フローティングゲート電極と、第3ゲート電極下部に位置する第3不純物拡散層(チャネル領域)との電位差が小さくなり、当該チャネル領域が弱反転状態となって強い反転状態を維持することができなくなる。このとき、チャネル領域の大部分では、フローティングゲート電極と第3不純物拡散層との電位の間の電位となるため、フローティングゲート電極の電位の負電圧に対する静電容量結合が劣化し消去速度の劣化が見られる。
これに対し、本発明に係るメモリセルの上記第3の特徴構成によれば、フローティング電極の電位変動に対して、第1キャパシタの静電容量が安定して確保されているため、消去が進行しフローティングゲート電極の帯電が除去されて、第2キャパシタの静電容量結合が上述の理由で劣化しても、第1コントロールゲート電極とフローティング電極との静電容量結合が維持され、これによって消去速度の劣化を防ぐことが可能となる。
又、本発明に係るメモリセルは、上記第1〜第3の何れか一の特徴構成に加えて、前記第1ゲート電極、前記第2ゲート電極、及び前記第3ゲート電極が、同一の導電性材料によって一体として形成されていることを第4の特徴とする。
本発明に係るメモリセルの上記第4の特徴構成によれば、同一の工程内で第1ゲート電極、第2ゲート電極及び第3ゲート電極を形成することができるため、製造工程の簡素化が図られる。
又、本発明に係るメモリセルは、上記第1〜第4の何れか一の特徴構成に加えて、前記第1ゲート絶縁膜、前記第2ゲート絶縁膜、及び前記第3ゲート絶縁膜が、何れも同一の工程で形成された同一の材料による絶縁膜であることを第5の特徴とする。
本発明に係るメモリセルの上記第5の特徴構成によれば、同一の工程内で第1ゲート絶縁膜、第2ゲート絶縁膜及び第3ゲート絶縁膜を形成することができるため、製造工程の簡素化が図られる。
又、本発明に係るメモリセルは、上記第5の特徴構成に加えて、前記第1ゲート絶縁膜、前記第2ゲート絶縁膜、及び前記第3ゲート絶縁膜の膜厚が、前記不揮発性メモリトランジスタを含んで構成される半導体チップの製造工程において製造される複数のゲート絶縁膜の膜厚のうち、最も薄い絶縁膜の膜厚よりも厚いことを第6の特徴とする。
通常、複数のチップ内部電源電圧を持つ半導体チップ製品の標準ロジックCMOSトランジスタプロセスに混載されている高耐圧CMOSトランジスタは、標準ロジックCMOSトランジスタよりも厚いゲート絶縁膜と、前記標準ロジックトランジスタよりも長いゲート長、さらには、より薄い半導体基板の表面不純物密度、並びに、より低い密度のゲート電極下のドレイン不純物拡散層を有する。
本発明に係るメモリセルの上記第6の特徴構成によれば、本発明に係るメモリセルは、極薄トンネル絶縁膜を使用することがないため、書き込み処理後にフローティングゲート電極に蓄積された電子が、消去動作が行われていないにも拘らず、薄い膜厚の絶縁膜を介して抜け出してしまう(電荷保持信頼性が低下する)危険を回避することができる。即ち、極薄トンネル絶縁膜を使用する場合と比較して電荷保持信頼性を高いレベルで実現可能となる。又、フローティングゲート電極と第1不純物拡散層との間に高電位差を発生可能である構成であるため、前記極薄トンネル絶縁膜を使用することなく十分な消去能力を発揮することができる。
このとき、第1ゲート絶縁膜、第2ゲート絶縁膜、及び前記第3ゲート絶縁膜の膜厚を12nm以上の膜厚とすることができる。
又、本発明に係るメモリセルは、上記第1〜第6の何れか一の特徴構成に加えて、前記第3不純物拡散層が前記半導体基板上に形成される前記第2導電型のウェルであり、前記第2不純物拡散層が、前記ウェル内に形成される前記第1導電型の不純物拡散層であることを第7の特徴とする。
本発明に係るメモリセルの上記第7の特徴構成によれば、通常のCMOS製造プロセスに対して新規の追加工程を付加せずに本発明メモリセルを実現することができる。
又、本発明に係るメモリセルは、上記第1〜第7の何れか一の特徴構成に加えて、前記第2不純物拡散層が、前記不揮発性メモリトランジスタの形成領域以外の周辺論理回路領域の一部に配置される高耐圧MOSトランジスタにおいて、当該高耐圧MOSトランジスタのドレイン不純物拡散層に隣接し、少なくともドレイン不純物拡散層の端部から前記高耐圧MOSトランジスタのゲート電極下部領域の一部に延在して配置される前記ドレイン不純物拡散層と同一導電型の不純物拡散層と同時に形成されていることを第8の特徴とする。
通常、標準ロジックCMOSトランジスタプロセスに混載されている高耐圧CMOSトランジスタは、前記高耐圧MOSトランジスタのドレイン不純物拡散層に隣接し、少なくともドレイン不純物拡散層の端部から前記高耐圧MOSトランジスタのゲート電極下部領域の一部に延在して配置される前記ドレイン不純物拡散層と同一導電型の不純物拡散層を有する。この不純物拡散層は標準ロジックCMOSトランジスタのドレインよりも低い密度でかつゲート電極との十分なオーバーラップ面積で配置されている。
本発明に係る上記第8の特徴構成によれば、周辺論理回路領域の一部に配置される高耐圧MOSトランジスタの製造工程の一部、即ち、この不純物拡散層を形成するための不純物イオン導入工程を、本発明メモリセルの第2不純物拡散層にそのまま適用することにより、周辺論理回路における高耐圧MOSトランジスタの製造プロセスに対して新規のプロセスを追加することなしに第1キャパシタを構成する第2不純物拡散層を形成することができる。
又、本発明に係るメモリセルは、上記第1〜第8の何れか一の特徴構成に加えて、少なくとも一部の前記第2不純物拡散層が、リソグラフィーによるフォトレジストによって、前記第2ゲート電極領域から独立して注入領域が定義されることを第9の特徴とする。
上記第1キャパシタの容量は、上記第2不純物拡散層と、第2ゲート電極とのオーバーラップ部分の面積に比例するため、十分に大きい第1キャパシタの静電容量を確保するためには、前記第2不純物拡散層と第2ゲート電極のオーバーラップ寸法を十分大きくとる必要がある。本発明に係る上記第9の特徴構成によれば、前記第2ゲート電極領域から独立して注入領域が定義されることにより、自己整合で形成した場合にオーバーラップ寸法が注入された不純物の横方向への拡散距離で制限されるのに対して、十分に大きな面積を自由に設定可能であり、第1キャパシタにおいて十分な静電容量を確保可能である。即ち、上記第2の不純物拡散層の電位を効率的に浮遊ゲートに伝達することができ、これによって十分な消去能力を確保することができる。
又、本発明に係るメモリセルは、上記第1〜第9の何れか一の特徴構成に加えて、2つの前記第2不純物拡散層が前記ウェル内に分離形成されている場合において、2つの前記第1不純物拡散層の対向方向に係る前記第1ゲート電極の寸法と、2つの前記第2不純物拡散層の対向方向に係る前記第2ゲート電極及び前記第3ゲート電極の寸法和が同一であることを第10の特徴とする。
本発明に係るメモリセルの上記第10の特徴構成によれば、2つの第1不純物拡散層の対向方向に係る第1ゲート電極の寸法のバラツキ程度と、2つの第2不純物拡散層の対向方向に係る第2ゲート電極、並びに第3ゲート電極の寸法のバラツキ程度が同程度となるため、第1不純物拡散層及び第2不純物拡散層に対して所定の電圧を印加した場合におけるフローティングゲート電極の電位に生じるバラツキが抑制され、これによってメモリセルの動作を安定的に行わせることができる。
又、本発明に係るメモリセルは、上記第1〜第10の何れか一の特徴構成に加えて、前記第1導電型がP型であり、前記第2導電型がN型であることを第11の特徴とする。
又、上記目的を達成するための本発明に係るメモリセルに記録された情報の消去方法は、上記第1の特徴構成を有するメモリセルに記録された情報を消去する際の消去方法であって、前記第1不純物拡散層には前記半導体基板との間で逆方向接合(逆バイアス)を構成する極性の第1消去電圧を、前記第1コントロールゲート電極には前記第1消去電圧とは異なる極性の第2消去電圧を、前記第2コントロールゲート電極には接地電圧を、夫々印加することで前記情報を消去することを第1の特徴とする。
又、本発明に係る消去方法は、上記第1の特徴構成を有するメモリセルに記録された情報を消去する際の消去方法であって、前記第1不純物拡散層には前記半導体基板との間で逆方向接合(逆バイアス)を構成する極性の第1消去電圧を、前記第1コントロールゲート電極には前記第1消去電圧とは異なる極性の第2消去電圧を、前記第2コントロールゲート電極には前記第2消去電圧とは異なる極性の第3消去電圧を、夫々印加することで前記情報を消去することを第2の特徴とする。
又、本発明に係る消去方法は、上記第11の特徴構成を有するメモリセルに記録された情報を消去する際の消去方法であって、前記第1不純物拡散層に対して正極性の第1消去電圧を、前記第1コントロールゲート電極に対して負極性の第2消去電圧を、前記第2コントロールゲート電極に対して接地電圧を、夫々印加することで前記情報を消去することを第3の特徴とする。
又、本発明に係る消去方法は、上記第11の特徴構成を有するメモリセルに記録された情報を消去する際の消去方法であって、前記第1不純物拡散層に対して正極性の第1消去電圧を、前記第1コントロールゲート電極に対して負極性の第2消去電圧を、前記第2コントロールゲート電極に対して正極性の第3消去電圧を、夫々印加することで前記情報を消去することを第4の特徴とする。
本発明に係る消去方法の上記第1又は第3の特徴によれば、第3不純物拡散層の電位が接地電位であるため、当該第3不純物拡散層と基板の間で順方向接続が生じることがなく、又、フローティングゲート電極と第1不純物拡散層との間に高電圧を生じさせることができるので、フローティングゲート電極の帯電状態を解除して情報の消去を的確に行うことができる。
又、本発明に係る消去方法の上記第2又は第4の特徴によれば、第3不純物拡散層に対して半導体基板と逆方向接合を構成する第3消去電圧が印加される。これにより、ノイズの流入等によって第3不純物拡散層の電位が変動し、第3不純物拡散層と基板の間で逆方向バイアスが生じ、この間に順方向電流が流れることに対して十分な耐性を確保することができる。又、第3不純物拡散層領域の第3ゲート絶縁膜、及び第3ゲート電極で構成される第2キャパシタにおける第3不純物拡散層領域表面層において強反転状態を維持しやすくなるため、第1コントロールゲート電極(第2不純物拡散層)に印加した前記第2消去電圧が、安定してフローティングゲート電極となる第2ゲート電極と効果的な静電容量結合をしやすくなる。
又、本発明に係る消去方法は、上記第2又は第4の特徴に加えて、前記第3消去電圧が、前記第3不純物拡散層の電位と周辺論理回路の電源電圧とが略同電位となるように設定された電圧値であることを第5の特徴とする。
本発明に係る消去方法の上記第5の特徴によれば、第3消去電圧を発生させるための電圧源を構成する専用回路を備える必要がないため、不揮発性半導体記憶装置の装置規模の縮小化が図られる。
又、上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、上記第1〜第11の何れか一の特徴構成を備えたメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを備えており、同一行にある前記メモリセルが備える前記第1コントロールゲート電極、及び前記第2コントロールゲート電極が夫々各別に共通に接続される複数の第1ワード線、及び複数の第2ワード線と、同一列にある前記メモリセルが備える前記第1不純物拡散層が共通に接続される複数のビット線と、同一列又は同一行にある前記メモリセルが備える前記第2不純物拡散層が共通に接続される複数のソース線と、前記複数の第1ワード線、前記複数の第2ワード線、前記複数のビット線、及び前記複数のソース線夫々に対して印加する電圧の制御を行う電圧制御手段と、を備えることを特徴とする。
本発明の構成によれば、CMOS製造プロセス工程内で実装が可能で、書き込み、読み出し、及び消去の能力を十分に発揮できる不揮発性のメモリセルを実現することが可能となる。
以下において、本発明に係るメモリセル(以下、適宜「本発明メモリセル」と称する)、本発明メモリセルに記録された情報の消去方法(以下、適宜「本発明方法」と称する)、及び本発明メモリセルを備える不揮発性半導体記憶装置(以下、適宜「本発明装置」と称する)の実施形態について図1〜図11の各図を参照して説明する。まず、本発明装置全体の構成例について説明をした後、本発明メモリセルの構成及びそのレイアウトについての説明を行う。
<本発明装置の説明>
図1は、本発明装置の一構成である不揮発性半導体記憶装置の全体的な概略構成を示すブロック図である。図1に示される本発明装置50は、複数のメモリセルがマトリクス状に配列されてなるメモリセルアレイ51、データ入出力端子52、入力バッファ53、アドレス入力端子54、アドレスバッファ55、ロウデコーダ56、カラムデコーダ57、ビット線電圧制御回路58、第1ワード線電圧制御回路59、第2ワード線電圧制御回路61、ソース線電圧制御回路62、センスアンプ63、出力バッファ64、及び各制御回路及びバッファ等を制御する制御手段(不図示)を備えて構成される。
図1は、本発明装置の一構成である不揮発性半導体記憶装置の全体的な概略構成を示すブロック図である。図1に示される本発明装置50は、複数のメモリセルがマトリクス状に配列されてなるメモリセルアレイ51、データ入出力端子52、入力バッファ53、アドレス入力端子54、アドレスバッファ55、ロウデコーダ56、カラムデコーダ57、ビット線電圧制御回路58、第1ワード線電圧制御回路59、第2ワード線電圧制御回路61、ソース線電圧制御回路62、センスアンプ63、出力バッファ64、及び各制御回路及びバッファ等を制御する制御手段(不図示)を備えて構成される。
メモリセルアレイ21は、電気的に書き換え可能なメモリセルが行方向及び列方向に夫々複数マトリクス状に配置されて構成される。各メモリセルは、MOSトランジスタとMOSキャパシタを備えて構成される。このとき、同一メモリセル内のMOSトランジスタのゲート電極(以下、「第1ゲート電極」と称する)とMOSキャパシタのゲート電極(以下、「第2ゲート電極」と称する)とは互いに電気的に接続されており、他の端子とは電気的に絶縁された状態を有している。
そして、同一行にあるメモリセルにおいて、MOSキャパシタが備える拡散領域(ドレイン拡散領域及びソース拡散領域)が同一のワード線(以下、「第1ワード線」と称する)に接続され、バックゲート電極が第1ワード線とは異なる同一のワード線(以下、「第2ワード線」と称する)に接続され、MOSトランジスタが備えるソース拡散領域が同一のソース線に接続される。又、同一列にあるメモリセルにおいて、MOSトランジスタが備えるドレイン拡散領域が同一のビット線に接続される。
ビット線電圧制御回路58は各ビット線の電圧の制御を行い、第1ワード線電圧制御回路59は各第1ワード線の電圧の制御を行い、第2ワード線電圧制御回路61は各第2ワード線の電圧の制御を行い、ソース線電圧制御回路62は各ソース線の電圧の制御を行う。
アドレスバッファ55は、アドレス入力端子54より入力されたアドレス信号が与えられると、与えられたアドレス信号をカラムアドレスとロウアドレスに分割して、夫々カラムデコーダ57及びロウデコーダ56に各別に入力する。カラムデコーダ57は入力されたカラムアドレスに対応したビット線を選択し、ロウデコーダ56は入力されたロウアドレスに対応した第1及び第2ワード線を選択する。尚、ソース線については、各ソース線毎に選択可能な構成である場合には、ロウデコーダ56からの制御を受けて対象となるソース線が選択され、各ソース線に対して同一電圧が印加される構成である場合には、書き込み、読み出し、消去の各処理に応じて予め定められた一の電圧が全てのソース線に対して共通に印加される構成となる。そして、カラムデコーダ57及びロウデコーダ56によって選択されたメモリセルに対し、データ入出力端子52から入力されたデータが入力バッファ53を介して書き込まれ、或いは、カラムデコーダ57及びロウデコーダ56によって選択されたメモリセルに書き込まれていた情報が読み出され、センスアンプ63を介して増幅された後、出力バッファ64を介してデータ入出力端子52へと出力される。
メモリセルアレイ51内の一のメモリセル1に着目すると、メモリセル1はMOSトランジスタ40とMOSキャパシタ41を備えて構成され、MOSトランジスタ40のソース拡散領域9がコンタクト22を介してソース線SL1に接続され、ドレイン拡散領域10がコンタクト21を介してビット線BL1に接続され、第1ゲート電極7が導電体8によってMOSキャパシタ41の第2ゲート電極6に接続される。又、MOSキャパシタ41の拡散領域11及び12がコンタクト25を介して第1ワード線WbL1に接続され、MOSキャパシタ41のバックゲートがコンタクト24を介して第2ワード線WaL1に接続されている。尚、MOSトランジスタ40の第1ゲート電極7とドレイン拡散領域9及びソース拡散領域10とは第1ゲート絶縁膜5を介して電気的に絶縁されており、MOSキャパシタ41の第2ゲート電極6と拡散領域11及び12とは第2ゲート絶縁膜4を介して電気的に絶縁されている。
<本発明メモリセルの説明>
図2は、図1におけるメモリセル1の構成図である。図2(a)がメモリセル1の断面構造を模式的に図示したものであり、図2(b)及び(c)はその等価回路である。尚、図2(a)に示される概略断面構造図は模式的に図示されたものであり、実際の構造の寸法の縮尺と図面の縮尺とは必ずしも一致するものではない。又、図13に示された従来構成のメモリセルと同一の部分には同一の符号を付してその説明を簡略化する。
図2は、図1におけるメモリセル1の構成図である。図2(a)がメモリセル1の断面構造を模式的に図示したものであり、図2(b)及び(c)はその等価回路である。尚、図2(a)に示される概略断面構造図は模式的に図示されたものであり、実際の構造の寸法の縮尺と図面の縮尺とは必ずしも一致するものではない。又、図13に示された従来構成のメモリセルと同一の部分には同一の符号を付してその説明を簡略化する。
図2(a)に示されるメモリセル1は、従来構成と同様、素子分離絶縁膜(31、32等)及び第2導電型のウェル3が形成された第1導電型の半導体基板2上にMOSトランジスタ40、MOSキャパシタ41が形成されている(図2(b)参照)が、本発明の構成は、このMOSキャパシタ41のゲート電極(図2(a)上の電極6或いは電極27に相当)と、ウェル3に対して夫々異なる電圧を印加可能に構成されている点が異なる。更に、本発明の構成は、MOSキャパシタ41が、異なる特性の有する2つのMOSキャパシタ41a及び41bを構成する点が従来構成と異なるものである(図2(c)参照)。以下、この構成について詳述する。
MOSトランジスタ40は、半導体基板2上に分離形成された第2導電型の不純物拡散層(以下、適宜「第1不純物拡散層」と称する)9及び10と、基板2の上層に堆積された第1ゲート絶縁膜5、及び当該第1ゲート絶縁膜5上に堆積された第1ゲート電極7によって形成される。ここで、第1ゲート絶縁膜5として例えばシリコン酸化膜を利用することができ、第1ゲート電極7として例えばポリシリコンを利用することができる。尚、第1ゲート電極7は、図2に示されるように、第1不純物拡散層9及び10に挟まれた領域(以下、適宜「第1チャネル領域16」と称する)に対してオーバーラップするように形成される。又、第1不純物拡散層9に対して電気的接続を行うためのコンタクト21、及び第1不純物拡散層10に対する電気的接続を行うためのコンタクト22を夫々有し、第1不純物拡散層9、及び第1不純物拡散層10に対して夫々ビット線BL1、ソース線SL1から各別に異なる電圧を印加可能な構成である。
MOSキャパシタ41は、図2(c)に示すように、2つのMOSキャパシタ41a及び41bによって構成される。MOSキャパシタ(以下、「第1キャパシタ」と称する)41aは、第2導電型のウェル(以下、適宜「第3不純物拡散層」と称する)3上に形成された第1導電型の不純物拡散層(以下、適宜「第2不純物拡散層」と称する)11及び12、又はこれらの内の何れか一方(以下では、第2不純物拡散層11及び12、又はこれらの内の何れか一方を含むことを記載する際は、「第2不純物拡散層11(12)」と表記することとする。)と、当該第2不純物拡散層11(12)の上層に堆積された第2ゲート絶縁膜4、及び当該絶縁膜4上に堆積された第2ゲート電極6によって形成される。一方、MOSキャパシタ(以下、「第2キャパシタ」と称する)41bは、第3不純物拡散層3と、当該第3不純物拡散層3上に形成された第3ゲート絶縁膜26、及び当該絶縁膜26上に堆積された第3ゲート電極27によって形成される。
又、第2ゲート電極6と第3ゲート電極27とは電気的に接続されており、図2(a)では、第2ゲート電極6と第3ゲート電極27とが別個の電極で構成されているかのように記載されているが、これらは一体のゲート電極で構成されるものであっても構わない。言い換えれば、第2ゲート電極6に対して第2不純物拡散層11(12)がオーバーラップする形で存在し、かつ第2不純物拡散層11(12)と第3不純物拡散層3の接合部分の一部が、第2ゲート電極6或いは第3ゲート電極27の下部領域で、少なくともこれらの両電極何れかの下部に形成されているゲート絶縁膜(即ち、第2ゲート絶縁膜4か第3ゲート絶縁膜26の少なくとも何れか)に接する構成であれば良い。
尚、上記のように構成されていれば、第2不純物拡散層11(12)の配置個数、配置方法に制限はない。即ち、第2不純物拡散層11及び12は、必ずしも図2(a)に示すような対向した配置である必要はなく、又、一対で配置される必要もない。
ここで、第2ゲート絶縁膜4、或いは第3ゲート絶縁膜26として、第1ゲート絶縁膜5と同様に例えばシリコン酸化膜を利用することができ、第2ゲート電極6、或いは第3ゲート電極27として、第1ゲート電極7と同様に例えばポリシリコンを利用することができる。そして、第2不純物拡散層11及び12に対して電気的接続を行うためのコンタクト25を有し、第1ワード線WbL1から第2不純物拡散層11及び12に対して電圧を印加可能な構成である。
又、以下では、第1キャパシタ41aを構成する第2ゲート絶縁膜4と、第2キャパシタ41bを構成する第3ゲート絶縁膜26とが連続的に同一材料によって一体形成されて隣接配置され、同様に、第1キャパシタ41aを構成する第2ゲート電極6と、第2キャパシタ41bを構成する第3ゲート電極27とが連続的に同一材料によって一体形成されて隣接配置されているものとして説明する。尚、図2(a)に示すように、第2不純物拡散層11或いは12と、前記第2不純物拡散層とは異なる導電型である第3不純物拡散層3とが隣接して形成されており、かかる領域でp−n接合が形成されている。
更に、MOSキャパシタ41は、第3不純物拡散層3上に、第2不純物拡散層12と素子分離絶縁膜32を介して分離形成された第2導電型の高濃度不純物拡散層13を有する。そして、高濃度不純物拡散層13に対して電気的接続を行うためのコンタクト24を有し、第2ワード線WaL1から高濃度不純物拡散層13に対して電圧を印加可能な構成である。尚、高濃度不純物拡散層13と第3不純物拡散層3とは共に第2導電型であることから、第2ワード線WaL1からコンタクト24を介して印加された電圧が、高濃度不純物拡散層13及び第3不純物拡散層3に対して与えられる構成である。尚、図2の構成では、第2不純物拡散層12と高濃度不純物拡散層13との間に素子分離絶縁膜32を設けて両者を分離しているが、この素子分離絶縁膜は必ずしも必要ではなく、素子分離絶縁膜32が形成されていない実施例についても後に示される(図9参照)。
上述したように、本発明のメモリセルは、第2ゲート電極6と、この下層に形成される第2ゲート絶縁膜4、及びこの下層に形成される第2不純物拡散層11(12)によって第1キャパシタ41aが構成される。このとき、厳密には第2ゲート電極6と第2不純物拡散層11(12)とのオーバーラップ部分によって第1キャパシタ41aが構成されることとなる。同様に、第3ゲート電極27と、この下層に形成される第3ゲート絶縁膜27、及びこの下層に形成される第3不純物拡散層3によって第2キャパシタ41bが構成され、更に厳密には第3ゲート電極27と第3不純物拡散層3とのオーバーラップ部分によって第2キャパシタ41bが構成されることとなる(以下、第3ゲート電極27とオーバーラップする第3不純物拡散層3の領域を「第2チャネル領域17」と称する)。このとき、第1キャパシタ41aを形成する第2不純物拡散層11(12)と第2ゲート電極6とのオーバーラップ面積(第1キャパシタ41aの面積)と、第2キャパシタ41bを形成する第3不純物拡散層3と第2ゲート電極27とのオーバーラップ面積(第2キャパシタ41bの面積)とを略同等、又はそれ以上とすることで、後述するように本発明の効果を顕著なものとすることができ、更に第1キャパシタ41aの面積を大きく確保することでその効果は一層顕著化される。
そして、第1ゲート電極7、第2ゲート電極6、及び第3ゲート電極27は、導電体8によって互いに電気的に接続されている。尚、第1ゲート電極7及び第2ゲート電極6が同一の導電性材料で一体形成されているものとしても良く、更に上述したようにこれに加えて第3ゲート電極27が一体形成されているものとしても良い。この場合、当該導電性材料の形成工程において、第1ゲート電極7、第2ゲート電極6、第3ゲート電極27、及び導電体8が同時に形成されることとなる。
このとき、メモリセル1は、図13に示されるメモリセル100と同様、第1ゲート電極7、第2ゲート電極6(第3ゲート電極27を含む)、及び導電体8をフローティングゲート電極FGとし、第2不純物拡散層11及び12、並びに第3不純物拡散層13をコントロールゲート電極CGとする不揮発性メモリセルを構成する。以下、かかる不揮発性メモリセル1に対して、情報の書き込み、読み出し、及び消去の各処理を行う場合について説明を行う。尚、書き込み処理及び読み出し処理については、背景技術の項で説明した内容と略同一であるため、その説明を簡略化する。又、以下では、上記第1導電型がP型、第2導電型がN型であるものとして説明を行う。即ち、この場合、MOSトランジスタ40はNチャネル型であり、MOSキャパシタ41はPチャネル型である。又、第1キャパシタ41aを構成する一電極がP型の第2不純物拡散層11(12)であり(他方の電極は第2ゲート電極6)、第2キャパシタ41bを構成する一電極がN型の第3不純物拡散層26である(他方の電極は第3ゲート電極27)。
尚、図2のメモリセル1の構成において、第2不純物拡散層11及び12に対する印加電圧と、高濃度不純物拡散層13及び第3不純物拡散層3に対する印加電圧とを異なる電圧にすることが可能であるため、以下では、コントロールゲート電極CGが、第2不純物拡散層11及び12によって構成される第1コントロールゲート電極CG1と、第3不純物拡散層3及び高濃度不純物拡散層13によって構成される第2コントロールゲート電極CG2とを備えてなるものとして説明する。
メモリセル1に対して情報の書き込みを行う場合、コンタクト21より第1不純物拡散層9に対して所定の第1正電圧を印加し、コンタクト22より第1不純物拡散層10に対して接地電圧を印加し、コンタクト25より第2不純物拡散層11、12に対して、コンタクト24より高濃度不純物拡散層13を介して第3不純物拡散層3に対して(以下、単に「第3不純物拡散層3に対して」と略記する)、共に第1正電圧より高電圧である所定の第2正電圧を印加する(以下、かかる電圧印加状態を「第1電圧状態」と称する(背景技術の項における「第1電圧状態」に相当))。このとき、上述したように、第1ゲート電極7と半導体基板2との間のオーバーラップ部分と第1ゲート絶縁膜6との界面(即ち第1チャネル領域16)に反転層が形成され、MOSトランジスタ40が導通状態となり、第1不純物拡散層9から第1不純物拡散層10に向かう方向に発生する電界の影響を受けて第1不純物拡散層10内の電子が加速されてホットエレクトロン状態となり、かかるホットエレクトロンが第1ゲート電極7の正の高電圧に引き寄せられてフローティングゲート電極FGに注入される。これによってフローティングゲート電極FGが負に帯電する。従って、フローティングゲート電極FGに電子が十分蓄積されて負に帯電されている状況を書き込み状態とし、逆の状態を非書き込み状態とする場合、上記第1電圧状態によって選択されたメモリセル1に対して書き込みが行われることとなる。
一方、メモリセル1に書き込まれている情報を読み出す場合、コンタクト21より第1不純物拡散層9に対して前記第4正電圧を印加し、コンタクト22より第1不純物拡散層10に対して接地電圧を印加し、コンタクト25より第2不純物拡散層11、12に対して、並びにコンタクト24より第3不純物拡散層3に対して前記第3正電圧を印加する(以下、かかる電圧印加状態を「第2電圧状態」と称する(背景技術の項における「第2電圧状態」に相当))。そして、かかる第2電圧状態の下、コンタクト21に接続されたビット線BL1を流れる電流、或いはコンタクト22に接続されたソース線SL1を流れる電流が検知されるか否かを判別し、当該判別結果を0及び1の2値に対応付けることでメモリセル100の情報の読み出し処理が行われる。即ち、フローティングゲート電極FGが十分負に帯電されている場合、つまり、メモリセル1に対して情報が書き込み状態である場合には、第2電圧状態の下では第1チャネル領域16に反転層(トランジスタ側反転層)が形成されないため、MOSトランジスタ40が非導通状態であり、前記ビット線BL1或いはソース線SL1には電流が検出されず、逆にフローティングゲート電極FGの帯電状態が小さい場合、つまり、メモリセル1に対して情報が書き込まれていない場合には、第2電圧状態の下で第1チャネル領域16に反転層(トランジスタ側反転層)が形成され、これによってMOSトランジスタ40が導通状態となるため、前記ビット線BL1或いはソース線SL1において電流が検出される。即ち、読み出し対象となるメモリセル1に対して前記第2電圧状態とした上で、当該メモリセルが接続されたビット線BL1或いはソース線SL1の電流検知結果を0及び1の2値に対応付けることで当該対象メモリセル1の情報の読み出し処理が行われることとなる。
次に、メモリセル1に書き込まれている情報を消去する場合について説明を行う。この場合には、コンタクト21より第1不純物拡散層9に対して前記第5正電圧(前記第1正電圧程度、或いはそれよりも高電圧。以下適宜「第1消去電圧」と記載)を印加し、コンタクト22をフローティング状態とし、コンタクト25より第2不純物拡散層11及び12に対して所定の第6負電圧(負の高電圧。以下、適宜「第2消去電圧」と記載)を印加し、コンタクト24より第3不純物拡散層3に対して接地電圧(以下、適宜「第3消去電圧」と記載)を印加する(以下、かかる電圧印加状態を「第4電圧状態」と称する)。
コンタクト24より接地電圧(第3消去電圧)が印加されることにより、第3不純物拡散層3が接地電位となる。このとき、フローティングゲート電極FGが負に十分帯電されて十分高い閾値電圧となっている(書き込み状態にある)場合、第2チャネル領域17が強反転状態となり、かかる領域に反転層が形成される。この場合は、第1キャパシタ41aにおける第2不純物拡散層11(12)から少数キャリアであるホールが注入され、第2不純物拡散層11(12)の第6負電圧(第2消去電圧)が第2チャネル領域17に伝達される。これにより、コンタクト25より直接第6負電圧(第2消去電圧)が印加される第1キャパシタ41aに加えて、第1キャパシタ41aに隣接する第2キャパシタ41bにおいても、この第6負電圧(第2消去電圧)が静電容量結合する。このように、第1コントロールゲート電極CG1と第2コントロールゲート電極CG2に対して夫々異なる電圧(第1消去電圧、第2消去電圧)を印加可能に構成するという本発明の特徴により、消去動作時にフローティング電極FGに対して負電圧を静電容量結合させることができる。
しかしながら、消去時においては、読み出し動作時の第2電圧状態のように第3不純物拡散層3に対して正の電圧を印加する場合と異なり、第3不純物拡散層3は接地電位であるため、消去が進行し、フローティングゲート電極FGの負の帯電が除去されてメモリセルの閾値電圧が低くなってくると、フローティングゲート電極FGと第2チャネル領域17との電位差は小さくなり、メモリセルが採る閾値電圧によっては第2チャネル領域17が弱反転状態となり、強反転状態を維持することができない場合がある。このとき、前記第2チャネル領域17内の大部分では、フローティングゲート電極FGと第3不純物拡散層3との電位の間の電位となり、これによってフローティング電極FGの電位の第6負電圧(第2消去電圧)に対する静電容量結合を劣化させる。
一方、第2ゲート電極6とオーバーラップして第1キャパシタ41aを構成する第2不純物拡散層11(12)と第2ゲート絶縁膜4との界面は、第6負電圧(第2消去電圧)の印加により反転状態となるが、第2不純物拡散層11(12)の不純物密度が十分高いため、第2ゲート電極6は、コンタクト25より第2不純物拡散層11及び12に対して印加された第6負電圧(第2消去電圧)と略等しい電圧で静電結合する。従って、第1キャパシタ41aの面積、即ち第2ゲート電極6と第2不純物拡散層11(12)のオーバーラップ面積を十分確保することで、消去動作時において第1キャパシタ41aを経由して、第6負電圧をフローティング電極FGに対して静電容量結合させることができる。この第1キャパシタ41aによる静電容量結合は、上述の第2キャパシタ41bのようにフローティング電極FGの電位によって変化することはない。
このように、第1キャパシタ41aと第2キャパシタ41bは、夫々上述の作用により、第1コントロールゲート電極CG1に印加された第6負電圧(第2消去電圧)をフローティング電極FGに対して静電容量結合させる。
又、第1コントロールゲート電極CG1の電位と第2コントロールゲート電極CG2の電位の接点となる第2不純物拡散層11(12)と第3不純物拡散層3との接合部分を、少なくとも一方の導電型の不純物密度が1×1019ions/cm3未満の不純物拡散層を介して接合させることで(図2(a)に示す実施形態では第3不純物拡散層3をN型ウエルとして実現している)、不純物密度が高密度状態である第2不純物拡散層11(12)と第3不純物拡散層との間の拡散接合におけるツェナー降伏による接合耐圧低下を回避し、第1コントロールゲートCG1の電位と第2コントロールゲート電極CG2の電位間の接合耐圧を上昇させることができ、この結果、第1コントロールゲート電極CG1である第2不純物拡散層11(12)に印加可能な第6負電圧(第2消去電圧)の絶対値を高く取ることができ、消去動作を高速にすることができる。
ここで、第2ゲート電極6と第2不純物拡散層11(12)とのオーバーラップ領域の面積(即ち第1キャパシタ41aの面積)をAcgp、第3ゲート電極27と第3不純物拡散層3とのオーバーラップ領域(即ち第2キャパシタ41bの面積)の面積をAcgn、第1ゲート電極7と第1チャネル領域16とのオーバーラップ面積をArgとすると、第2不純物拡散層11(12)に対する第2ゲート電極6の容量カップリング比Rcgp、第2チャネル領域17に形成される反転層に対する第2ゲート電極6の容量カップリング比Rcgnは、夫々以下の数1及び数2によって表され、これによって消去動作時における第2ゲート電極6の電位、即ちフローティングゲート電極FGの電位Vfgは、以下の数3のように表すことができる。
(数1)
Rcgp=Acgp/(Acgp+Acgn+Arg)
(数2)
Rcgn=Acgn/(Acgp+Acgn+Arg)
(数3)
Vfg=Rcgp×Vers+k×Rcgn×Vers
Rcgp=Acgp/(Acgp+Acgn+Arg)
(数2)
Rcgn=Acgn/(Acgp+Acgn+Arg)
(数3)
Vfg=Rcgp×Vers+k×Rcgn×Vers
ここで、数3において、Versは第2不純物拡散層11(12)に印加される第6負電圧(第2消去電圧)であり、kは反転層における隣接拡散層からの電位降下を表す係数であって、反転層の強弱により変動し、0<k<1の範囲を示す。又、上式では、第1不純物拡散層9と第1ゲート電極7との間の容量結合は他の容量結合と比して十分小さいため省略しており、更に、第1ゲート絶縁膜5と第2ゲート絶縁膜4の膜厚が同一であるものとしている。
上述したように、消去時においては第3不純物拡散層3、即ち第2チャネル領域17は接地電位であるため、フローティングゲート電極FGと第2チャネル領域17との電位差が反転層形成のための閾値電圧に満たない場合、第2チャネル領域17表面に反転層が形成されず、この場合、第2ゲート電極6は接地電位に対して静電容量結合する。このとき、上記係数kは限りなく0に近づく。又、第2ゲート電極6の帯電電位が反転層形成の閾値電圧を満たす場合であっても、閾値電圧近傍に留まる場合には、上述したように形成される反転層が弱反転状態であるため、十分な反転層キャリア密度を得ることができず、上記係数kは0.5を下回る値となる。一方、フローティングゲート電極FGと第2チャネル領域17との電位差が反転層形成の閾値電圧に対して十分に大きい場合、即ち第2ゲート電極6の帯電電位が十分に大きい場合には、形成される反転層が強反転状態となり、上記係数kが上記範囲内において十分高い値となる。即ち、第2チャネル領域17表面の電位の影響を受ける項(k×Rcgn×Vers)は、第2ゲート電極6の帯電状態に依存して変動し、特に、消去によりメモリセル閾値電圧が低くなってくるとこの項の寄与が低下する。一方、第2ゲート電極6と第2不純物拡散層11(12)とのオーバーラップ領域における項(Rcgp×Vers)は、隣接拡散層からの影響を受けることなく第2ゲート電極6と安定した容量結合を得ることができる(係数kを含まない)。
上式から、本発明におけるメモリセルの消去動作において、(Rcgp×Vers)項を強化すれば、消去時に印加する第6負電圧を、より安定的に、かつ、より効果的にフローティングゲート電極FGと静電容量結合させることができ、これによってフローティングゲート電極FG内の帯電状態の解除能力、即ち消去能力を高めることができる。このためには、(Rcgp×Vers)項における、Rcgp(第2不純物拡散層11(12)に対する第2ゲート電極6の容量カップリング比)を高める方法とVers(第2不純物拡散層11(12)に印加される第6負電圧(第2消去電圧))の絶対値を高める方法がある。この内、Rcgpを高めるためには、上記数1より、Acgp(第1キャパシタ41aの面積、即ち第2ゲート電極6と第2不純物拡散層11(12)とのオーバーラップ領域の面積)を増加させれば良く、従って、第1キャパシタ41aの面積を大きくすることで、本発明におけるメモリセルの消去動作をより高効率化することができる。
但し、上述のように、第1コントロールゲート電極CG1、及び第2コントロールゲート電極CG2に正電圧が印加される読み出し/書き込み動作時には、フローティングゲートFGの一部となる第3ゲート電極27の下部領域に形成される第3不純物拡散層3(第2チャネル領域17)の表面が反転状態となる。このとき、当該反転層の少数キャリアであるホールを供給する必要があるため、第3不純物拡散層3の隣接領域である第2ゲート電極6の下部領域の少なくとも一部に第2不純物拡散層11(12)を配置しておく必要がある。
又、第2不純物拡散層11(12)と第3不純物拡散層3の双方の不純物密度が1×1019ions/cm3未満ではない場合、第2不純物拡散層11(12)と第3不純物拡散層13の何れかに電気的に接続された、少なくとも一方の導電型の不純物密度が1×1019ions/cm3未満の不純物拡散層を介して接合していることにより、第2不純物拡散層11(12)と接続された第1コントロールゲート電極CG1と、第3不純物拡散層3と接続された第2コントロールゲート電極CG2と、の間の印加可能電圧を高めることができる。以下に理由を説明する。
”S.M.Sze, Physics of Semiconductor Devices 2nd Edition,p104, 1981. Willey”に片側階段接合における不純物密度と接合降伏電圧の関係が記述されており、それによれば不純物密度が上昇するに従って前述の接合降伏電圧は低下する。特に不純物密度が高い領域での降伏現象は、ツェナー降伏と呼ばれ、不純物密度が1×1019ions/cm3以上の場合、前述の接合降伏電圧はシリコンで通常1V未満と非常に低くなる。
従って、第2不純物拡散層11(12)と第3不純物拡散層3の双方の不純物密度が1×1019ions/cm3以上の場合、両不純物拡散領域間の接合降伏電圧は1V未満となる。このとき、消去動作時においては前述のように第3不純物拡散層3は接地電位であるため、第2不純物拡散層11(12)に対して絶対値が1Vを超えるような第6負電圧を印加することができない。尚、後述するように、消去動作時において、第3不純物拡散層3に対して印加される第3消去電圧を正電圧とする場合には、第2不純物拡散層11(12)に対して絶対値が1Vを超えるような第6負電圧を印加することは更に困難となる。
これに対し、両不純物拡散層の少なくとも一方の導電型の不純物密度が1×1019ions/cm3未満である場合、特に、1×1017ions/cm3以下にある場合は、前記接合降伏電圧は10Vを超える高い値になる。従って、この場合には、第2不純物拡散層11(12)に対して絶対値が10Vを超えるような第6負電圧(第2消去電圧)を印加することが可能である。即ち、第2不純物拡散層11(12)と第3不純物拡散層3の双方の不純物密度が1×1019ions/cm3以上の場合と、少なくとも一方の導電型の不純物密度が1×1019ions/cm3未満である場合とを比較すると、印加可能な第6負電圧の大きさに10倍以上の差が発生することとなる。
上述したように、消去動作において消去速度を左右するフローティングゲート電極FGの電位Vfgは上記数3によって与えられる。又、上記第6負電圧(第2消去電圧)は、数3におけるVersに相当する。従って、数3内の各項の内、Rcgp×Vers項は、第2不純物拡散層11(12)と第3不純物拡散層3の双方の不純物密度が1×1019ions/cm3以上の場合と少なくとも一方の導電型の不純物密度が1×1019ions/cm3未満である場合を比較すると、両者の間では、Versの取り得る値の差異に起因して10倍以上の差があることになる。
従って、第2不純物拡散層11(12)と第3不純物拡散層13の少なくとも一方の導電型の不純物密度が1×1019ions/cm3未満の不純物拡散層を介して接合することにより、第3不純物拡散領域に対する第2不純物拡散領域の接合耐圧が高められ、これによって第2不純物拡散層11(12)に印加可能な第6負電圧(第2消去電圧)の絶対値を高く取ることができるため、本発明におけるメモリセルの消去動作を更に高効率化することができる。
このように、第1コントロールゲート電極CG1の電位と第2コントロールゲート電極CG2の電位による静電結合によって、第2ゲート電極6の電位が負の高電位状態となる。このとき、第1不純物拡散層9はコンタクト21より第5正電圧(第1消去電圧)が印加されている状態であるため、第1不純物拡散層9と第1ゲート電極7との間に高電位差が生じる。このとき、上述したバンド−バンド間トンネリング誘起ホットホール注入により、生成されたホットホールがフローティングゲート電極FG内に注入され、負の帯電状態が解除されて情報の消去が行われる。
上述した書き込み、読み出し、及び消去の各処理を選択メモリセルに対して行う場合における、メモリセルアレイ全体に対する電圧印加処理内容について以下説明する。図3は、メモリセルアレイ51の概念図である。
図3において、メモリセル71を処理対象たる選択メモリセルとする。この場合、メモリセル71と同一列に存在するメモリセル73は同一のビット線70bに接続されており、メモリセル71と同一行に存在するメモリセル72は同一のワード線70w(厳密には第1ワード線と第2ワード線)に接続されている。
選択メモリセル71に対して所定の処理を行う場合、選択メモリセル71が接続されているビット線70b、及びワード線70wに対して、処理内容に応じた電圧値を印加することとなる。このとき、ビット線70bに接続されているメモリセル73のビット線70bとの接続点に対して、ビット線70bに印加される電圧と同一電圧が与えられ、同様に、ワード線70wに接続されているメモリセル72のワード線70wとの接続点に対して、ビット線70wに印加される電圧と同一電圧が与えられる。又、選択メモリセル71と同一列にも同一行にも配置されていないメモリセル74に対しては、ビット線70bの印加電圧、或いはワード線70wの印加電圧が与えられることはない。
このように、選択メモリセル71以外のメモリセル(以下、「非選択メモリセル」と称する)であっても、配置されている位置によって電圧印加状態に差異が生じることとなる。以下では、非選択メモリセルの内、選択メモリセル71と同一列に存在する非選択メモリセル73を第1非選択メモリセルと称し、選択メモリセル71と同一行に存在する非選択メモリセル72を第2非選択メモリセルと称し、選択メモリセル71と同一行にも同一列にも存在しないメモリセル74を第3非選択メモリセルと称することとする。
図4は、選択メモリセルに対して書き込み、読み出し、及び消去の各動作を行う場合に、選択メモリセル、及び第1〜第3非選択メモリセルに対して印加される電圧状態を表にしたものである。尚、図4において、メモリセルに接続されるビット線に印加される電圧をVb、ソース線に印加される電圧をVs、第2ワード線に印加される電圧をVwa、第1ワード線に印加される電圧をVwbとしている。
このとき、例えば図1におけるメモリセル1に対して情報の書き込みを行う場合、メモリセル1に接続されるビット線BL1に対して4〜12V程度の電圧(第1正電圧)を印加し、第1ワード線WbL1、及び第2ワード線WaL1に対して共に12〜16V程度の電圧(第2正電圧)を印加する。尚、他のビット線、第1ワード線、第2ワード線、及び全てのソース線は接地電圧とする。尚、以下では、理解の容易化のため、図2のメモリセル1の概略構造図における各構成要素の符号と同一の符号を、他のメモリセルにおける同構成要素についても付して説明する。
このように電圧を印加するとき(前記第1電圧状態)、メモリセル1に対しては上述したように情報の書き込みが行われるが、例えば第1非選択メモリセルにおいては、第2チャネル領域17に反転層が形成されずフローティングゲート電極FGの電位が上昇することがないので第1チャネル領域16に反転層が形成されず、これによってホットエレクトロンが生成されないため情報の書き込みは行われない。又、第2非選択メモリセルにおいては、第1チャネル領域16を挟む第1不純物拡散層9及び10の間に電界が発生しないため、ホットエレクトロンが生成されず情報の書き込みが行われない。第3非選択メモリセルも同様の理由により情報の書き込みが行われることはない。即ち、かかる電圧印加状態とすることで、選択メモリセルに対してのみ情報の書き込みが行われることとなる。
又、メモリセル1に対して情報の読み出しを行う場合、メモリセル1に接続されるビット線BL1に対して1V程度の電圧(第4正電圧)を印加し、第1ワード線WbL1、及び第2ワード線WaL1に対して共に1.8〜5V程度の電圧(第3正電圧)を印加する。尚、他のビット線、第1ワード線、第2ワード線、及び全てのソース線は接地電圧とする。
このように電圧を印加するとき(前記第2電圧状態)、メモリセル1に対しては上述したように情報の読み出しが行われるが、例えば第1非選択メモリセルにおいては、第2チャネル領域17に反転層が形成されず、これによって誤って情報の読み出しがされることはなく、又、第2非選択メモリセルにおいては、分離形成された第1不純物拡散層9及び10の間に電位差がないため誤って情報の読み出しがされることはなく、第3非選択メモリセルも同様の理由により情報の読み出しが行われることはない。即ち、かかる電圧印加状態とすることで、選択メモリセルに対してのみ情報の読み出しが行われることとなる。
又、メモリセル1に対して情報の消去を行う場合、メモリセル1に接続されるビット線BL1に対して4〜16V程度の電圧(第5正電圧(第1消去電圧))を印加し、第1ワード線WbL1に対して−12〜−16V程度の電圧(第6負電圧(第2消去電圧))を印加し、第2ワード線WaL1に対して接地電圧(第3消去電圧)を印加する。又、ソース線SL1をフローティング状態とする。そして、他のビット線、第1ワード線、第2ワード線、及びソース線は接地電圧とする。
このように電圧を印加するとき(前記第4電圧状態)、メモリセル1に対しては上述したように情報の消去が行われるが、例えば第1非選択メモリセルにおいては、第2チャネル領域17が弱反転状態或いは反転層が形成されない上に、第1不純物拡散層9とフローティングゲート電極FGとの間の電位差がホットホールが生成されるほど十分な電位差ではないため、誤って消去されることがなく、第2非選択メモリセルにおいても、第1不純物拡散層9に対して正の電圧が印加されていないためフローティングゲート電極との間の電位差が小さく、ホットホールが生成されないため誤って消去されることがない。又、第3非選択メモリセルにおいても同様の理由により誤って消去されることはない。即ち、かかる電圧印加状態とすることで、選択メモリセルに対してのみ情報の消去が行われることとなる。
図5は、図2の本発明メモリセル1の構成条件を変えた各実施例(実施例1〜3)と、図13の従来構成のメモリセル100との間で消去能力の比較を行ったグラフであり、夫々所定の消去電圧を印加した場合の電圧印加時間を横軸とし、メモリセル閾値電圧を縦軸として両者の関係をグラフにしたものである。
各実施例1〜3、及び従来構成のメモリセル100は、何れも第1ゲート絶縁膜4及び第2ゲート絶縁膜5の膜厚を44nmとした。又、各実施例1〜3は、夫々で第2不純物拡散層11(12)と第2ゲート電極6とのオーバーラップ面積である第1キャパシタ41aのキャパシタ面積(以下、単に「第1キャパシタ面積」と称する)と、第3不純物拡散層3と第3ゲート電極27とのオーバーラップ面積である第2キャパシタ41bのキャパシタ面積(以下、単に「第2キャパシタ面積」と称する)の比率を変化させており、実施例1が第1キャパシタ面積を第2キャパシタ面積に対して4倍となるように形成したものであり、実施例2が第1キャパシタ面積を第2キャパシタ面積と略等しくなるように形成したものであり、実施例3が第1キャパシタ面積と第2キャパシタ面積の比率を従来構成のメモリセル100と等しくなるように形成したものである。
尚、実施例1及び2においては、第2不純物拡散層11(12)をフォトレジストのマスクパターンによってイオン注入領域を定義することにより、夫々の条件を充足するようにメモリセルを実現したものとする。
又、従来構成のメモリセル100は、第2不純物拡散層11(12)と第2ゲート電極6とのオーバーラップ面積を通常の論理回路のMOSトランジスタの構造と同一としている。通常の論理回路のMOSトランジスタの構造では、ソース拡散層或いはドレイン拡散層とゲート電極のオーバーラップ部分は、MOSトランジスタの無効ゲート長の削減による微細化や同領域の寄生容量の削減による動作の高速化のために削減すべき寄生領域であり、通常はこれらの影響が無視できる微小な範囲に抑えられているため、通常、第1キャパシタ面積は第2キャパシタ面積の30%程度以下である。
本発明メモリセル1(実施例1〜3)に対しては、コンタクト25より第2不純物拡散層11(12)に対して−14Vを印加し、コンタクト24より高濃度不純物拡散層13を介して第3不純物拡散層3に対して接地電圧を印加し、コンタクト21より第1不純物拡散層9に対して15Vを印加し、コンタクト22をフローティング状態とするような電圧印加状態とした。一方、従来構成のメモリセル100に対しては、コンタクト23より第2不純物拡散層11(12)に対して、及び高濃度不純物拡散層13を介して第3不純物拡散層3に対して接地電圧を印加し、コンタクト21より第1不純物拡散層9に対して15Vを印加し、コンタクト22をフローティング状態とするような電圧印加状態とした。即ち、第3の実施例の本発明メモリセル1と、従来例のメモリセル100の比較においては、第1不純物拡散層9、10、及び第3不純物拡散層3と高濃度不純物拡散層13に対しては両者とも同一の電圧を与え、第2不純物拡散層11(12)に与える電圧のみを変えて比較を行い、さらに、第1,2,3の実施例のメモリセルの比較においては、第1キャパシタ面積の第2キャパシタ面積に対する割合のみを変化させて比較を行った。
このとき、図5に示されるように、従来構成のメモリセル100と比較して本発明の実施例3のメモリセル1は時間経過と共に閾値電圧が大きく減少しており、このことは、本発明のメモリセル1が第2不純物拡散層11に対して負電圧を印加可能な構成であるために従来構成のメモリセル100と比較してフローティングゲート電極FG内の帯電状態の解除能力、即ち消去能力が極めて高いことを表している。
又、図5に示した本発明の実施例3のメモリセルでは、印加時間の途中から時間経過と共に閾値電圧は減少するものの時間経過に対する閾値電圧の変化量(以下、「消去速度」と称する)が劣化していることが分かる。これに対して、第1キャパシタ面積を第2キャパシタ面積に対して十分大きくとっている実施例1或いは実施例2のメモリセルでは、時間経過と共に閾値電圧が、消去速度が劣化することなしに終始大きく減少している。
実施例3における第2キャパシタ41bにおいては、消去が進行しフローティングゲート電極FGの負の帯電が除去されてメモリセルの閾値電圧が低くなってくると、フローティングゲート電極FGと第2チャネル領域17との電位差は小さくなり、前記第2チャネル領域17が弱反転状態となり、強い反転状態を維持することができなくなる。このとき、前記第2チャネル領域17内の大部分では、フローティングゲート電極FGと第3不純物拡散層3との電位の間の電位となるため、フローティングゲート電極FGの電位の負電圧に対する静電容量結合が劣化し消去速度の劣化が見られる。これに対し、第1キャパシタ面積と第2キャパシタ面積が略同等以上となるように形成された本発明のメモリセルの実施例1或いは実施例2の例では、フローティング電極FGの電位変動に対して、第1キャパシタ41aの静電容量が安定して確保されているため、第2キャパシタ41bの静電容量結合が上述の理由で劣化しても、第1コントロールゲート電極CG1とフローティングゲート電極FGとの静電容量結合が維持され、消去速度の劣化を防ぐことが可能となる。更には、本発明のメモリセルの実施例2よりも実施例1の方が、即ち、第1キャパシタ面積を第2キャパシタ面積に対して大きくとればとるほど、消去速度は増加することが分かる。
このように、本発明のメモリセル1のように第2不純物拡散層11(12)に対して負電圧を印加可能な構成とすることで、従来構成のメモリセル100と比較してフローティングゲート電極FG内の帯電状態の解除能力、即ち消去能力を向上させることができる。そして、第2不純物拡散層11(12)と第3不純物拡散層3とが、第2ゲート電極6と第2ゲート絶縁膜4の下部領域、或いは第3ゲート電極27と第3ゲート絶縁膜26の下部領域の何れかで接触して接合を形成する範囲内において、上記第1キャパシタ面積(第2不純物拡散層11(12)と第2ゲート電極6とのオーバーラップ面積)を大きくす確保すればする程、メモリセルの消去能力を更に向上させることができる。
尚、上述では、メモリセル1に書き込まれている情報の消去動作時において、コンタクト24より第3不純物拡散層3に対して印加する第3消去電圧を接地電圧としたが、コンタクト21より第1不純物拡散層9に対して印加される第1消去電圧と同極性の電圧(上記の例では正極性電圧)とすることも可能である。
上述のように、第3消去電圧を接地電圧とした場合、当該第3消去電圧が印加される第3不純物拡散層3は接地電位となる。このとき、ノイズ等が流入することで第3不純物拡散層3の電位に変動が生じることで当該第3不純物拡散層3が接地電位を下回った場合、半導体基板2に対して順方向接合を構成し、この結果、半導体基板2と第3不純物拡散層3との間で順方向電流が発生するという可能性が考えられる。
又、消去動作を実行中において、フローティングゲート電極FGが接地電位に近付いて来た場合、第3不純物拡散層3に対して接地電圧が印加されていることより、第2コントロールゲート電極CG2として機能する第3不純物拡散層3の表面(第2チャネル領域17)において強反転状態を維持することができなくなり、この結果、消去速度が低下する可能性も考えられる。
ここで、消去動作時において、上述した場合と同様に、コンタクト21より第1不純物拡散層9に対して第5正電圧(第1消去電圧)を、コンタクト25より第2不純物拡散層11及び12に対して第6負電圧(第2消去電圧)を、夫々印加し、更に、コンタクト24より第3不純物拡散層3に対して印加される第3消去電圧として、接地電圧ではなく第1消去電圧と同極性の正電圧を印加する。
この場合、第3不純物拡散層3と半導体基板2との間には、逆方向接合が維持されるため、ノイズ等が流入して第3不純物拡散層3の電位に変動が生じた場合であっても、第3不純物拡散層3と半導体基板2との間に順方向接続が生じることに対する十分な耐性を確保することができる。
又、第3不純物拡散層3を正電位とすることにより、上述の消去の進行によるフローティングゲート電極FGと第2チャネル領域17との電位差の縮小に対して、第3不純物拡散層3に印加した正電圧バイアス分だけフローティングゲート電極FGと第2チャネル領域17との電位差を大きく確保することができる。これにより、第3不純物拡散層3を接地電位とする場合よりもフローティングゲート電極FGの負の帯電の解除が進んだ場合でも必要な強反転状態を確保できる。即ち、高い消去性能を維持できるメモリセルの閾値電圧の限界範囲をより広くとることができる。これにより、上述した数1〜数3に基づいて第3消去電圧が接地電圧である場合と比較して、消去能力並びに消去速度を更に向上させることができる。
第3消去電圧を正電圧とした場合の、各ビット線並びにワード線に印加されるべき電圧の関係を図4に倣って図6に示す。
即ち、消去動作時には、メモリセル1に接続されるビット線BL1に対して4〜16V程度の電圧(第5正電圧(第1消去電圧))を印加し、第1ワード線WbL1に対して−12〜−16V程度の電圧(第6負電圧(第2消去電圧))を印加し、第2ワード線WaL1に対して0.8V〜6V程度の正電圧(第3消去電圧)を印加する。又、ソース線SL1をフローティング状態とする。そして、他のビット線、第1ワード線、第2ワード線、及びソース線は接地電圧とする。
ここで印加される第3消去電圧の大きさは、以下の(1)〜(4)に係る各点を考慮して最適化される。即ち、(1)消去動作時の第3不純物拡散層3と第2不純物拡散層11及び12との接合耐圧が第1ワード線WbL1の電圧と第2ワード線WaL1の絶対値の合計を超えないこと、(2)上述のように半導体基板2と第3不純物拡散層3との間の逆方向バイアスを流入ノイズに対して維持するのに充分な余裕を持つこと、(3)駆動するメモリセルの閾値範囲において第2チャネル領域17を強反転に維持するのに充分な電圧であること、(4)第3不純物拡散層3と第3ゲート電極27との間の静電容量を経由して上記正電圧(第3消去電圧)によってフローティングゲート電極FGを正電圧の方向に結合させる静電容量結合が、前記第2不純物拡散層11及び12の負電圧(第2消去電圧)によってフローティングゲート電極FGを負電圧の方向に結合させる静電容量結合を大きくキャンセルしない範囲であること等を考慮して最適化される。
このとき、設定される第3消去電圧の大きさとして、周辺論理回路用の電源電圧を採用することができれば、この正電圧生成の為の余分な回路の設置を省略することができるため、装置規模の縮小化が図られる点において望ましい。
<本発明メモリセルのレイアウト例>
次に、図7〜図11を参照して、本発明メモリセルのレイアウト構成例を説明する。図7〜図11は、何れも本発明のメモリセル1を実装可能なレイアウト構成概略図の一例である。
次に、図7〜図11を参照して、本発明メモリセルのレイアウト構成例を説明する。図7〜図11は、何れも本発明のメモリセル1を実装可能なレイアウト構成概略図の一例である。
図7に示されるレイアウト構成例は、第1ゲート電極7、第2ゲート電極6、及び第3ゲート電極27が同一の材料によって一体形成されており、第2ゲート電極6の周囲より第2ゲート電極6の下部方向(即ち内側方向)に向かって不純物拡散を行わせることで第2ゲート電極6と第2不純物拡散層11(或いは12)とのオーバーラップ部分を形成させ、更にその内側に第2チャネル領域17を形成したものである。尚、当該第2チャネル領域17の上部に位置するゲート電極が前記第3ゲート電極27に相当する。
第2ゲート電極6と第2不純物拡散層11(12)とのオーバーラップ部分は、第2ゲート電極6をマスクとして第1導電型の不純物を半導体基板上に導入した後に、横方向に不純物拡散を行う方法でも可能であるが、第2ゲート電極6をマスクとせずにフォトレジストをマスクとして、ゲート電極6の形成よりも前の製造工程にて不純物を導入する方法でも良いし、また、同様にフォトレジストをマスクとしてゲート電極形成後に、ゲート電極材料でブロックされない程度に十分高いエネルギで、かつ、フォトレジストによって十分にブロックされる程度の高いエネルギでのイオン注入による半導体基板1上へ導入するものとしても構わない。又、後者のフォトレジストをマスクとして不純物拡散層を定義する方法では、前者のゲート電極6をマスクとして同不純物拡散層を定義する方法と比較して、より自由に第2ゲート電極6と第2不純物拡散層11(12)とのオーバーラップ部分の形状と面積を設定することが可能である。
図8に示されるレイアウト構成例は、第1ゲート電極7、第2ゲート電極6、及び第3ゲート電極27が同一の材料によって一体形成されており、更に、第1不純物拡散層9及び10の対向方向に係る第1ゲート電極7の寸法L1と、第2不純物拡散層11及び12の対向方向に係る第2ゲート電極6及び第3ゲート電極27によって一体形成されているゲート電極(以下、当該図8についての説明文中においては一体形成されている第3ゲート電極27を含めて「第2ゲート電極6」と総称する)の寸法L2とが同一となるように構成されている。尚、図8において(a)は上面視レイアウト概略図、図8(b)は、図8(a)内のX1−X1’線における断面構造概略図、図8(c)は図8(a)内のX2−X2’線における断面構造概略図を夫々示す。
通常のMOSトランジスタの形成過程において、第1不純物拡散層9及び10の対向方向に係る第1ゲート電極7の寸法(即ち第1ゲート電極7のゲート長)L1は、電流のオンオフ比を向上させるべく、可能な限り最小となるように設定される。又、ゲート電極の加工寸法のバラツキは、電極の形状によらず一定程度である。従って、図8の構成例のようにすることで、第2不純物拡散層11及び12の対向方向に係る第2ゲート電極6の寸法L2のバラツキ程度は、高々第1ゲート電極7の寸法L1のバラツキ程度に抑制される。上述した数1〜数3により、このL1の値のバラツキは、第1ゲート電極7と第1不純物拡散層9、10、及び第1チャネル領域16とのオーバーラップ面積Argに影響を与え、又、L2の値のバラツキは、第2ゲート電極6と第2不純物拡散層11及び12とのオーバーラップ領域の面積Acgp、並びに、第2ゲート電極6と第2チャネル領域17とオーバーラップ領域の面積をAcgnに対して影響を与えることとなるが、図8の構成とすることで、L1とL2のバラツキ程度が同程度に抑制されるため、フローティングゲート電極FGの電位のバラツキを抑制することができる。
尚、図8(b)及び(c)に示すように、本構成例においては、ゲート電極のみならず、ゲート絶縁膜についても同一材料によって一体構成される。即ち、第1ゲート絶縁膜5、第2ゲート絶縁膜4、及び第3ゲート絶縁膜26が例えばシリコン酸化膜を堆積されることで同一工程内で同時に形成される。
図9に示されるレイアウト構成例は、第1ゲート電極7、第2ゲート電極6、及び第3ゲート電極27が同一の材料によって一体形成されており、更に、第3不純物拡散層3上において、第2不純物拡散層11(12)と高濃度不純物拡散層13とが第2ゲート電極6(第3ゲート電極27を含む)を挟んで対向するように形成されている。即ち、本構成例では、第2不純物拡散層11(12)と高濃度不純物拡散層13との間に素子分離絶縁膜を形成しない構成である。尚、図9において(a)は上面視レイアウト概略図、図9(b)は、図9(a)内のY1−Y1’線における断面構造概略図を示す。
このように構成することで、図7及び図8の構成例と比較して第3不純物拡散層3の領域の面積を削減することができ、メモリセル1全体の面積の縮小化を図ることができる。
尚、図9に示す実施例に近似した別の形態として図10のように、第3不純物拡散層3上において、高濃度不純物拡散層13と第2不純物拡散層11(12)とがゲート電極の延伸方向に離間形成される構成を有するものとしても良い。更に、図10では、あたかも高濃度不純物拡散層13とゲート電極に対して対向する位置に形成される第2不純物拡散層11(12)と、ゲート電極の延伸方向に離間形成される第2不純物拡散層11(12)とが分離形成されているように示されているが、これらが一体形成されることでL字型(逆L字型)の第2不純物拡散層11(12)を有する構造としても構わない(図11参照)。
尚、上記図7〜図11に図示された各レイアウト構成において、第2不純物拡散層11(12)は、本発明メモリセルの形成領域以外の周辺論理回路領域の一部に配置される高耐圧MOSトランジスタのドレイン不純物拡散層に隣接し、少なくともドレイン不純物拡散層の端部から第2ゲート電極6(又は第3ゲート電極27)下部領域の一部に延在して配置されるドレイン不純物拡散層と同一導電型の不純物拡散層と同時に形成されるものとしても構わない。
通常、標準ロジックCMOSトランジスタプロセスに混載されている高耐圧CMOSトランジスタは、前記高耐圧MOSトランジスタのドレイン不純物拡散層に隣接し、少なくともドレイン不純物拡散層の端部から前記高耐圧MOSトランジスタのゲート電極下部領域の一部に延在して配置される当該ドレイン不純物拡散層と同一導電型の不純物拡散層を有する。この不純物拡散層は標準ロジックCMOSトランジスタのドレイン不純物拡散層よりも低い密度でかつゲート電極との十分なオーバーラップ面積で配置されている。従って、このように形成することで、周辺論理回路領域の一部に配置される高耐圧MOSトランジスタの製造工程の一部、即ち、上述の低密度不純物拡散層を形成するための不純物導入工程を本発明メモリセルに係る第2不純物拡散層11にそのまま適用することにより、周辺論理回路における高耐圧MOSトランジスタの製造プロセスに対して新規のプロセスを追加することなしに、第2ゲート電極6に対して十分なオーバーラップ面積を持つ第2不純物拡散層11を形成することができる。
<別実施形態>
以下において、別実施形態について説明を行う。
以下において、別実施形態について説明を行う。
〈1〉 図1では、同一行にあるメモリセルにおいて、MOSトランジスタが備えるソース拡散領域が同一のソース線に接続される構成であるものとしたが、同一列にあるメモリセルにおけるMOSトランジスタのソース拡散領域が夫々同一のソース線に接続される構成としても良い。更には、各メモリセルが備えるMOSトランジスタのソース拡散領域が全て同一のソース線に接続される構成であるものとしても構わない。この場合、消去動作時においては、全てのソース線をフローティング状態にすれば良い。
〈2〉 上述の実施形態では、消去方法としてバンド−バンド間トンネリング誘起ホットホール注入による方法を挙げて説明したが、上述の本発明におけるいくつかの手段、特徴とその効果を差し引いて適用すれば、FNトンネリングを用いてフローティングゲート電極FGに蓄積された電子を引き抜くことで情報の消去を行うものとして利用することも当業者としては可能である。即ち、図2に示されるメモリセル1において、コンタクト25より第2不純物拡散層11及び12に対して所定の負電圧を、コンタクト21より第1不純物拡散層9に対して所定の正電圧を夫々印加し、フローティングゲート電極FGと第1不純物拡散層9との間に高電界を生じさせ、FNトンネリング現象によってフローティングゲート電極FG内に蓄積されていた電子を第1不純物拡散層9側に引き抜くことで情報の消去を行う。尚、FNトンネリングを用いる場合には、フローティングゲート電極FGと第1不純物拡散層9との間に高電界を生じさせる必要があるため、同一の動作電圧においては第1ゲート絶縁膜5の膜厚を薄くする必要があり、又、同一のゲート絶縁膜5の膜厚においては、第1不純物拡散層9、及び第2不純物拡散層11或いは12の耐圧を超えない程度に夫々の拡散層に対して高い電圧(第1不純物拡散層9に対しては高い正電圧、第2不純物拡散層11及び12に対しては高い負電圧)を印加する必要がある。
〈3〉 図1におけるメモリセル1の断面構成として、上述した図2の代わりに、図12に示すような構成とすることも可能である。図12は、本発明メモリセルの別の構成例を示す概略断面構造図である。
図12に示される本発明メモリセル1aの断面図は、第2不純物拡散層12と第2ゲート電極6が第2ゲート絶縁膜4を介して形成される第1キャパシタ41aと、第3不純物拡散層3と第3ゲート電極27が第3ゲート絶縁膜26を介して形成される第2キャパシタ41bとが、素子分離絶縁膜33を介して隣接している。そして、第3不純物拡散層3上には、第2不純物拡散層12と同一の第1導電型を示す不純物拡散層11が形成されており、第3ゲート電極27及び第3ゲート絶縁膜26の下部領域において、(第2コントロールゲート電極24と電気的に接続される)第3不純物拡散層3と、当該不純物拡散層11とが接触して接合を形成している(第2チャネル領域17)。
ここで、第2不純物拡散層12と同一の第1導電型を示す不純物拡散層11は、第3ゲート電極27の下部領域で第2不純物拡散層12の表面が反転状態となったときに当該反転層に対して少数キャリアを注入する為に配置されているものであり、第1コントロールゲート電極CG1(コンタクト25)に接続されている。尚、この不純物拡散層11は、フローティングゲート電極FGとの静電容量結合に寄与しない程度に第3ゲート電極27とのオーバーラップ面積が十分小さく構成されている。
又、第3不純物拡散層3と同一の第2導電型を示す不純物拡散層12bは、第2ゲート電極6の下部領域で第2不純物拡散層12の表面が反転状態となったときに当該反転層に対して少数キャリアを注入する為に配置されているもので、第1コントロールゲート電極CG1(コンタクト25)に接続されている。尚、この不純物拡散層12bは、フローティングゲート電極FGとの静電容量結合には寄与しない程度に第2ゲート電極6とのオーバーラップ面積を十分小さく構成されている。
又、第2不純物拡散層12と同一の第1導電型を示す不純物拡散層12aは、コンタクト25(第1コントロールゲート電極CG1)と第2不純物拡散層12との電気的コンタクトを得るために配置された高濃度不純物拡散層である。
図12に示すような構成とすることで、第1キャパシタ41aの面積(第2ゲート電極6と第2不純物拡散層12とのオーバーラップ面積)を大きくすることができるため、消去能力を更に向上させることができる。
尚、上述において、不純物拡散層12bをコンタクト25(第1コントロールゲート電極CG1)に接続せず、コンタクト24(第2コントロールゲート電極CG2)に接続しても構わない。
〈4〉 上述の実施形態では、P型半導体基板2上にN型ウェル3が形成されている場合について説明を行ったが、各不純物拡散層の導電型、及び印加する電圧の極性を全て逆にすることでN型半導体基板上にP型ウェルが形成されている場合についても、同様の効果を得ることができる。
1、1a: 本発明に係るメモリセル
2: P型半導体基板
3: N型ウェル(第3不純物拡散層)
4: 第2ゲート絶縁膜
5: 第1ゲート絶縁膜
6: 第2ゲート電極
7: 第1ゲート電極
8: 導電体
9: N型不純物拡散層(第1不純物拡散層)
10: N型不純物拡散層(第1不純物拡散層)
11: P型不純物拡散層(第2不純物拡散層)
12: P型不純物拡散層(第2不純物拡散層)
12a: P+型不純物拡散層
12b: N型不純物拡散層
13: N+型不純物拡散層(高濃度不純物拡散層)
16: 第1チャネル領域
17: 第2チャネル領域
21: コンタクト(ビット線用コンタクト)
22: コンタクト(ソース線用コンタクト)
23: コンタクト(ワード線用コンタクト)
24: コンタクト(第1コントロールゲート電極)
25: コンタクト(第2コントロールゲート電極)
26: 第3ゲート絶縁膜
27: 第3ゲート電極
31: 素子分離絶縁膜
32: 素子分離絶縁膜
33: 素子分離絶縁膜
40: MOSトランジスタ
41: MOSキャパシタ
41a: 第1MOSキャパシタ
41b: 第2MOSキャパシタ
50: 本発明に係る不揮発性半導体記憶装置
51: メモリセルアレイ
52: データ入出力端子
53: 入力バッファ
54: アドレス入力端子
55: アドレスバッファ
56: ロウデコーダ
57: カラムデコーダ
58: ビット線電圧制御回路
59: 第1ワード線電圧制御回路
61: 第2ワード線電圧制御回路61
62: ソース線電圧制御回路
63: センスアンプ
64: 出力バッファ
70w: ワード線
70b: ビット線
71: 選択メモリセル
72: 第2非選択メモリセル
73: 第1非選択メモリセル
74: 第3非選択メモリセル
100: 従来構成のメモリセル
BL1: ビット線
SL1: ソース線
Vb: ビット線印加電圧
Vs: ソース線印加電圧
Vwa: 第2ワード線印加電圧
Vwb: 第1ワード線印加電圧
WaL1: 第2ワード線
WbL1: 第1ワード線
2: P型半導体基板
3: N型ウェル(第3不純物拡散層)
4: 第2ゲート絶縁膜
5: 第1ゲート絶縁膜
6: 第2ゲート電極
7: 第1ゲート電極
8: 導電体
9: N型不純物拡散層(第1不純物拡散層)
10: N型不純物拡散層(第1不純物拡散層)
11: P型不純物拡散層(第2不純物拡散層)
12: P型不純物拡散層(第2不純物拡散層)
12a: P+型不純物拡散層
12b: N型不純物拡散層
13: N+型不純物拡散層(高濃度不純物拡散層)
16: 第1チャネル領域
17: 第2チャネル領域
21: コンタクト(ビット線用コンタクト)
22: コンタクト(ソース線用コンタクト)
23: コンタクト(ワード線用コンタクト)
24: コンタクト(第1コントロールゲート電極)
25: コンタクト(第2コントロールゲート電極)
26: 第3ゲート絶縁膜
27: 第3ゲート電極
31: 素子分離絶縁膜
32: 素子分離絶縁膜
33: 素子分離絶縁膜
40: MOSトランジスタ
41: MOSキャパシタ
41a: 第1MOSキャパシタ
41b: 第2MOSキャパシタ
50: 本発明に係る不揮発性半導体記憶装置
51: メモリセルアレイ
52: データ入出力端子
53: 入力バッファ
54: アドレス入力端子
55: アドレスバッファ
56: ロウデコーダ
57: カラムデコーダ
58: ビット線電圧制御回路
59: 第1ワード線電圧制御回路
61: 第2ワード線電圧制御回路61
62: ソース線電圧制御回路
63: センスアンプ
64: 出力バッファ
70w: ワード線
70b: ビット線
71: 選択メモリセル
72: 第2非選択メモリセル
73: 第1非選択メモリセル
74: 第3非選択メモリセル
100: 従来構成のメモリセル
BL1: ビット線
SL1: ソース線
Vb: ビット線印加電圧
Vs: ソース線印加電圧
Vwa: 第2ワード線印加電圧
Vwb: 第1ワード線印加電圧
WaL1: 第2ワード線
WbL1: 第1ワード線
Claims (17)
- 第1導電型の半導体基板と、
前記半導体基板上に分離形成された前記第1導電型とは異なる第2導電型の2つの第1不純物拡散層と、
2つの前記第1不純物拡散層に挟まれる領域を少なくとも含む領域の上部に第1ゲート絶縁膜を介して形成される第1ゲート電極と、
前記半導体基板上に、前記第2導電型の不純物拡散層によって当該半導体基板と分離して形成される前記第1導電型の第2不純物拡散層と、
前記半導体基板上に形成される前記第2導電型の第3不純物拡散層と、
前記第2不純物拡散層の形成領域を少なくとも含む領域の上部に第2ゲート絶縁膜を介して形成される第2ゲート電極と、
前記第3不純物拡散層の形成領域を少なくとも含む領域の上部に第3ゲート絶縁膜を介して形成される第3ゲート電極と、を有すると共に、
前記半導体基板、前記第1不純物拡散層、前記第1ゲート絶縁膜、及び前記第1ゲート電極によってMOSトランジスタを構成し、
前記第2不純物拡散層、前記第2ゲート絶縁膜、及び前記第2ゲート電極によって第1キャパシタを構成し、
前記第3不純物拡散層、前記第3ゲート絶縁膜、及び前記第3ゲート電極によって第2キャパシタを構成し、
2つの前記第1不純物拡散層の内の一方をソース拡散層とし、他方をドレイン拡散層とし、前記第1ゲート電極、前記第2ゲート電極、及び前記第3ゲート電極を電気的に接続してフローティングゲート電極とし、前記第1キャパシタの一の電極を構成する前記第2不純物拡散層を第1コントロールゲート電極とし、前記第2キャパシタの一の電極を構成する前記第3不純物拡散層を第2コントロールゲート電極とする不揮発性メモリトランジスタを備えてなる構成であって、
前記第1コントロールゲート電極と第2コントロールゲート電極に対して夫々異なる電圧を印加可能に構成されることを特徴とするメモリセル。 - 前記第2不純物拡散層と前記第3不純物拡散層の接合の一部が、前記第2ゲート電極の下部領域に位置する前記第2ゲート絶縁膜、或いは前記第3ゲート電極の下部領域に位置する前記第3ゲート絶縁膜と接する構成であることを特徴とする請求項1に記載のメモリセル。
- 前記第1キャパシタの面積が、前記第2キャパシタの面積の同等以上に構成されることを特徴とする請求項1又は請求項2に記載のメモリセル。
- 前記第1ゲート電極、前記第2ゲート電極、及び前記第3ゲート電極が、同一の導電性材料によって一体として形成されていることを特徴とする請求項1〜請求項3の何れか1項に記載のメモリセル。
- 前記第1ゲート絶縁膜、前記第2ゲート絶縁膜、及び前記第3ゲート絶縁膜が、何れも同一の工程で形成された同一の材料による絶縁膜であることを特徴とする請求項1〜請求項4の何れか1項に記載のメモリセル。
- 前記第1ゲート絶縁膜、前記第2ゲート絶縁膜、及び前記第3ゲート絶縁膜の膜厚が、前記不揮発性メモリトランジスタを含んで構成される半導体チップの製造工程において製造される複数のゲート絶縁膜の膜厚のうち、最も薄い絶縁膜の膜厚よりも厚いことを特徴とする請求項5に記載のメモリセル。
- 前記第3不純物拡散層が前記半導体基板上に形成される前記第2導電型のウェルであり、
前記第2不純物拡散層が、前記ウェル内に形成される前記第1導電型の不純物拡散層であることを特徴とする請求項1〜請求項6の何れか1項に記載のメモリセル。 - 前記第2不純物拡散層が、前記不揮発性メモリトランジスタの形成領域以外の周辺論理回路領域の一部に配置される高耐圧MOSトランジスタにおいて、当該高耐圧MOSトランジスタのドレイン不純物拡散層に隣接し、少なくともドレイン不純物拡散層の端部から前記高耐圧MOSトランジスタのゲート電極下部領域の一部に延在して配置される前記ドレイン不純物拡散層と同一導電型の不純物拡散層と同時に形成されていることを特徴とする請求項1〜請求項7の何れか1項に記載のメモリセル。
- 少なくとも一部の前記第2不純物拡散層が、リソグラフィーによるフォトレジストによって、前記第2ゲート電極領域から独立して注入領域が定義されることを特徴とする請求項1〜請求項8の何れか1項に記載のメモリセル。
- 2つの前記第2不純物拡散層が前記ウェル内に分離形成されている場合において、
2つの前記第1不純物拡散層の対向方向に係る前記第1ゲート電極の寸法と、2つの前記第2不純物拡散層の対向方向に係る前記第2ゲート電極及び前記第3ゲート電極の寸法和が同一であることを特徴とする請求項1〜請求項8の何れか1項に記載のメモリセル。 - 前記第1導電型がP型であり、前記第2導電型がN型であることを特徴とする請求項1〜請求項10の何れか1項に記載のメモリセル。
- 請求項1に記載のメモリセルに記録された情報を消去する際の消去方法であって、
前記第1不純物拡散層には前記半導体基板との間で逆方向接合を構成する極性の第1消去電圧を、前記第1コントロールゲート電極には前記第1消去電圧とは異なる極性の第2消去電圧を、前記第2コントロールゲート電極には接地電圧に相当する第3消去電圧を、夫々印加することで前記情報を消去することを特徴とする消去方法。 - 請求項1に記載のメモリセルに記録された情報を消去する際の消去方法であって、
前記第1不純物拡散層には前記半導体基板との間で逆方向接合を構成する極性の第1消去電圧を、前記第1コントロールゲート電極には前記第1消去電圧とは異なる極性の第2消去電圧を、前記第2コントロールゲート電極には前記第1消去電圧と同一極性の第3消去電圧を、夫々印加することで前記情報を消去することを特徴とする消去方法。 - 請求項11に記載のメモリセルに記録された情報を消去する際の消去方法であって、
前記第1不純物拡散層に対して正極性の第1消去電圧を、前記第1コントロールゲート電極に対して負極性の第2消去電圧を、前記第2コントロールゲート電極に対して接地電圧に相当する第3消去電圧を、夫々印加することで前記情報を消去することを特徴とする消去方法。 - 請求項11に記載のメモリセルに記録された情報を消去する際の消去方法であって、
前記第1不純物拡散層に対して正極性の第1消去電圧を、前記第1コントロールゲート電極に対して負極性の第2消去電圧を、前記第2コントロールゲート電極に対して正極性の第3消去電圧を、夫々印加することで前記情報を消去することを特徴とする消去方法。 - 前記第3消去電圧が、前記第3不純物拡散層の電位と周辺論理回路の電源電圧とが略同電位となるように設定された電圧値であることを特徴とする請求項13又は請求項15に記載の消去方法。
- 請求項1〜請求項11の何れか1項に記載のメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを備えており、
同一行にある前記メモリセルが備える前記第1コントロールゲート電極、及び前記第2コントロールゲート電極が夫々各別に共通に接続される複数の第1ワード線、及び複数の第2ワード線と、
同一列にある前記メモリセルが備える前記第1不純物拡散層が共通に接続される複数のビット線と、
同一列又は同一行にある前記メモリセルが備える前記第2不純物拡散層が共通に接続される複数のソース線と、
前記複数の第1ワード線、前記複数の第2ワード線、前記複数のビット線、及び前記複数のソース線夫々に対して印加する電圧の制御を行う電圧制御手段と、を備えることを特徴とする不揮発性半導体記憶装置。
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