JP3927024B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に関する。
【0002】
【従来の技術】
一般に、半導体記憶装置を製造し、出荷する場合には、半導体記憶装置のメモリセルにデータの書き込み、消去、読み出しが正常に行われるかどうかの動作試験が行われる。動作試験では、チップ全体を試験するため、一括動作モードで書き込み、消去のテストが行われる。以下、半導体記憶装置として、不揮発性半導体記憶装置とりわけフラッシュメモリを例にとって説明する。
【0003】
フラッシュメモリの動作試験では、書き換え回数(例えば100万回)を保証するために、
(a)全メモリセルを一括で、書き込み/消去を保証回数程度あるいはそれ以上行い、正常に書き換え動作が行えるかどうかの試験を行う(耐久性試験)、
(b)一度記録された情報が、保障期間(例えば室温で10年)の間保持できるか否かを試験するために、仕様での温度より高い(あるいは低い)条件下で加速試験を行う(保持試験)、
(c)仕様動作電圧よりも高い(あるいは低い)電圧をバイアスしても正常にメモリ動作が行えるか否かの電圧加速試験等が行われる。
【0004】
従来、フラッシュメモリのメモリ領域は、製品出荷後にユーザがデータ等の書き込みに使用するメモリ領域(以下、ノーマルブロックとも云う)、および出荷製品固有のID(識別)情報などが記録されるメモリ領域(以下、ユーザROMブロックとも云う)に分類されている。そして、一括動作テストモードでは、ノーマルブロックのみを一括選択して動作試験を行うモード、ノーマルブロック、ユーザROMブロック両者すべてを一括選択して動作試験を行うモードを備えている。ここで、ブロックとは、少なくとも1個のサブブロックを備えていて、サブブロックは、1つ以上の行(ロウ)の纏まりから構成されるメモリセルの単位(情報単位)である。
【0005】
新たなフラッシュメモリ領域として、フラッシュメモリの回路動作上のパラメータセット(レファレンス電圧設定、読み出し/書き込み/消去電圧初期値、不良ブロックアドレス情報、不良カラムアドレス情報など)を記憶するメモリ領域(以下、ROMフューズブロックとも云う)を備えた不揮発性半導体記憶装置も開発されている。
【0006】
ROMフューズブロックは、製造されたフラッシュメモリチップの製造起因による回路動作ばらつきに応じて、チップの初期回路設定を最適化したり、不良カラムや不良ブロックが生じた場合、良品のカラムやサブブロック(リダンダンシ)に置換する情報が記録されている。ROMフューズブロックは、フラッシュメモリのメモリセルアレイの一部として構成され、ROMフューズブロックに記録されている情報は、電源投入時に、ROMフューズブロックのメモリセルから読み出され、制御回路のレジスタ(不図示)に読み込まれ、フラッシュメモリチップの動作を最適化する。以降、ユーザROMブロックと、ROMフューズブロックをあわせたメモリ領域を以下ROMブロックと云う。
【0007】
ROMブロックは、一般にメモリを生産した段階で1回だけ、その製品固有の情報をメモリセルにデータとして書き込み、製品出荷後はデータの内容が変更されない。したがって、ROMブロックはノーマルブロックと比べて、保持試験は同等のレベルが要求されるが、耐久試験、電圧・温度加速試験に関しては、それほど高い性能は要求されない。したがって、耐久試験(繰り返し書き込み、消去を行う試験)は別条件で行う場合が生じる。
【0008】
ROMブロックは、ここではROMフューズブロックおよびユーザROMブロックの領域を示しているが、ROMフューズブロックのメモリセルは、メモリ製品の電源投入毎にデータが読み出されるのに対して、ユーザROMブロックは、メモリ製品開発者、メモリを実装するシステム開発者、メモリコントローラ設計者等にはアクセスを許可する場合があるが、通常、製品使用者(一般ユーザ)には、アクセスを許可しない。その結果、メモリセルのアクセス回数は、ROMフューズ(ノーマルブロックと同等)よりも、ユーザROMブロックの方が少ない。電圧・温度加速試験を別条件で行う場合が生じる。
【0009】
【発明が解決しようとする課題】
以上のように、用途の異なるメモリセルアレイブロックに対して、高速に試験を行うためにブロック全選択を行っている。しかし、耐久試験、電圧・温度加速試験の条件を異なる条件で高速に行うために、ノーマルブロック、ユーザROMブロック、ROMフューズブロックをそれぞれ区別して試験する必要がある。しかし、従来はノーマルブロック、ユーザROMブロック、ROMフューズブロックをそれぞれ区別して試験してはいなかった。
【0010】
本発明は、上記事情を考慮してなされたものであって、それぞれが異なる機能を有するブロックをそれぞれ区別して試験することのできる不揮発性半導体装置を提供することを目的とする。
【0011】
【課題を解決するための手段】
本発明による不揮発性半導体記憶装置は、第1乃至第3のブロックに分割されたメモリセルアレイと、前記第1乃至第3のブロックをそれぞれ選択するための第1乃至第3のコマンドおよびアドレス信号に基づいて、前記第1乃至第3のブロックを選択する制御信号および修正されたアドレス信号を出力する制御回路と、前記制御信号に基づいて前記修正されたアドレス信号をデコードし前記第1乃至第3のブロックを選択する選択回路と、を備えたことを特徴とする。
【0012】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら具体的に説明する。
【0013】
(第1実施形態)
本発明の第1実施形態による不揮発性半導体記憶装置の構成を図1に示す。この実施形態による不揮発性半導体記憶装置は、制御回路10と、行選択回路50と、メモリセルアレイ70とを備えている。メモリセルアレイ70は、製品出荷後にユーザがデータ等の書き込みに使用するメモリ領域(以下、ノーマルブロックとも云う)70aと、出荷製品固有のID情報が記憶されるメモリ領域(以下、ユーザROMブロックとも云う)70bと、メモリの回路動作上のパラメータを記憶するメモリ領域(以下、ROMフューズブロックとも云う)70cとに分けられている。
【0014】
行選択回路50はメモリセルアレイの行(ロウ)を選択するものであって、ロウ・デコーダ50aと、ロウ・デコーダ50bと、ロウ・デコーダ50cとを備えている。ロウ・デコーダ50aは、制御回路10から送られてくるロウ・アドレス信号ROWADD<1>〜ROWADD<n>および制御信号NORMALBAENに基づいてノーマルブロック70a内の行を選択し、ロウ・デコーダ50bは、制御回路10から送られてくるロウ・アドレス信号ROWADD<1>〜ROWADD<n>および制御信号UROMBAENに基づいてユーザROMブロック70b内の行を選択し、ロウ・デコーダ50cは、制御回路10から送られてくるロウ・アドレス信号ROWADD<1>〜ROWADD<n>および制御信号ROMFBAENに基づいてROMフューズブロック70c内の行を選択する。
【0015】
本実施形態に係る制御回路10の一具体例の構成を図2に示す。この制御回路10は、I/O・制御端子11と、端子駆動回路13と、コマンドラッチ制御回路15と、コマンドラッチ21a、21b、21c、21d、21fと、ロウ・アドレス制御回路23a、23bとを備えている。
【0016】
次に、この制御回路10の構成と作用を説明する。
【0017】
メモリのI/O・制御端子11から入力された信号は、制御回路10に入力される。I/O・制御端子11に入力された信号は、制御回路10内の端子駆動回路13に送られ、上記入力された信号がコマンド、アドレス、およびデータの内のいずれの形態かが認識される。
【0018】
上記I/O・制御端子11に入力された信号がデータの場合は、データ制御回路(図示せず)に入力される。上記入力された信号がアドレスの場合は、アドレス制御回路(図示しているのはロウ・アドレス制御回路23a,23bのみ)に入力される。ロウ・アドレス制御回路23a、23bには、ロウ・アドレスが入力され、n本のロウ・アドレス信号ROWADD<1>〜 ROWADD<n> およびノーマルブロック70aを選択する制御信号NORMALBAENが出力され、行選択回路50に入力される。
【0019】
上記I/O・制御端子11に入力された信号がコマンドの場合、コマンドラッチ制御回路15に送られる。コマンドラッチ制御回路15は、入力されたコマンドに該当するコマンドラッチ21a、21b、21c、21d、21fに対して、コマンドをラッチする制御信号を出力し、該当するコマンドラッチに上記入力されたコマンドが保持される。コマンドラッチは、本実施形態で必要なものだけを図示している。
【0020】
本明細書中においては、ROMブロック領域70b、70cにアクセスするコマンドをコマンド(B) 、ユーザROMブロック領域70bにアクセスするコマンドをコマンド(C)、ROMフューズブロック領域70cにアクセスするコマンドをコマンド(D)、指定されるメモリ領域すなわち、ノーマルブロック70aのすべてのサブブロックを選択状態にするコマンドをコマンド(A)とする。
【0021】
入力されたコマンドに応じて、ノーマルブロック、ユーザROMブロック、ROMフューズブロックのメモリ領域(ブロック)を選択することができる。
【0022】
制御信号UROMBAENは、ユーザROMブロック70bを選択するための制御信号であって、コマンドラッチ21cからユーザROMブロック70bの行を選択するロウ・デコーダ50bに送られる。制御信号ROMFBAENは、ROMフューズブロック70cを選択するための制御信号であって、コマンドラッチ21dからROMフューズブロック70cの行を選択するロウ・デコーダ50cに送られる。制御信号ALLBAENは、指定ブロックを全選択する制御信号であって、コマンドラッチ21aからロウ・アドレス制御回路23a、23bに送られる。なお、制御信号UROMBAEN、ROMFBAEN、およびALLBAEN信号のレベルは、初期設定では”L”である。
【0023】
ロウ・デコーダ50aには、n本のロウ・アドレス信号ROWADD<1>〜ROWADD<n>および制御信号NORMALBAENが入力され、ロウ・デコーダ50aによってノーマルブロック70aの全行が選択されるのは、この(n+1)本の行選択信号がすべて”H”レベルの信号になったときである。ノーマルブロック70aのサブブロック数をm1個とすると、ロウ・デコーダ50aは、m1個のサブブロック選択回路から構成される。各々のサブブロック選択回路には、該当するサブブロックを選択するロウ・アドレス信号(ロウ・アドレス信号ROWADD<1>〜ROWADD<n>の内のいくつか)および制御信号NORMALBAENが入力されている。制御信号NORMALBAENは、ロウ・デコーダ50a内すべてのサブブロック選択回路に入力されておりNORMALBAEN=”L”の場合は、ノーマルブロック70aは、全非選択状態になる。
【0024】
ロウ・デコーダ50bには、n本のロウ・アドレス信号ROWADD<1>〜ROWADD<n>および制御信号UROMBAENが入力され、ロウ・デコーダ50bによってユーザROMブロック70bの全行が選択されるのは、ロウ・アドレス信号ROWADD<1>〜ROWADD<n>および制御信号UROMBAENの合わせて(n+1)本の行選択信号がすべて”H”になったときである。ユーザROMブロック70bのサブブロック数をm2個とすると、ロウ・デコーダ50bは、m2個のサブブロック選択回路から構成される。各々のブロック選択回路には、該当するサブブロックを選択するアドレス信号(ロウ・アドレス信号ROWADD<1>〜ROWADD <n>の内のいくつか)および制御信号UROMBAENが入力されている。制御信号UROMBAENは、ロウ・デコーダ50b内すべてのサブブロック選択回路に入力されておりUROMBAEN=”L”の場合は、ユーザROMブロック70bは全非選択状態になる。
【0025】
ロウ・デコーダ50cには、n本のロウ・アドレス信号ROWADD<1>〜ROWADD<n>および制御信号ROMFBAENが入力され、ロウ・デコーダ50cによってROMフューズブロック70cの全行が選択されるのは、ロウ・アドレス信号ROWADD<1>〜ROWADD<n>および制御信号ROMFBAENの合わせて(n+1)本の信号がすべて”H”になったときである。ROMフューズブロックのサブブロック数をm3個とすると、ロウ・デコーダ50cは、m3個のサブブロック選択回路から構成される。各々のサブブロック選択回路には、該当するサブブロックを選択するアドレス信号(ロウ・アドレスROWADD<1>〜ROWADD <n>のいくつか)および制御信号ROMFBAENが入力されている。制御信号ROMFBAENは、ロウ・デコーダ50c内すべてのサブブロック選択回路に入力されておりROMFBAEN=”L”の場合は、ROMフューズブロック70cは全非選択状態になる。
【0026】
コマンド(A)が入力された場合、コマンドラッチ21aがコマンド(A)を保持し、ノーマルブロックを全選択する制御信号ALLBAEN=”H”を出力する。
【0027】
コマンド(B)、コマンド(C)の順に入力された場合、コマンド(B)が入力されたことにより、コマンドラッチ21bがコマンド(B)を保持し、コマンドラッチ21c,21dを活性化状態にする。その結果、コマンド(C)が入力されると、コマンドラッチ21cがコマンド(C)を保持し、制御信号UROMBAENが”L”から”H”に切り替わる。その結果、ロウ・デコーダ50bを介して、入力された行アドレスによりロウ・アドレス信号ROWADD<1>〜ROWADD<n>で指定される行のユーザROMブロック70bが選択される。まお、本実施形態においては、コマンド(B)がコマンド(C)の前に入力されなければ、コマンド(C)だけが入力されてもコマンドラッチに保持されない。
【0028】
また、コマンド(B)、コマンド(D)の順に入力された場合、コマンド(B)が入力されたことにより、コマンドラッチ21bがコマンド(B)を保持し、コマンドラッチ21c,21dを活性化状態にする。その結果、コマンド(D)が入力されると、コマンドラッチ21dがコマンド(D)を保持し、制御信号ROMFBAENが”L”から”H”に切り替わる。その結果、ロウ・デコーダ50cを介して、入力された行アドレスによりロウ・アドレス信号ROWADD<1>〜ROWADD<n>で指定される行のROMフューズブロック70cが選択される。また、本実施形態においては、コマンド(B)がコマンド(D)の前に入力されなければ、コマンド(D)だけが入力されてもコマンドラッチに保持されない。
【0029】
ロウ・アドレス制御回路23aの入力は、制御信号ALLBAENおよび端子駆動回路13の出力である。ロウ・アドレス制御回路23aは、制御信号ALLBAENが”L”レベルの時には、入力アドレスのロウ・アドレス信号をROWADD<1>〜ROWADD <n>として出力するが、制御信号ALLBAENが”H”レベルの場合は、入力アドレスによらずロウ・アドレス信号ROWADD<1>〜ROWADD<n>をすべて”H”レベル(活性化状態)にして出力する。ロウ・アドレス制御回路23bの入力は、制御信号ALLBAEN、UROMBAEN、ROMBAENおよび端子駆動回路13の出力である。なお、実際には、ロウ・アドレス制御回路23aには、ロウ・アドレスの内の下位ビットが入力され、ロウ・アドレス制御回路23bには、ロウ・アドレスの内の上位ビットが入力される。また、これらのロウ・アドレス信号ROWADD<1>〜ROWADD<n>はプリデコードされていても良い。
【0030】
制御信号ALLBAEN=”L”のときは、制御信号UROMBAEN=”L”かつ制御信号ROMFBAEN=”L”のときに制御信号NORMALBAEN=”H”を出力する。制御信号UROMBAENおよび制御信号ROMFBAENの少なくとも一方が”H”レベルのときは、ロウ・アドレス信号の値によらず制御信号NORMALBAEN=”L”を出力する。
【0031】
制御信号ALLBAENが”H”レベルのときは、制御信号UROMBAENおよび制御信号ROMBAENの値によらず制御信号NORMALBAEN=”H”を出力する。
【0032】
上述のコマンドラッチからの制御信号は、リセットコマンド(F)の入力乃至電源オフ状態になるまで保持される。リセットコマンド(F)が入力されると、コマンドラッチ21fからリセット信号RSTn(初期状態”H”)に”H”→”L”→”H”のパルス信号が出力され、コマンドラッチの情報がすべて初期化(リセット)される。
【0033】
本実施形態において、コマンド(A)が入力された場合について説明する。
【0034】
コマンド(A)が入力されると、ロウ・デコーダ50aを介して、ノーマルブロックの全行が選択される。コマンド(A)が入力されると、コマンド(A)はコマンドラッチ21aにラッチされて、制御信号ALLBAENが”H”レベルの信号となり、その結果、ロウ・アドレス制御回路23aおよびロウ・アドレス制御回路23bによってロウ・アドレス信号ROWADD<1>〜ROWADD<n>および制御信号NORMALBAENがすべて”H”レベル(活性化状態)になる。したがって、ロウ・デコーダ50aを介して、ノーマルブロック70aの全行が選択状態になる。
【0035】
次に、コマンド(A)、コマンド(B)、コマンド(C)が入力された場合について説明する。コマンド(A)、コマンド(B)、コマンド(C)が入力された場合は、ノーマルブロック70aおよびユーザROMブロック70bの全行が選択される。このときROMフューズブロック70cは全非選択状態である。
【0036】
上述のように、コマンド(A)が入力されると、制御信号ALLBAENが”H”レベルになる。その結果、ノーマルブロック70aの全行が選択状態になる。続いてコマンド(B)、コマンド(C)が順次入力されると、制御信号UROMBAENが”H”レベルになる。その結果、ユーザROMブロック70bも全選択状態になる。
【0037】
以上説明したように、ROMフューズブロック70c以外のブロック70a、70bを全選択することができ、ROMフューズブロック70cとそれ以外のブロック領域の動作試験条件を制御できる。特にROMフューズブロック70cが他のブロックよりも要求される性能が低い場合に有効である。
【0038】
次に、コマンド(A)、コマンド(B)、コマンド(D)が順次入力された場合について説明する。コマンド(A)、コマンド(B)、コマンド(D)が順次入力された場合は、ノーマルブロック70aおよびROMフューズブロック70cの全行が選択される。このときユーザROMブロック70bは全非選択状態である。
【0039】
上述のように、コマンド(A)が入力されると、制御信号ALLBAENが”H”レベルになる。その結果、ノーマルブロック70aの全行が選択状態になる。コマンド(B)、コマンド(D)が順次入力されると、制御信号ROMFBAENが”H”レベルになる。その結果、ROMフューズブロック70cも全選択状態になる。
【0040】
以上説明したように、ユーザROMブロック70b以外のブロックを全選択することができ、ROMフューズブロック70cとそれ以外のブロック領域の動作試験条件を制御できる。
【0041】
上述のように、一般的に、ユーザROMブロック70bは、メモリ製造段階で1回データを書き込み、その後はデータ内容が変更されず、特定の用途を除きデータをアクセスされる場合がほとんどないため、要求される性能が他のブロックに比べて低い。したがって、ユーザROMブロック70bの試験条件を緩和させることが可能である。
【0042】
次に、コマンド(A)、コマンド(B)、コマンド(C)、コマンド(D)が順次入力された場合について説明する。コマンド(A)、コマンド(B)、コマンド(C)、コマンド(D)が順次入力された場合は、ノーマルブロック70a、ユーザROMブロック70b、およびROMフューズブロック70cの全ブロックが選択される。上述のように、コマンド(A)が入力されると、制御信号ALLBAENが”H”レベルになる。その結果、ノーマルブロック70aの全行が選択状態になる。コマンド(B)、コマンド(C)が順次入力されると、制御信号UROMBAENが”H”レベルになる。その結果、ユーザROMブロック70bも全選択状態になる。また、コマンド(B)、コマンド(D)が入力されているので、制御信号ROMFBAENが”H”レベルになる。その結果、ROMフューズブロック70cも全選択状態になる。
【0043】
以上説明したように、ノーマルブロック70a、ユーザROMブロック70b、およびROMフューズブロック70cからなるメモリセルアレイブロック70を全選択して一括試験をすることで、すべてのメモリセルに対して、同一条件で性能試験を行うこともできる。
【0044】
以上説明したように、本実施形態によれば、それぞれが異なる機能を有するブロックをそれぞれ分けて試験することができる。
【0045】
この結果、用途の異なるメモリ領域に対して、最適な加速試験を行うことができる。たとえば、データ書き換えの少ない、あるいは多くの書き換え回数を保証する必要のない製品固有の情報を記憶させているメモリ領域に関しては、過酷な加速試験を行わずに出荷することができ、不揮発性半導体記憶装置の歩留まりの向上が可能である。
【0046】
(第2実施形態)
次に、本発明の第2実施形態による不揮発性半導体記憶装置の構成を図3に示す。この実施形態の不揮発性半導体記憶装置は、図1に示す第1実施形態において、制御回路10を制御回路10Aに置き換えた構成となっている。この実施形態に係る制御回路10Aの構成を図4に示す。この実施形態に係る制御回路10Aは、図2に示す第1実施形態に係る制御回路10において、コマンドラッチ21eを新たに設けた構成となっている。
【0047】
このようなコマンドラッチ回路21eを設けた構成としたことにより、ROMブロック(ユーザROMブロック70bあるいはROMフューズブロック70c)のみを全選択するための制御信号ALLROMBAENの導入(初期状態は”L”)、および制御信号ALLROMBAENを活性化状態(”H”レベル)にすることが可能である。コマンドラッチ21eの動作は、他のコマンドラッチと同様で、コマンド(B)の後にコマンド(E)が入力された場合に、制御信号ALLROMBAEN=”H”を出力し、電源オフ時あるいはコマンド(F)が入力されるとコマンドラッチ21eに保持されている情報は初期化される。制御信号ALLROMBAENは、ロウ・アドレス制御回路23bに入力される。ロウ・アドレス制御回路23bは、制御信号ALLROMBAENが”H”レベルの場合は、他の入力信号がいかなる状態でも制御信号NORMALBAEN=”L”を出力する。制御信号ALLROMBAENが”L”レベルの場合は、制御信号UROMBAEN=”L”かつ制御信号ROMFBAEN=”L”のときに制御信号NORMALBAEN=”H”を出力する。制御信号UROMBAENおよび制御信号ROMFBAENの少なくとも一方が”H”レベルのときは、ロウ・アドレス信号の値によらず制御信号NORMALBAEN=”L”を出力する。制御信号ALLBAENが”H”レベルのときは、制御信号UROMBAENおよび制御信号ROMBAENの値によらず制御信号NORMALBAEN=”H”を出力する。
【0048】
次に、コマンド(A)、コマンド(B)、コマンド(C)、コマンド(E)が入力された場合について説明する。コマンド(A)、コマンド(B)、コマンド(C)、コマンド(E)が入力される場合は、ユーザROMブロック70bの全行が選択される。
【0049】
上述した通り、コマンド(E)が入力されれば、コマンド(A)が入力されてもノーマルブロック70aは選択されない。コマンド(A)が入力されるとロウ・アドレス信号ROWADD<1>〜ROWADD<n>および制御信号NORMALBAENは全て”H”レベルが出力される。コマンド(B)、コマンド(C)が順次入力されると制御信号UROMBAEN=”H”が出力される。さらにコマンド(E)が入力されることで、制御信号NORMALBAENが”H”レベルから”L”レベルに変化する。従って、ノーマルブロック70aは全非選択状態になり、ユーザROMブロック70bの全行が選択される状態になる。
【0050】
以上説明したように、ユーザROMブロック70bのみを全選択できることで、ユーザROMブロックのみを独立に動作試験を行うことができる。
【0051】
次に、コマンド(A)、コマンド(B)、コマンド(D)、コマンド(E)が入力された場合について説明する。コマンド(A)、コマンド(B)、コマンド(D)、コマンド(E)が入力される場合は、ROMフューズブロック70cの全行が選択される。
【0052】
上述したように、コマンド(E)が入力されれば、コマンド(A)が入力されてもノーマルブロック70aは選択されない。コマンド(A)が入力されるとロウ・アドレス信号ROWADD<1>〜ROWADD<n>および制御信号NORMALBAENは全て”H”レベルとして出力される。コマンド(B)、コマンド(C)が順次入力されると制御信号ROMFBAEN=”H”レベルが出力される。さらにコマンド(E)が入力されることで、制御信号NORMALBAENが”H”レベルから”L”レベルに変化する。したがって、ノーマルブロック70aは全非選択状態になり、ROMフューズブロック70cの全行が選択される状態になる。
【0053】
以上説明したように、ROMフューズブロック70cのみを全選択できることで、ROMフューズブロック70cのみを独立に動作試験を行うことができる。
【0054】
以上説明したように、本実施形態によれば、それぞれが異なる機能を有するブロックをそれぞれ分けて試験することができる。
【0055】
この結果、用途の異なるメモリ領域に対して、最適な加速試験を行うことができる。たとえば、データ書き換えの少ない、あるいは多くの書き換え回数を保証する必要のない製品固有の情報を記憶させているメモリ領域に関しては、過酷な加速試験を行わずに出荷することができ、不揮発性半導体記憶装置の歩留まりの向上が可能である。
【0056】
なお、上記第1および第2実施形態の回路構成は、一例であり、本発明の範囲内において、回路構成は変更可能である。例えば、ROMブロックのブロック数によって制御信号の本数および信号レベルが変化しうる。また、ロウ・アドレス信号のデコード方法によって、ロウ選択信号の構成も変化しうる。
【0057】
【発明の効果】
以上、述べたように、本発明によれば、それぞれが異なる機能を有するブロックをそれぞれ分けて試験することができる。
【図面の簡単な説明】
【図1】本発明の第1実施形態による不揮発性半導体記憶装置の構成を示すブロック図。
【図2】第1実施形態に係る制御回路の構成を示すブロック図。
【図3】本発明の第2実施形態による不揮発性半導体記憶装置の構成を示すブロック図。
【図4】第2実施形態に係る制御回路の構成を示すブロック図。
【符号の説明】
10 制御回路
10A 制御回路
11 I/O・制御端子
13 端子駆動回路
15 コマンド制御回路
21a〜21f コマンドラッチ
23a、23b ロウ・アドレス制御回路
50 行選択回路
50a ロウ・デコーダ
50b ロウ・デコーダ
50c ロウ・デコーダ
70 メモリセルアレイ
70a ノーマルブロック
70b ユーザROMブロック
70c ROMフューズブロック
Claims (5)
- それぞれが複数のサブブロックを有する第1乃至第3のブロックに分割されたメモリセルアレイと、
前記第1乃至第3のブロックをそれぞれ選択するための第1乃至第3のコマンドおよびアドレス信号に基づいて、前記第1乃至第3のブロックを選択する制御信号および修正されたアドレス信号を出力する制御回路と、
前記制御信号に基づいて前記修正されたアドレス信号をデコードし前記第1乃至第3のブロックを選択する選択回路と、
前記制御回路は、前記第1のコマンドが入力されたときには、前記修正されたアドレス信号は全て活性化状態にされるとともに前記第1のブロックの全てのサブブロックを選択する制御信号を出力し、
前記制御回路は、前記第2および第3のブロックを選択するための第4のコマンドが入力された後に前記第2のコマンドが入力されたときに前記第2のブロックを選択する制御信号を出力し、前記第4のコマンドが入力された後に前記第3のコマンドが入力されたときに前記第3のブロックを選択する制御信号を出力し、
前記制御回路は、前記第1のコマンドが入力された後に第5のコマンドが入力された場合には、前記第1のブロックを全非選択にする制御信号を出力し、前記第1、第5、第4、および第2のコマンドが入力された場合には、前記第2のブロック全体のみを選択する制御信号を出力し、前記第1、第5、第4、および第3のコマンドが入力された場合には、前記第3のブロック全体のみを選択する制御信号を出力し、
前記第1のブロックは、製品出荷後にユーザが情報を書き込むメモリ領域であり、前記第2のブロックは、製品固有のID情報が記憶されているメモリ領域であり、前記第3のブロックは、回路動作上のパラメータセットが記憶されているメモリ領域であることを特徴とする不揮発性半導体記憶装置。 - 前記制御回路は、前記第1、第4および第2のコマンドが入力されたときには前記第1および第2のブロック全体を選択する制御信号を出力し、前記第1、第4および第3のコマンドが入力されたときには前記第1および第3のブロック全体を選択する制御信号を出力することを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 電源投入時には、最初に、前記第2のブロックに記憶されている製品固有のID情報が読み出されることを特徴とする請求項1または2記載の不揮発性半導体記憶装置。
- それぞれの試験条件が異なりかつそれぞれが複数のサブブロックを有する第1乃至第3のブロックに分割されたメモリセルアレイと、
前記第1乃至第3のブロックをそれぞれ選択するための第1乃至第3のコマンドおよびアドレス信号に基づいて、前記第1乃至第3のブロックを選択する制御信号および修正されたアドレス信号を出力する制御回路と、
前記制御信号に基づいて前記修正されたアドレス信号をデコードし前記第1乃至第3のブロックを選択する選択回路と、
前記制御回路は、前記第1のコマンドが入力されたときには、前記修正されたアドレス信号は全て活性化状態にされるとともに前記第1のブロックの全てのサブブロックを選択する制御信号を出力し、
前記制御回路は、前記第2および第3のブロックを選択するための第4のコマンドが入力された後に前記第2のコマンドが入力されたときに前記第2のブロックを選択する制御信号を出力し、前記第4のコマンドが入力された後に前記第3のコマンドが入力されたときに前記第3のブロックを選択する制御信号を出力し、
前記制御回路は、前記第1のコマンドが入力された後に第5のコマンドが入力された場合には、前記第1のブロックを全非選択にする制御信号を出力し、前記第1、第5、第4、および第2のコマンドが入力された場合には、前記第2のブロック全体のみを選択する制御信号を出力し、前記第1、第5、第4、および第3のコマンドが入力された場合には、前記第3のブロック全体のみを選択する制御信号を出力することを特徴とする不揮発性半導体記憶装置。 - 前記制御回路は、前記第1、第4および第2のコマンドが入力されたときには前記第1および第2のブロック全体を選択する制御信号を出力し、前記第1、第4および第3のコマンドが入力されたときには前記第1および第3のブロック全体を選択する制御信号を出力することを特徴とする請求項4記載の不揮発性半導体記憶装置。
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