KR100414146B1 - 플래쉬 메모리 소자의 소거 방법 - Google Patents

플래쉬 메모리 소자의 소거 방법 Download PDF

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Abstract

본 발명은 플래쉬 메모리 소자의 소거 방법에 관한 것으로, 셀의 소거 검증시에 소거된 셀의 수를 확인하여 소거된 셀의 수가 설정된 수보다 적을 경우 소거 펄스 폭 또는 소거 전압을 증가시켜 소거를 실시하고, 소거된 셀의 수가 설정된 수보다 많을 경우 소거 펄스 폭 또는 소거 전압을 감소시켜 소거를 실시함으로써 공정이나 동작 환경에 따라 변화할 수 있는 소거 속도를 일정하게 유지하도록 하여 과도 소거 문제를 해결할 수 있는 플래쉬 메모리 소자의 소거 방법이 제시된다.

Description

플래쉬 메모리 소자의 소거 방법{Method of erasing a flash memory device}
본 발명은 플래쉬 메모리 소자의 소거 방법에 관한 것으로, 특히 셀의 소거 검증시에 소거된 셀의 수를 확인하여 소거 펄스 폭 또는 소거 전압을 변화시켜 소거 동작을 실시함으로써 공정이나 동작 환경에 따라 변화할 수 있는 소거 속도를 일정하게 유지하도록 하여 셀의 소거 분포를 안정화시켜 과도 소거 문제를 해결할 수 있는 플래쉬 메모리 소자의 소거 방법에 관한 것이다.
플래쉬 메모리 소자는 파울러-노드하임 터널링(F-N tunneling)에 의해 소거를 실시한다. 이는 약 100Å 정도의 터널 산화막의 성질과 두께 등에 의해 그 효율성이 변화하여 일정 시간에 대해서는 그 특성이 자기 제한(self-limiting)되지 않는다. 따라서, 이러한 여러가지 공정 과정에서 발생하는 변화들로 인해 각 셀들의 소거 속도가 다르게 나타난다. 이는 셀의 특성 분포, 특히 소거 셀의 문턱 전압 분포를 나쁘게 하는 결과를 가져온다.
일반적인 플래쉬 메모리 소자의 소거 방법을 도 1을 참조하여 설명한다.
게이트 드레인 소오스 기판(벌크)
프리프로그램 동작 시 약 9V 약 5V 0V 0V
소거 동작 시 약 -9V 0V 0V 약 5V
포스트 프로그램 동작 시 약 3V 5V 내지 6V 0V 0V
독출 동작(모든 검증동작 시) 3.5V 내지 4.5V 약 1V 0V 0V
상기의 바이어스 조건은 정해진 것이 아니라, 플래시 메모리 셀의 동작 전압, 셀의 목표 문턱 전압, 소거 방법, 프로그램 방법에 따라 달라질 수 있다.상기에서 제시한 전압을 게이트, 드레인, 소오스 또는 벌크 영역에 인가하기만 하면, 인가된 전압에 따라 플로팅 게이트로 전자가 주입되거나 플로팅 게이트로부터 전자가 방출되어 해당 동작이 이루어진다.한편, 프리프로그램 동작, 소거 동작 또는 포스트 프로그램 동작 후에 실시하는 모든 검증 동작 시에는, 독출 동작과 동일한 조건으로 게이트와 드레인에 전압을 인가하여 셀의 문턱 전압을 검출하고, 셀의 문턱 전압을 정해진 기준 전압과 비교하여 해당 동작이 정상적으로 이루어졌는지를 판별한다. 이때, 기준 전압은 플래시 메모리 소자의 동작 전압이나 셀의 목표 문턱 전압에 따라 달라지므로 구체적으로 한정할 수 없으며, 셀의 문턱 전압과 기준 전압은 비교 수단(예를 들면, 센스 앰프)을 이용하여 비교하고 판별할 수 있다.먼저, 소거를 실시하기 전에 선택된 블럭의 셀들을 프로그램하여 각 셀의 문턱 전압을 높이기 위한 프리-프로그램(pre-program)(11) 및 검증을 실시한다(12). 프리-프로그램은 이미 소거되어 낮은 문턱 전압을 가진 셀들이 다시 소거되면 더욱 낮은 문턱 전압으로 이동하여 대부분의 셀들이 과도 소거되는 현상을 방지하기 위해 실시하는 것이다. 전체 셀의 문턱 전압을 조정한 후 블럭 단위로 소거를 실시한다 (13). 소거 상태를 검증하여(14) 소거가 충분하지 않을 경우 다시 소거 동작을 진행하는 일련의 동작을 반복하게 된다. 모든 셀의 소거가 완료된 후 상대적으로 빠른 속도의 소거 특성을 가지는 일부 셀의 과도 소거를 해결하기 위해 약간의 프로그램 동작으로 셀의 누설 전류를 막아주는 포스트-프로그램(post-program)(15) 및 검증을 실시하여(16) 플래쉬 메모리 소자의 소거 동작을 완료한다. 프로그램이 채널 핫 일렉트론(channel hot electron)을 이용하는 것과 대조적으로 포스트-프로그램은 애벌런치 핫 일렉트론(avalanche hot electron)을 이용한다.
이러한 소거 방법은 제조 공정상이나 동작 환경, 즉 온도 및 동작 전원에 따라 소거시의 내부 전압이 달라질 수 있다.
플래쉬 메모리 소자는 일반적인 단일 외부 전원으로 동작하면서 정보를 소거 및 저장하기 위해 내부 전원이 승압 회로를 내재하여 고전압을 발생시키는 차지 펌프 회로를 사용한다. 내부에서 발생한 고전압은 적절한 전압으로 레귤레이션하여 원하는 정보 저장 행위를 한다.
따라서, 외부의 요인들에 의해 이러한 전압 정류 회로는 다소 다른 이득값을 가지며, 그 결과 소거시의 내부 전압이 심하게 변화한다. 이러한 내부 전압의 변화는 셀의 소거 속도에 급격한 영향을 주면서 낮은 소거 전압의 경우 소거 속도가 지나치게 느려져 소자의 성능을 악화시킨다. 반면 높은 소거 전압의 경우 소거 속도가 급격히 증가하여 단위 횟수의 소거에서 셀의 소거가 과도하게 일어나는 과도 소거의 문제를 가져온다.
이로 인해 셀의 정보를 읽을 때 과도 소거가 발생한 일부의 인접된 셀에서 누설 전류가 발생한다. 그 결과 읽고자 하는 셀이 프로그램인 경우 off-cell의 정보가 센싱되어야 하지만 누설 전류가 과도할 경우 마치 on-cell로 인식되어 잘못된 정보를 읽게 되는 소자의 오동작이 초래된다.
본 발명의 목적은 내부 전압의 변화에도 불구하고 일정한 소거 속도를 가지는 플래쉬 메모리 소자의 소거 방법을 제공하는데 있다.
본 발명의 다른 목적은 소거 상태에 따라 소거 펄스를 조절하여 소거 동작을 실시함으로써 과도 소거 문제를 해결할 수 있는 플래쉬 메모리 소자의 소거 방법을 제공하는데 있다.
본 발명의 또다른 목적은 소거 상태에 따라 소거 전압을 조절하여 소거 동작을 실시함으로써 과도 소거 문제를 해결할 수 있는 플래쉬 메모리 소자의 소거 방법을 제공하는데 있다.
도 1은 일반적인 플래쉬 메모리 소자의 소거 방법을 설명하기 위한 흐름도.
도 2는 본 발명의 실시 예에 따른 플래쉬 메모리 소자의 소거 방법을 설명하기 위한 흐름도.
도 3은 본 발명의 다른 실시 예에 따른 플래쉬 메모리 소자의 소거 방법을 설명하기 위한 흐름도.
본 발명의 일실시 예는 선택된 섹터의 셀들의 문턱 전압을 높이기 위한 프리-프로그램 및 그 검증을 실시하는 제 1 단계와, 상기 선택된 섹터의 어드레스 카운터를 리셋한 후 단위 펄스의 소거 전압을 인가하여 소거를 실시하는 제 2 단계와, 상기 전체 셀의 소거 상태를 어드레스를 증가시키면서 마지막 어드레스까지 검증하는 제 3 단계와, 상기 전체 셀이 소거되었을 경우 포스트-프로그램 및 그 검증을 통해 플래쉬 메모리 소자의 소거 동작을 완료하는 제 4 단계와, 상기 제 3 단계의 소거 검증 결과 전체 셀이 소거되지 않았을 경우 섹터를 소거하고, 소거를 실시한 횟수가 설정된 최대 소거 횟수를 초과하는지를 검증하는 제 5 단계와, 상기 제 5 단계의 소거 횟수 검증 결과 최대 소거 횟수를 초과하지 않았을 경우 소거된 셀의 갯수를 파악하는 제 6 단계와, 상기 제 6 단계의 결과 소거된 셀의 갯수가 설정된 최저 소거 셀의 갯수보다 적을 경우 펄스의 폭을 증가시킨 소거 전압을 인가하여 소거를 실시하는 제 7 단계와, 상기 제 6 단계의 결과 소거된 셀의 갯수가 설정된 최대 소거 셀의 갯수보다 많을 경우 펄스의 폭을 감소시킨 소거 전압을 인가하여 소거를 실시하는 제 8 단계와, 상기 제 6 단계의 결과 소거 셀의 갯수가 설정된 최소 및 최대 소거 셀의 갯수 사이일 경우 펄스의 폭을 조절하지 않은 소거 전압을 인가하여 소거를 실시하는 제 9 단계와, 상기 제 5 단계의 소거 횟수 검증 결과 최대 소거 횟수를 초과하였을 경우 소자가 불량임을 판정하고 종료하는 제 10 단계를 포함하여 이루어진 것을 특징으로 한다.
본 발명의 다른 실시 예는 선택된 섹터의 셀들의 문턱 전압을 높이기 위한 프리-프로그램 및 그 검증을 실시하는 제 1 단계와, 상기 선택된 섹터의 어드레스 카운터를 리셋한 후 단위 펄스의 소거 전압을 인가하여 소거를 실시하는 제 2 단계와, 상기 전체 셀의 소거 상태를 어드레스를 증가시키면서 마지막 어드레스까지 검증하는 제 3 단계와, 상기 전체 셀이 소거되었을 경우 포스트-프로그램 및 그 검증을 통해 플래쉬 메모리 소자의 소거 동작을 완료하는 제 4 단계와, 상기 제 3 단계의 소거 검증 결과 전체 셀이 소거되지 않았을 경우 섹터를 소거하고, 소거를 실시한 횟수가 설정된 최대 소거 횟수를 초과하는지를 검증하는 제 5 단계와, 상기 제 5 단계의 소거 횟수 검증 결과 최대 소거 횟수를 초과하지 않았을 경우 소거된 셀의 갯수를 파악하는 제 6 단계와, 상기 제 6 단계의 결과 소거된 셀의 갯수가 설정된 최저 소거 셀의 갯수보다 적을 경우 소거 전압을 증가시켜 소거를 실시하는 제 7 단계와, 상기 제 6 단계의 결과 소거된 셀의 갯수가 설정된 최대 소거 셀의 갯수보다 많을 경우 소거 전압을 감소시켜 소거를 실시하는 제 8 단계와, 상기 제 6 단계의 결과 소거 셀의 갯수가 설정된 최소 및 최대 소거 셀의 갯수 사이일 경우 펄스의 폭을 조절하지 않은 소거 전압을 인가하여 소거를 실시하는 제 9 단계와, 상기 제 5 단계의 소거 횟수 검증 결과 최대 소거 횟수를 초과하였을 경우 소자가 불량임을 판정하고 종료하는 제 10 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명의 일실시 예에 따른 플래쉬 메모리 소자의 소거 방법을 설명하기 위한 흐름도이다.
소거를 실시하기 전에 선택된 섹터의 셀들을 프로그램하여 각 셀의 문턱 전압을 높이기 위한 프리-프로그램(201) 및 그 검증을 실시한다(202). 프리-프로그램을 완료하여 모든 셀의 문턱 전압이 상승된 후 섹터 단위로 소거를 실시하게 된다. 먼저, 선택된 섹터의 어드레스 카운터를 리셋한 후(203) 단위 펄스의 소거 전압을 인가하여 소거를 실시하게 되는데, 10㎳ 또는 5㎳의 펄스 폭을 갖는 -10V 및 5V의 소거 전압을 게이트 및 기판 각각에 인가하여 소거를 실시한다(204). 전체 셀의 소거 상태를 검증하고(205), 그 결과 전체 셀이 소거 성공되었으면 마지막 어드레스까지 소거되었는지를 검증한다(206). 단계 206의 검증 결과 마지막 어드레스까지 소거되지 않았으면 어드레스 카운터를 증가시키면서(207) 마지막 어드레스까지 소거 검증을 실시한다. 마지막 어드레스까지 소거가 성공되었으면 상대적으로 빠른 속도의 소거 특성을 가지는 일부 셀의 과도 소거를 해결하기 위해 포스트-프로그램(208) 및 그 검증(209)을 통해 플래쉬 메모리 소자의 소거 동작을 완료한다. 한편, 단계 205의 소거 검증 결과 전체 셀이 소거되지 않았으면 섹터 전체를 소거하고(210), 소거를 실시한 횟수가 설정된 최대 소거 횟수를 초과하는지를 검증한다(211). 단계 211의 검증 결과 최대 소거 횟수를 초과하였으면 소자가 불량임을 판정하고(212) 종료한다. 그러나 단계 211의 검증 결과 최대 소거 횟수를 초과하지 않았을 경우 소거된 셀의 갯수(C)를 파악한다(213). 단계 213의 결과 설정된 최저 소거 셀(A)의 갯수보다 적게 소거되었을 경우 셀이 소거 속도가 느린 경우로 판단하여 소거 펄스의 폭을 두배로 증가시켜(214) 소거를 실시한다(204). 즉, 20㎳ 또는 10㎳의 펄스 폭을 갖는 -10V 및 5V의 전압을 게이트 및 기판 각각에 인가하여 소거를 실시한다. 한편, 단계 213의 결과 설정된 최대 소거 셀(B)의 갯수보다 많이 소거되었을 경우 셀의 소거 속도가 빠른 것으로 판단하여 소거 펄스의 폭을 반으로 줄여(215) 소거를 실시한다(204). 즉, 5㎳ 또는 2.5㎳의 펄스 폭을 갖는 -10V 및 5V의 전압을 게이트 및 기판 각각에 인가하여 소거를 실시한다. 또한, 소거 셀의 갯수가 최소 및 최대 소거 셀의 갯수 사이일 경우 펄스 폭을 조절하지 않고 소거를 실시한다(204).
도 3은 본 발명의 다른 실시 예에 따른 플래쉬 메모리 소자의 소거 방법을 설명하기 위한 흐름도이다.
소거를 실시하기 전에 선택된 섹터의 셀들을 프로그램하여 각 셀의 문턱 전압을 높이기 위한 프리-프로그램(301) 및 그 결과를 검증한다(302). 프리-프로그램을 완료하여 모든 셀의 문턱 전압이 상승된 후 섹터 단위로 소거를 실시하게 된다. 먼저, 선택된 섹터의 어드레스 카운터를 리셋한 후(303) 단위 펄스의 소거 전압을 인가하여 소거를 실시하게 되는데, 10㎳ 또는 5㎳의 펄스 폭을 갖는 -10V 및 5V의 전압을 게이트 및 기판에 각각 인가하여 소거를 실시한다(304). 전체 셀의 소거 상태를 검증하고(305), 그 결과 전체 셀이 소거 성공되었으면 마지막 어드레스까지 소거되었는지를 검증한다(306). 단계 306의 검증 결과 마지막 어드레스까지 소거되지 않았으면 어드레스 카운터를 증가시키면서(307) 소거 검증을 마지막 어드레스까지 실시한다. 마지막 어드레스까지 소거가 성공되었으면 상대적으로 빠른 속도의 소거 특성을 가지는 일부 셀의 과도 소거를 해결하기 위해 포스트-프로그램(308) 및 그 검증(309)을 통해 플래쉬 메모리 소자의 소거 동작을 완료한다. 한편, 단계 305의 소거 검증 결과 전체 셀이 소거되지 않았으면 섹터 전체를 소거하고(310), 소거를 실시한 횟수가 설정된 최대 소거 횟수를 초과하는지를 검증한다(311). 단계 311의 검증 결과 최대 소거 횟수를 초과하였으면 소자가 불량임을 판정하고(312) 종료한다. 그러나 단계 311의 검증 결과 최대 소거 횟수를 초과하지 않았을 경우 소거된 셀의 갯수(C)를 파악한다(313). 단계 313의 결과 설정된 최저 소거 셀(A)의 갯수보다 적게 소거되었을 경우 셀의 소거 속도가 느린 것으로 판단하여 소거 전압을 0.5∼1V 정도 증가시켜(314) 소거를 실시한다(204). 즉, 10㎳ 또는 5㎳의 펄스 폭을 유지하는 상태에서 게이트에 -10.5V∼-11V의 전압을 인가하고, 기판에 5.5V∼6V의 전압을 인가한다. 이때, 게이트 또는 기판에 인가되는 전압만을 변화시킬 수도 있고, 게이트 및 기판에 인가되는 전압 모두를 변화시킬 수도 있다. 한편, 단계 313의 결과 설정된 최대 소거 셀(B)의 갯수보다 많이 소거되었을 경우 셀의 소거 속도가 빠른 것으로 판단하여 소거 전압을 0.5∼1V 정도 감소시켜(315) 소거를 실시한다(304). 즉, 10㎳ 또는 5㎳의 펄스 폭을 유지하는 상태에서 게이트에 -9.5V∼-9V의 전압을 인가하고, 기판에 4V∼4.5V의 전압을 인가한다. 이때, 게이트 또는 기판에 인가되는 전압만을 변화시킬 수도 있고, 게이트 및 기판에 인가되는 전압 모두를 변화시킬 수도 있다. 또한, 소거 셀의 갯수가 최소 및 최대 소거 셀의 갯수 사이일 경우 소거 전압을 조절하지 않고 소거를 실시한다(304).
상술한 바와 같이 본 발명에 의하면 어드레스 카운터를 이용하여 셀의 소거 검증시에 소거된 셀의 수를 확인하여 소거 펄스 폭 또는 소거 전압을 변화시켜 소거 동작을 실시함으로써 공정이나 동작 환경에 따라 변화할 수 있는 소거 속도를 일정하게 유지하도록 하여 셀의 소거 분포를 안정화시켜 과도 소거 문제를 해결할 수 있다.

Claims (22)

  1. 선택된 섹터의 셀들의 문턱 전압을 높이기 위한 프리-프로그램 및 그 검증을 실시하는 제 1 단계와,
    상기 선택된 섹터의 어드레스 카운터를 리셋한 후 단위 펄스의 소거 전압을 인가하여 소거를 실시하는 제 2 단계와,
    상기 전체 셀의 소거 상태를 어드레스를 증가시키면서 마지막 어드레스까지 검증하는 제 3 단계와,
    상기 전체 셀이 소거되었을 경우 포스트-프로그램 및 그 검증을 통해 플래쉬 메모리 소자의 소거 동작을 완료하는 제 4 단계와,
    상기 제 3 단계의 소거 검증 결과 전체 셀이 소거되지 않았을 경우 섹터를 소거하고, 소거를 실시한 횟수가 설정된 최대 소거 횟수를 초과하는지를 검증하는 제 5 단계와,
    상기 제 5 단계의 소거 횟수 검증 결과 최대 소거 횟수를 초과하지 않았을 경우 소거된 셀의 갯수를 파악하는 제 6 단계와,
    상기 제 6 단계의 결과 소거된 셀의 갯수가 설정된 최저 소거 셀의 갯수보다 적을 경우 펄스의 폭을 증가시킨 소거 전압을 인가하여 소거를 실시하는 제 7 단계와,
    상기 제 6 단계의 결과 소거된 셀의 갯수가 설정된 최대 소거 셀의 갯수보다 많을 경우 펄스의 폭을 감소시킨 소거 전압을 인가하여 소거를 실시하는 제 8 단계와,
    상기 제 6 단계의 결과 소거 셀의 갯수가 설정된 최소 및 최대 소거 셀의 갯수 사이일 경우 펄스의 폭을 조절하지 않은 소거 전압을 인가하여 소거를 실시하는 제 9 단계와,
    상기 제 5 단계의 소거 횟수 검증 결과 최대 소거 횟수를 초과하였을 경우 소자가 불량임을 판정하고 종료하는 제 10 단계를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 소자의 소거 방법.
  2. 제 1 항에 있어서, 상기 제 2 단계 및 상기 제 9 단계는 10㎳의 펄스 폭을 갖는 -10V 및 5V의 전압을 게이트 및 기판에 각각 인가하여 소거를 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 소거 방법.
  3. 제 1 항에 있어서, 상기 제 2 단계 및 상기 제 9 단계는 5㎳의 펄스 폭을 갖는 -10V 및 5V의 전압을 게이트 및 기판 각각 인가하여 소거를 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 소거 방법.
  4. 제 1 항에 있어서, 상기 제 7 단계는 20㎳의 펄스 폭을 갖는 -10V 및 5V의 전압을 게이트 및 기판에 각각 인가하여 소거를 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 소거 방법.
  5. 제 1 항에 있어서, 상기 제 7 단계는 10㎳의 펄스 폭을 갖는 -10V 및 5V의 전압을 게이트 및 기판에 각각 인가하여 소거를 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 소거 방법.
  6. 제 1 항에 있어서, 상기 제 8 단계는 5㎳의 펄스 폭을 갖는 -10V 및 5V의 전압을 게이트 및 기판에 각각 인가하여 소거를 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 소거 방법.
  7. 제 1 항에 있어서, 상기 제 8 단계는 2.5㎳의 펄스 폭을 갖는 -10V 및 5V의 전압을 게이트 및 기판에 각각 인가하여 소거를 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 소거 방법.
  8. 선택된 섹터의 셀들의 문턱 전압을 높이기 위한 프리-프로그램 및 그 검증을 실시하는 제 1 단계와,
    상기 선택된 섹터의 어드레스 카운터를 리셋한 후 단위 펄스의 소거 전압을 인가하여 소거를 실시하는 제 2 단계와,
    상기 전체 셀의 소거 상태를 어드레스를 증가시키면서 마지막 어드레스까지 검증하는 제 3 단계와,
    상기 전체 셀이 소거되었을 경우 포스트-프로그램 및 그 검증을 통해 플래쉬 메모리 소자의 소거 동작을 완료하는 제 4 단계와,
    상기 제 3 단계의 소거 검증 결과 전체 셀이 소거되지 않았을 경우 섹터를 소거하고, 소거를 실시한 횟수가 설정된 최대 소거 횟수를 초과하는지를 검증하는 제 5 단계와,
    상기 제 5 단계의 소거 횟수 검증 결과 최대 소거 횟수를 초과하지 않았을 경우 소거된 셀의 갯수를 파악하는 제 6 단계와,
    상기 제 6 단계의 결과 소거된 셀의 갯수가 설정된 최저 소거 셀의 갯수보다 적을 경우 소거 전압을 증가시켜 소거를 실시하는 제 7 단계와,
    상기 제 6 단계의 결과 소거된 셀의 갯수가 설정된 최대 소거 셀의 갯수보다 많을 경우 소거 전압을 감소시켜 소거를 실시하는 제 8 단계와,
    상기 제 6 단계의 결과 소거 셀의 갯수가 설정된 최소 및 최대 소거 셀의 갯수 사이일 경우 펄스의 폭을 조절하지 않은 소거 전압을 인가하여 소거를 실시하는 제 9 단계와,
    상기 제 5 단계의 소거 횟수 검증 결과 최대 소거 횟수를 초과하였을 경우 소자가 불량임을 판정하고 종료하는 제 10 단계를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 소자의 소거 방법.
  9. 제 8 항에 있어서, 상기 제 2 단계 및 상기 제 9 단계는 10㎳의 펄스 폭을 갖는 -10V 및 5V의 전압을 게이트 및 기판에 각각 인가하여 소거를 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 소거 방법.
  10. 제 8 항에 있어서, 상기 제 2 단계 및 상기 제 9 단계는 5㎳의 펄스 폭을 갖는 -10V 및 5V의 전압을 게이트 및 기판에 각각 인가하여 소거를 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 소거 방법.
  11. 제 8 항에 있어서, 상기 7 단계는 10㎳의 펄스 폭을 갖는 -10.5V 내지 -11V의 전압을 게이트에 인가하고, 5V의 전압을 기판에 인가하여 소거를 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 소거 방법.
  12. 제 8 항에 있어서, 상기 7 단계는 10㎳의 펄스 폭을 갖는 -10V의 전압을 게이트에 인가하고, 5.5V 내지 6V의 전압을 기판에 인가하여 소거를 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 소거 방법.
  13. 제 8 항에 있어서, 상기 제 7 단계는 10㎳의 펄스 폭을 갖는 -10.5V 내지 -11V의 전압을 게이트에 인가하고, 5.5V 내지 6V의 전압을 기판에 인가하여 소거를 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 소거 방법.
  14. 제 8 항에 있어서, 상기 7 단계는 5㎳의 펄스 폭을 갖는 -10.5V 내지 -11V의 전압을 게이트에 인가하고, 5V의 전압을 기판에 인가하여 소거를 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 소거 방법.
  15. 제 8 항에 있어서, 상기 7 단계는 5㎳의 펄스 폭을 갖는 -10V의 전압을 게이트에 인가하고, 5.5V 내지 6V의 전압을 기판에 인가하여 소거를 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 소거 방법.
  16. 제 8 항에 있어서, 상기 제 7 단계는 5㎳의 펄스 폭을 갖는 -10.5V 내지 -11V의 전압을 게이트에 인가하고, 5.5V 내지 6V의 전압을 기판에 인가하여 소거를 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 소거 방법.
  17. 제 8 항에 있어서, 상기 제 8 단계는 10㎳의 펄스 폭을 갖는 -9.5V 내지 -9V의 전압을 게이트에 인가하고, 5V의 전압을 기판에 인가하여 소거를 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 소거 방법.
  18. 제 8 항에 있어서, 상기 제 8 단계는 10㎳의 펄스 폭을 갖는 -10V의 전압을 게이트에 인가하고, 4V 내지 4.5V의 전압을 기판에 인가하여 소거를 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 소거 방법.
  19. 제 8 항에 있어서, 상기 제 8 단계는 10㎳의 펄스 폭을 갖는 -9.5V 내지 -9V의 전압을 게이트에 인가하고, 4V 내지 4.5V의 전압을 기판에 인가하여 소거를 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 소거 방법.
  20. 제 8 항에 있어서, 상기 제 8 단계는 5㎳의 펄스 폭을 갖는 -9.5V 내지 -9V의 전압을 게이트에 인가하고, 5V의 전압을 기판에 인가하여 소거를 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 소거 방법.
  21. 제 8 항에 있어서, 상기 제 8 단계는 5㎳의 펄스 폭을 갖는 -10V의 전압을 게이트에 인가하고, 4V 내지 4.5V의 전압을 기판에 인가하여 소거를 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 소거 방법.
  22. 제 8 항에 있어서, 상기 제 8 단계는 5㎳의 펄스 폭을 갖는 -9.5V 내지 -9V의 전압을 게이트에 인가하고, 4V 내지 4.5V의 전압을 기판에 인가하여 소거를 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 소거 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101089967B1 (ko) * 2010-07-09 2011-12-05 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그 동작 방법

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100381954B1 (ko) * 2000-10-26 2003-04-26 삼성전자주식회사 메모리 셀의 과소거를 방지할 수 있는 소거 방법 및그것을 이용한 플래시 메모리 장치
JP3802763B2 (ja) * 2001-01-29 2006-07-26 シャープ株式会社 不揮発性半導体メモリ装置およびその消去方法
KR100463954B1 (ko) * 2002-05-17 2004-12-30 주식회사 하이닉스반도체 플래시 메모리 장치 및 그 소거 방법
US6608778B1 (en) * 2002-08-19 2003-08-19 Macronix International Co., Ltd. Method for operating a NROM device
US6992932B2 (en) * 2002-10-29 2006-01-31 Saifun Semiconductors Ltd Method circuit and system for read error detection in a non-volatile memory array
US6977841B2 (en) * 2002-11-21 2005-12-20 Micron Technology, Inc. Preconditioning of defective and redundant columns in a memory device
JP4124635B2 (ja) * 2002-12-05 2008-07-23 シャープ株式会社 半導体記憶装置及びメモリセルアレイの消去方法
JP4411953B2 (ja) * 2003-12-09 2010-02-10 横河電機株式会社 フィールド機器のメモリ更新システム
US20060044899A1 (en) * 2004-08-27 2006-03-02 Ellis Robert W Method and apparatus for destroying flash memory
KR100648254B1 (ko) 2004-12-01 2006-11-24 삼성전자주식회사 소거시간을 줄일 수 있는 불휘발성 메모리 장치 및 그것의소거방법
US7450433B2 (en) * 2004-12-29 2008-11-11 Sandisk Corporation Word line compensation in non-volatile memory erase operations
KR100909720B1 (ko) * 2005-03-31 2009-07-29 샌디스크 코포레이션 소거 속도가 느린 메모리 셀들을 보상하도록 워드라인 조건들을 변경함으로써 비휘발성 메모리를 소거하는 방법
KR100749736B1 (ko) 2005-06-13 2007-08-16 삼성전자주식회사 플래시 메모리 장치 및 그것의 소거 방법
US7239557B2 (en) * 2005-06-17 2007-07-03 Micron Technology, Inc. Program method with optimized voltage level for flash memory
JP4658812B2 (ja) * 2006-01-13 2011-03-23 シャープ株式会社 不揮発性半導体記憶装置及びその書き込み方法
KR100830575B1 (ko) * 2006-09-26 2008-05-21 삼성전자주식회사 플래시 메모리 장치 및 그것의 멀티-블록 소거 방법
KR100769771B1 (ko) * 2006-09-29 2007-10-23 주식회사 하이닉스반도체 플래시 메모리 장치 및 그 소거 방법
US7532027B2 (en) * 2007-09-28 2009-05-12 Adtron, Inc. Deliberate destruction of integrated circuits
US7995392B2 (en) 2007-12-13 2011-08-09 Kabushiki Kaisha Toshiba Semiconductor memory device capable of shortening erase time
JP2009163782A (ja) * 2007-12-13 2009-07-23 Toshiba Corp 半導体記憶装置
JP5347649B2 (ja) * 2009-03-30 2013-11-20 凸版印刷株式会社 不揮発性半導体メモリ装置
JP2010231872A (ja) * 2009-03-30 2010-10-14 Toppan Printing Co Ltd 不揮発性半導体メモリ装置
US7907449B2 (en) * 2009-04-09 2011-03-15 Sandisk Corporation Two pass erase for non-volatile storage
JP5414550B2 (ja) 2010-01-20 2014-02-12 株式会社東芝 半導体記憶装置
JP5565948B2 (ja) * 2010-07-23 2014-08-06 ウィンボンド エレクトロニクス コーポレーション 半導体メモリ
US8400831B2 (en) * 2010-11-29 2013-03-19 Intel Corporation Method and apparatus for improving endurance of flash memories
CN102543194A (zh) * 2010-12-28 2012-07-04 上海复旦微电子股份有限公司 一种用于闪存存储器的擦除方法
KR20130127234A (ko) 2012-05-14 2013-11-22 삼성전자주식회사 메모리의 구동 방법
KR20140020155A (ko) * 2012-08-08 2014-02-18 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US9082510B2 (en) * 2012-09-14 2015-07-14 Freescale Semiconductor, Inc. Non-volatile memory (NVM) with adaptive write operations
US20180008523A1 (en) * 2014-12-10 2018-01-11 Devicefarm, Inc. Onychomycosis treatment system and method
CN106486169B (zh) * 2015-08-24 2019-10-18 北京兆易创新科技股份有限公司 一种Nand Flash的擦除方法
KR20170065969A (ko) * 2015-12-04 2017-06-14 에스케이하이닉스 주식회사 메모리 장치 및 그의 동작방법
JP7181984B1 (ja) * 2021-12-09 2022-12-01 ウィンボンド エレクトロニクス コーポレーション 半導体装置および消去方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100257854B1 (ko) * 1997-12-10 2000-06-01 김영환 플래쉬 메모리의 소거 방법
KR100290474B1 (ko) * 1998-06-11 2001-06-01 박종섭 다단계 펄스 발생 회로 및 이를 이용한 플래쉬 메모리 셀의소거 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101089967B1 (ko) * 2010-07-09 2011-12-05 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그 동작 방법

Also Published As

Publication number Publication date
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