KR19990042720A

KR19990042720A - 반도체 메모리 장치의 과소거 리페어 방법

Info

Publication number: KR19990042720A
Application number: KR1019970063619A
Authority: KR
Inventors: 최기환
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-11-27
Filing date: 1997-11-27
Publication date: 1999-06-15

Abstract

본 발명에 따른 반도체 메모리 장치의 과소거 리페어 방법은 복수 개의 워드 라인들, 복수 개의 비트 라인들 및 상기 워드 라인들과 상기 비트 라인들이 교차하는 영역에 배열된 복수 개의 메모리 셀들을 가지는 메모리 셀 어레를 포함하는 반도체 메모리 장치의 과소거 리페어 방법에 있어서: 열 어드레스, 행 어드레스, 프로그램 카운터값, 그리고 플래그 신호를 모두 초기치로 초기화시키는 단계와; 상기 초기화된 열 및 행 어드레스들에 대응하는 메모리 셀에 대한 소거 검증 동작을 수행하는 단계와; 상기 단계에서 검증된 메모리 셀이 과소거되었는지를 판별하는 단계와; 상기 검증된 메모리 셀이 과소거된 셀일 때 소프트 프로그램 및 과소거 검증 동작을 순차적으로 수행하는 단계와; 상기 단계에서 검증된 메모리 셀이 과소거되었는지를 판별하여서 상기 검증된 메모리 셀이 과소거되지 않았을 때 상기 행 어드레스를 다음 워드 라인에 대응하는 행 어드레스로 증가시키는 단계와; 상기 검증된 메모리 셀이 과소거되었을 때 상기 행 어드레스에 대응하는 플래그 신호를 "1"로 설정한 후 상기 행 어드레스를 증가하는 단계로 진행하는 단계와; 상기 행 어드레스가 최대값과 일치하는지를 판별하여서 일치하지 않을 때 상기 행 어드레스에 대응하는 플래그 신호를 초기치로 유지한 후 상기 과소거 검증 단계를 수행하는 단계와; 상기 행 어드레스가 최대값과 일치할 때, 상기 행 어드레스에 대응하는 플래그 신호가 "1"인지를 판별하는 단계와; 상기 플래그 신호가 "1"일 때 상기 프로그램 카운터값이 최대값과 일치하는지를 판별하여서는 일치하지 않을 때 상기 프로그램 카운터값을 증가시킨 후 상기 초기화 단계로 진행하는 단계와; 상기 프로그램 카운터값이 최대값과 일치할 때 상기 열 어드레스가 최대값과 일치하는지를 판별하여서 일치하지 않을 경우 상기 열 어드레스를 증가시킨 후 상기 초기화 단계로 진행하는 단계 및; 상기 열 어드레스가 최대값과 일치할 때 리페어 동작을 종료하는 단계를 포함한다.

Description

반도체 메모리 장치의 과소거 리페어 방법 (OVER ERASE REPAIR METHOD FOR SEMICONDUCTOR MEMORY DEVICE)

본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로 과소거된 셀을 리페어하기 위한 방법에 관한 것이다.

도 1은 플래시 메모리 셀의 구조를 보여주는 단면도이다. 플래시 메모리 셀은, 도 1에 도시된 바와같이, P형 반도체 기판 (2)의 표면에 채널 영역을 사이에 두고 N+ 불순물로 형성된 소오스 (3) 및 드레인 (4)과, 상기 채널 영역 상에 100Å 이하의 얇은 절연막 (7)을 사이에 두고 형성된 플로팅 게이트 (floating gate) (6)와, 상기 플로팅 게이트 (floating gate) (6) 상에 절연막 (예를들면, ONO막) (9)을 사이에 두고 콘트롤 게이트 (control gate) (8)가 형성되어 있다. 그리고, 상기 소오스 (3), 상기 드레인 (4), 상기 콘트롤 게이트 (8), 그리고 상기 반도체 기판 (2)에는 각각 프로그램, 소거, 그리고 독출 동작시 요구되는 전압들을 인가하기 위한 전원 단자들 (Vs), (Vd), (Vg), 그리고 (Vb)이 접속되어 있다.

통상적인 플래시 메모리의 프로그램 동작에 의하면, 드레인 영역 (4)과 인접한 채널 영역에서 플로팅 게이트 (8)로의 핫 일렉트론 인젝션 (hot electron injection)이 발생되도록 함으로써 플래시 메모리 셀은 프로그램된다. 상기한 전자 주입은 상기 소오스 영역 (3)과 상기 P형 반도체 기판 (2)을 접지시키고, 상기 콘트롤 게이트 전극 (Vg)에 높은 고전압 (예를들면, +10V)을 인가하고, 그리고 상기 드레인 영역 (4)에 핫 일렉트론을 발생시키기 위해 적당한 양의 전압 (예를들면, 5V∼6V)를 인가함으로써 이루어진다. 이러한 전압 인가 조건에 따라 플래시 메모리 셀이 프로그램되면, 즉 음의 전하 (negative charge)가 상기 플로팅 게이트 (6)에 충분히 축적되면, 상기 플로팅 게이트 (6)에 축적된(또는 포획된) (-) 전하는 일련의 독출 동작이 수행되는 동안 상기 프로그램된 플래시 메모리 셀의 드레솔드 전압 (threshold voltage)을 높이는 역할을 한다.

통상적으로, 독출 동작의 전압 인가 조건은 플래시 메모리 셀의 상기 드레인 영역 (4)에 양의 전압 (예를들면, 1V)을 인가하고, 그것의 콘트롤 게이트 (8)에 소정 전압 (예를들면, 전원 전압 또는 약 4.5V)을 인가하고, 그리고 그것의 소오스 영역 (3)에 0V를 인가하는 것이다. 상기한 조건에 따라 독출 동작이 수행되면, 상기한 핫 일렉트론 인젝션 방법에 의해서 그것의 드레솔드 전압이 높아진, 즉 프로그램된 플래시 메모리 셀은 그것의 드레인 영역 (4)으로부터 그것의 소오스 영역 (3)으로 전류가 주입되는 것이 방지된다. 이때, 상기 프로그램된 플래시 메모리 셀은 "오프" (off)되었다고 하며, 그것의 드레솔드 전압은, 통상적으로, 약 6V∼7V 사이의 분포를 갖는다.

계속해서, 플래시 메모리 셀의 소거 동작에 의하면, 상기 반도체 기판 (2), 즉 벌크 영역, 에서 상기 콘트롤 게이트 (8)로의 F-N 터널링 (Fowler-Nordheim tunneling)을 발생시킴으로써 메모리 셀은 소거된다. 일반적으로, 상기 F-N 터널링은 음의 고전압 (예를들면, -10V)를 상기 콘트롤 게이트 (8)에 인가하고, 상기 벌크 영역 (2)과 상기 콘트롤 게이트 (8) 사이의 F-N 터널링을 발생시키기 위해 적당한 양의 전압 (예를들면, 5V)을 인가함으로써 이루어진다. 이때, 그것의 드레인 영역 (4)은 소거의 효과를 극대화시키기 위해 고 임피던스 상태 (high impedance state) (예를들면, 플로팅 상태)로 유지된다. 이러한 소거 조건에 따른 전압들을 대응하는 전원 단자들 (Vg), (Vd), (Vs) 및 (Vb)로 인가하면, 상기 콘트롤 게이트 (8)와 상기 벌크 영역 (2) 사이에 강한 전계가 형성된다. 이로인해 상기한 F-N 터널링이 발생되고, 그 결과 프로그램된 셀의 플로팅 게이트 (6) 내의 음의 전하는 그것의 소오스 영역 (3)으로 방출된다.

통상적으로, 상기 F-N 터널링은 6∼7MV/cm의 전계 (electric field)가 상기 절연막 (7) 사이에 형성되었을 때 발생된다. 이는 플로팅 게이트 (6)와 벌크 영역 (2) 사이에 100Å 이하의 상기 얇은 절연막 (7)이 형성되어 있기 때문에 가능하다. 상기 F-N 터널링에 따른 소거 방법에 의해서 음의 전하가 플로팅 게이트 (6)로부터 벌크 영역 (2)으로 방전 (또는 방출)되는 것은, 일련의 독출 동작이 수행되는 동안, 상기 소거된 플래시 메모리 셀의 드레솔드 전압을 낮추는 역할을 한다.

일반적인 플래시 메모리 셀 어레이 구성에 있어서, 각각의 벌크 영역은 메모리 장치의 고집적화를 위해 복수 개의 셀들이 함께 연결되며, 이로인해 상기한 소거 방법에 따라 소거 동작이 수행될 경우 복수 개의 메모리 셀들이 동시에 소거된다. 소거 단위는 각각의 벌크 영역 (2)이 분리된 영역에 따라 결정된다. {예를들면, 64K byte : 이하, 섹터(sector)라 칭한다.} 일련의 독출 동작이 수행되는 동안 상기 소거 동작에 의해 드레솔드 전압이 낮아진 플래시 메모리 셀은 콘트롤 게이트 (8)에 일정 전압을 인가하면, 드레인 영역 (4)으로부터 소오스 영역 (3)으로 전류 통로 (current path)가 형성된다. 이러한 플래시 메모리 셀은 "온" (on)되었다고 하며, 그것의 드레솔드 전압은 약 1V∼3V 사이의 분포를 갖는다. 표 1은 플래시 메모리 셀에 대한 프로그램, 소거, 및 독출 동작시 각 전원 단자들 (Vg), (Vd), (Vs) 및 (Vb)에 인가되는 전압 레벨을 보여준다.

[표 1]

동작 모드	Vg	Vd	Vs	Vb
프로그램	+10V	+5V∼+6V	0V	0V
소 거	-10V	Floating	Floating	+5V
독 출	+4.5V	+1V	0V	0V

하지만, 메모리 셀의 드레솔드 전압을 낮추는 상기의 F-N 터널링에 의한 복수 개의 메모리 셀의 드레솔드 전압에 대한 균일성 (uniformity) 때문에 특정 메모리 셀의 드레솔드 전압은 0V의 접지 전압 이하가 되게 된다. 상기와 같이 0V 이하의 드레솔드 전압을 가지는 메모리 셀을 일반적으로 과소거된 셀 (over erased cell)이라 하며, 상기의 셀에 대해서는 일련의 치료 동작 (이하, 소거 리페어라 칭한다)에 의한 0V 이상의 드레솔드 전압을 가지게 하지 않으면 안된다.

일반적인 상기의 소거 리페어 동작은 과소거된 메모리 셀의 소오스 영여과 P형 기판을 접지시키고, 상기 제어 게이트 전극에는 프로그램 동작시 인가되는 전압 (예컨대, +12V)에 비해서 낮은 적당한 양의 전압 (즉, 2-5V)을 인가하고, 상기의 드레인 영역에는 적당한 양의 전압 (즉, 6-9V)을 인가함으로써 이루어진다.

상기의 소거 리페어 방법에 의해 상기의 프로그램 방법보다는 적은 양의 음의 전하가 부유 게이트 전극에 축적되게 되어, 상기 게이트 전극의 (-) 전위는 상기 메모리 셀의 드레솔드 전압을 0V의 의 접지 전압 이상으로 높이는 역할을 한다. 도 2는 프로그램, 소거 및 소거 리페어 동작에 의한 메모리 셀의 변화를 보여주는 도면이다. 도 3은 노어형 플래시 메모리 셀의 어레이를 보여주는 회로도이고, 도 4는 종래 기술에 따른 과소거된 셀의 리페어 방법을 보여주는 흐름도이다. 그리고 도 5는 종래 기술에 따른 과소거된 셀에 대한 리페어된 드레솔드 전압 분포를 보여주는 도면이다.

도 3을 참조하면, 각각의 메모리 셀들은 (Ci, j : i 및 j = 0, 1, 2, …, n) 해당하는 워드 라인 및 비트 라인에 의해 코딩되며, 워드 라인 방향을 X, 비트 라인 방향을 Y라고 정의하였다. 소거 동작 후 과소거 리페어 (Over Erase Repair) 동작을 행하는데 있어 각 셀 단위로 과소거 여부를 체크하는 것이 요구되고 이를 위해 해당 워드 라인 및 비트 라인을 코딩하는 X-어드레스 (워드라인 코딩) 및 Y-어드레스를 증감시켜 가며 해당 셀이 과소거되었으면, 과소거된 셀을 앞서 설명한 것처럼 워드 라인 및 비트 라인에 일정 바이어스 (워드라인 : ~3V,비트라인 : ~5V)를 인가하여 과소거된 셀이 리페어될 때까지 소프트 프로그램 동작을 행하게 된다. 이때, 프로그램 횟수는 최대 프로그램 횟수 (이하 PCmax)로 제한된다.

도 4에 나타난 것처럼 소거 동작 후 과소거된 셀을 위해 첫 워드 라인 (X=0) 및 첫 비트 라인 (Y=0)을 선택한 후 해당 셀의 과소거 여부를 체크하며, 과소거되었다고 판단되면 상기한 소프트 프로그램 동작을 행한다. 그 후 다시 과소거 검증 동작을 수행하여 과소거 여부를 체크하여 리페어될 때까지 소프트 프로그램 동작 및 검증 동작을 반복한다. 이러한 동작은 프로그램 카운터 회수 (이하 PCmax)에 의해 제한을 받게 된다. 상기 동작을 통하여 과소거된 셀이 리페어되면 열 어드레스 (column address)를 하나 증가시켜 가면서 마지막 비트 라인까지 상기 동작을 반복하고 그후 행 어드레스 (row address)를 증가시켜 다시 첫 번째 비트 라인부터 마지막 비트 라인까지 상기동작을 반복한다.

이러한 어드레스 코딩 방법을 이하 Y-패스트 방법 (Y-fast method)라 칭하고 이와 반대로 비트 라인에 대해 첫 워드 라인부터 마지막 워드 라인까지 코딩되는 방법을 X-패스트 방법 (X-fast method)라 칭한다. 셀 어레이의 마지막 워드 라인 및 마지막 비트 라인까지 리페어 동작이 끝나게 되면 모든 과소거된 셀의 리페어 동작은 끝나게 된다. 상기 설명한 Y-패스트 방법으로 어드레스를 증가시키는 알고리듬으로 과소거된 셀의 리페어 동작을 행하였을 경우 발생하는 문제점을 도 3의 셀어레이 및 도 5의 셀 드레솔드 전압 분포도를 통하여 설명한다.

도 3의 메모리 셀 어레이 중 마지막 셀 즉 Cn,0가 과소거되었다고 가정을 하고 종래 기술에 따른 도 4의 Y-패스트 방법으로 리페어하게 되면, 먼저 첫 워드 라인 (WLO) 및 첫 비트 라인 (BLO)이 코딩되어 셀 C0,0이 선택되면 과소거 검증 동작을 하게 된다. 이 경우 동일 비트 라인 (BL0)을 공유하고 있는 Cn,0이 과소거되어 있으므로 센싱을 하기 위해 비트 라인 (BL0)에 인가된 전압이 셀 (Cn,0)을 통하여 형성되어 있는 전류 패스를 통해서 강하된다. 그로 인해서, 셀 (C0,0)은 과소거되지 않았음에도 불구하고 과소거되었다고 판단되며 그 결과 상기한 소프트 프로그램이 수행된다, 그 후 검증 동작에서도 마찬가지로 과소거되었다고 판단되기 때문에 스프트 프로그램 동작은 PCmax까지 셀 (C0,0)에 수행된다.

이같은 동작은 Y-패스트 방법일 경우 셀 (C0,0)에서 셀 (Cn-1,n)까지의 모든 셀을 PCmax 만큼의 프로그램 동작을 받게 되며, 이 경우 소프트 프로그램 동작시의 워드 라인 및 비트 라인의 바이어스 조건에 따라 소거된 셀들의 드레솔드 전압이 독출 전압값보다 높아지게 되어, 도 5에 도시된 바와 같이, 페일 현상이 발생한다. 이런한 페일 현상은 상기한 Y-패스트 방법 뿐만 아니라 X-패스트 방법에서도 유발될 수 있다.

따라서 본 발명의 목적은 소프트 프로그램 페일을 줄일 수 있는 반도체 메모리 장치의 과소거 리페어 방법을 제공하는 것이다.

도 1은 전기적으로 소거 및 프로그램 가능한 플레시 메모리 셀의 구조를 보여주는 단면도;

도 2는 프로그램, 소거 및 소거 리페어 동작에 의한 드레솔드 전압의 변화를 보여주는 도면;

도 3은 노어형 플래시 메모리 셀의 어레이를 보여주는 회로도;

도 4는 종래 기술에 따른 과소거된 셀의 리페어 방법을 보여주는 흐름도;

도 5는 종래 기술에 따른 과소거된 셀에 대한 리페어된 드레솔드 전압 분포를 보여주는 도면;

도 6은 본 발명의 바람직한 제 1 실시예에 따른 과소거 리페어 방법을 보여주는 흐름도;

도 7은 본 발명의 바람직한 제 2 실시예에 따른 과소거 리페어 방법을 보여주는 흐름도,

*도면의 주요 부분에 대한 부호 설명

2 : 반도체 기판 3 : 소오스 영역

4 : 드레인 영역 6 : 플로팅 게이트

7, 9 : 절연막 8 : 콘트롤 게이트

(구성)

상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 복수 개의 워드 라인들, 복수 개의 비트 라인들 및 상기 워드 라인들과 상기 비트 라인들이 교차하는 영역에 배열된 복수 개의 메모리 셀들을 가지는 메모리 셀 어레를 포함하는 반도체 메모리 장치의 과소거 리페어 방법에 있어서: 열 어드레스, 행 어드레스, 프로그램 카운터값, 그리고 플래그 신호를 모두 초기치로 초기화시키는 단계와; 상기 초기화된 열 및 행 어드레스들에 대응하는 메모리 셀에 대한 소거 검증 동작을 수행하는 단계와; 상기 단계에서 검증된 메모리 셀이 과소거되었는지를 판별하는 단계와; 상기 검증된 메모리 셀이 과소거된 셀일 때 소프트 프로그램 및 과소거 검증 동작을 순차적으로 수행하는 단계와; 상기 단계에서 검증된 메모리 셀이 과소거되었는지를 판별하여서 상기 검증된 메모리 셀이 과소거되지 않았을 때 상기 행 어드레스를 다음 워드 라인에 대응하는 행 어드레스로 증가시키는 단계와; 상기 검증된 메모리 셀이 과소거되었을 때 상기 행 어드레스에 대응하는 플래그 신호를 "1"로 설정한 후 상기 행 어드레스를 증가하는 단계로 진행하는 단계와; 상기 행 어드레스가 최대값과 일치하는지를 판별하여서 일치하지 않을 때 상기 행 어드레스에 대응하는 플래그 신호를 초기치로 유지한 후 상기 과소거 검증 단계를 수행하는 단계와; 상기 행 어드레스가 최대값과 일치할 때, 상기 행 어드레스에 대응하는 플래그 신호가 "1"인지를 판별하는 단계와; 상기 플래그 신호가 "1"일 때 상기 프로그램 카운터값이 최대값과 일치하는지를 판별하여서는 일치하지 않을 때 상기 프로그램 카운터값을 증가시킨 후 상기 초기화 단계로 진행하는 단계와; 상기 프로그램 카운터값이 최대값과 일치할 때 상기 열 어드레스가 최대값과 일치하는지를 판별하여서 일치하지 않을 경우 상기 열 어드레스를 증가시킨 후 상기 초기화 단계로 진행하는 단계 및; 상기 열 어드레스가 최대값과 일치할 때 리페어 동작을 종료하는 단계를 포함하며; 상기 플래그 신호 판별 단계에서 상기 플래그 신호가 "1"이 아닐 때 상기 열 어드레스 판별 단계로 진행한다.

이 실시예에 있어서, 상기 행 어드레스를 증가시키는 단계가 수행될 때 검증 동작의 결과를 초기화시키는 것을 특징으로 한다.

이 실시예에 있어서, 상기 열 어드레스를 증가시키는 단계가 수행될 때 검증 동작의 결과를 초기화시키는 것을 특징으로 한다.

본 발명의 다른 특징에 의하면, 복수 개의 워드 라인들, 복수 개의 비트 라인들 및 상기 워드 라인들과 상기 비트 라인들이 교차하는 영역에 배열된 복수 개의 메모리 셀들을 가지는 메모리 셀 어레를 포함하는 반도체 메모리 장치의 과소거 리페어 방법에 있어서: 열 어드레스, 행 어드레스, 프로그램 카운터값, 그리고 플래그 신호를 모두 초기치로 초기화시키는 단계와; 상기 초기화된 열 및 행 어드레스들에 대응하는 메모리 셀에 대한 소거 검증 동작을 수행하는 단계와; 상기 단계에서 검증된 메모리 셀이 과소거되었는지를 판별하는 단계와; 상기 검증된 메모리 셀이 과소거된 셀일 때 소프트 프로그램 및 과소거 검증 동작을 순차적으로 수행하는 단계와; 상기 단계에서 검증된 메모리 셀이 과소거되었는지를 판별하는 단계와; 상기 검증된 메모리 셀이 과소거되지 않았을 때 상기 열 어드레스를 다음 비트 라인에 대응하는 열 어드레스로 증가시키는 단계와; 상기 검증된 메모리 셀이 과소거되었을 때 상기 열 어드레스에 대응하는 플래그 신호를 "1"로 설정한 후 상기 열 어드레스를 증가하는 단계로 진행하는 단계와; 상기 열 어드레스가 최대값과 일치하는지를 판별하여서 일치하지 않을 때 상기 과소거 검증 단계를 수행하는 단계와; 상기 행 어드레스가 최대값과 일치하는지를 판별하여서 일치하지 않을 때 상기 행 어드레스를 다음 워드 라인에 대응하는 행 어드레스로 증가시켜서 상기 초기화 단계로 진행하는 단계와; 상기 행 어드레스가 최대값과 일치할 때 상기 열 어드레스에 대응하는 플래그 신호가 "1"인지를 판별하는 단계와; 상기 플래그 신호가 "1"일 때 상기 프로그램 카운터값이 최대값과 일치하는지를 판별하여서는 일치하지 않을 경우 상기 프로그램 카운터값을 증가시킨 후 상기 초기화 단계로 진행하는 단계 및; 상기 플래그 신호가 "1"이 아닐 때 그리고 상기 프로그램 카운터값이 최대값일 때 과소거 리페어 동작을 종료하는 단계를 포함하는 것을 특징으로 한다.

(작용)

이와같은 장치에 의해서, 메모리 셀 어레이의 소거 동작 후 과소거된 셀의 리페어 동작에 있어서 과소거된 셀이 존재하는 비트 라인에 연결되어 있는 다른 메모리 셀들이 소프트 프로그램되는 것을 방지할 수 있다.

(실시예)

이하 본 발명의 실시예에 따른 참조도면 도 6 및 도 7에 의거하여 상세히 설명한다.

다음의 설명에서는 본 발명의 보다 철저한 이해를 제공하기 위해 특정한 상세들이 예를들어 한정되고 자세하게 설명된다. 그러나, 당해 기술분야에 통상의 지식을 가진 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 상기한 설명에 의해서만 실시될 수 있을 것이다.

소거 동작은 일련의 메모리 셀들로 이루어진 섹터 단위로 소거되며, 소거 동작 후 과소거된 메모리 셀을 찾아서 리페어하기 위해서 메모리 셀의 워드 라인 (WL) 및 비트 라인 (BL)을 코딩하는 어드레스 신호를 순차적으로 증가시켜가며 검증 동작을 행하게 된다. 이때 어드레 신호를 증가시켜가는 방법에 따라 과소거된 셀의 리페어 동작이 원활하게 이루어지거나 또는 과소거되지 않은 셀이 프로그램되어 페일 현상이 발생하기도 한다.

그러한 페일 현상을 방지하기 위한 본 발명은 소거 동작 후 과소거된 메모리 셀을 리페어하기 위한 방법에 관한 것으로서, 본 발명의 바람직한 제 1 실시예에 따른 과소거 리페어 방법을 보여주는 흐름도가 도 6에 도시되어 있다. 도 6에 도시된 알고리즘에 따라서 과소거 리페어 동작을 수행하게 되면, 메모리 셀 어레이의 소거 동작 후 과소거된 셀의 리페어 동작에 있어서 과소거된 셀이 존재하는 비트 라인에 연결되어 있는 다른 메모리 셀들이 소프트 프로그램되어 유발되는 페일 현상을 방지할 수 있다.

도 6을 참조하면, 과소거된 셀의 리페어 동작시 종래 기술의 문제점에서 상기한 바와같이 X-패스트 방법을 사용하여 리페어 동작을 행하게 되지만 프로그램 카운터의 적용에 있어서 종래기술과 차이가 있다. 종래 기술에 있어서는 선택된 메모리 셀의 검증 동작에서 페일일 발생할 경우 (즉, 과소거된 것으로 판단될 경우) 해당 메모리 셀을 PCmax까지 소프트 프로그램 동작을 행하게 되었다.

하지만, 본 발명에 의한 방법에서는 도 6에 나타난 바와 같이 선택된 메모리 셀이 동일 비트 라인에 과소거된 셀로 인하여 과소거된 것으로 판단되었을 때 소프트 프로그램 동작을 1회 수행시키고, 임의의 플래그 신호 (Flag)를 발생시켜 (예컨대, "FAIL=1") 일정한 장소에 저장시킨 후 마지막 워드 라인까지 순차적으로 행 어드레스를 증가시켜 가며서 검증 및 소프트 프로그램 동작을 1회씩 수행하게 된다.

선택된 비트 라인을 공유하는 각각의 셀들의 검증 동작시 과소거라고 판단될 경우는 모두 상기한 플래그 신호를 활성화 즉, "1"로 설정한다. 결국, 선택된 비트 라인에 연결되어 있는 셀들 중에서 하나라도 과소거되어 있으면 플래그 신호는 항상 "1"로 활성화되어 있게 된다. 마지막 워드 라인까지 검증 및 소프트 프로그램 동작이 끝난 후 미리 저장시킨 플래그 신호를 체크하여 그 값이 "1"일 경우 선택된 비트 라인은 그대로 선택된 상태로 남아있고 다시 첫 번째 워드 라인부터 마지막 워드 라인까지 순차적으로 증가시켜가면서 검증 및 소프트 프로그램 동작을 수행하게 된다.

이때 프로그램 카운터가 존재하여 다시 처음 워드 라인으로부터 리페어 동작이 수행하기 직전에 카운트 업되며, 이때 플래그 신호 (Flag)는 리셋된다. 또한 선택된 비트 라인의 모든 셀들은 최대 PCmax번 (최대 소프트 프로그램 동작 횟수) 만큼의 소프트 프로그램 동작이 수행된다. 플래그 신호의 값이 "1"이 아닐 경우는 두 번째 비트 라인이 선택되어 상기한 동작이 반복 수행된다. 이때 프로그램 카운터는 리셋되고 플래그 신호 또한 리셋된다.

종래 기술에 있어서, 비트 라인에 존재하는 과소거된 셀이 행 및 열 어드레스들이 증가되어 코딩될 때까지 선택되는 모든 셀들이 PCmax번 만큼의 소프트 프로그램 동작을 받게되지만 본 발명에 따른 도 6의 흐름도에서 알 수 있듯이, 리페어 동작을 행할 경우, 선택 비트 라인에 과소거된 셀이 존재하더라도 소프트 프로그램 동작은 해당 비트 라인에 연결되어 있는 모든 셀들에 순차적으로 행해지기 때문에 그러한 소프트 프로그램 동작이 진행되는 동안에 과소거된 셀들이 점차 리페어되어 도 5에 도시된 바와같은 페일 현상은 급격히 감소하게 된다.

도 7은 본 발명의 바람직한 제 2 실시예에 따른 과소거 리페어 방법을 보여주는 흐름도이다. 본 발명의 제 2 실시예 역시 도 6의 알고리즘과 과소거된 셀들의 프로그램 카운터가 증가하기 전에 소프트 프로그램 동작을 받은다는 점에서 유사하지만 해당 비트 라인 단위포 프로그램 카운터가 증가하게 되는 제 1 실시예와 달리 모든 셀들을 순차적으로 선택하면서 검증 및 소프트 프로그램 동작을 행하는 점에서 다르다. 도 7에서는 Y-패스트 방법으로 행 및 열 어드레스들을 증가시켜 가지만 X-패스트 방법으로도 동일한 효과를 얻을 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

상기한 바와같이, 메모리 셀 어레이의 소거 동작 후 과소거된 셀의 리페어 동작에 있어서 과소거된 셀이 존재하는 비트 라인에 연결되어 있는 다른 메모리 셀들이 소프트 프로그램되는 것을 방지할 수 있다.

Claims

복수 개의 워드 라인들, 복수 개의 비트 라인들 및 상기 워드 라인들과 상기 비트 라인들이 교차하는 영역에 배열된 복수 개의 메모리 셀들을 가지는 메모리 셀 어레를 포함하는 반도체 메모리 장치의 과소거 리페어 방법에 있어서:

열 어드레스, 행 어드레스, 프로그램 카운터값, 그리고 플래그 신호를 모두 초기치로 초기화시키는 단계와;

상기 초기화된 열 및 행 어드레스들에 대응하는 메모리 셀에 대한 소거 검증 동작을 수행하는 단계와;

상기 단계에서 검증된 메모리 셀이 과소거되었는지를 판별하는 단계와;

상기 검증된 메모리 셀이 과소거된 셀일 때 소프트 프로그램 및 과소거 검증 동작을 순차적으로 수행하는 단계와;

상기 단계에서 검증된 메모리 셀이 과소거되었는지를 판별하여서 상기 검증된 메모리 셀이 과소거되지 않았을 때 상기 행 어드레스를 다음 워드 라인에 대응하는 행 어드레스로 증가시키는 단계와;

상기 검증된 메모리 셀이 과소거되었을 때 상기 행 어드레스에 대응하는 플래그 신호를 "1"로 설정한 후 상기 행 어드레스를 증가하는 단계로 진행하는 단계와;

상기 행 어드레스가 최대값과 일치하는지를 판별하여서 일치하지 않을 때 상기 행 어드레스에 대응하는 플래그 신호를 초기치로 유지한 후 상기 과소거 검증 단계를 수행하는 단계와;

상기 행 어드레스가 최대값과 일치할 때, 상기 행 어드레스에 대응하는 플래그 신호가 "1"인지를 판별하는 단계와;

상기 플래그 신호가 "1"일 때 상기 프로그램 카운터값이 최대값과 일치하는지를 판별하여서는 일치하지 않을 때 상기 프로그램 카운터값을 증가시킨 후 상기 초기화 단계로 진행하는 단계와;

상기 프로그램 카운터값이 최대값과 일치할 때 상기 열 어드레스가 최대값과 일치하는지를 판별하여서 일치하지 않을 경우 상기 열 어드레스를 증가시킨 후 상기 초기화 단계로 진행하는 단계 및;

상기 열 어드레스가 최대값과 일치할 때 리페어 동작을 종료하는 단계를 포함하며; 상기 플래그 신호 판별 단계에서 상기 플래그 신호가 "1"이 아닐 때 상기 열 어드레스 판별 단계로 진행하는 것을 특징으로 하는 과소거 리페어 방법.
제 1 항에 있어서,

상기 행 어드레스를 증가시키는 단계가 수행될 때 검증 동작의 결과를 초기화시키는 것을 특징으로 하는 과소거 리페어 방법.
제 1 항에 있어서,

상기 열 어드레스를 증가시키는 단계가 수행될 때 검증 동작의 결과를 초기화시키는 것을 특징으로 하는 과소거 리페어 방법.
복수 개의 워드 라인들, 복수 개의 비트 라인들 및 상기 워드 라인들과 상기 비트 라인들이 교차하는 영역에 배열된 복수 개의 메모리 셀들을 가지는 메모리 셀 어레를 포함하는 반도체 메모리 장치의 과소거 리페어 방법에 있어서:

열 어드레스, 행 어드레스, 프로그램 카운터값, 그리고 플래그 신호를 모두 초기치로 초기화시키는 단계와;

상기 초기화된 열 및 행 어드레스들에 대응하는 메모리 셀에 대한 소거 검증 동작을 수행하는 단계와;

상기 단계에서 검증된 메모리 셀이 과소거되었는지를 판별하는 단계와;

상기 검증된 메모리 셀이 과소거된 셀일 때 소프트 프로그램 및 과소거 검증 동작을 순차적으로 수행하는 단계와;

상기 단계에서 검증된 메모리 셀이 과소거되었는지를 판별하는 단계와;

상기 검증된 메모리 셀이 과소거되지 않았을 때 상기 열 어드레스를 다음 비트 라인에 대응하는 열 어드레스로 증가시키는 단계와;

상기 검증된 메모리 셀이 과소거되었을 때 상기 열 어드레스에 대응하는 플래그 신호를 "1"로 설정한 후 상기 열 어드레스를 증가하는 단계로 진행하는 단계와;

상기 열 어드레스가 최대값과 일치하는지를 판별하여서 일치하지 않을 때 상기 과소거 검증 단계를 수행하는 단계와;

상기 행 어드레스가 최대값과 일치하는지를 판별하여서 일치하지 않을 때 상기 행 어드레스를 다음 워드 라인에 대응하는 행 어드레스로 증가시켜서 상기 초기화 단계로 진행하는 단계와;

상기 행 어드레스가 최대값과 일치할 때 상기 열 어드레스에 대응하는 플래그 신호가 "1"인지를 판별하는 단계와;

상기 플래그 신호가 "1"일 때 상기 프로그램 카운터값이 최대값과 일치하는지를 판별하여서는 일치하지 않을 경우 상기 프로그램 카운터값을 증가시킨 후 상기 초기화 단계로 진행하는 단계 및;

상기 플래그 신호가 "1"이 아닐 때 그리고 상기 프로그램 카운터값이 최대값일 때 과소거 리페어 동작을 종료하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 과소거 리페어 방법.
제 4 항에 있어서,

상기 행 어드레스를 증가시키는 단계가 수행될 때 검증 동작의 결과를 초기화시키는 것을 특징으로 하는 과소거 리페어 방법.
제 4 항에 있어서,

상기 열 어드레스를 증가시키는 단계가 수행될 때 검증 동작의 결과를 초기화시키는 것을 특징으로 하는 과소거 리페어 방법.