JPH06290596A - フラッシュメモリにおける過消去セルの修復方法 - Google Patents
フラッシュメモリにおける過消去セルの修復方法Info
- Publication number
- JPH06290596A JPH06290596A JP29653092A JP29653092A JPH06290596A JP H06290596 A JPH06290596 A JP H06290596A JP 29653092 A JP29653092 A JP 29653092A JP 29653092 A JP29653092 A JP 29653092A JP H06290596 A JPH06290596 A JP H06290596A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- over
- erased
- programming
- column
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/816—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout
- G11C29/82—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout for EEPROMs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
- G11C16/3409—Circuits or methods to recover overerased nonvolatile memory cells detected during erase verification, usually by means of a "soft" programming step
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/52—Protection of memory contents; Detection of errors in memory contents
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/88—Masking faults in memories by using spares or by reconfiguring with partially good memories
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
- G06F2201/81—Threshold
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B2220/00—Record carriers by type
- G11B2220/20—Disc-shaped record carriers
- G11B2220/25—Disc-shaped record carriers characterised in that the disc is based on a specific recording technology
- G11B2220/2537—Optical discs
- G11B2220/2545—CDs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C2029/5006—Current
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は、速度及び電力消費の両面に
関して最適化され、欠陥メモリを廃棄したり、冗長回路
素子を使用したり、さらには誤りコードセルに割当てら
れる領域を大きくする必要がなく、しかもメーカー試験
終了後においても有効であるフラッシュメモリの過消去
セルを修復する方法を提供することにある。 【構成】 本発明は、第１のセル及び第２のセルを持つ
カラムを有するフラッシュメモリアレイ中の過消去セル
を、まず第１のセルが過消去されているかどうかを確認
して、過消去されていれば第１のセルにプログラミング
パルスを印加し、第２のセルが過消去されているかどう
かを確認して、過消去されていれば第２のセルにプログ
ラミングパルスを印加し、一方のセルが過消去されてい
た場合はプログラミングパルス電圧をインクリメントす
る操作を、カラム上のどのセルも過消去されていないと
確認されるまで繰り返すことにより修復するものであ
る。
関して最適化され、欠陥メモリを廃棄したり、冗長回路
素子を使用したり、さらには誤りコードセルに割当てら
れる領域を大きくする必要がなく、しかもメーカー試験
終了後においても有効であるフラッシュメモリの過消去
セルを修復する方法を提供することにある。 【構成】 本発明は、第１のセル及び第２のセルを持つ
カラムを有するフラッシュメモリアレイ中の過消去セル
を、まず第１のセルが過消去されているかどうかを確認
して、過消去されていれば第１のセルにプログラミング
パルスを印加し、第２のセルが過消去されているかどう
かを確認して、過消去されていれば第２のセルにプログ
ラミングパルスを印加し、一方のセルが過消去されてい
た場合はプログラミングパルス電圧をインクリメントす
る操作を、カラム上のどのセルも過消去されていないと
確認されるまで繰り返すことにより修復するものであ
る。
Description
【０００１】
【産業上の利用分野】本発明は、フラッシュメモリの過
消去されたセルを修復する方法に関するものである。よ
り詳しくは、本発明は、過消去されたフラッシュメモリ
セルをチャンネル・ホットエレクトロン・プログラミン
グを用いて修復する方法に関する。
消去されたセルを修復する方法に関するものである。よ
り詳しくは、本発明は、過消去されたフラッシュメモリ
セルをチャンネル・ホットエレクトロン・プログラミン
グを用いて修復する方法に関する。
【０００２】
【従来の技術】従来の不揮発性半導体メモリの１つにフ
ラッシュ型電気的消去書込み可能リードオンリーメモリ
（フラッシュＥＥＰＲＯＭ；「フラッシュメモリ」）が
ある。フラッシュメモリは、ユーザがプログラムするこ
とができ、いったんプログラムすると、消去を行うま
で、フラッシュメモリはそれらのプログラムデータを保
持し続ける。
ラッシュ型電気的消去書込み可能リードオンリーメモリ
（フラッシュＥＥＰＲＯＭ；「フラッシュメモリ」）が
ある。フラッシュメモリは、ユーザがプログラムするこ
とができ、いったんプログラムすると、消去を行うま
で、フラッシュメモリはそれらのプログラムデータを保
持し続ける。
【０００３】フラッシュメモリセルは、通常、チャンネ
ル・ホットエレクトロン注入法を用いてプログラムさ
れ、高レベルの電圧をセルのソース接合へ印加すること
により消去される。消去アルゴリズムでは、一般に、消
去動作が最も遅いセルが許容最大スレッショルド電圧以
下に消去されるまで、消去パルスをアレイ全体に印加す
る。この時許容最小スレッショルド以下に消去されたセ
ルを一般に過消去されたセルまたは過消去セルと称す
る。過消去セルは、それらのセルに対応するビット線に
漏れ電流を誘起し、その結果同じビット線上の他のセル
を読取る時エラーを生じることがある。
ル・ホットエレクトロン注入法を用いてプログラムさ
れ、高レベルの電圧をセルのソース接合へ印加すること
により消去される。消去アルゴリズムでは、一般に、消
去動作が最も遅いセルが許容最大スレッショルド電圧以
下に消去されるまで、消去パルスをアレイ全体に印加す
る。この時許容最小スレッショルド以下に消去されたセ
ルを一般に過消去されたセルまたは過消去セルと称す
る。過消去セルは、それらのセルに対応するビット線に
漏れ電流を誘起し、その結果同じビット線上の他のセル
を読取る時エラーを生じることがある。
【０００４】フラッシュメモリのメーカーは、様々な技
術を駆使してセル過消去の発生をできるだけ少なくする
試みを行っている。そのために、集積回路プロセス最適
化法や製造品質管理法が典型的に採り入れられている。
しかしながら、これらの方法による過消去の完全な排除
は達成されそうもない。
術を駆使してセル過消去の発生をできるだけ少なくする
試みを行っている。そのために、集積回路プロセス最適
化法や製造品質管理法が典型的に採り入れられている。
しかしながら、これらの方法による過消去の完全な排除
は達成されそうもない。
【０００５】フラッシュメモリの過消去感度（過消去の
起こり易さ）は、読取り検出系を最適化することによっ
て最小限にすることができる。しかしながら、最適化さ
れた読取り検出系にも２つの問題点がある。まず、最適
化された読取り検出系によって過消去をなくすことは不
可能である。第２には、速度と性能に関してトレードオ
フが必要である。
起こり易さ）は、読取り検出系を最適化することによっ
て最小限にすることができる。しかしながら、最適化さ
れた読取り検出系にも２つの問題点がある。まず、最適
化された読取り検出系によって過消去をなくすことは不
可能である。第２には、速度と性能に関してトレードオ
フが必要である。
【０００６】また、フラッシュメモリのメーカーでは、
メモリを試験して、欠陥のあるセルの代わりに冗長回路
素子を用いるか、あるいはメモリ自体を廃棄することに
よって過消去をなくすやり方も試みられて来た。
メモリを試験して、欠陥のあるセルの代わりに冗長回路
素子を用いるか、あるいはメモリ自体を廃棄することに
よって過消去をなくすやり方も試みられて来た。
【０００７】しかしながら、このようなメーカー試験に
も多くの欠点がある。第１に、冗長回路素子の作り込み
は、フラッシュメモリのコスト、複雑さ、及び読取り速
度遅延を増大させる。第２には、冗長回路素子より欠陥
セルの数が多いフラッシュメモリは廃棄しなければなら
ない。さらには、メーカー試験は、テスト時に消去が正
常なセルが、プログラム／消去サイクルを繰り返した後
も欠陥を生じることがないということを保証するもので
はない。
も多くの欠点がある。第１に、冗長回路素子の作り込み
は、フラッシュメモリのコスト、複雑さ、及び読取り速
度遅延を増大させる。第２には、冗長回路素子より欠陥
セルの数が多いフラッシュメモリは廃棄しなければなら
ない。さらには、メーカー試験は、テスト時に消去が正
常なセルが、プログラム／消去サイクルを繰り返した後
も欠陥を生じることがないということを保証するもので
はない。
【０００８】過消去によって引き起こされたエラーを除
去する方法としては、ハミングコード方式のような誤り
訂正コードを用いたものもある。不都合なことに、誤り
訂正コードを用いると、通常フラッシュメモリに余分の
メモリセルを付加することが必要となり、そのためにコ
スト増を招く。
去する方法としては、ハミングコード方式のような誤り
訂正コードを用いたものもある。不都合なことに、誤り
訂正コードを用いると、通常フラッシュメモリに余分の
メモリセルを付加することが必要となり、そのためにコ
スト増を招く。
【０００９】
【発明が解決しようとする課題】本発明の一つの目的
は、フラッシュメモリにおける過消去を修復することに
ある。
は、フラッシュメモリにおける過消去を修復することに
ある。
【００１０】本発明のもう一つの目的は、速度及び電力
消費の両面に関して最適化された過消去を修復する方法
を提供することにある。
消費の両面に関して最適化された過消去を修復する方法
を提供することにある。
【００１１】本発明のもう一つの目的は、欠陥メモリを
廃棄しなくとも済む過消去セルを修復する方法を提供す
ることにある。
廃棄しなくとも済む過消去セルを修復する方法を提供す
ることにある。
【００１２】本発明のもう一つ目的は、冗長回路素子を
使用しない過消去セルを修復する方法を提供することに
ある。
使用しない過消去セルを修復する方法を提供することに
ある。
【００１３】本発明の方法のもう一つの目的は、誤りコ
ードセルに割当てられる領域を大きくすることなくフラ
ッシュメモリ中の過消去を修復することにある。
ードセルに割当てられる領域を大きくすることなくフラ
ッシュメモリ中の過消去を修復することにある。
【００１４】本発明のもう一つの目的は、メーカー試験
終了後においても有効な過消去セルを修復する方法を提
供することにある。
終了後においても有効な過消去セルを修復する方法を提
供することにある。
【００１５】
【課題を解決するための手段】上記目的達成のための本
発明によるフラッシュメモリアレイ中の過消去セルを修
復する方法は、少なくとも２つのセルを有する少なくと
も１本のカラムよりなるフラッシュメモリアレイの修復
を、その第１のセルが過消去されているかどうかを判断
し、もし過消去されていれば単発のプログラミングパル
スを印加するステップで開始するものである。次に、第
２のセルを試験して、過消去されているかどうかを確認
し、過消去されていれば、その第２のセルにプログラミ
ングパルスを印加する。その後、どちらかのセルが過消
去されていることが確認された場合は、プログラミング
電圧のレベルを第１の大きさだけ上げる。これらのステ
ップを、どのセルも過消去されていないと確認されるに
至るまで繰り返す。
発明によるフラッシュメモリアレイ中の過消去セルを修
復する方法は、少なくとも２つのセルを有する少なくと
も１本のカラムよりなるフラッシュメモリアレイの修復
を、その第１のセルが過消去されているかどうかを判断
し、もし過消去されていれば単発のプログラミングパル
スを印加するステップで開始するものである。次に、第
２のセルを試験して、過消去されているかどうかを確認
し、過消去されていれば、その第２のセルにプログラミ
ングパルスを印加する。その後、どちらかのセルが過消
去されていることが確認された場合は、プログラミング
電圧のレベルを第１の大きさだけ上げる。これらのステ
ップを、どのセルも過消去されていないと確認されるに
至るまで繰り返す。
【００１６】以下、本発明を実施例により添付図面を参
照しつつ詳細に説明する。添付図面において、本発明
は、限定のためではなく例示説明のために図示したもの
であり、また同様の構成部分または要素は同じ参照記号
により表されている。
照しつつ詳細に説明する。添付図面において、本発明
は、限定のためではなく例示説明のために図示したもの
であり、また同様の構成部分または要素は同じ参照記号
により表されている。
【００１７】
【実施例】フラッシュメモリの一部分２０を図１に示
す。この部分２０は、アレイ９０、Ｘデコーダ７８、Ｙ
デコーダ９４、及びセンスアンプ／出力デコーダ９６を
含む。データはアレイ９０内に記憶される。アレイ９０
はＸデコーダ７８及びＹデコーダ９４によってアクセス
される。
す。この部分２０は、アレイ９０、Ｘデコーダ７８、Ｙ
デコーダ９４、及びセンスアンプ／出力デコーダ９６を
含む。データはアレイ９０内に記憶される。アレイ９０
はＸデコーダ７８及びＹデコーダ９４によってアクセス
される。
【００１８】以下にさらに詳細に説明するように、アレ
イ９０の過消去セルを修復するには反復法が用いられ
る。まず最初に、カラム上のセルを試験して、過消去さ
れているかどうかが確認される。過消去セルには、低電
圧レベルの単発プログラミングパルスが供給される。ど
のセルも過消去されていないことが確認され、全てのセ
ルが修復されるまで、そのカラム上のセルを繰り返して
試験し、過消去セルに単発プログラミングパルスを印加
する。
イ９０の過消去セルを修復するには反復法が用いられ
る。まず最初に、カラム上のセルを試験して、過消去さ
れているかどうかが確認される。過消去セルには、低電
圧レベルの単発プログラミングパルスが供給される。ど
のセルも過消去されていないことが確認され、全てのセ
ルが修復されるまで、そのカラム上のセルを繰り返して
試験し、過消去セルに単発プログラミングパルスを印加
する。
【００１９】ＶPP３６はフラッシュメモリ２０用の消去
／プログラム電源である。ＶPP上にハイ電圧レベルがな
い時は、フラッシュメモリはリードオンリーメモリ（Ｒ
ＯＭ）として動作する。アドレス線５７及び８２によっ
て指示されるアドレスに記憶されたデータは、データ線
５９を介して取り出される。
／プログラム電源である。ＶPP上にハイ電圧レベルがな
い時は、フラッシュメモリはリードオンリーメモリ（Ｒ
ＯＭ）として動作する。アドレス線５７及び８２によっ
て指示されるアドレスに記憶されたデータは、データ線
５９を介して取り出される。
【００２０】アレイ９０は、適切なコマンドシーケンス
に従ってＶPP３６を１２ボルトに上げることにより消去
あるいはプログラムすることができる。
に従ってＶPP３６を１２ボルトに上げることにより消去
あるいはプログラムすることができる。
【００２１】アドレス信号Ａｘ５７及びＡｙ８２を用い
てアレイ９０の内部の所望のデータを選択することがで
きる。Ｘデコーダ７８は、Ａｘ５７に応答してアレイ９
０内の適切な行を選択する。この理由から、Ｘデコーダ
７８は行デコーダ７８とも呼ばれる。Ｘデコーダ７８
は、バス８３を介してアレイ９０内の指示された行を能
動（アクティブ）状態にする。同様に、Ｙデコーダ９４
は、Ａｙ８２に応答してアレイ９０内の適切なカラムを
選択する。その機能の故に、Ｙデコーダ９４はカラムデ
コーダ９４とも呼ばれる。Ｙデコーダ９４は、バス９７
を介してアレイ内の指示されたカラムを選択する。
てアレイ９０の内部の所望のデータを選択することがで
きる。Ｘデコーダ７８は、Ａｘ５７に応答してアレイ９
０内の適切な行を選択する。この理由から、Ｘデコーダ
７８は行デコーダ７８とも呼ばれる。Ｘデコーダ７８
は、バス８３を介してアレイ９０内の指示された行を能
動（アクティブ）状態にする。同様に、Ｙデコーダ９４
は、Ａｙ８２に応答してアレイ９０内の適切なカラムを
選択する。その機能の故に、Ｙデコーダ９４はカラムデ
コーダ９４とも呼ばれる。Ｙデコーダ９４は、バス９７
を介してアレイ内の指示されたカラムを選択する。
【００２２】アレイ９０から読出されたデータは、バス
９７を介してＹデコーダ９４へ出力される。Ｙデコーダ
９４は、バス９７からのデータをセンスアンプ（センス
増幅器）１００〜１０７に供給する。センスアンプ１０
０〜１０７は、セルが負に帯電されているかどうかを判
定する。センスアンプ１００〜１０７はバス５９を介し
てデータを出力する。
９７を介してＹデコーダ９４へ出力される。Ｙデコーダ
９４は、バス９７からのデータをセンスアンプ（センス
増幅器）１００〜１０７に供給する。センスアンプ１０
０〜１０７は、セルが負に帯電されているかどうかを判
定する。センスアンプ１００〜１０７はバス５９を介し
てデータを出力する。
【００２３】アレイ９０の一部分２００を図２に示す。
部分２００は、各々電界効果トランジスタよりなるメモ
リセル１５０〜１８５を含む。セル１０５〜１８５は、
当技術分野において通常行われているように、ワード線
２０１〜２０６とビット線１１１〜１１６との交点に形
成されている。
部分２００は、各々電界効果トランジスタよりなるメモ
リセル１５０〜１８５を含む。セル１０５〜１８５は、
当技術分野において通常行われているように、ワード線
２０１〜２０６とビット線１１１〜１１６との交点に形
成されている。
【００２４】ワード線２０１〜２０６はＸ線または行線
とも呼ばれる。２０１〜２０６の各ワード線は、各特定
行中のメモリセルのゲートと結合されている。例えばワ
ード線２０１はメモリセル１５０〜１５５のゲートに結
合されている。
とも呼ばれる。２０１〜２０６の各ワード線は、各特定
行中のメモリセルのゲートと結合されている。例えばワ
ード線２０１はメモリセル１５０〜１５５のゲートに結
合されている。
【００２５】ビット線１１１〜１１６はカラム線または
Ｙ線とも呼ばれる。１１１〜１１６の各ビット線はメモ
リセルのカラムと結合されている。例えば、ビット線１
１１は、メモリセル１５０、１５６、１６２、１６８、
１７４及び１８０のドレインと結合されている。ビット
線１１１〜１１６はＹデコーダ９４にも結合されてい
る。
Ｙ線とも呼ばれる。１１１〜１１６の各ビット線はメモ
リセルのカラムと結合されている。例えば、ビット線１
１１は、メモリセル１５０、１５６、１６２、１６８、
１７４及び１８０のドレインと結合されている。ビット
線１１１〜１１６はＹデコーダ９４にも結合されてい
る。
【００２６】共通ソース線１４１は、メモリセル１５０
〜１８５のソースに印加される電圧の大きさを調整する
ソーススイッチと結合されている。共通ソース線１４１
は、第１のローカルソース線１２１〜１２６及び第２の
ローカルソース線１３１〜１３５にも結合されている。
第１のローカルソース線１２１〜１２６は、各々アレイ
９０の特定の行と結合されている。同様に、第２のロー
カルソース線１３１〜１３５は、各々特定のカラムと結
合されている。これらのソース線１２１〜１２６、１３
１〜１３５、及び１４１は、全体として、セル１０５〜
１８５のソースに電圧を印加するための経路を形成して
いる。
〜１８５のソースに印加される電圧の大きさを調整する
ソーススイッチと結合されている。共通ソース線１４１
は、第１のローカルソース線１２１〜１２６及び第２の
ローカルソース線１３１〜１３５にも結合されている。
第１のローカルソース線１２１〜１２６は、各々アレイ
９０の特定の行と結合されている。同様に、第２のロー
カルソース線１３１〜１３５は、各々特定のカラムと結
合されている。これらのソース線１２１〜１２６、１３
１〜１３５、及び１４１は、全体として、セル１０５〜
１８５のソースに電圧を印加するための経路を形成して
いる。
【００２７】現在当技術分野において行われているよう
に、メモリセル１５０〜１８５は、ワード線２０１〜２
０６に約１２ボルトの電位を、またビット線１１１〜１
１６に約７ボルトの電位を印加し、共通ソース線１４１
をアースに接続することによってプログラムされる。
に、メモリセル１５０〜１８５は、ワード線２０１〜２
０６に約１２ボルトの電位を、またビット線１１１〜１
１６に約７ボルトの電位を印加し、共通ソース線１４１
をアースに接続することによってプログラムされる。
【００２８】メモリセル１５０〜１８５は、共通ソース
線１４１に約１２ボルトの電位を印加し、ワード線２０
１〜２０６を接地すると共に、ビット線１１１〜１１６
を浮かすことによって消去される。正しく消去されたメ
モリセルは、０ボルトと３ボルトの間の正のスレッショ
ルド電圧を有する。
線１４１に約１２ボルトの電位を印加し、ワード線２０
１〜２０６を接地すると共に、ビット線１１１〜１１６
を浮かすことによって消去される。正しく消去されたメ
モリセルは、０ボルトと３ボルトの間の正のスレッショ
ルド電圧を有する。
【００２９】アレイ９０の消去は、オンチップ論理ある
いはオフチップマイクロプロセッサによって制御された
アルゴリズムを用いて行われる。典型的に言うと、これ
らのアルゴリズムは、アレイ９０中の消去動作が最も遅
いセルが最大許容スレッショルド電圧以下に消去される
まで、消去パルスをアレイ９０に繰り返し印加する。
いはオフチップマイクロプロセッサによって制御された
アルゴリズムを用いて行われる。典型的に言うと、これ
らのアルゴリズムは、アレイ９０中の消去動作が最も遅
いセルが最大許容スレッショルド電圧以下に消去される
まで、消去パルスをアレイ９０に繰り返し印加する。
【００３０】アレイ９０は、他のメモリセルよりはるか
に速く消去される欠陥メモリセルを多数含む場合があ
る。これらの欠陥メモリセルは、消去動作が最も遅いセ
ルのスレッショルド電圧を許容レベルに、すなわち約３
ボルトに降下させるのに必要な時間と同じ時間で、最小
許容消去電圧（通常ゼロボルト）以下のスレッショルド
電圧に消去され得る。すると、これらの欠陥メモリセル
は、たとえゲートが接地されていても、それらの対応す
るビット線１１１〜１１６に漏れ電流を誘起することが
ある。その結果、正しく消去されたセルの過消去検査の
間、センスアンプ１００〜１０７によって検出される電
流は、正しく消去されたセルの電流とビット線の漏れ電
流との和になる。このために、正しく消去されたセルが
過消去されていると誤認される場合がある。言い換える
と、ビット線の漏れ電流の結果、正しく消去されたセル
のスレッショルド電圧がゼロボルト以下であると認識さ
れてしまうことになる。
に速く消去される欠陥メモリセルを多数含む場合があ
る。これらの欠陥メモリセルは、消去動作が最も遅いセ
ルのスレッショルド電圧を許容レベルに、すなわち約３
ボルトに降下させるのに必要な時間と同じ時間で、最小
許容消去電圧（通常ゼロボルト）以下のスレッショルド
電圧に消去され得る。すると、これらの欠陥メモリセル
は、たとえゲートが接地されていても、それらの対応す
るビット線１１１〜１１６に漏れ電流を誘起することが
ある。その結果、正しく消去されたセルの過消去検査の
間、センスアンプ１００〜１０７によって検出される電
流は、正しく消去されたセルの電流とビット線の漏れ電
流との和になる。このために、正しく消去されたセルが
過消去されていると誤認される場合がある。言い換える
と、ビット線の漏れ電流の結果、正しく消去されたセル
のスレッショルド電圧がゼロボルト以下であると認識さ
れてしまうことになる。
【００３１】上記のような正しく消去されたセルの誤認
識は、そのセルを消去検査にパスさせようとしてスレッ
ショルド電圧を上げることによりセルが過修復される危
険を生じさせる。過修復は、セルのスレッショルド電圧
が消去のための許容上限以上に引き上げられたとき起こ
る。
識は、そのセルを消去検査にパスさせようとしてスレッ
ショルド電圧を上げることによりセルが過修復される危
険を生じさせる。過修復は、セルのスレッショルド電圧
が消去のための許容上限以上に引き上げられたとき起こ
る。
【００３２】図３は、過消去されたフラッシュメモリを
修復するための一つの回路３００を示す。回路３００
は、テスタ３１０、及び前述の部分２０を含む修復すべ
きフラッシュメモリ３２０よりなる。テスタ３１０は、
好ましくはコンピュータ制御とする。ただし、より簡単
な装置を用いることも可能である。また、テスタ３１０
の機能は、以下に述べるような書込み状態機械（ｗｒｉ
ｔｅ ｓｔａｔｅ ｍａｃｈｉｎｅ）を用いて行わせる
ことも可能である。
修復するための一つの回路３００を示す。回路３００
は、テスタ３１０、及び前述の部分２０を含む修復すべ
きフラッシュメモリ３２０よりなる。テスタ３１０は、
好ましくはコンピュータ制御とする。ただし、より簡単
な装置を用いることも可能である。また、テスタ３１０
の機能は、以下に述べるような書込み状態機械（ｗｒｉ
ｔｅ ｓｔａｔｅ ｍａｃｈｉｎｅ）を用いて行わせる
ことも可能である。
【００３３】テスタ３１０は、フラッシュメモリ３２０
が必要とする全ての入力を発生させ、かつメモリ３２０
によって出力されるデータを読取る。テスタ３１０から
のアドレス信号はバス５７及び８２に供給される。ま
た、テスタ３１０は、消去／プログラム電圧ＶPP３６を
発生させ、制御する。テスタ３１０は、過消去セルを修
復するのに必要なようにＶPP３６の電圧レベルを変化さ
せる。テスタ３１０は、フラッシュメモリ３２０によっ
て出力されたデータをバス５９を介して読込む。テスタ
３１０は、図４のアルゴリズムを用いて過消去セルを修
復する。
が必要とする全ての入力を発生させ、かつメモリ３２０
によって出力されるデータを読取る。テスタ３１０から
のアドレス信号はバス５７及び８２に供給される。ま
た、テスタ３１０は、消去／プログラム電圧ＶPP３６を
発生させ、制御する。テスタ３１０は、過消去セルを修
復するのに必要なようにＶPP３６の電圧レベルを変化さ
せる。テスタ３１０は、フラッシュメモリ３２０によっ
て出力されたデータをバス５９を介して読込む。テスタ
３１０は、図４のアルゴリズムを用いて過消去セルを修
復する。
【００３４】簡単に言うと、この過消去セル修復方法
は、過消去検査及び低電圧レベルプログラミングを用い
た反復プロセスでよりなる。修復は、カラムを選択し、
そのカラム上の各セルを試験して、過消去されたセルが
あるかどうかを確認するステップで開始される。この手
順は、一般に過消去検査と呼ばれている。セルは、最小
許容スレッショルド電圧において予測された電流を超え
る電流が流れるとき、過消去されていると判定される。
修復は、単発の低電圧レベルプログラミングパルスを過
消去セルに印加することによって行われる。プログラミ
ングパルスのレベルは、他の動作条件にかかわらず、セ
ルが過修復されれることが全くないような十分に低いレ
ベルとする。カラム上の残りのセルも同様にして試験す
る。選択されたカラム上のいずれかのセルが過消去にな
っていると判定された場合は、そのカラム上の各セルに
ついて２回目の過消去検査を行う。それらの過消去と判
定されたセルは、やはり単発の低電圧レベルパルスによ
ってプログラムする。ただし、今回の修復パスにおける
プログラミングパルスの電圧レベルは、前回の修復パス
よりも高くする。これらのステップは、カラム上のどの
セルも過消去されていないということが確認されるまで
繰り返される。
は、過消去検査及び低電圧レベルプログラミングを用い
た反復プロセスでよりなる。修復は、カラムを選択し、
そのカラム上の各セルを試験して、過消去されたセルが
あるかどうかを確認するステップで開始される。この手
順は、一般に過消去検査と呼ばれている。セルは、最小
許容スレッショルド電圧において予測された電流を超え
る電流が流れるとき、過消去されていると判定される。
修復は、単発の低電圧レベルプログラミングパルスを過
消去セルに印加することによって行われる。プログラミ
ングパルスのレベルは、他の動作条件にかかわらず、セ
ルが過修復されれることが全くないような十分に低いレ
ベルとする。カラム上の残りのセルも同様にして試験す
る。選択されたカラム上のいずれかのセルが過消去にな
っていると判定された場合は、そのカラム上の各セルに
ついて２回目の過消去検査を行う。それらの過消去と判
定されたセルは、やはり単発の低電圧レベルパルスによ
ってプログラムする。ただし、今回の修復パスにおける
プログラミングパルスの電圧レベルは、前回の修復パス
よりも高くする。これらのステップは、カラム上のどの
セルも過消去されていないということが確認されるまで
繰り返される。
【００３５】本発明の過消去セルの修復方法は、最大数
１００マイクロアンペアのビット線漏れ電流を許容する
ことができる。このように不確かさ許容性（ｒｏｂｕｓ
ｔｎｅｓｓ）が大きいのは、一つには、最初のプログラ
ミング電圧レベル及び欠陥セルと正常セルとの挙動の違
いを適切に選択したことによるものである。ここで、カ
ラムにスレッショルド電圧ＶT が約−５ボルトの酷く過
消去されたセルがあると仮定する。この酷く過消去され
たセルは、同じカラム上の他の全てのセルを過消去検査
で不合格とするのに十分な電流を引き込む。本発明の修
復方法によれば、カラム上の各セルは、非常に低い電圧
レベルで１パスに１回だけプログラムされる。最初のプ
ログラミングパルスの電圧は、カラム上のどのセルも全
く過修復されることがないように十分低く選択される。
一般に、チャンネル・ホットエレクトロン・プログラミ
ングはドライブ電圧（ＶG ―ＶT ）に指数関数的に依存
する。ここで、ＶG はプログラミング時に用いられるゲ
ート電圧であり、ＶT はプログラム中のセルのスレッシ
ョルド電圧である。ＶG が５ボルトに等しい場合、ＶT
が２ボルトの正しく消去されたセルは非常にゆっくりプ
ログラムされる。これに対して、酷く過消去されたセル
は非常に速くプログラムされる。このように、最初の低
電圧レベルのプログラミングパルスは正しく消去された
セルに対してはほとんど影響を及ぼさないが、酷く過消
去されたセルには非常に大きく作用する。最初のプログ
ラミング／修復パスの結果、次のプログラミング／修復
パスの間のビット線漏れ電流は減少する。この多回パス
修復方法は、漏れ電流によって引き起こされるエラーを
なくすのに役立ち、かつ過修復の危険性を少なくするの
に役立つ。
１００マイクロアンペアのビット線漏れ電流を許容する
ことができる。このように不確かさ許容性（ｒｏｂｕｓ
ｔｎｅｓｓ）が大きいのは、一つには、最初のプログラ
ミング電圧レベル及び欠陥セルと正常セルとの挙動の違
いを適切に選択したことによるものである。ここで、カ
ラムにスレッショルド電圧ＶT が約−５ボルトの酷く過
消去されたセルがあると仮定する。この酷く過消去され
たセルは、同じカラム上の他の全てのセルを過消去検査
で不合格とするのに十分な電流を引き込む。本発明の修
復方法によれば、カラム上の各セルは、非常に低い電圧
レベルで１パスに１回だけプログラムされる。最初のプ
ログラミングパルスの電圧は、カラム上のどのセルも全
く過修復されることがないように十分低く選択される。
一般に、チャンネル・ホットエレクトロン・プログラミ
ングはドライブ電圧（ＶG ―ＶT ）に指数関数的に依存
する。ここで、ＶG はプログラミング時に用いられるゲ
ート電圧であり、ＶT はプログラム中のセルのスレッシ
ョルド電圧である。ＶG が５ボルトに等しい場合、ＶT
が２ボルトの正しく消去されたセルは非常にゆっくりプ
ログラムされる。これに対して、酷く過消去されたセル
は非常に速くプログラムされる。このように、最初の低
電圧レベルのプログラミングパルスは正しく消去された
セルに対してはほとんど影響を及ぼさないが、酷く過消
去されたセルには非常に大きく作用する。最初のプログ
ラミング／修復パスの結果、次のプログラミング／修復
パスの間のビット線漏れ電流は減少する。この多回パス
修復方法は、漏れ電流によって引き起こされるエラーを
なくすのに役立ち、かつ過修復の危険性を少なくするの
に役立つ。
【００３６】低いゲート電圧レベルで修復を開始するる
ことは、他の理由からも有利である。チャンネル・ホッ
トエレクトロン・プログラミングの特性は温度、製造条
件及びどれだけ使用したかによって変化するので、あら
ゆるフラッシュメモリについてある特定電圧が最適であ
るということはなく、あるいは同じフラッシュメモリの
場合であってもその使用寿命を通じて一つの特定電圧が
最適であるということはない。このように、本発明の過
消去修復方法おいては、低電圧レベルから開始すること
によって、広範囲にわたる特定の最適電圧が適用可能で
ある。
ことは、他の理由からも有利である。チャンネル・ホッ
トエレクトロン・プログラミングの特性は温度、製造条
件及びどれだけ使用したかによって変化するので、あら
ゆるフラッシュメモリについてある特定電圧が最適であ
るということはなく、あるいは同じフラッシュメモリの
場合であってもその使用寿命を通じて一つの特定電圧が
最適であるということはない。このように、本発明の過
消去修復方法おいては、低電圧レベルから開始すること
によって、広範囲にわたる特定の最適電圧が適用可能で
ある。
【００３７】本発明の修復方法には、これ以外にもいく
つか長所がある。本発明の方法を用いると、欠陥メモリ
を廃棄するのではなく、修復して利用することができ
る。本発明の修復方法では、欠陥セルをバイパスするの
ではなく、修復するので、貴重な冗長回路素子を用いる
必要がない。その上、本発明の修復方法によれば、過消
去セルの修復をメーカー試験後行うことが可能である。
つか長所がある。本発明の方法を用いると、欠陥メモリ
を廃棄するのではなく、修復して利用することができ
る。本発明の修復方法では、欠陥セルをバイパスするの
ではなく、修復するので、貴重な冗長回路素子を用いる
必要がない。その上、本発明の修復方法によれば、過消
去セルの修復をメーカー試験後行うことが可能である。
【００３８】図４には本発明の修復方法が詳細に示され
ている。修復は、テスタ３１０がアドレス信号Ａｙ８２
をアレイ９０内の最初のカラムにセットするステップ４
００で始まる。アレイ９０内の最初のカラムを選択する
のは、もっぱら便宜上でしかない。
ている。修復は、テスタ３１０がアドレス信号Ａｙ８２
をアレイ９０内の最初のカラムにセットするステップ４
００で始まる。アレイ９０内の最初のカラムを選択する
のは、もっぱら便宜上でしかない。
【００３９】アドレス信号Ａｙ８２をセットした後、テ
スタ３１０はステップ４０２へ進む。ステップ４０２に
おいて、ＣＯＵＮＴと呼ばれるカウンタがゼロに初期化
される。テスタ３１０は、ＣＯＵＮＴを用いて現在アド
レス指定されているカラムに対して実行されるプログラ
ミング／修復パスの数を記録する。
スタ３１０はステップ４０２へ進む。ステップ４０２に
おいて、ＣＯＵＮＴと呼ばれるカウンタがゼロに初期化
される。テスタ３１０は、ＣＯＵＮＴを用いて現在アド
レス指定されているカラムに対して実行されるプログラ
ミング／修復パスの数を記録する。
【００４０】次に、テスタ３１０はステップ４０２から
ステップ４０４へ進む。ステップ４０４において、テス
タ３１０はフラグＢＡＤＣＯＬＵＭＮを偽にセットす
る。ＢＡＤＣＯＬＵＭＮは、現在アドレス指定されてい
るカラム上のいずれかのセルが過消去になっていると判
定されたかどうかを示す。テスタ３１０は、後で、ＢＡ
ＤＣＯＬＵＭＮに基づき現在アドレス指定されているカ
ラムについてさらにプログラミング／修復パスを実行す
べきかどうかを決定する。
ステップ４０４へ進む。ステップ４０４において、テス
タ３１０はフラグＢＡＤＣＯＬＵＭＮを偽にセットす
る。ＢＡＤＣＯＬＵＭＮは、現在アドレス指定されてい
るカラム上のいずれかのセルが過消去になっていると判
定されたかどうかを示す。テスタ３１０は、後で、ＢＡ
ＤＣＯＬＵＭＮに基づき現在アドレス指定されているカ
ラムについてさらにプログラミング／修復パスを実行す
べきかどうかを決定する。
【００４１】次に、テスタ３１０はステップ４０４から
ステップ４０６へ進む。ステップ４０６においては、テ
スタ３１０は、アドレス信号Ａｘ５７を選択されたカラ
ム上の最初のセルにセットする。この場合も、最初のセ
ルを選択するのはもっぱら便宜上でしかない。
ステップ４０６へ進む。ステップ４０６においては、テ
スタ３１０は、アドレス信号Ａｘ５７を選択されたカラ
ム上の最初のセルにセットする。この場合も、最初のセ
ルを選択するのはもっぱら便宜上でしかない。
【００４２】次に、テスタ３１０はステップ４０６から
ステップ４０８へ進む。ステップ４０８において、テス
タ３１０は、現在アドレス指定されているセルのスレッ
ショルド電圧を試験して、そのセルが過消去になってい
るかどうかを判定する。セルは、そのスレッショルド電
圧がゼロボルト以下であれば過消去されているとみなさ
れる。
ステップ４０８へ進む。ステップ４０８において、テス
タ３１０は、現在アドレス指定されているセルのスレッ
ショルド電圧を試験して、そのセルが過消去になってい
るかどうかを判定する。セルは、そのスレッショルド電
圧がゼロボルト以下であれば過消去されているとみなさ
れる。
【００４３】テスタ３１０は、ＯＶＥＲＥＲＡＳＥ−Ｖ
ＥＲＩＦＹコマンドを特別な基準セルと共に用いてセル
が過消去されているかどうかを判定する。このＯＶＥＲ
ＥＲＡＳＥ−ＶＥＲＩＦＹコマンドによって、フラッシ
ュメモリユーザは消去動作が首尾よく行われたかどうか
を確認することが可能となる。トリミング可能な基準セ
ルによって、テスタ３１０はセルが過消去されているか
どうかをＯＶＥＲＥＲＡＳＥ−ＶＥＲＩＦＹコマンドを
用いて決定することを可能となる。
ＥＲＩＦＹコマンドを特別な基準セルと共に用いてセル
が過消去されているかどうかを判定する。このＯＶＥＲ
ＥＲＡＳＥ−ＶＥＲＩＦＹコマンドによって、フラッシ
ュメモリユーザは消去動作が首尾よく行われたかどうか
を確認することが可能となる。トリミング可能な基準セ
ルによって、テスタ３１０はセルが過消去されているか
どうかをＯＶＥＲＥＲＡＳＥ−ＶＥＲＩＦＹコマンドを
用いて決定することを可能となる。
【００４４】ＯＶＥＲＥＲＡＳＥ−ＶＥＲＩＦＹコマン
ドを用いた過消去検査回路５００の構成を図５に示す。
アレイセル５０２はアドレス信号Ａｙ８２及びＡｘ５７
によって選択される。アレイセル５０２は、センスアン
プ５０４の一方の入力に結合されている。センスアンプ
５０４のもう一方の入力はトリミング可能なな基準セル
５０６に結合されている。通常製造時に過消去検査に先
立って、基準セル５０６のスレッショルド電圧は、消去
されたセルの最小許容電圧を表す電圧にトリミングされ
る。好ましくは、基準セル５０６のスレッショルド電圧
は０．５ボルトにトリミングする。
ドを用いた過消去検査回路５００の構成を図５に示す。
アレイセル５０２はアドレス信号Ａｙ８２及びＡｘ５７
によって選択される。アレイセル５０２は、センスアン
プ５０４の一方の入力に結合されている。センスアンプ
５０４のもう一方の入力はトリミング可能なな基準セル
５０６に結合されている。通常製造時に過消去検査に先
立って、基準セル５０６のスレッショルド電圧は、消去
されたセルの最小許容電圧を表す電圧にトリミングされ
る。好ましくは、基準セル５０６のスレッショルド電圧
は０．５ボルトにトリミングする。
【００４５】過消去検査の間、同じ電圧レベル（約５ボ
ルト）がアレイセル５０２と基準セル５０６のゲートへ
印加される。アレイセル５０２のスレッショルド電圧が
基準セル５０６のそれより低いと、センスアンプ５０４
は論理値１を出力し、セル５０２が過消去されているこ
とをテスタ３１０に示す。同様にして、センスアンプ５
０４からの論理値０はセル５０２が過消去されていない
ことをテスタ３１０に指示する。
ルト）がアレイセル５０２と基準セル５０６のゲートへ
印加される。アレイセル５０２のスレッショルド電圧が
基準セル５０６のそれより低いと、センスアンプ５０４
は論理値１を出力し、セル５０２が過消去されているこ
とをテスタ３１０に示す。同様にして、センスアンプ５
０４からの論理値０はセル５０２が過消去されていない
ことをテスタ３１０に指示する。
【００４６】あるいは、過消去検査は、ＥＲＡＳＥ−Ｖ
ＥＲＩＦＹコマンド及びＰＲＯＧＲＡＭ−ＶＥＲＩＦＹ
コマンドを用いて行うことができる。これらの検査コマ
ンドは全て、特別な基準セルを各センスアンプと結合す
る。これらのコマンド間の唯一の違いは、特別な基準セ
ルのＶT である。特定のコマンドと関連する特別な基準
セルのＶT が約０．５Ｖにトリミングされている限り、
過消去検査はその特定コマンドを用いて実行することが
できる。
ＥＲＩＦＹコマンド及びＰＲＯＧＲＡＭ−ＶＥＲＩＦＹ
コマンドを用いて行うことができる。これらの検査コマ
ンドは全て、特別な基準セルを各センスアンプと結合す
る。これらのコマンド間の唯一の違いは、特別な基準セ
ルのＶT である。特定のコマンドと関連する特別な基準
セルのＶT が約０．５Ｖにトリミングされている限り、
過消去検査はその特定コマンドを用いて実行することが
できる。
【００４７】図５の回路による過消去検査方式によれ
ば、正しく過消去されたセルは全て識別される。しかし
ながら、ビット線漏れ電流があると、回路５００が正し
く消去されたセルを過消去されていると誤認することが
起こり得る。この誤認の結果、誤認されたセルが過修復
される危険が生じる。そのために、最初のプログラミン
グ電圧レベルは過修復を防ぐように選択される。
ば、正しく過消去されたセルは全て識別される。しかし
ながら、ビット線漏れ電流があると、回路５００が正し
く消去されたセルを過消去されていると誤認することが
起こり得る。この誤認の結果、誤認されたセルが過修復
される危険が生じる。そのために、最初のプログラミン
グ電圧レベルは過修復を防ぐように選択される。
【００４８】ステップ４０８においてセルが過消去され
ていると判定されると、テスタ３１０はステップ４１０
へ分岐する。テスタ３１０は、ステップ４１０において
過消去セルを単発のプログラミングパルスを印加するこ
とにより修復することを試みる。アドレス指定されたカ
ラムを通す最初のパスにおいて、テスタ３１０は、ＶPP
３６を開始電圧レベルＶSTART に上げ、ＰＲＯＧＲＡＭ
コマンドを出す。
ていると判定されると、テスタ３１０はステップ４１０
へ分岐する。テスタ３１０は、ステップ４１０において
過消去セルを単発のプログラミングパルスを印加するこ
とにより修復することを試みる。アドレス指定されたカ
ラムを通す最初のパスにおいて、テスタ３１０は、ＶPP
３６を開始電圧レベルＶSTART に上げ、ＰＲＯＧＲＡＭ
コマンドを出す。
【００４９】ＶSTART は、動作条件にかかわらず、セル
のゲートへ印加した単発パルスによって過修復が引き起
こされることがないよう十分に低くすべきである。ま
た、ＶSTART は、セルのドレイン電圧をプログラミング
が可能なだけ十分高くするに足る電圧レベルとすべきで
ある。プログラミング時のセルドレインの許容最小電圧
は約４ボルトである。従って、ゲート電圧及びドレイン
電圧の独立制御なしで、ドレイン電圧が通常ＶPP／２で
あるとすると、可能な最低ＶSTART は約８ボルトとな
る。ゲート電圧及びドレイン電圧の独立制御が可能な回
路においては、修復はゲート電圧を３ボルトまで低くし
ても開始することができる。チャンネル・ホットエレク
トロン・プログラミングは、ＶSTART ５ボルトで行うこ
とが好ましい。
のゲートへ印加した単発パルスによって過修復が引き起
こされることがないよう十分に低くすべきである。ま
た、ＶSTART は、セルのドレイン電圧をプログラミング
が可能なだけ十分高くするに足る電圧レベルとすべきで
ある。プログラミング時のセルドレインの許容最小電圧
は約４ボルトである。従って、ゲート電圧及びドレイン
電圧の独立制御なしで、ドレイン電圧が通常ＶPP／２で
あるとすると、可能な最低ＶSTART は約８ボルトとな
る。ゲート電圧及びドレイン電圧の独立制御が可能な回
路においては、修復はゲート電圧を３ボルトまで低くし
ても開始することができる。チャンネル・ホットエレク
トロン・プログラミングは、ＶSTART ５ボルトで行うこ
とが好ましい。
【００５０】単発のプログラミングパルスを過消去セル
へ印加した後、テスタ３１０はステップ４１２へ進む。
ステップ４１２においては、テスタ３１０はＢＡＤＣＯ
ＬＵＭＮを真にセットし、現在アドレス指定されたカラ
ム上の少なくとも１つのセルが過消去になっていると確
認されたということを示す。
へ印加した後、テスタ３１０はステップ４１２へ進む。
ステップ４１２においては、テスタ３１０はＢＡＤＣＯ
ＬＵＭＮを真にセットし、現在アドレス指定されたカラ
ム上の少なくとも１つのセルが過消去になっていると確
認されたということを示す。
【００５１】次に、テスタ３１０はステップ４１２から
ステップ４１４へ進む。ステップ４１４においては、テ
スタ３１０は、現在アドレス指定されているカラム上の
全てのセルについて過消去検査を行ったかどうかを確認
する。テスタ３１０は、この確認を行アドレス信号Ａｘ
５７に基づいて行う。
ステップ４１４へ進む。ステップ４１４においては、テ
スタ３１０は、現在アドレス指定されているカラム上の
全てのセルについて過消去検査を行ったかどうかを確認
する。テスタ３１０は、この確認を行アドレス信号Ａｘ
５７に基づいて行う。
【００５２】全てのセルについて検査が完了していなけ
れば、テスタ３１０はステップ４１６へ分岐する。ステ
ップ４１６においては、行アドレスＡｘ５７がインクリ
メントされ、テスタ３１０はカラム上の次のセルの検査
が可能な状態となる。
れば、テスタ３１０はステップ４１６へ分岐する。ステ
ップ４１６においては、行アドレスＡｘ５７がインクリ
メントされ、テスタ３１０はカラム上の次のセルの検査
が可能な状態となる。
【００５３】テスタ３１０は、ステップ４１６からステ
ップ４０８へ戻り、現在アドレス指定されているセルに
ついて過消去検査を行う。そのセルが過消去されていれ
ば、テスタ３１０は、上記同様、ステップ４１０、４１
２、４１４及び４１６を繰り返し順次実行する。一方、
現在アドレス指定されているセルが過消去されていなけ
れば、テスタ３１０はステップ４０８から直接ステップ
４１４へ分岐する。
ップ４０８へ戻り、現在アドレス指定されているセルに
ついて過消去検査を行う。そのセルが過消去されていれ
ば、テスタ３１０は、上記同様、ステップ４１０、４１
２、４１４及び４１６を繰り返し順次実行する。一方、
現在アドレス指定されているセルが過消去されていなけ
れば、テスタ３１０はステップ４０８から直接ステップ
４１４へ分岐する。
【００５４】現在アドレス指定されているカラム上の全
てのセルが過消去検査を終えていれば、テスタ３１０は
ステップ４１４からステップ４１８へ分岐する。ステッ
プ４１８において、テスタ３１０はＢＡＤＣＯＬＵＭＮ
を吟味する。前回のプログラミング修復パスでいずれか
のセルが過消去されていると判定されると、テスタ３１
０はステップ４２０へ分岐して、次のプログラミング／
修復パスを開始する。
てのセルが過消去検査を終えていれば、テスタ３１０は
ステップ４１４からステップ４１８へ分岐する。ステッ
プ４１８において、テスタ３１０はＢＡＤＣＯＬＵＭＮ
を吟味する。前回のプログラミング修復パスでいずれか
のセルが過消去されていると判定されると、テスタ３１
０はステップ４２０へ分岐して、次のプログラミング／
修復パスを開始する。
【００５５】テスタ３１０はステップ４２０においてカ
ウンタＣＯＵＮＴを１だけインクリメントする。
ウンタＣＯＵＮＴを１だけインクリメントする。
【００５６】次に、テスタ３１０はステップ４２０から
ステップ４２２へ進む。ステップ４２２において、テス
タ３１０は現在アドレス指定されているカラムについて
のプログラミング／修復パスの最大パス数を超えたかど
うかを確認する。プログラミング修復パスの最大パス数
は１カラム当たり７５０にセットされている。他の実施
例においては、この最大パス数はあらゆる任意の数にセ
ットすることが可能である。また、この１カラム当たり
のプログラミング／修復パスの最大パス数は、持続時間
の異なるプログラミングパルスを補償するために修正す
るようにしてもよい。
ステップ４２２へ進む。ステップ４２２において、テス
タ３１０は現在アドレス指定されているカラムについて
のプログラミング／修復パスの最大パス数を超えたかど
うかを確認する。プログラミング修復パスの最大パス数
は１カラム当たり７５０にセットされている。他の実施
例においては、この最大パス数はあらゆる任意の数にセ
ットすることが可能である。また、この１カラム当たり
のプログラミング／修復パスの最大パス数は、持続時間
の異なるプログラミングパルスを補償するために修正す
るようにしてもよい。
【００５７】プログラミング／修復パスがその最大パス
数だけ実行された場合は、テスタ３１０はステップ４２
２からステップ４２４へ分岐する。ステップ４２４にお
いて、テスタ３１０はその修復手順が成功しなかったと
いうことを指示する。そして、テスタ３１０はステップ
４２４からステップ４２５へ進み、修復手順を終了す
る。
数だけ実行された場合は、テスタ３１０はステップ４２
２からステップ４２４へ分岐する。ステップ４２４にお
いて、テスタ３１０はその修復手順が成功しなかったと
いうことを指示する。そして、テスタ３１０はステップ
４２４からステップ４２５へ進み、修復手順を終了す
る。
【００５８】一方プログラミング／修復パスの最大パス
数だけ実行されていなければ、テスタ３１０はステップ
４２２からステップ４０４へ分岐する。ステップ４０４
において、テスタ３１０はＢＡＤＣＯＬＵＭＮを真にセ
ットし、次のプログラミング／修復パスが可能な状態と
なる。
数だけ実行されていなければ、テスタ３１０はステップ
４２２からステップ４０４へ分岐する。ステップ４０４
において、テスタ３１０はＢＡＤＣＯＬＵＭＮを真にセ
ットし、次のプログラミング／修復パスが可能な状態と
なる。
【００５９】次に、テスタ３１０はステップ４０４から
ステップ４０６へ進む。ステップ４０６において、セル
アドレスＡｘ５７は現在アドレス指定されているカラム
上の最初のセルへ再初期化される。
ステップ４０６へ進む。ステップ４０６において、セル
アドレスＡｘ５７は現在アドレス指定されているカラム
上の最初のセルへ再初期化される。
【００６０】次に、テスタ３１０はステップ４０６から
ステップ４０８へ分岐する。ステップ４０８において、
テスタ３１０はその最初のセルを再度吟味して、過消去
されているかどうかを確認する。現在アドレス指定され
ているこのセルが過消去されていれば、テスタ３１０は
ステップ４１０へ分岐する。
ステップ４０８へ分岐する。ステップ４０８において、
テスタ３１０はその最初のセルを再度吟味して、過消去
されているかどうかを確認する。現在アドレス指定され
ているこのセルが過消去されていれば、テスタ３１０は
ステップ４１０へ分岐する。
【００６１】ステップ４０１においては、テスタ３１０
は単発のプログラミングパルスをこの過消去セルへ印加
する。最初のパス以後のプログラミング／修復パスにお
いては、ＶPP３６はＶSTART から段階的に上げられる。
その電圧ステップＶSTEPの大きさは、好ましくは０．５
ボルトである。他の実施例においては、０．５ボルトと
異なる電圧ステップを用いることも可能である。
は単発のプログラミングパルスをこの過消去セルへ印加
する。最初のパス以後のプログラミング／修復パスにお
いては、ＶPP３６はＶSTART から段階的に上げられる。
その電圧ステップＶSTEPの大きさは、好ましくは０．５
ボルトである。他の実施例においては、０．５ボルトと
異なる電圧ステップを用いることも可能である。
【００６２】ＶPPは次の方程式（１）に従って設定され
るセットされる。 ＶPP＝ＶSTART ＋ＣＯＵＮＴ×ＶSTEP、ＶPP≦７ボルトの場合 （１） ＶPP＝７ボルト、その他の場合 最大プログラミング電圧レベルは７ボルトである。
るセットされる。 ＶPP＝ＶSTART ＋ＣＯＵＮＴ×ＶSTEP、ＶPP≦７ボルトの場合 （１） ＶPP＝７ボルト、その他の場合 最大プログラミング電圧レベルは７ボルトである。
【００６３】正しく消去されたセルが過修復されるのを
防ぐため、最大ゲート電圧は７ボルトにすることが望ま
しい。この最大ゲート電圧７ボルトの選択は、図６に示
すフラッシュメモリセルのプログラミング速度特性によ
るものである。フラッシュメモリセルのプログラミング
速度は、ドライブ電圧ＶG −ＶT が最大点ドライブ電圧
Ｖmax （約１２ボルト）に達するまでドライブ電圧につ
れて増加する。Ｖmax以後は、プログラミング速度はド
ライブ電圧が増加するするにつれて減少する。カラム上
の各セルはＶT がそれぞれ異なり得るから、図６のプロ
グラミング特性は、本発明の過消去修復方法の不確かさ
許容性に対する一つの障害となる。ここで、ＶT が−５
Ｖの酷く過消去された１つのセルとＶT が１Ｖの正しく
消去されたセルをいくつか有するカラムの修復を行う場
合を考える。８ボルトのＶG を用いてカラムを修復する
ことは、酷く過消去されたセルのドライブ電圧がＶmax
を超える一方、正しく消去されたセルのドライブ電圧は
Ｖmax より低いということを意味する。その結果、酷く
過消去されたセルのプログラミング速度はドライブ電圧
の増加につれて減少するのに対し、正しく消去されたセ
ルのプログラミング速度は増加する。そのために、ＶG
を上げると、正しく消去されたセルを過修復する可能性
がある。本発明のこの実施例の方法においては、ＶG を
最大７ボルトに制限することによって過修復を防ぐ。他
の実施例においては、７ボルトを超えるＶG を用いるこ
とも可能である。そのような７ボルトを超えるＶG を用
いる修復方法は、過修復を防ぐという点においてこの実
施例の方法より不確かさ許容性が小さいだけである。
防ぐため、最大ゲート電圧は７ボルトにすることが望ま
しい。この最大ゲート電圧７ボルトの選択は、図６に示
すフラッシュメモリセルのプログラミング速度特性によ
るものである。フラッシュメモリセルのプログラミング
速度は、ドライブ電圧ＶG −ＶT が最大点ドライブ電圧
Ｖmax （約１２ボルト）に達するまでドライブ電圧につ
れて増加する。Ｖmax以後は、プログラミング速度はド
ライブ電圧が増加するするにつれて減少する。カラム上
の各セルはＶT がそれぞれ異なり得るから、図６のプロ
グラミング特性は、本発明の過消去修復方法の不確かさ
許容性に対する一つの障害となる。ここで、ＶT が−５
Ｖの酷く過消去された１つのセルとＶT が１Ｖの正しく
消去されたセルをいくつか有するカラムの修復を行う場
合を考える。８ボルトのＶG を用いてカラムを修復する
ことは、酷く過消去されたセルのドライブ電圧がＶmax
を超える一方、正しく消去されたセルのドライブ電圧は
Ｖmax より低いということを意味する。その結果、酷く
過消去されたセルのプログラミング速度はドライブ電圧
の増加につれて減少するのに対し、正しく消去されたセ
ルのプログラミング速度は増加する。そのために、ＶG
を上げると、正しく消去されたセルを過修復する可能性
がある。本発明のこの実施例の方法においては、ＶG を
最大７ボルトに制限することによって過修復を防ぐ。他
の実施例においては、７ボルトを超えるＶG を用いるこ
とも可能である。そのような７ボルトを超えるＶG を用
いる修復方法は、過修復を防ぐという点においてこの実
施例の方法より不確かさ許容性が小さいだけである。
【００６４】プログラミングパルスを過消去セルへ印加
した後、テスタ３１０はステップ４１２へ進む。ステッ
プ４１２において、テスタ３１０はＢＡＤＣＯＬＵＭＮ
を真にセットして、現在アドレス指定されているカラム
上の少なくとも１つのセルが過消去されているというこ
とを指示する。
した後、テスタ３１０はステップ４１２へ進む。ステッ
プ４１２において、テスタ３１０はＢＡＤＣＯＬＵＭＮ
を真にセットして、現在アドレス指定されているカラム
上の少なくとも１つのセルが過消去されているというこ
とを指示する。
【００６５】次に、テスタ３１０はステップ４１２から
ステップ４１４へ分岐する。今回のパスで現在アドレス
指定されているカラム上の全セルについて過消去検査が
終わっていなければ、テスタ３１０は、前述したよう
に、ステップ４１６、４０８、４１０、及び４１２を繰
り返し順次実行する。現在アドレス指定されているカラ
ム上の全てのセルについて過消去検査が完了すると、テ
スタ３１０は、やはり前に述べたように、ステップ４１
８、４２０、４２２、４０４、及び４０６を繰り返し順
次実行する。
ステップ４１４へ分岐する。今回のパスで現在アドレス
指定されているカラム上の全セルについて過消去検査が
終わっていなければ、テスタ３１０は、前述したよう
に、ステップ４１６、４０８、４１０、及び４１２を繰
り返し順次実行する。現在アドレス指定されているカラ
ム上の全てのセルについて過消去検査が完了すると、テ
スタ３１０は、やはり前に述べたように、ステップ４１
８、４２０、４２２、４０４、及び４０６を繰り返し順
次実行する。
【００６６】修復手順が成功すると、カラムのプログラ
ミング／修復パスにおいて、過消去されていると判定さ
れるセルが全くなくなる。言い換えると、あるパスでテ
スタ３１０がステップ４１８に達し、その時のＢＡＤＣ
ＯＬＵＭＮが偽である。ＢＡＤＣＯＬＵＭＮが偽の時
は、現在アドレス指定されているカラム上の全てのセル
について修復が完了しており、テスタ３１０はステップ
４２６へ分岐する。
ミング／修復パスにおいて、過消去されていると判定さ
れるセルが全くなくなる。言い換えると、あるパスでテ
スタ３１０がステップ４１８に達し、その時のＢＡＤＣ
ＯＬＵＭＮが偽である。ＢＡＤＣＯＬＵＭＮが偽の時
は、現在アドレス指定されているカラム上の全てのセル
について修復が完了しており、テスタ３１０はステップ
４２６へ分岐する。
【００６７】ステップ４２６において、テスタ３１０は
アレイ９０内の全カラムについて修復が行われたかどう
かを確認する。全カラムについて修復が終わっていなけ
れば、テスタ３１０はステップ４２８へ分岐する。
アレイ９０内の全カラムについて修復が行われたかどう
かを確認する。全カラムについて修復が終わっていなけ
れば、テスタ３１０はステップ４２８へ分岐する。
【００６８】ステップ４２８において、テスタ３１０は
アレイ９０内の次のカラムを修復するためにカラムアド
レスＡｙ８２をインクリメントする。テスタ３１０は、
ステップ４２８から、ステップ４０２まで戻り、前述し
たようにステップ４０２、４０４、４０６、４０８、４
１０、４１２、４１４、４１６、４１８、４２０、及び
４２２を繰り返し順次実行する。
アレイ９０内の次のカラムを修復するためにカラムアド
レスＡｙ８２をインクリメントする。テスタ３１０は、
ステップ４２８から、ステップ４０２まで戻り、前述し
たようにステップ４０２、４０４、４０６、４０８、４
１０、４１２、４１４、４１６、４１８、４２０、及び
４２２を繰り返し順次実行する。
【００６９】アレイ９０内の全てのカラムについて修復
を終えるたならば、テスタ３１０はステップ４２６から
４２５へ分岐することによりて修復手順を完了する。
を終えるたならば、テスタ３１０はステップ４２６から
４２５へ分岐することによりて修復手順を完了する。
【００７０】過消去セルの修復は他のアルゴリズムを用
いて行うこともできる。図４の方法はプログラミング電
圧レベルをインクリメントすることによってセルを修復
するものであり、プログラミングパルスの持続時間は一
定に保たれる。他の実施例においては、ステップ４１０
で一定のプログラミング電圧レベルを使用し、プログラ
ミングパルスの持続時間をインクリメントして印加する
ことも可能である。
いて行うこともできる。図４の方法はプログラミング電
圧レベルをインクリメントすることによってセルを修復
するものであり、プログラミングパルスの持続時間は一
定に保たれる。他の実施例においては、ステップ４１０
で一定のプログラミング電圧レベルを使用し、プログラ
ミングパルスの持続時間をインクリメントして印加する
ことも可能である。
【００７１】ステップ４１０は、過消去セルに単発パル
スではなく、複数のプログラミングパルスを印加するよ
う修正することもできる。実際、プログラミングパルス
は、過消去セルが修復されるまで繰り返し印加すること
も可能である。このような方法は実施例の方法より簡単
ではあるが、不確かさ許容性が小さい。
スではなく、複数のプログラミングパルスを印加するよ
う修正することもできる。実際、プログラミングパルス
は、過消去セルが修復されるまで繰り返し印加すること
も可能である。このような方法は実施例の方法より簡単
ではあるが、不確かさ許容性が小さい。
【００７２】あるいは、過消去セルのみを修復するので
はなく、アレイの中の全てのセルを修復するようにして
もよい。言い換えると、ステップ４０８は省くことも可
能である。このやり方は、セルが過修復され易いという
点において、上記実施例より不確かさ許容性が小さい。
はなく、アレイの中の全てのセルを修復するようにして
もよい。言い換えると、ステップ４０８は省くことも可
能である。このやり方は、セルが過修復され易いという
点において、上記実施例より不確かさ許容性が小さい。
【００７３】ステップ４０８の過消去検査は他の方法を
用いて実行することも可能である。例えば、基準セルと
アレイセルのゲートへ共に同じ電圧を印加する代わり
に、異なる電圧レベルを用いて、基準セルのスレッショ
ルド電圧を消去セルの許容下限にトリミングしなくとも
済むようにすることもできる。また、基準セル５０６に
替えて、トランジスタまたは抵抗器のような他の電流源
を用いることも可能である。
用いて実行することも可能である。例えば、基準セルと
アレイセルのゲートへ共に同じ電圧を印加する代わり
に、異なる電圧レベルを用いて、基準セルのスレッショ
ルド電圧を消去セルの許容下限にトリミングしなくとも
済むようにすることもできる。また、基準セル５０６に
替えて、トランジスタまたは抵抗器のような他の電流源
を用いることも可能である。
【００７４】さらにもう一つの実施例においては、過消
去セルではなく、欠陥カラムまたは欠陥バイトを識別す
ることができる。それらの欠陥バイトまたはカラム中の
全てのセルは、バイトまたはカラム全体について過消去
検査が行われるまでプログラムされる。
去セルではなく、欠陥カラムまたは欠陥バイトを識別す
ることができる。それらの欠陥バイトまたはカラム中の
全てのセルは、バイトまたはカラム全体について過消去
検査が行われるまでプログラムされる。
【００７５】図７は、書込み状態機械（ＷＳＭ）３２を
組み込んだ過消去フラッシュメモリセルを修復するため
のもう一つの回路をブロック図形式で示す。書込み状態
機械３２はフラッシュメモリアレイ２０のプログラミン
グ、消去、修復及び過消去を制御する。
組み込んだ過消去フラッシュメモリセルを修復するため
のもう一つの回路をブロック図形式で示す。書込み状態
機械３２はフラッシュメモリアレイ２０のプログラミン
グ、消去、修復及び過消去を制御する。
【００７６】書込み状態機械３２は、やはりアレイ２０
と同じサブストレート上に作り込まれた他の回路と共に
その機能を遂行する。ドレイン電圧スイッチ４４は、フ
ラッシュメモリ２０の全てのドレインに直流電圧を配分
する。コマンド状態機械４０は、制御信号ＯＥＢ２４、
ＣＥＢ２２及びＷＥＢ２６を解読し、書込み状態機械３
２に選択された動作を行うよう指示する。
と同じサブストレート上に作り込まれた他の回路と共に
その機能を遂行する。ドレイン電圧スイッチ４４は、フ
ラッシュメモリ２０の全てのドレインに直流電圧を配分
する。コマンド状態機械４０は、制御信号ＯＥＢ２４、
ＣＥＢ２２及びＷＥＢ２６を解読し、書込み状態機械３
２に選択された動作を行うよう指示する。
【００７７】フラッシュメモリ２０への直流入力として
は、消去／プログラム電源電圧ＶPP３６がある。ＶCC１
６はデバイス電源であり、ＶSS１８は接地（アース）で
ある。一実施例の場合、ＶPP３６は１２．０、ＶCC１６
は約５ボルトである。
は、消去／プログラム電源電圧ＶPP３６がある。ＶCC１
６はデバイス電源であり、ＶSS１８は接地（アース）で
ある。一実施例の場合、ＶPP３６は１２．０、ＶCC１６
は約５ボルトである。
【００７８】ＶPP３６上にハイ電圧がない時、フラッシ
ュメモリ２０はリードオンリーメモリとして動作する。
その場合、アドレス指定された記憶場所に記憶されてい
るデータがメモリアレイ９０から読出され、データ線４
６を介して外部回路に供給される。
ュメモリ２０はリードオンリーメモリとして動作する。
その場合、アドレス指定された記憶場所に記憶されてい
るデータがメモリアレイ９０から読出され、データ線４
６を介して外部回路に供給される。
【００７９】フラッシュメモリ２０には、チップイネー
ブルバー「ＣＥＢ」２２、書込みイネーブルバー「ＷＥ
Ｂ」２６及び出力イネーブルバー「ＯＥＢ」２４の３つ
の制御信号が入力される。ＣＥＢ２２入力はフラッシュ
メモリを選択する信号であり、能動ローである。ＯＥＢ
２４は、フラッシュメモリ用の出力制御信号であり、フ
ラッシュメモリのデータピンからのデータ出力をゲート
するために使用すべきである。ＯＥＢ２４は能動ローで
ある。フラッシュメモリのデータ線上にデータを取り出
すためには、制御機能（信号）ＣＥＢ２２及びＯＥＢ２
４が共に論理能動でなければならない。書込みイネーブ
ルバー信号ＷＥＢ２６は、ＣＥＢ２２がローの時メモリ
アレイへ書込みを可能にする。ＷＥＢ２６は能動ローで
ある。
ブルバー「ＣＥＢ」２２、書込みイネーブルバー「ＷＥ
Ｂ」２６及び出力イネーブルバー「ＯＥＢ」２４の３つ
の制御信号が入力される。ＣＥＢ２２入力はフラッシュ
メモリを選択する信号であり、能動ローである。ＯＥＢ
２４は、フラッシュメモリ用の出力制御信号であり、フ
ラッシュメモリのデータピンからのデータ出力をゲート
するために使用すべきである。ＯＥＢ２４は能動ローで
ある。フラッシュメモリのデータ線上にデータを取り出
すためには、制御機能（信号）ＣＥＢ２２及びＯＥＢ２
４が共に論理能動でなければならない。書込みイネーブ
ルバー信号ＷＥＢ２６は、ＣＥＢ２２がローの時メモリ
アレイへ書込みを可能にする。ＷＥＢ２６は能動ローで
ある。
【００８０】フラッシュメモリは、ＣＥＢ２２がローの
時にＷＥＢ２６を論理レベルハイすることによって書込
み可能となる。アドレス及びデータはＷＥＢ２６の立ち
上がりエッジ上でラッチされる。マイクロプロセッサタ
イミングは、標準的なものを使用する。
時にＷＥＢ２６を論理レベルハイすることによって書込
み可能となる。アドレス及びデータはＷＥＢ２６の立ち
上がりエッジ上でラッチされる。マイクロプロセッサタ
イミングは、標準的なものを使用する。
【００８１】デバイスの動作は、データ入／出力線を介
して個々のデータパターンを書込むことによって選択さ
れる。消去は２サイクルのコマンドシーケンスによって
開始される。消去事象の完了は、リードステータス（Ｒ
ｅａｄ Ｓｔａｔｕｓ）コマンドの後検出することがで
きる。プログラミングも２コマンドのシーケンスによっ
て実行される。Ｒｅａｄ Ｓｔａｔｕｓ Ｒｅｇｉｓｔ
ｅｒコマンドによってステータスレジスタ（状態レジス
タ）をポーリングすることにより、プログラミングシー
ケンスの完了を確認することができる。
して個々のデータパターンを書込むことによって選択さ
れる。消去は２サイクルのコマンドシーケンスによって
開始される。消去事象の完了は、リードステータス（Ｒ
ｅａｄ Ｓｔａｔｕｓ）コマンドの後検出することがで
きる。プログラミングも２コマンドのシーケンスによっ
て実行される。Ｒｅａｄ Ｓｔａｔｕｓ Ｒｅｇｉｓｔ
ｅｒコマンドによってステータスレジスタ（状態レジス
タ）をポーリングすることにより、プログラミングシー
ケンスの完了を確認することができる。
【００８２】図８は、書込み状態機械３２の回路をブロ
ック図形式で示す。状態機械３２は、発振器／位相発生
器７０、次状態コントローラ７２、イベント（事象）カ
ウンタ７４、周期カウンタ７６、アドレスカウンタ７８
及びデータラッチ／比較器（「ＤＬＣ」）８０よりな
る。
ック図形式で示す。状態機械３２は、発振器／位相発生
器７０、次状態コントローラ７２、イベント（事象）カ
ウンタ７４、周期カウンタ７６、アドレスカウンタ７８
及びデータラッチ／比較器（「ＤＬＣ」）８０よりな
る。
【００８３】ＲＥＳＥＴ５２は、書込み状態機械３２内
のほぼ全ての回路に供給され、書込み状態機械３２内の
クリティカルノードを強制的に既知状態にする。例え
ば、ＲＥＳＥＴ５２は端子カウント信号８８、９０及び
９２を強制的に論理値ゼロにする。
のほぼ全ての回路に供給され、書込み状態機械３２内の
クリティカルノードを強制的に既知状態にする。例え
ば、ＲＥＳＥＴ５２は端子カウント信号８８、９０及び
９２を強制的に論理値ゼロにする。
【００８４】発振器／位相ジェネレータ７０は、非能動
のＲＥＳＥＴ信号５２を受け取るとすぐ、２つの互いに
オーバーラップしない位相クロック、すなわち位相１ク
ロックＰＨ１（８２）及び位相２クロックＰＨ２（８
４）を発生し、これらのクロックはＷＳＭのほぼ全ての
回路に供給される。
のＲＥＳＥＴ信号５２を受け取るとすぐ、２つの互いに
オーバーラップしない位相クロック、すなわち位相１ク
ロックＰＨ１（８２）及び位相２クロックＰＨ２（８
４）を発生し、これらのクロックはＷＳＭのほぼ全ての
回路に供給される。
【００８５】次状態コントローラ７２は、書込み状態機
械３２の動作を制御すると共に調整し、ＷＳＭの次の状
態を決定する。次状態コントローラ７２は、ＷＳＭ３２
の現在の状態を示す５つの出力ＳＢＵＳ［０：４］５４
を発生させる。
械３２の動作を制御すると共に調整し、ＷＳＭの次の状
態を決定する。次状態コントローラ７２は、ＷＳＭ３２
の現在の状態を示す５つの出力ＳＢＵＳ［０：４］５４
を発生させる。
【００８６】次状態コントローラ７２からＳＢＵＳ
［０：４］５４を受け取る各回路は、それぞれ独自のＳ
ＢＵＳ［０：４］５４デコード（解読）を行って各々の
次のタスクを決定する。この設計によれば、多くのタス
クを並列に実行することが可能であり、消去及びプログ
ラム機能を実行するのに必要な時間を最小限にすること
ができる。
［０：４］５４を受け取る各回路は、それぞれ独自のＳ
ＢＵＳ［０：４］５４デコード（解読）を行って各々の
次のタスクを決定する。この設計によれば、多くのタス
クを並列に実行することが可能であり、消去及びプログ
ラム機能を実行するのに必要な時間を最小限にすること
ができる。
【００８７】周期カウンタ７６は、過消去修復、プログ
ラム、及び消去動作におけるアレイ電圧のパルス周期及
びそのタイミングを決定する。周期カウンタ７６の端子
カウント信号ＰＣＴＲＴＣ８８は、能動ハイになること
によって、選択された期間が経過したことを次状態コン
トローラ７２に通知する。周期カウンタ７６は、ＳＢＵ
Ｓ［０：４］５４を解読して所望のパルス周期を選択す
る。
ラム、及び消去動作におけるアレイ電圧のパルス周期及
びそのタイミングを決定する。周期カウンタ７６の端子
カウント信号ＰＣＴＲＴＣ８８は、能動ハイになること
によって、選択された期間が経過したことを次状態コン
トローラ７２に通知する。周期カウンタ７６は、ＳＢＵ
Ｓ［０：４］５４を解読して所望のパルス周期を選択す
る。
【００８８】イベントカウンタ７４は、１バイト当たり
の過消去修復、プログラム、あるいは消去動作がその最
大回数に達したかどうかを決定する。１バイト当たりの
動作が最大回数に達すると、イベントカウンタ７４は、
イベント端子カウント信号ＥＣＴＲＴＣ９０を論理ハイ
にすることによりそのことを次状態コントローラ７２に
通知する。イベントカウンタ７４は、ＳＢＵＳ［０：
４］出力５４を解読することによって動作の最大数を決
定する。この実施例においては、１ビット当たり過消去
修復動作の最大回数は７５０である。ただし、この最大
回数は任意に選択可能である。
の過消去修復、プログラム、あるいは消去動作がその最
大回数に達したかどうかを決定する。１バイト当たりの
動作が最大回数に達すると、イベントカウンタ７４は、
イベント端子カウント信号ＥＣＴＲＴＣ９０を論理ハイ
にすることによりそのことを次状態コントローラ７２に
通知する。イベントカウンタ７４は、ＳＢＵＳ［０：
４］出力５４を解読することによって動作の最大数を決
定する。この実施例においては、１ビット当たり過消去
修復動作の最大回数は７５０である。ただし、この最大
回数は任意に選択可能である。
【００８９】ＷＳＭ３２において、アドレスカウンタ７
８は、入力バッファとカウンタの両方の機能を有する。
ＲＥＡＤＹ５０がハイのときは、アドレス線Ａ［０：１
６］のアドレスが信号Ａｙ［０：６］５５及びＡｘ
［０：９］５７として出力される。信号Ａｙ５５とＡｘ
５７は、メモリアレイ９０中の過消去修復、プログラ
ム、あるいは消去すべきバイトの記憶場所を指示する。
８は、入力バッファとカウンタの両方の機能を有する。
ＲＥＡＤＹ５０がハイのときは、アドレス線Ａ［０：１
６］のアドレスが信号Ａｙ［０：６］５５及びＡｘ
［０：９］５７として出力される。信号Ａｙ５５とＡｘ
５７は、メモリアレイ９０中の過消去修復、プログラ
ム、あるいは消去すべきバイトの記憶場所を指示する。
【００９０】アドレスが入力バッファに入力された後、
入力バッファからのアドレスは、アドレスラッチイネー
ブル信号ＡＬＥ４９によりコマンド状態機械（ＣＳＭ）
４０の制御下においてアドレスカウンタにロードされ
る。この後、アドレスカウンタ７８は、メモリアレイ９
０中の全てのアドレスを逐次カウントする。
入力バッファからのアドレスは、アドレスラッチイネー
ブル信号ＡＬＥ４９によりコマンド状態機械（ＣＳＭ）
４０の制御下においてアドレスカウンタにロードされ
る。この後、アドレスカウンタ７８は、メモリアレイ９
０中の全てのアドレスを逐次カウントする。
【００９１】アドレスカウンタ７８には、カラムカウン
タ（Ｙ‐カウンタとも呼ばれる）及び行カウンタ（Ｘ‐
カウンタとも呼ばれる）の２つのカウンタが組み込まれ
ている。これらの各カウンタは、次状態コントローラ７
２に能動論理ハイの端子カウント信号を供給する。カラ
ムカウンタはカラム端子カウント信号ＡＹＴＣを出力
し、行カウンタは行端子カウント信号ＡＸＴＣを出力す
る。
タ（Ｙ‐カウンタとも呼ばれる）及び行カウンタ（Ｘ‐
カウンタとも呼ばれる）の２つのカウンタが組み込まれ
ている。これらの各カウンタは、次状態コントローラ７
２に能動論理ハイの端子カウント信号を供給する。カラ
ムカウンタはカラム端子カウント信号ＡＹＴＣを出力
し、行カウンタは行端子カウント信号ＡＸＴＣを出力す
る。
【００９２】データラッチ／比較器（ＤＬＣ）８０は、
ＷＳＭ３２とコマンド状態機械４０、及びメモリアレイ
２２とデータ線４６との間のインタフェースである。デ
ータ線４６上のＴＴＬデータ入力は、ＤＬＣ８０によっ
てバッファされ、ＤＡＴＡＩＮ［０：７］信号２７とし
てコマンド状態機械４０へ送られる。
ＷＳＭ３２とコマンド状態機械４０、及びメモリアレイ
２２とデータ線４６との間のインタフェースである。デ
ータ線４６上のＴＴＬデータ入力は、ＤＬＣ８０によっ
てバッファされ、ＤＡＴＡＩＮ［０：７］信号２７とし
てコマンド状態機械４０へ送られる。
【００９３】ＤＡＴＡＩＮ［０：７］線２７を介して入
力された信号がプログラムコマンドを表している場合
は、コマンド状態機械４０は、データラッチイネーブル
信号ＤＬＥ４７を論理値１にセットすることにより、Ｄ
ＬＣ８０にデータ線４６の情報を記憶するよう指示す
る。プログラム消去及び過消去検査動作の間、ＤＬＣ８
０はそのラッチに記憶されたデータをセンスアンプ信号
ＳＯＵＴ［０：７］５９と比較し、両者が一致すると、
ＭＡＴＣＨ９４を論理ハイにセットすることによりその
一致を示す。
力された信号がプログラムコマンドを表している場合
は、コマンド状態機械４０は、データラッチイネーブル
信号ＤＬＥ４７を論理値１にセットすることにより、Ｄ
ＬＣ８０にデータ線４６の情報を記憶するよう指示す
る。プログラム消去及び過消去検査動作の間、ＤＬＣ８
０はそのラッチに記憶されたデータをセンスアンプ信号
ＳＯＵＴ［０：７］５９と比較し、両者が一致すると、
ＭＡＴＣＨ９４を論理ハイにセットすることによりその
一致を示す。
【００９４】ＤＬＣ８０は、過消去検査手順の間、メモ
リセルの記憶内容を表すセンスアンプ出力信号ＳＯＵＴ
［０：７］５９を基準論理レベルと比較し、セルが正し
く消去されている場合は、ＭＡＴＣＨ９４を論理ハイに
セットすることによりそのことを次状態コントローラ７
２に指示する。
リセルの記憶内容を表すセンスアンプ出力信号ＳＯＵＴ
［０：７］５９を基準論理レベルと比較し、セルが正し
く消去されている場合は、ＭＡＴＣＨ９４を論理ハイに
セットすることによりそのことを次状態コントローラ７
２に指示する。
【００９５】ステータスレジスタ３４は、多重化されて
データ入／出力線２６上を伝送される状態信号ＳＴＡＴ
［３：７］５６によって書込み状態機械３２の状態を知
らせる。
データ入／出力線２６上を伝送される状態信号ＳＴＡＴ
［３：７］５６によって書込み状態機械３２の状態を知
らせる。
【００９６】アドレスカウンタ７８が短絡した行を含む
アドレスを出力すると、メモリアレイ９０内にある連想
メモリ（ＣＡＭ）が必ず能動ＴＷＯＲＯＷ信号を次状態
コントローラ７２へ出力する。ＴＷＯＲＯＷの意味につ
いては後で詳細に説明する。
アドレスを出力すると、メモリアレイ９０内にある連想
メモリ（ＣＡＭ）が必ず能動ＴＷＯＲＯＷ信号を次状態
コントローラ７２へ出力する。ＴＷＯＲＯＷの意味につ
いては後で詳細に説明する。
【００９７】図９は、書込み状態機械３２を用いて過消
去を修復するための他のアルゴリズムを示す。図９にお
いて、各ボックスは書込み状態機械３２の状態を表す。
各状態の名称は、各々のボックスの最上部に示されてい
る。次状態コントローラ７２を他の状態に分岐させる信
号の組合わせは、各分岐線のそばに文字で概ね示してあ
り、非能動信号の場合は先頭に感嘆符“！”が付されて
いる。ある分岐の後信号の組合わせが示されないときに
は、次状態コントーラ７２は、その入力にかかわらず、
１つの状態から他の状態へ移るということ理解できよ
う。また、図９のアルゴリズムは、８カラムに対して過
消去修復を同時に実行する。これは、メモリアレイ９０
が、１つのバイトにアクセスするために同じアドレス信
号を８つの異なるブロックに同時に印加する構成になっ
ているためである。
去を修復するための他のアルゴリズムを示す。図９にお
いて、各ボックスは書込み状態機械３２の状態を表す。
各状態の名称は、各々のボックスの最上部に示されてい
る。次状態コントローラ７２を他の状態に分岐させる信
号の組合わせは、各分岐線のそばに文字で概ね示してあ
り、非能動信号の場合は先頭に感嘆符“！”が付されて
いる。ある分岐の後信号の組合わせが示されないときに
は、次状態コントーラ７２は、その入力にかかわらず、
１つの状態から他の状態へ移るということ理解できよ
う。また、図９のアルゴリズムは、８カラムに対して過
消去修復を同時に実行する。これは、メモリアレイ９０
が、１つのバイトにアクセスするために同じアドレス信
号を８つの異なるブロックに同時に印加する構成になっ
ているためである。
【００９８】簡単のため、図９の説明は、短絡した行が
全くなく、またどのセルも過消去されていないフラッシ
ュメモリの過消去検査の場合をまず説明する。すなわ
ち、信号ＴＷＯＲＯＷは非能動で、信号ＭＡＴＣＨは能
動であると仮定する。
全くなく、またどのセルも過消去されていないフラッシ
ュメモリの過消去検査の場合をまず説明する。すなわ
ち、信号ＴＷＯＲＯＷは非能動で、信号ＭＡＴＣＨは能
動であると仮定する。
【００９９】過消去検査を開始するに先立って、アドレ
スカウンタ７８は、メモリアレイ中の全てのカラムが必
ず過消去検査されるようにそのカウントの始めの値にリ
セットされる。過消去検査は、状態５００において不良
カラムビットＢＡＤＣＯＬＵＭＮをリセットすることに
より開始される。同時に、最初の８カラム上の最初のセ
ルが消去検査される。言い換えると、各アレイセルの出
力がセンスアンプに供給されて、特別な基準セルとの出
力と比較される。
スカウンタ７８は、メモリアレイ中の全てのカラムが必
ず過消去検査されるようにそのカウントの始めの値にリ
セットされる。過消去検査は、状態５００において不良
カラムビットＢＡＤＣＯＬＵＭＮをリセットすることに
より開始される。同時に、最初の８カラム上の最初のセ
ルが消去検査される。言い換えると、各アレイセルの出
力がセンスアンプに供給されて、特別な基準セルとの出
力と比較される。
【０１００】ある実施例においては、過消去検査回路で
使用する電圧レベルが前述のレベルと異なる。しかしな
がら、図５の基本回路は変わらない。電圧レベルを変え
るのは、特別な基準セルを０．５ボルトにトリミングす
ることが困難なためである。この場合の実施例において
は、特別な基準セルは、０．５ボルトに代えて、比較的
達成し易いレベルである３ボルトにトリミングされる。
ＶT とＶG の間の２ボルトの差を表す電流を供給するた
めの電源として、各々の特別な基準セルのゲートには５
ボルトが印加される。一方、正しく消去されたアレイセ
ルは、約０．５ボルト及至１．１ボルトのＶT を有し、
アレイセルへのゲートに印加される電圧は２．５ボルト
である。
使用する電圧レベルが前述のレベルと異なる。しかしな
がら、図５の基本回路は変わらない。電圧レベルを変え
るのは、特別な基準セルを０．５ボルトにトリミングす
ることが困難なためである。この場合の実施例において
は、特別な基準セルは、０．５ボルトに代えて、比較的
達成し易いレベルである３ボルトにトリミングされる。
ＶT とＶG の間の２ボルトの差を表す電流を供給するた
めの電源として、各々の特別な基準セルのゲートには５
ボルトが印加される。一方、正しく消去されたアレイセ
ルは、約０．５ボルト及至１．１ボルトのＶT を有し、
アレイセルへのゲートに印加される電圧は２．５ボルト
である。
【０１０１】指示されたバイトについて過消去検査を実
行した後、カラムカウンタがその端子カウントに達して
いなければ、次状態コントローラ７２は、状態５００か
ら状態５０２へ分岐する。状態５０２において、状態機
械３２は現在アドレス指定されているセルが過消去検査
をパスしたかどうかを確認する。また書込み状態機械３
２は、過消去修復を行う場合に備えてドレイン電圧スイ
ッチ４４のセレクト信号を発生させる。ドレイン電圧ス
イッチ４４は、イネーブル状態になる（有効化される）
と、選択されたセルのドレインを７ボルトに引き上げ、
それらのセルの修復を可能にする。選択されなかったセ
ル、すなわち正しく消去されたセルのドレインは、ドレ
イン電圧スイッチ４４がイネーブル状態の時接地され、
これによって選択されなかったセルの修復を防ぐ。
行した後、カラムカウンタがその端子カウントに達して
いなければ、次状態コントローラ７２は、状態５００か
ら状態５０２へ分岐する。状態５０２において、状態機
械３２は現在アドレス指定されているセルが過消去検査
をパスしたかどうかを確認する。また書込み状態機械３
２は、過消去修復を行う場合に備えてドレイン電圧スイ
ッチ４４のセレクト信号を発生させる。ドレイン電圧ス
イッチ４４は、イネーブル状態になる（有効化される）
と、選択されたセルのドレインを７ボルトに引き上げ、
それらのセルの修復を可能にする。選択されなかったセ
ル、すなわち正しく消去されたセルのドレインは、ドレ
イン電圧スイッチ４４がイネーブル状態の時接地され、
これによって選択されなかったセルの修復を防ぐ。
【０１０２】データラッチ／比較器８０は、センスアン
プ出力ＳＯＵＴ［０：７］を期待値と比較することによ
ってセレクト信号を発生する。過消去セルにおいては、
センスアンプ出力は期待値と一致しない。データラッチ
／比較器８０は、この不一致に応答してセルに対応する
セレクト信号を能動ハイにする。正しく消去されたセル
の場合、センスアンプ出力と期待値が一致し、データラ
ッチ／比較器８０は、これに応答してそのセルに対応す
るセレクト信号を強制的に非能動にする。
プ出力ＳＯＵＴ［０：７］を期待値と比較することによ
ってセレクト信号を発生する。過消去セルにおいては、
センスアンプ出力は期待値と一致しない。データラッチ
／比較器８０は、この不一致に応答してセルに対応する
セレクト信号を能動ハイにする。正しく消去されたセル
の場合、センスアンプ出力と期待値が一致し、データラ
ッチ／比較器８０は、これに応答してそのセルに対応す
るセレクト信号を強制的に非能動にする。
【０１０３】データラッチ／比較器８０がＭＡＴＣＨを
能動にすることによって全ての８ビットが過消去検査を
パスしたということを指示すると、書込み状態機械３２
は状態５０２から５０４へ分岐する。
能動にすることによって全ての８ビットが過消去検査を
パスしたということを指示すると、書込み状態機械３２
は状態５０２から５０４へ分岐する。
【０１０４】書込み状態機械３２は状態５０４において
行アドレスをインクリメントする。次に、書込み状態機
械３２は状態５０４から５０６へ分岐する。
行アドレスをインクリメントする。次に、書込み状態機
械３２は状態５０４から５０６へ分岐する。
【０１０５】状態５０６においては、アドレス指定され
ている８本の各カラム上の次のセルが過消去検査され
る。ＡＸＴＣが非能動であれば、現在アドレス指定され
ているカラムの過消去検査が続けられる。書込み状態機
械３２は、この非能動のＡＸＴＣに応答して状態５０６
から状態５０２へ分岐する。
ている８本の各カラム上の次のセルが過消去検査され
る。ＡＸＴＣが非能動であれば、現在アドレス指定され
ているカラムの過消去検査が続けられる。書込み状態機
械３２は、この非能動のＡＸＴＣに応答して状態５０６
から状態５０２へ分岐する。
【０１０６】状態５０２において、状態機械３２は、現
在アドレス指定されているセルのうちのどれかを過消去
修復すべきかどうかを確認する。
在アドレス指定されているセルのうちのどれかを過消去
修復すべきかどうかを確認する。
【０１０７】メモリアレイ９０中のどのセルも過消去さ
れていないとすると、書込み状態機械３２は、行カウン
タがその端子カウントに達するまで、状態５０２、５０
４及び５０６を繰り返し順次経過する。行カウンタから
能動のＡＸＴＣ信号を受け取ると、書込み状態機械３２
は状態５０６から状態５０８へ分岐する。状態５０８に
おいては、カラムカウンタはそのカウントをインクリメ
ントし、これによって過消去検査及び修復を行う次の８
カラムを選択する。
れていないとすると、書込み状態機械３２は、行カウン
タがその端子カウントに達するまで、状態５０２、５０
４及び５０６を繰り返し順次経過する。行カウンタから
能動のＡＸＴＣ信号を受け取ると、書込み状態機械３２
は状態５０６から状態５０８へ分岐する。状態５０８に
おいては、カラムカウンタはそのカウントをインクリメ
ントし、これによって過消去検査及び修復を行う次の８
カラムを選択する。
【０１０８】次に、書込み状態機械３２は、状態５０８
から状態５００へ分岐する。その後、書込み状態機械３
２はカラムカウンタがその端子カウントに達するまで状
態５００、５０２、５０４、５０６及び５０８を繰り返
し順次経過する。次状態コントローラ７２が能動の端子
カウント信号ＡＹＴＣを受け取ると、書込み状態機械３
２は状態５３０へ分岐して、このアルゴリズムから抜け
る。
から状態５００へ分岐する。その後、書込み状態機械３
２はカラムカウンタがその端子カウントに達するまで状
態５００、５０２、５０４、５０６及び５０８を繰り返
し順次経過する。次状態コントローラ７２が能動の端子
カウント信号ＡＹＴＣを受け取ると、書込み状態機械３
２は状態５３０へ分岐して、このアルゴリズムから抜け
る。
【０１０９】次に、セルが過消去検査に不合格の場合に
おける書込み状態機械３２の動作を説明する。簡単のた
め、メモリアレイ９０には短絡した行がなく、かつイベ
ントカウンタはまだタイムアウトしていないものと仮定
する。すなわち、書込み状態機械３２は状態５０２にあ
り、信号ＭＡＴＣＨ、ＥＣＴＲＴＣ及びＴＷＯＲＯＷは
非能動であると仮定する。
おける書込み状態機械３２の動作を説明する。簡単のた
め、メモリアレイ９０には短絡した行がなく、かつイベ
ントカウンタはまだタイムアウトしていないものと仮定
する。すなわち、書込み状態機械３２は状態５０２にあ
り、信号ＭＡＴＣＨ、ＥＣＴＲＴＣ及びＴＷＯＲＯＷは
非能動であると仮定する。
【０１１０】上記の状態においては、現在アドレス指定
されているセルは、過消去検査に不合格となった各セル
のゲートにプログラミング電圧を印加する（状態５１
０）ことができる状態にある。周期カウンタがタイムア
ウトになると、書込み状態機械３２は状態５１２へ進
み、周期カウンタはリセットされる。
されているセルは、過消去検査に不合格となった各セル
のゲートにプログラミング電圧を印加する（状態５１
０）ことができる状態にある。周期カウンタがタイムア
ウトになると、書込み状態機械３２は状態５１２へ進
み、周期カウンタはリセットされる。
【０１１１】次に、書込み状態機械３２は、状態５１２
から状態５１４へ進み、ここでドレイン電圧スイッチ４
４がイネーブルになる。これによって、状態５０２で選
択された過消去検査に不合格となったセルのドレインに
７ボルトが印加される。他の全てのセルのドレインは接
地される。この場合も、周期カウンタがその端子カウン
トに達するまで電圧は維持される。その後、書込み状態
機械３２は状態５１６に進み、修復されたセルについて
過消去検査を行う。
から状態５１４へ進み、ここでドレイン電圧スイッチ４
４がイネーブルになる。これによって、状態５０２で選
択された過消去検査に不合格となったセルのドレインに
７ボルトが印加される。他の全てのセルのドレインは接
地される。この場合も、周期カウンタがその端子カウン
トに達するまで電圧は維持される。その後、書込み状態
機械３２は状態５１６に進み、修復されたセルについて
過消去検査を行う。
【０１１２】次に、書込み状態機械３２は状態５１６か
ら状態５１８へ進む。状態５１８では、ＭＡＴＣＨを評
価することによって修復動作の成否が分析される。ＭＡ
ＴＣＨが論理ハイであれば、修復が成功したことを示
し、書込み状態機械３２は状態５０４へ分岐する。
ら状態５１８へ進む。状態５１８では、ＭＡＴＣＨを評
価することによって修復動作の成否が分析される。ＭＡ
ＴＣＨが論理ハイであれば、修復が成功したことを示
し、書込み状態機械３２は状態５０４へ分岐する。
【０１１３】これに対して、セルの状態が過消去検査に
パスしないと、書込み状態機械は状態５１８から状態５
２０へ分岐する。状態５２０においては、ＢＡＤＣＯＬ
ＵＭＮがセットされ、これによって現在アドレス指定さ
れているカラムの過消去検査パスが少なくとももう１回
確実に行われるようにする。ここで、ＢＡＤＣＯＬＵＭ
Ｎは、最初の修復パルスの印加後いずれかのセルが過消
去検査にパスしなかった場合にのみセットされるという
ことに注意すべきである。このように、同じカラム上の
全てのセルについて必ずしも再度検査を行うことなく、
コンディショニングパルス（修復パルス）を印加するこ
とができる。これによって、製造時に工程を約３２ミリ
秒短縮するすることができる。
パスしないと、書込み状態機械は状態５１８から状態５
２０へ分岐する。状態５２０においては、ＢＡＤＣＯＬ
ＵＭＮがセットされ、これによって現在アドレス指定さ
れているカラムの過消去検査パスが少なくとももう１回
確実に行われるようにする。ここで、ＢＡＤＣＯＬＵＭ
Ｎは、最初の修復パルスの印加後いずれかのセルが過消
去検査にパスしなかった場合にのみセットされるという
ことに注意すべきである。このように、同じカラム上の
全てのセルについて必ずしも再度検査を行うことなく、
コンディショニングパルス（修復パルス）を印加するこ
とができる。これによって、製造時に工程を約３２ミリ
秒短縮するすることができる。
【０１１４】書込み状態機械３２は、状態５２０から状
態５０４へ戻り、アドレスカウンタ７８が行アドレスを
インクリメントする。その後、書込み状態機械３２は常
態５０６へ分岐し、次のバイトについて過消去検査を行
う。現在アドレス指定されているカラム上の他のセルが
いずれも過消去検査に不合格とならなかったとすると、
書込み状態機械３２は、カラムの終りに達して、そのこ
とがＡＸＴＣ上の能動レベルにより指示されるまで、状
態５０２、５０４及び５０６を繰り返し順次経過する。
ＡＸＴＣが能動レベルになると、ＢＡＤＣＯＬＵＭＮが
能動であるため、書込み状態機械３２は状態５０６から
状態５２４へ分岐する。
態５０４へ戻り、アドレスカウンタ７８が行アドレスを
インクリメントする。その後、書込み状態機械３２は常
態５０６へ分岐し、次のバイトについて過消去検査を行
う。現在アドレス指定されているカラム上の他のセルが
いずれも過消去検査に不合格とならなかったとすると、
書込み状態機械３２は、カラムの終りに達して、そのこ
とがＡＸＴＣ上の能動レベルにより指示されるまで、状
態５０２、５０４及び５０６を繰り返し順次経過する。
ＡＸＴＣが能動レベルになると、ＢＡＤＣＯＬＵＭＮが
能動であるため、書込み状態機械３２は状態５０６から
状態５２４へ分岐する。
【０１１５】状態５２４においては、現在アドレス指定
されているカラムについての次の過消去修復パスに備え
て、修復（プログラミング）電圧レベルがインクリメン
トされる。プログラミング電圧レベルは、ディジタル信
号をインクリメントし、そのディジタル信号をディジタ
ル‐アナログ変換器に入力することによって上げること
が望ましい。また、好ましくは、そのディジタル‐アナ
ログ変換器は、０．５ボルトステップで最小出力電圧５
ボルト及び最大出力電圧７ボルトが得られるものとす
る。ただし、修復しようとする各特定のメモリアレイの
必要に応じて、他の電圧範囲使用することも可能であ
る。
されているカラムについての次の過消去修復パスに備え
て、修復（プログラミング）電圧レベルがインクリメン
トされる。プログラミング電圧レベルは、ディジタル信
号をインクリメントし、そのディジタル信号をディジタ
ル‐アナログ変換器に入力することによって上げること
が望ましい。また、好ましくは、そのディジタル‐アナ
ログ変換器は、０．５ボルトステップで最小出力電圧５
ボルト及び最大出力電圧７ボルトが得られるものとす
る。ただし、修復しようとする各特定のメモリアレイの
必要に応じて、他の電圧範囲使用することも可能であ
る。
【０１１６】次に、書込み状態機械３２は状態５２４か
ら状態５００へ戻る。この場合カラムカウンタはインク
リメントされていないので、過消去検査は再度現在アド
レス指定されているカラム上の最初のセルから開始され
る。
ら状態５００へ戻る。この場合カラムカウンタはインク
リメントされていないので、過消去検査は再度現在アド
レス指定されているカラム上の最初のセルから開始され
る。
【０１１７】現在アドレス指定されているセル上につい
て過消去検査が実行される。メモリアレイ９０内の全て
のカラムについて検査が終了してはいないとすると、書
込み状態機械３２は、状態５００から状態５０２へ分岐
する。その後、書込み状態機械３２は、メモリアレイ９
０内の全ての過消去セルが修復されるまで、あるいは一
部のセルが修復されないままイベントカウンタがその端
子カウントに達するまで、前述したように状態５０２、
５１０、５１２、５１４、５１６、５１８、５２０、５
０４、５０６、５２４及び５０８を繰り返し順次経過す
る。イベントカウンタは、１カラムにつき過消去修復パ
スを最大７５０回許容する。７５０回過消去修復パスが
実行されると、イベントカウンタはＥＣＴＲＴＣを能動
ハイにする。これに応答して、書込み状態機械３２はが
状態５０２から状態５３２へ分岐し、過消去修復結果は
不合格となる。
て過消去検査が実行される。メモリアレイ９０内の全て
のカラムについて検査が終了してはいないとすると、書
込み状態機械３２は、状態５００から状態５０２へ分岐
する。その後、書込み状態機械３２は、メモリアレイ９
０内の全ての過消去セルが修復されるまで、あるいは一
部のセルが修復されないままイベントカウンタがその端
子カウントに達するまで、前述したように状態５０２、
５１０、５１２、５１４、５１６、５１８、５２０、５
０４、５０６、５２４及び５０８を繰り返し順次経過す
る。イベントカウンタは、１カラムにつき過消去修復パ
スを最大７５０回許容する。７５０回過消去修復パスが
実行されると、イベントカウンタはＥＣＴＲＴＣを能動
ハイにする。これに応答して、書込み状態機械３２はが
状態５０２から状態５３２へ分岐し、過消去修復結果は
不合格となる。
【０１１８】図９のアルゴリズムは、行冗長性のあるフ
ラッシュメモリに適用される。行冗長性とは、互いに短
絡した２本の行がメモリアレイ９０内の随所にある他の
行と置換されることを意味する。冗長回路素子と置換さ
れる行は、有意情報が記憶されていなくても、メモリア
レイ９０内の他のセルの修復に影響を及ぼす。短絡した
行中の過消去セルはカラムの漏れ電流を大きくするよう
作用するので、同じカラム上の正常セルが過修復される
のを防ぐよう修復しなければならない。通常のポストコ
ンディショニング（後コンディショニング）による修復
動作においては、修復中のアレイセルのゲートに５ボル
トが印加され、メモリアレイ中の他の全てのゲートは接
地される。この後短絡行についての修復手順を実行する
と、５ボルト電源が接地され、フラッシュメモリは破壊
される。したがって、短絡した行の修復では、両方の行
のゲートを同じ電圧レベルに接続することが必要であ
る。（このことは、短絡行に関る全ての操作、動作につ
いて当て嵌まる。）短絡させられたセルの電流出力は、
それらの短絡セルの双方がセンスアンプへ流れ込む電流
を増大させるよう作用するので、正しく消去されたセル
の電流出力より大きくなる。他の行に短絡されたセルが
過消去セルであると誤認されることは、同じカラム上の
正しく消去されたセルの過修復を生じる可能性があり、
危険である。この実施例のアルゴリズムは、短絡行中の
セルを過修復することによって短絡行を含むカラムの過
修復を防止しようとするものである。短絡行中のセルの
過修復は、過消去修復時にゲートへ１０ボルトを印加す
ることにより試みられる。
ラッシュメモリに適用される。行冗長性とは、互いに短
絡した２本の行がメモリアレイ９０内の随所にある他の
行と置換されることを意味する。冗長回路素子と置換さ
れる行は、有意情報が記憶されていなくても、メモリア
レイ９０内の他のセルの修復に影響を及ぼす。短絡した
行中の過消去セルはカラムの漏れ電流を大きくするよう
作用するので、同じカラム上の正常セルが過修復される
のを防ぐよう修復しなければならない。通常のポストコ
ンディショニング（後コンディショニング）による修復
動作においては、修復中のアレイセルのゲートに５ボル
トが印加され、メモリアレイ中の他の全てのゲートは接
地される。この後短絡行についての修復手順を実行する
と、５ボルト電源が接地され、フラッシュメモリは破壊
される。したがって、短絡した行の修復では、両方の行
のゲートを同じ電圧レベルに接続することが必要であ
る。（このことは、短絡行に関る全ての操作、動作につ
いて当て嵌まる。）短絡させられたセルの電流出力は、
それらの短絡セルの双方がセンスアンプへ流れ込む電流
を増大させるよう作用するので、正しく消去されたセル
の電流出力より大きくなる。他の行に短絡されたセルが
過消去セルであると誤認されることは、同じカラム上の
正しく消去されたセルの過修復を生じる可能性があり、
危険である。この実施例のアルゴリズムは、短絡行中の
セルを過修復することによって短絡行を含むカラムの過
修復を防止しようとするものである。短絡行中のセルの
過修復は、過消去修復時にゲートへ１０ボルトを印加す
ることにより試みられる。
【０１１９】図９のアルゴリズムは、何組かの短絡行に
ついて行冗長性を扱えるようにしただけである。書込み
状態機械３２が遭遇する最初の短絡行を下位行と称し、
２番目の行はを上位行と称する。アドレスカウンタ７８
は、リニア方式でカウントするから、下位行が最初にア
ドレス指定される。下位行の修復時に下位行及び上位行
の両方のゲートが１０ボルトにドライブされるとする
と、これらの行は両方とも同時に修復される。従って、
アドレスカウンタ７８が上位行のアドレスへインクリメ
ントするとき上位行を修復する必要はない。そのため
に、図９のアルゴリズムでは、下位行の修復の後の上位
行の修復が防止される。
ついて行冗長性を扱えるようにしただけである。書込み
状態機械３２が遭遇する最初の短絡行を下位行と称し、
２番目の行はを上位行と称する。アドレスカウンタ７８
は、リニア方式でカウントするから、下位行が最初にア
ドレス指定される。下位行の修復時に下位行及び上位行
の両方のゲートが１０ボルトにドライブされるとする
と、これらの行は両方とも同時に修復される。従って、
アドレスカウンタ７８が上位行のアドレスへインクリメ
ントするとき上位行を修復する必要はない。そのため
に、図９のアルゴリズムでは、下位行の修復の後の上位
行の修復が防止される。
【０１２０】図９のアルゴリズムの行冗長性に適用する
方法を解り易く説明するために、アドレスカウンタ７８
が短絡行ペアの最初の行を指示しており、過消去検査結
果が不合格であると仮定する。すなわち、ＭＡＴＣＨが
非能動で、ＴＷＯＲＯＷが能動であると仮定する。そし
て、イベントカウンタがその端子カウントに達していな
いとすると、書込み状態機械３２は状態５０２から５２
２へ分岐する。状態５２２においては、短絡セルの上位
行及び下位行のゲートに１０ボルトが印加される。
方法を解り易く説明するために、アドレスカウンタ７８
が短絡行ペアの最初の行を指示しており、過消去検査結
果が不合格であると仮定する。すなわち、ＭＡＴＣＨが
非能動で、ＴＷＯＲＯＷが能動であると仮定する。そし
て、イベントカウンタがその端子カウントに達していな
いとすると、書込み状態機械３２は状態５０２から５２
２へ分岐する。状態５２２においては、短絡セルの上位
行及び下位行のゲートに１０ボルトが印加される。
【０１２１】ＰＣＴＲＴＣが能動になった後、書込み状
態機械３２は、前に述べたように、状態５２２から状態
５１２、１４、５１６、５１８及び５２０を順次経過す
る。状態５０４における書込み状態機械３２の動作は、
能動ＴＷＯＲＯＷ信号を扱うために、前述の場合と少し
異なっている。行アドレスが１だけインクリメントされ
ると、アドレスカウンタ７８はＴＷＯＲＯＷを能動レベ
ルに維持することにより上位行を指示する。ＴＷＯＲＯ
Ｗが能動であると、行アドレスカウンタは、ＴＷＯＲＯ
Ｗが非能動になるまでインクリメントし続ける。書込み
状態機械３２はこれに応答して状態５０６に分岐する。
態機械３２は、前に述べたように、状態５２２から状態
５１２、１４、５１６、５１８及び５２０を順次経過す
る。状態５０４における書込み状態機械３２の動作は、
能動ＴＷＯＲＯＷ信号を扱うために、前述の場合と少し
異なっている。行アドレスが１だけインクリメントされ
ると、アドレスカウンタ７８はＴＷＯＲＯＷを能動レベ
ルに維持することにより上位行を指示する。ＴＷＯＲＯ
Ｗが能動であると、行アドレスカウンタは、ＴＷＯＲＯ
Ｗが非能動になるまでインクリメントし続ける。書込み
状態機械３２はこれに応答して状態５０６に分岐する。
【０１２２】信号ＴＷＯＲＯＷが非能動になるまで書込
み状態機械３２が状態５０４から分岐しないのに、一体
どのようにして短絡行が修復されるのかという疑問があ
るかもしれない。この点に関しては、書込み状態機械３
２のパイプライン型設計のため、ＴＷＯＲＯＷが短絡行
ペアの下位行のアドレス指定と同時に能動になることは
全くない。これによって、書込み状態機械３２は下位行
のアドレス指定と同時に状態５０４から状態５０６へ分
岐することが可能である。しかしながら、書込み状態機
械３２が状態５０２になるまで、ＴＷＯＲＯＷは能動に
なっている。書込み状態機械３２は、状態５０２より前
述したようにしてアルゴリズムを実行する。
み状態機械３２が状態５０４から分岐しないのに、一体
どのようにして短絡行が修復されるのかという疑問があ
るかもしれない。この点に関しては、書込み状態機械３
２のパイプライン型設計のため、ＴＷＯＲＯＷが短絡行
ペアの下位行のアドレス指定と同時に能動になることは
全くない。これによって、書込み状態機械３２は下位行
のアドレス指定と同時に状態５０４から状態５０６へ分
岐することが可能である。しかしながら、書込み状態機
械３２が状態５０２になるまで、ＴＷＯＲＯＷは能動に
なっている。書込み状態機械３２は、状態５０２より前
述したようにしてアルゴリズムを実行する。
【０１２３】以上、低電圧レベルのチャンネル・ホット
エレクトロン・プログラミングを用いて過消去されたフ
ラッシュメモリセルを確認し、修復する方法を説明し
た。また、書込み状態機械を用いて過消去されたフラッ
シュメモリセルを修復する方法についても説明した。
エレクトロン・プログラミングを用いて過消去されたフ
ラッシュメモリセルを確認し、修復する方法を説明し
た。また、書込み状態機械を用いて過消去されたフラッ
シュメモリセルを修復する方法についても説明した。
【０１２４】以上の詳細な説明においては、本発明をそ
の特定の実施例により説明したが、特許請求の範囲の記
載による本発明の広義の趣旨及び範囲から逸脱すること
なく本発明の様々な修正態様並びに変更態様を構成する
ことが可能なことは自明であろう。従って、本願の詳細
な説明及び図面は、限定的な意味にではなく、例示説明
を目的とした意味に解釈すべきものである。
の特定の実施例により説明したが、特許請求の範囲の記
載による本発明の広義の趣旨及び範囲から逸脱すること
なく本発明の様々な修正態様並びに変更態様を構成する
ことが可能なことは自明であろう。従って、本願の詳細
な説明及び図面は、限定的な意味にではなく、例示説明
を目的とした意味に解釈すべきものである。
【０１２５】
【発明の効果】本発明によれば、コスト、時間及びメモ
リスペースにおいて効率的であり、かつ信頼性が改善さ
れたフラッシュメモリの過消去修復方法が得られる。
リスペースにおいて効率的であり、かつ信頼性が改善さ
れたフラッシュメモリの過消去修復方法が得られる。
【図１】フラッシュメモリのブロック図である。
【図２】メモリアレイの一部の概略図である。
【図３】過消去修復のための回路のブロック図である。
【図４】過消去を修復するためのアルゴリズムを示すフ
ローチャートである。
ローチャートである。
【図５】過消去検査回路のブロック図である。
【図６】フラッシュメモリセルのプログラミング速度対
ドライブ電圧の関係を示すグラフである。
ドライブ電圧の関係を示すグラフである。
【図７】書込み状態機械（ｗｒｉｔｅ ｓｔａｔｅ ｍ
ａｃｈｉｎｅ）を組み込んだフラッシュメモリのブロッ
ク図である。
ａｃｈｉｎｅ）を組み込んだフラッシュメモリのブロッ
ク図である。
【図８】書込み状態機械のブロック図である。
【図９】書込み状態機械を使用して過消去を修復するた
めのアルゴリズムを示す状態図である。
めのアルゴリズムを示す状態図である。
２０・・・フラッシュメモリ ７８・・・Ｘデコーダ ９０・・・メモリアレイ ９４・・・Ｙデコーダ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アミット・マーチャント アメリカ合衆国 95610 カリフォルニア 州・シトラス ハイツ・アパートメント 311・バードケイジ ストリート・5817
Claims (9)
- 【請求項１】 第１のセル及び第２のセルを持つカラム
を有するフラッシュメモリアレイ中の過消去セルを修復
する方法において： （ａ）カラムが過消去セルを含む場合に、プログラミン
グ電圧レベルを有するプログラミングパルスを第１のセ
ルに印加するステップと； （ｂ）カラムが過消去セルを含む場合に、プログラミン
グパルスを第２のセルに印加するステップと； （ｃ）カラムが過消去セルを含む場合に、プログラミン
グ電圧レベルを第１の大きさだけインクリメントするス
テップと； （ｄ）カラムが修復されるまで上記ステップ（ａ）及至
（ｃ）を繰り返すステップと；よりなる過消去セルを修
復する方法。 - 【請求項２】 第１のセル及び第２のセルを持つカラム
を有するフラッシュメモリアレイ中の過消去セルを修復
する方法において： （ａ）第１のセルが過消去されている場合に、プログラ
ミング電圧レベルを有するプログラミングパルスを第１
のセルに印加するステップと； （ｂ）第２のセルが過消去されている場合に、プログラ
ミングパルスを第２のセルに印加するステップと； （ｃ）第１のセル及び第２のセルの一方が過消去されて
いると確認された場合に、プログラミング電圧レベルを
１の大きさだけインクリメントするステップと； （ｄ）第１のセル及び第２のセルが両方とも修復される
まで上記ステップ（ａ）及至（ｃ）を繰り返すステップ
と；よりなる過消去セルを修復する方法。 - 【請求項３】 第１のセル及び第２のセルを持つカラム
を有するフラッシュメモリアレイ中の過消去セルを修復
する方法において： （ａ）第１のセルが過消去されているかどうかを確認す
るステップと； （ｂ）第１のセルが過消去されている場合に、プログラ
ミング電圧レベルを有するプログラミングパルスを第１
のセルに印加するステップと； （ｃ）第２のセルが過消去されているかどうかを確認す
るステップと； （ｄ）第２のセルが過消去されている場合に、プログラ
ミングパルスを第２のセルに印加するステップと； （ｅ）第１のセル及び第２のセルの一方が過消去されて
いると確認された場合に、プログラミング電圧レベルを
第１の大きさだけインクリメントするステップと； （ｆ）第１のセル及び第２のセルのどちらも過消去され
ていないことが確認されるまで上記ステップ（ａ）及至
（ｅ）を繰り返すステップと；よりなる過消去セルを修
復する方法。 - 【請求項４】 第１のセル及び第２のセルを持つカラム
を有するフラッシュメモリアレイ中の過消去セルを修復
する方法において： （ａ）第１のセルが過消去されているかどうかを確認す
るステップと； （ｂ）第１のセルが過消去されている場合に、過消去セ
ルの過修復を防ぐのに十分な低さの初期プログラミング
電圧レベルを有するプログラミングパルスを第１のセル
に印加するステップと； （ｃ）第２のセルが過消去されているかどうかを確認す
るステップと； （ｄ）第２のセルが過消去されている場合に、プログラ
ミングパルスを第２のセルに印加するステップと； （ｅ）第１のセル及び第２のセルの一方が過消去されて
いると確認された場合に、プログラミング電圧レベルを
第１の大きさだけインクリメントするステップと； （ｆ）第１のセル及び第２のセルのどちらも過消去され
ていないと確認されるまで上記ステップ（ａ）及至
（ｅ）を繰り返すステップと；よりなる過消去セルを修
復する方法。 - 【請求項５】 各々スレッショルド電圧を有する第１の
セル及び第２のセルを持つカラムを有するフラッシュメ
モリアレイ中の過消去セルを修復する方法において： （ａ）第１のセルのスレッショルド電圧を基準電圧と比
較することによって第１のセルが過消去されているかど
うかを確認するステップと； （ｂ）第１のセルが過消去されている場合に、過消去セ
ルの過修復を防ぐのに十分な低さの初期プログラミング
電圧レベルを有するプログラミングパルスを第１のセル
に印加するステップと； （ｃ）第２のセルのスレッショルド電圧を基準電圧と比
較することによって第２のセルが過消去されているかど
うかを確認するステップと； （ｄ）第２のセルが過消去されている場合に、プログラ
ミングパルスを第２のセルに印加するステップと； （ｅ）第１のセル及び第２のセルの一方が過消去されて
いると確認された場合に、プログラミング電圧レベルを
第１の大きさだけインクリメントするステップと； （ｆ）第１のセル及び第２のセルがいずれも過消去され
ていないと確認されるまで上記ステップ（ａ）及至
（ｅ）繰り返すステップと；よりなる過消去セルを修復
する方法。 - 【請求項６】 各々スレッショルド電圧を有する第１の
セル及び第２のセルを持つカラムを有する不揮発性半導
体アレイ中の過消去セルを修復する方法において： （ａ）カウンタを初期化するステップと； （ｂ）第１のセルのスレッショルド電圧を基準電圧と比
較することによって第１のセルが過消去されているかど
うかを確認するステップと； （ｃ）第１のセルが過消去されている場合に、過消去セ
ルの過修復を防ぐのに十分な低さの初期プログラミング
電圧レベルを有するプログラミングパルスを第１のセル
に印加するステップと； （ｄ）第２のセルのスレッショルド電圧を基準電圧と比
較することによって第２のセルが過消去されているかど
うかを確認するステップと； （ｅ）第２のセルが過消去されている場合に、プログラ
ミングパルスを第２のセルに印加するステップと； （ｆ）第１のセル及び第２のセルの一方が過消去されて
いると確認された場合に、プログラミング電圧レベルを
第１の大きさだけインクリメントするステップと； （ｇ）カウンタをインクリメントするステップと； （ｈ）第１のセル及び第２のセルがどちらも過消去され
ていないと確認されるまで、あるいはカウンタが最大カ
ウントに達するまで上記ステップ（ａ）及至（ｇ）を繰
り返すステップと；よりなる過消去セルを修復する方
法。 - 【請求項７】 第１のセル及び第２のセルを持つカラム
を有するフラッシュメモリアレイ中の過消去セルを修復
する方法において： （ａ）フラグをクリアするステップと； （ｂ）第１のセルが過消去されている場合に、過消去セ
ルの過修復を防ぐのに十分な低さの初期プログラミング
電圧レベルを有するプログラミングパルスを第１のセル
に印加するステップと； （ｃ）第１のセルが過消去状態に保たれている場合に、
フラグをセットするステップと； （ｄ）第２のセルが過消去されている場合に、プログラ
ミングパルスを第２のセルに印加するステップと； （ｅ）第２が過消去状態に保たれてる場合に、フラグを
セットするステップと； （ｆ）フラグがセットされている場合に、プログラミン
グ電圧レベルを第１の大きさだけインクリメントするス
テップと； （ｇ）フラグがセットされている場合に、ステップ
（ａ）及至（ｇ）を繰り返すステップと；よりなる過消
去セルを修復する方法。 - 【請求項８】 第１のセル及び第２のセルを持つカラム
を有するフラッシュメモリアレイ中の過消去セルを修復
する方法において： （ａ）フラグをクリアするステップと； （ｂ）第１のセルが過消去されており、かつ第２のセル
に短絡されていない場合に、過消去セルの過修復を防ぐ
のに十分な低さの初期プログラミング電圧レベルを有す
るプログラミングパルスを第１のセルに印加するステッ
プと； （ｃ）第１のセルが過消去されており、かつ第２のセル
に短絡されている場合に、プログラミングパルスを第１
のセル及び第２のセルの両方に印加するステップと； （ｄ）第１のセルが過消去状態に保たれている場合に、
フラグをセットするステップと； （ｅ）第２のセルが過消去されており、かつ第１のセル
に短絡されていない場合に、上記初期プログラミング電
圧レベルを有するプログラミングパルスを、第２のセル
に印加するステップと； （ｆ）第２のセルが過消去状態に保たれている場合に、
フラグをセットするステップと； （ｇ）フラグがセットされている場合に、プログラミン
グ電圧レベルを第１の大きさだけインクリメントするス
テップと； （ｈ）フラグがセットされている場合に、上記ステップ
（ａ）及至（ｇ）を繰り返すステップと；よりなる過消
去セルを修復する方法。 - 【請求項９】 第１のセル及び第２のセルを持つカラム
を有するフラッシュメモリアレイ中の過消去セルを修復
する方法において： （ａ）カラムが過消去セルを含む場合に、あるプログラ
ミング持続時間を有するプログラミングパルスを第１の
セルに印加するステップと； （ｂ）カラムが過消去セルを含む場合に、プログラミン
グパルスを第２のセルに印加するステップと； （ｃ）カラムが過消去セルを含む場合に、プログラミン
グ持続時間を第１の大きさだけインクリメントするステ
ップと； （ｄ）カラムが修復されるまで上記ステップ（ａ）及至
（ｃ）を繰り返すステップと；よりなる過消去セルを修
復する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/773,228 US5237535A (en) | 1991-10-09 | 1991-10-09 | Method of repairing overerased cells in a flash memory |
| US773228 | 1991-10-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06290596A true JPH06290596A (ja) | 1994-10-18 |
| JP3654915B2 JP3654915B2 (ja) | 2005-06-02 |
Family
ID=25097590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29653092A Expired - Fee Related JP3654915B2 (ja) | 1991-10-09 | 1992-10-09 | フラッシュメモリにおける過消去セルの修復方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5237535A (ja) |
| JP (1) | JP3654915B2 (ja) |
| FR (1) | FR2682503B1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990042720A (ko) * | 1997-11-27 | 1999-06-15 | 윤종용 | 반도체 메모리 장치의 과소거 리페어 방법 |
| US6714459B2 (en) | 2001-09-12 | 2004-03-30 | Sharp Kabushiki Kaisha | Nonvolatile semiconductor memory device and method of detecting overerased cell |
| KR100447417B1 (ko) * | 2000-08-28 | 2004-09-04 | 마쯔시다덴기산교 가부시키가이샤 | 불휘발성 반도체 기억장치 |
| JP2007200553A (ja) * | 2007-05-14 | 2007-08-09 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| CN104681097A (zh) * | 2013-11-27 | 2015-06-03 | 北京兆易创新科技股份有限公司 | 一种非易失性存储器的修复方法 |
Families Citing this family (127)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04222994A (ja) * | 1990-12-26 | 1992-08-12 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JP2870260B2 (ja) * | 1991-09-27 | 1999-03-17 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| JPH05283708A (ja) * | 1992-04-02 | 1993-10-29 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置，その製造方法および試験方法 |
| US5327383A (en) * | 1992-04-21 | 1994-07-05 | Intel Corporation | Method and circuitry for erasing a nonvolatile semiconductor memory incorporating row redundancy |
| US5347489A (en) * | 1992-04-21 | 1994-09-13 | Intel Corporation | Method and circuitry for preconditioning shorted rows in a nonvolatile semiconductor memory incorporating row redundancy |
| US5452251A (en) | 1992-12-03 | 1995-09-19 | Fujitsu Limited | Semiconductor memory device for selecting and deselecting blocks of word lines |
| US5365486A (en) * | 1992-12-16 | 1994-11-15 | Texas Instruments Incorporated | Method and circuitry for refreshing a flash electrically erasable, programmable read only memory |
| US5335198A (en) * | 1993-05-06 | 1994-08-02 | Advanced Micro Devices, Inc. | Flash EEPROM array with high endurance |
| US5359558A (en) * | 1993-08-23 | 1994-10-25 | Advanced Micro Devices, Inc. | Flash eeprom array with improved high endurance |
| DE4329012A1 (de) * | 1993-08-28 | 1995-03-02 | Sel Alcatel Ag | Verfahren und Vorrichtung zur Fehlerprüfung und zur Fehlerkorrektur in Speicherbausteinen |
| US5424993A (en) * | 1993-11-15 | 1995-06-13 | Micron Technology, Inc. | Programming method for the selective healing of over-erased cells on a flash erasable programmable read-only memory device |
| US5650965A (en) * | 1993-11-15 | 1997-07-22 | Micron Technology, Inc. | Method of narrowing flash memory device threshold voltage distribution |
| US5619454A (en) * | 1993-11-15 | 1997-04-08 | Micron Technology, Inc. | Programming method for healing over-erased cells for a flash memory device |
| US5633823A (en) * | 1994-12-01 | 1997-05-27 | Micron Technology, Inc. | Method of narrowing flash memory device threshold voltage distribution |
| US5440505A (en) * | 1994-01-21 | 1995-08-08 | Intel Corporation | Method and circuitry for storing discrete amounts of charge in a single memory element |
| CN1057171C (zh) * | 1994-03-03 | 2000-10-04 | 罗姆有限公司 | 低压晶体管闪速电可擦可编程只读存储器单元 |
| EP0681295A1 (en) * | 1994-05-06 | 1995-11-08 | STMicroelectronics S.r.l. | Burn-in method for nonvolatile flash - EPROM memory devices |
| CN1147866C (zh) * | 1994-06-02 | 2004-04-28 | 英特尔公司 | 含多级单元的快擦存储器的读出电路 |
| US5490109A (en) * | 1994-06-28 | 1996-02-06 | Intel Corporation | Method and apparatus for preventing over-erasure of flash EEPROM memory devices |
| JP3238574B2 (ja) * | 1994-07-28 | 2001-12-17 | 株式会社東芝 | 不揮発性半導体記憶装置とその消去方法 |
| US5517138A (en) * | 1994-09-30 | 1996-05-14 | Intel Corporation | Dual row selection using multiplexed tri-level decoder |
| US5513144A (en) * | 1995-02-13 | 1996-04-30 | Micron Technology, Inc. | On-chip memory redundancy circuitry for programmable non-volatile memories, and methods for programming same |
| US5546340A (en) * | 1995-06-13 | 1996-08-13 | Advanced Micro Devices, Inc. | Non-volatile memory array with over-erase correction |
| US5642311A (en) * | 1995-10-24 | 1997-06-24 | Advanced Micro Devices | Overerase correction for flash memory which limits overerase and prevents erase verify errors |
| US5856944A (en) * | 1995-11-13 | 1999-01-05 | Alliance Semiconductor Corporation | Self-converging over-erase repair method for flash EPROM |
| JP2982676B2 (ja) * | 1995-12-08 | 1999-11-29 | 日本電気株式会社 | 不揮発性半導体記憶装置の過消去救済方法 |
| US5729489A (en) * | 1995-12-14 | 1998-03-17 | Intel Corporation | Programming flash memory using predictive learning methods |
| US5737265A (en) * | 1995-12-14 | 1998-04-07 | Intel Corporation | Programming flash memory using data stream analysis |
| US5701266A (en) * | 1995-12-14 | 1997-12-23 | Intel Corporation | Programming flash memory using distributed learning methods |
| US5677869A (en) * | 1995-12-14 | 1997-10-14 | Intel Corporation | Programming flash memory using strict ordering of states |
| JPH09306191A (ja) * | 1996-05-13 | 1997-11-28 | Nec Corp | 不揮発性半導体記憶装置 |
| US5870407A (en) * | 1996-05-24 | 1999-02-09 | Advanced Micro Devices, Inc. | Method of screening memory cells at room temperature that would be rejected during hot temperature programming tests |
| US5724365A (en) * | 1996-05-24 | 1998-03-03 | Advanced Micro Devices, Inc. | Method of utilizing redundancy testing to substitute for main array programming and AC speed reads |
| KR100233283B1 (ko) * | 1996-12-24 | 1999-12-01 | 김영환 | 플래쉬 메모리 셀을 이용한 리페어 퓨즈 초기화 회로 |
| DE19731954C2 (de) * | 1997-07-24 | 2000-08-24 | Bosch Gmbh Robert | Verfahren zur Erkennung von fehlprogrammierten Speicherzellen eines Speichers |
| US5901090A (en) * | 1998-05-27 | 1999-05-04 | Advanced Micro Devices | Method for erasing flash electrically erasable programmable read-only memory (EEPROM) |
| KR100290283B1 (ko) | 1998-10-30 | 2001-05-15 | 윤종용 | 불휘발성 반도체 메모리 장치 및 그의 워드 라인 구동 방법 |
| US6407944B1 (en) | 1998-12-29 | 2002-06-18 | Samsung Electronics Co., Ltd. | Method for protecting an over-erasure of redundant memory cells during test for high-density nonvolatile memory semiconductor devices |
| US6115291A (en) * | 1998-12-29 | 2000-09-05 | Micron Technology, Inc. | Healing cells in a memory device |
| TW439293B (en) | 1999-03-18 | 2001-06-07 | Toshiba Corp | Nonvolatile semiconductor memory |
| US6122198A (en) * | 1999-08-13 | 2000-09-19 | Advanced Micro Devices, Inc. | Bit by bit APDE verify for flash memory applications |
| US6462990B1 (en) | 2000-12-29 | 2002-10-08 | Intel Corporation | Post erase repair to enhance performance in a flash memory |
| US6515910B1 (en) | 2001-03-06 | 2003-02-04 | Aplus Flash Technology Inc. | Bit-by-bit Vt-correction operation for nonvolatile semiconductor one-transistor cell, nor-type flash EEPROM |
| US6711056B2 (en) | 2001-03-12 | 2004-03-23 | Micron Technology, Inc. | Memory with row redundancy |
| US6469932B2 (en) * | 2001-03-12 | 2002-10-22 | Micron Technology, Inc. | Memory with row redundancy |
| US6498752B1 (en) | 2001-08-27 | 2002-12-24 | Aplus Flash Technology, Inc. | Three step write process used for a nonvolatile NOR type EEPROM memory |
| JP4122750B2 (ja) * | 2001-10-24 | 2008-07-23 | 沖電気工業株式会社 | 半導体記憶装置および半導体記憶装置のデータ書き込み方法 |
| US6724662B2 (en) * | 2002-09-04 | 2004-04-20 | Atmel Corporation | Method of recovering overerased bits in a memory device |
| US6977841B2 (en) * | 2002-11-21 | 2005-12-20 | Micron Technology, Inc. | Preconditioning of defective and redundant columns in a memory device |
| EP1613970A4 (en) * | 2003-03-25 | 2006-12-13 | Smiths Aerospace Inc | METHOD FOR RESTORING CAPTURED INTEGRATED CIRCUIT ELEMENTS |
| US7345918B2 (en) | 2005-08-31 | 2008-03-18 | Micron Technology, Inc. | Selective threshold voltage verification and compaction |
| US7304890B2 (en) * | 2005-12-13 | 2007-12-04 | Atmel Corporation | Double byte select high voltage line for EEPROM memory block |
| WO2007132452A2 (en) | 2006-05-12 | 2007-11-22 | Anobit Technologies | Reducing programming error in memory devices |
| WO2007132457A2 (en) | 2006-05-12 | 2007-11-22 | Anobit Technologies Ltd. | Combined distortion estimation and error correction coding for memory devices |
| CN103280239B (zh) | 2006-05-12 | 2016-04-06 | 苹果公司 | 存储设备中的失真估计和消除 |
| WO2007132456A2 (en) | 2006-05-12 | 2007-11-22 | Anobit Technologies Ltd. | Memory device with adaptive capacity |
| WO2008026203A2 (en) | 2006-08-27 | 2008-03-06 | Anobit Technologies | Estimation of non-linear distortion in memory devices |
| US7457167B2 (en) * | 2006-10-26 | 2008-11-25 | Atmel Corporation | Method for preventing over-erasing of unused column redundant memory cells in a flash memory having single-transistor memory cells |
| WO2008053473A2 (en) | 2006-10-30 | 2008-05-08 | Anobit Technologies Ltd. | Memory cell readout using successive approximation |
| US7975192B2 (en) | 2006-10-30 | 2011-07-05 | Anobit Technologies Ltd. | Reading memory cells using multiple thresholds |
| US7924648B2 (en) | 2006-11-28 | 2011-04-12 | Anobit Technologies Ltd. | Memory power and performance management |
| US8151163B2 (en) | 2006-12-03 | 2012-04-03 | Anobit Technologies Ltd. | Automatic defect management in memory devices |
| US7593263B2 (en) | 2006-12-17 | 2009-09-22 | Anobit Technologies Ltd. | Memory device with reduced reading latency |
| US7900102B2 (en) | 2006-12-17 | 2011-03-01 | Anobit Technologies Ltd. | High-speed programming of memory devices |
| US8151166B2 (en) | 2007-01-24 | 2012-04-03 | Anobit Technologies Ltd. | Reduction of back pattern dependency effects in memory devices |
| US7751240B2 (en) | 2007-01-24 | 2010-07-06 | Anobit Technologies Ltd. | Memory device with negative thresholds |
| WO2008111058A2 (en) | 2007-03-12 | 2008-09-18 | Anobit Technologies Ltd. | Adaptive estimation of memory cell read thresholds |
| US8001320B2 (en) | 2007-04-22 | 2011-08-16 | Anobit Technologies Ltd. | Command interface for memory devices |
| US8429493B2 (en) | 2007-05-12 | 2013-04-23 | Apple Inc. | Memory device with internal signap processing unit |
| US8234545B2 (en) | 2007-05-12 | 2012-07-31 | Apple Inc. | Data storage with incremental redundancy |
| US7701780B2 (en) | 2007-05-31 | 2010-04-20 | Micron Technology, Inc. | Non-volatile memory cell healing |
| US7986553B2 (en) * | 2007-06-15 | 2011-07-26 | Micron Technology, Inc. | Programming of a solid state memory utilizing analog communication of bit patterns |
| US7925936B1 (en) | 2007-07-13 | 2011-04-12 | Anobit Technologies Ltd. | Memory device with non-uniform programming levels |
| KR100898653B1 (ko) * | 2007-07-25 | 2009-05-22 | 주식회사 하이닉스반도체 | 플래시 메모리 소자 및 프로그램 방법 |
| US8259497B2 (en) | 2007-08-06 | 2012-09-04 | Apple Inc. | Programming schemes for multi-level analog memory cells |
| US20090046512A1 (en) * | 2007-08-17 | 2009-02-19 | Munif Farhan Halloush | Reliability System for Use with Non-Volatile Memory Devices |
| US8174905B2 (en) | 2007-09-19 | 2012-05-08 | Anobit Technologies Ltd. | Programming orders for reducing distortion in arrays of multi-level analog memory cells |
| US7773413B2 (en) | 2007-10-08 | 2010-08-10 | Anobit Technologies Ltd. | Reliable data storage in analog memory cells in the presence of temperature variations |
| US8000141B1 (en) | 2007-10-19 | 2011-08-16 | Anobit Technologies Ltd. | Compensation for voltage drifts in analog memory cells |
| US8068360B2 (en) | 2007-10-19 | 2011-11-29 | Anobit Technologies Ltd. | Reading analog memory cells using built-in multi-threshold commands |
| US8527819B2 (en) | 2007-10-19 | 2013-09-03 | Apple Inc. | Data storage in analog memory cell arrays having erase failures |
| US8270246B2 (en) | 2007-11-13 | 2012-09-18 | Apple Inc. | Optimized selection of memory chips in multi-chips memory devices |
| US8225181B2 (en) | 2007-11-30 | 2012-07-17 | Apple Inc. | Efficient re-read operations from memory devices |
| US8209588B2 (en) | 2007-12-12 | 2012-06-26 | Anobit Technologies Ltd. | Efficient interference cancellation in analog memory cell arrays |
| US8456905B2 (en) | 2007-12-16 | 2013-06-04 | Apple Inc. | Efficient data storage in multi-plane memory devices |
| KR101406279B1 (ko) * | 2007-12-20 | 2014-06-13 | 삼성전자주식회사 | 반도체 메모리 장치 및 그것의 읽기 페일 분석 방법 |
| US8085586B2 (en) | 2007-12-27 | 2011-12-27 | Anobit Technologies Ltd. | Wear level estimation in analog memory cells |
| US8156398B2 (en) | 2008-02-05 | 2012-04-10 | Anobit Technologies Ltd. | Parameter estimation based on error correction code parity check equations |
| US7924587B2 (en) | 2008-02-21 | 2011-04-12 | Anobit Technologies Ltd. | Programming of analog memory cells using a single programming pulse per state transition |
| US7864573B2 (en) | 2008-02-24 | 2011-01-04 | Anobit Technologies Ltd. | Programming analog memory cells for reduced variance after retention |
| US8230300B2 (en) | 2008-03-07 | 2012-07-24 | Apple Inc. | Efficient readout from analog memory cells using data compression |
| US8059457B2 (en) | 2008-03-18 | 2011-11-15 | Anobit Technologies Ltd. | Memory device with multiple-accuracy read commands |
| US8400858B2 (en) | 2008-03-18 | 2013-03-19 | Apple Inc. | Memory device with reduced sense time readout |
| US7924613B1 (en) * | 2008-08-05 | 2011-04-12 | Anobit Technologies Ltd. | Data storage in analog memory cells with protection against programming interruption |
| US7995388B1 (en) | 2008-08-05 | 2011-08-09 | Anobit Technologies Ltd. | Data storage using modified voltages |
| US8949684B1 (en) | 2008-09-02 | 2015-02-03 | Apple Inc. | Segmented data storage |
| US8169825B1 (en) | 2008-09-02 | 2012-05-01 | Anobit Technologies Ltd. | Reliable data storage in analog memory cells subjected to long retention periods |
| US8000135B1 (en) | 2008-09-14 | 2011-08-16 | Anobit Technologies Ltd. | Estimation of memory cell read thresholds by sampling inside programming level distribution intervals |
| US8482978B1 (en) | 2008-09-14 | 2013-07-09 | Apple Inc. | Estimation of memory cell read thresholds by sampling inside programming level distribution intervals |
| US8239734B1 (en) | 2008-10-15 | 2012-08-07 | Apple Inc. | Efficient data storage in storage device arrays |
| US8261159B1 (en) | 2008-10-30 | 2012-09-04 | Apple, Inc. | Data scrambling schemes for memory devices |
| US8208304B2 (en) | 2008-11-16 | 2012-06-26 | Anobit Technologies Ltd. | Storage at M bits/cell density in N bits/cell analog memory cell devices, M>N |
| US8174857B1 (en) | 2008-12-31 | 2012-05-08 | Anobit Technologies Ltd. | Efficient readout schemes for analog memory cell devices using multiple read threshold sets |
| US8248831B2 (en) | 2008-12-31 | 2012-08-21 | Apple Inc. | Rejuvenation of analog memory cells |
| US8924661B1 (en) | 2009-01-18 | 2014-12-30 | Apple Inc. | Memory system including a controller and processors associated with memory devices |
| US8228701B2 (en) | 2009-03-01 | 2012-07-24 | Apple Inc. | Selective activation of programming schemes in analog memory cell arrays |
| US8259506B1 (en) | 2009-03-25 | 2012-09-04 | Apple Inc. | Database of memory read thresholds |
| US8832354B2 (en) | 2009-03-25 | 2014-09-09 | Apple Inc. | Use of host system resources by memory controller |
| US8238157B1 (en) | 2009-04-12 | 2012-08-07 | Apple Inc. | Selective re-programming of analog memory cells |
| US8479080B1 (en) | 2009-07-12 | 2013-07-02 | Apple Inc. | Adaptive over-provisioning in memory systems |
| US8495465B1 (en) | 2009-10-15 | 2013-07-23 | Apple Inc. | Error correction coding over multiple memory pages |
| US8677054B1 (en) | 2009-12-16 | 2014-03-18 | Apple Inc. | Memory management schemes for non-volatile memory devices |
| US8694814B1 (en) | 2010-01-10 | 2014-04-08 | Apple Inc. | Reuse of host hibernation storage space by memory controller |
| US8572311B1 (en) | 2010-01-11 | 2013-10-29 | Apple Inc. | Redundant data storage in multi-die memory systems |
| US8694853B1 (en) | 2010-05-04 | 2014-04-08 | Apple Inc. | Read commands for reading interfering memory cells |
| US8572423B1 (en) | 2010-06-22 | 2013-10-29 | Apple Inc. | Reducing peak current in memory systems |
| US8595591B1 (en) | 2010-07-11 | 2013-11-26 | Apple Inc. | Interference-aware assignment of programming levels in analog memory cells |
| US9104580B1 (en) | 2010-07-27 | 2015-08-11 | Apple Inc. | Cache memory for hybrid disk drives |
| US8767459B1 (en) | 2010-07-31 | 2014-07-01 | Apple Inc. | Data storage in analog memory cells across word lines using a non-integer number of bits per cell |
| US8856475B1 (en) | 2010-08-01 | 2014-10-07 | Apple Inc. | Efficient selection of memory blocks for compaction |
| US8493781B1 (en) | 2010-08-12 | 2013-07-23 | Apple Inc. | Interference mitigation using individual word line erasure operations |
| US8694854B1 (en) | 2010-08-17 | 2014-04-08 | Apple Inc. | Read threshold setting based on soft readout statistics |
| US9021181B1 (en) | 2010-09-27 | 2015-04-28 | Apple Inc. | Memory management for unifying memory cell conditions by using maximum time intervals |
| US10062440B1 (en) * | 2017-06-20 | 2018-08-28 | Winbond Electronics Corp. | Non-volatile semiconductor memory device and reading method thereof |
| CN109243516B (zh) * | 2018-08-28 | 2021-08-10 | 长江存储科技有限责任公司 | 一种擦除方法、装置及计算机可读存储介质 |
| US11556416B2 (en) | 2021-05-05 | 2023-01-17 | Apple Inc. | Controlling memory readout reliability and throughput by adjusting distance between read thresholds |
| US11847342B2 (en) | 2021-07-28 | 2023-12-19 | Apple Inc. | Efficient transfer of hard data and confidence levels in reading a nonvolatile memory |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1224062B (it) * | 1979-09-28 | 1990-09-26 | Ates Componenti Elettron | Metodo di programmazione per una memoria a semiconduttore non volatile elettricamente alterabile |
| US4377857A (en) * | 1980-11-18 | 1983-03-22 | Fairchild Camera & Instrument | Electrically erasable programmable read-only memory |
| EP0108681A3 (en) * | 1982-11-04 | 1986-10-15 | FAIRCHILD CAMERA & INSTRUMENT CORPORATION | Bit erasable electrically erasable programmable read only memory |
| US4742491A (en) * | 1985-09-26 | 1988-05-03 | Advanced Micro Devices, Inc. | Memory cell having hot-hole injection erase mode |
| US5139935A (en) * | 1987-02-19 | 1992-08-18 | Mitsui Toatsu Chemicals, Incorporated | Method of regulating expression of a foreign gene by controlling the sugar concentration in a medium and a process of producing a foreign product thereby |
| JPS63227064A (ja) * | 1987-03-17 | 1988-09-21 | Toshiba Corp | 不揮発性半導体メモリ |
| US4797856A (en) * | 1987-04-16 | 1989-01-10 | Intel Corporation | Self-limiting erase scheme for EEPROM |
| US4860261A (en) * | 1988-02-17 | 1989-08-22 | Intel Corporation | Leakage verification for flash EPROM |
| US4841482A (en) * | 1988-02-17 | 1989-06-20 | Intel Corporation | Leakage verification for flash EPROM |
| DE69013237T2 (de) * | 1989-06-19 | 1995-02-23 | Texas Instruments Inc | Schaltung und Verfahren zur Vorbereitung gelöschter EEPROMS vor der Programmierung. |
| US5065364A (en) * | 1989-09-15 | 1991-11-12 | Intel Corporation | Apparatus for providing block erasing in a flash EPROM |
| US5097444A (en) * | 1989-11-29 | 1992-03-17 | Rohm Corporation | Tunnel EEPROM with overerase protection |
| US5060195A (en) * | 1989-12-29 | 1991-10-22 | Texas Instruments Incorporated | Hot electron programmable, tunnel electron erasable contactless EEPROM |
| JP3106473B2 (ja) * | 1990-01-30 | 2000-11-06 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| US5122985A (en) * | 1990-04-16 | 1992-06-16 | Giovani Santin | Circuit and method for erasing eeprom memory arrays to prevent over-erased cells |
| US5138576A (en) * | 1991-11-06 | 1992-08-11 | Altera Corporation | Method and apparatus for erasing an array of electrically erasable EPROM cells |
-
1991
- 1991-10-09 US US07/773,228 patent/US5237535A/en not_active Expired - Lifetime
-
1992
- 1992-10-07 FR FR9211876A patent/FR2682503B1/fr not_active Expired - Fee Related
- 1992-10-09 JP JP29653092A patent/JP3654915B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990042720A (ko) * | 1997-11-27 | 1999-06-15 | 윤종용 | 반도체 메모리 장치의 과소거 리페어 방법 |
| KR100447417B1 (ko) * | 2000-08-28 | 2004-09-04 | 마쯔시다덴기산교 가부시키가이샤 | 불휘발성 반도체 기억장치 |
| US6714459B2 (en) | 2001-09-12 | 2004-03-30 | Sharp Kabushiki Kaisha | Nonvolatile semiconductor memory device and method of detecting overerased cell |
| JP2007200553A (ja) * | 2007-05-14 | 2007-08-09 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| CN104681097A (zh) * | 2013-11-27 | 2015-06-03 | 北京兆易创新科技股份有限公司 | 一种非易失性存储器的修复方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2682503A1 (fr) | 1993-04-16 |
| US5237535A (en) | 1993-08-17 |
| FR2682503B1 (fr) | 1997-01-31 |
| JP3654915B2 (ja) | 2005-06-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3654915B2 (ja) | フラッシュメモリにおける過消去セルの修復方法 | |
| US7362610B1 (en) | Programming method for non-volatile memory and non-volatile memory-based programmable logic device | |
| US5327383A (en) | Method and circuitry for erasing a nonvolatile semiconductor memory incorporating row redundancy | |
| US5347489A (en) | Method and circuitry for preconditioning shorted rows in a nonvolatile semiconductor memory incorporating row redundancy | |
| US6304486B1 (en) | Sensing time control device and method | |
| US5568426A (en) | Method and apparatus for performing memory cell verification on a nonvolatile memory circuit | |
| US7196934B2 (en) | Non-volatile memory with erase verify circuit having comparators indicating under-erasure, erasure, and over-erasure of memory cells | |
| JP2780674B2 (ja) | 不揮発性半導体記憶装置 | |
| JP4315767B2 (ja) | 不揮発性半導体記憶装置 | |
| US6091642A (en) | Method for controlled erasing memory devices, in particular analog and multi-level flash-EEPROM devices | |
| JP2002157890A (ja) | 不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ消去方法 | |
| US7652918B2 (en) | Retention margin program verification | |
| JP2982676B2 (ja) | 不揮発性半導体記憶装置の過消去救済方法 | |
| JP3984445B2 (ja) | 不揮発性半導体メモリ装置のオーバーイレースセル検出方法 | |
| JPH06203590A (ja) | 半導体記憶装置 | |
| WO2008083162A1 (en) | Retention margin program verification | |
| CN115206400A (zh) | 半导体装置及擦除方法 | |
| JP3039400B2 (ja) | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置におけるブロック消去のテスト方法 | |
| JP3397407B2 (ja) | 不揮発性半導体記憶装置及びその消去方法 | |
| JP3737070B2 (ja) | 半導体記憶装置 | |
| JP3703782B2 (ja) | 半導体記憶装置 | |
| JP4049779B2 (ja) | 半導体記憶装置 | |
| JPH0863982A (ja) | 不揮発性半導体記憶装置 | |
| JPH0836893A (ja) | フラッシュメモリのテスト方法 | |
| JP2005243232A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040323 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040608 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050208 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050302 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090311 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090311 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100311 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100311 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110311 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |