JPH06290596A - フラッシュメモリにおける過消去セルの修復方法 - Google Patents

フラッシュメモリにおける過消去セルの修復方法

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JPH06290596A
JPH06290596A JP29653092A JP29653092A JPH06290596A JP H06290596 A JPH06290596 A JP H06290596A JP 29653092 A JP29653092 A JP 29653092A JP 29653092 A JP29653092 A JP 29653092A JP H06290596 A JPH06290596 A JP H06290596A
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Abstract

(57)【要約】 【目的】 本発明の目的は、速度及び電力消費の両面に
関して最適化され、欠陥メモリを廃棄したり、冗長回路
素子を使用したり、さらには誤りコードセルに割当てら
れる領域を大きくする必要がなく、しかもメーカー試験
終了後においても有効であるフラッシュメモリの過消去
セルを修復する方法を提供することにある。 【構成】 本発明は、第1のセル及び第2のセルを持つ
カラムを有するフラッシュメモリアレイ中の過消去セル
を、まず第1のセルが過消去されているかどうかを確認
して、過消去されていれば第1のセルにプログラミング
パルスを印加し、第2のセルが過消去されているかどう
かを確認して、過消去されていれば第2のセルにプログ
ラミングパルスを印加し、一方のセルが過消去されてい
た場合はプログラミングパルス電圧をインクリメントす
る操作を、カラム上のどのセルも過消去されていないと
確認されるまで繰り返すことにより修復するものであ
る。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、フラッシュメモリの過
消去されたセルを修復する方法に関するものである。よ
り詳しくは、本発明は、過消去されたフラッシュメモリ
セルをチャンネル・ホットエレクトロン・プログラミン
グを用いて修復する方法に関する。
【0002】
【従来の技術】従来の不揮発性半導体メモリの1つにフ
ラッシュ型電気的消去書込み可能リードオンリーメモリ
(フラッシュEEPROM;「フラッシュメモリ」)が
ある。フラッシュメモリは、ユーザがプログラムするこ
とができ、いったんプログラムすると、消去を行うま
で、フラッシュメモリはそれらのプログラムデータを保
持し続ける。
【0003】フラッシュメモリセルは、通常、チャンネ
ル・ホットエレクトロン注入法を用いてプログラムさ
れ、高レベルの電圧をセルのソース接合へ印加すること
により消去される。消去アルゴリズムでは、一般に、消
去動作が最も遅いセルが許容最大スレッショルド電圧以
下に消去されるまで、消去パルスをアレイ全体に印加す
る。この時許容最小スレッショルド以下に消去されたセ
ルを一般に過消去されたセルまたは過消去セルと称す
る。過消去セルは、それらのセルに対応するビット線に
漏れ電流を誘起し、その結果同じビット線上の他のセル
を読取る時エラーを生じることがある。
【0004】フラッシュメモリのメーカーは、様々な技
術を駆使してセル過消去の発生をできるだけ少なくする
試みを行っている。そのために、集積回路プロセス最適
化法や製造品質管理法が典型的に採り入れられている。
しかしながら、これらの方法による過消去の完全な排除
は達成されそうもない。
【0005】フラッシュメモリの過消去感度(過消去の
起こり易さ)は、読取り検出系を最適化することによっ
て最小限にすることができる。しかしながら、最適化さ
れた読取り検出系にも2つの問題点がある。まず、最適
化された読取り検出系によって過消去をなくすことは不
可能である。第2には、速度と性能に関してトレードオ
フが必要である。
【0006】また、フラッシュメモリのメーカーでは、
メモリを試験して、欠陥のあるセルの代わりに冗長回路
素子を用いるか、あるいはメモリ自体を廃棄することに
よって過消去をなくすやり方も試みられて来た。
【0007】しかしながら、このようなメーカー試験に
も多くの欠点がある。第1に、冗長回路素子の作り込み
は、フラッシュメモリのコスト、複雑さ、及び読取り速
度遅延を増大させる。第2には、冗長回路素子より欠陥
セルの数が多いフラッシュメモリは廃棄しなければなら
ない。さらには、メーカー試験は、テスト時に消去が正
常なセルが、プログラム/消去サイクルを繰り返した後
も欠陥を生じることがないということを保証するもので
はない。
【0008】過消去によって引き起こされたエラーを除
去する方法としては、ハミングコード方式のような誤り
訂正コードを用いたものもある。不都合なことに、誤り
訂正コードを用いると、通常フラッシュメモリに余分の
メモリセルを付加することが必要となり、そのためにコ
スト増を招く。
【0009】
【発明が解決しようとする課題】本発明の一つの目的
は、フラッシュメモリにおける過消去を修復することに
ある。
【0010】本発明のもう一つの目的は、速度及び電力
消費の両面に関して最適化された過消去を修復する方法
を提供することにある。
【0011】本発明のもう一つの目的は、欠陥メモリを
廃棄しなくとも済む過消去セルを修復する方法を提供す
ることにある。
【0012】本発明のもう一つ目的は、冗長回路素子を
使用しない過消去セルを修復する方法を提供することに
ある。
【0013】本発明の方法のもう一つの目的は、誤りコ
ードセルに割当てられる領域を大きくすることなくフラ
ッシュメモリ中の過消去を修復することにある。
【0014】本発明のもう一つの目的は、メーカー試験
終了後においても有効な過消去セルを修復する方法を提
供することにある。
【0015】
【課題を解決するための手段】上記目的達成のための本
発明によるフラッシュメモリアレイ中の過消去セルを修
復する方法は、少なくとも2つのセルを有する少なくと
も1本のカラムよりなるフラッシュメモリアレイの修復
を、その第1のセルが過消去されているかどうかを判断
し、もし過消去されていれば単発のプログラミングパル
スを印加するステップで開始するものである。次に、第
2のセルを試験して、過消去されているかどうかを確認
し、過消去されていれば、その第2のセルにプログラミ
ングパルスを印加する。その後、どちらかのセルが過消
去されていることが確認された場合は、プログラミング
電圧のレベルを第1の大きさだけ上げる。これらのステ
ップを、どのセルも過消去されていないと確認されるに
至るまで繰り返す。
【0016】以下、本発明を実施例により添付図面を参
照しつつ詳細に説明する。添付図面において、本発明
は、限定のためではなく例示説明のために図示したもの
であり、また同様の構成部分または要素は同じ参照記号
により表されている。
【0017】
【実施例】フラッシュメモリの一部分20を図1に示
す。この部分20は、アレイ90、Xデコーダ78、Y
デコーダ94、及びセンスアンプ/出力デコーダ96を
含む。データはアレイ90内に記憶される。アレイ90
はXデコーダ78及びYデコーダ94によってアクセス
される。
【0018】以下にさらに詳細に説明するように、アレ
イ90の過消去セルを修復するには反復法が用いられ
る。まず最初に、カラム上のセルを試験して、過消去さ
れているかどうかが確認される。過消去セルには、低電
圧レベルの単発プログラミングパルスが供給される。ど
のセルも過消去されていないことが確認され、全てのセ
ルが修復されるまで、そのカラム上のセルを繰り返して
試験し、過消去セルに単発プログラミングパルスを印加
する。
【0019】VPP36はフラッシュメモリ20用の消去
/プログラム電源である。VPP上にハイ電圧レベルがな
い時は、フラッシュメモリはリードオンリーメモリ(R
OM)として動作する。アドレス線57及び82によっ
て指示されるアドレスに記憶されたデータは、データ線
59を介して取り出される。
【0020】アレイ90は、適切なコマンドシーケンス
に従ってVPP36を12ボルトに上げることにより消去
あるいはプログラムすることができる。
【0021】アドレス信号Ax57及びAy82を用い
てアレイ90の内部の所望のデータを選択することがで
きる。Xデコーダ78は、Ax57に応答してアレイ9
0内の適切な行を選択する。この理由から、Xデコーダ
78は行デコーダ78とも呼ばれる。Xデコーダ78
は、バス83を介してアレイ90内の指示された行を能
動(アクティブ)状態にする。同様に、Yデコーダ94
は、Ay82に応答してアレイ90内の適切なカラムを
選択する。その機能の故に、Yデコーダ94はカラムデ
コーダ94とも呼ばれる。Yデコーダ94は、バス97
を介してアレイ内の指示されたカラムを選択する。
【0022】アレイ90から読出されたデータは、バス
97を介してYデコーダ94へ出力される。Yデコーダ
94は、バス97からのデータをセンスアンプ(センス
増幅器)100〜107に供給する。センスアンプ10
0〜107は、セルが負に帯電されているかどうかを判
定する。センスアンプ100〜107はバス59を介し
てデータを出力する。
【0023】アレイ90の一部分200を図2に示す。
部分200は、各々電界効果トランジスタよりなるメモ
リセル150〜185を含む。セル105〜185は、
当技術分野において通常行われているように、ワード線
201〜206とビット線111〜116との交点に形
成されている。
【0024】ワード線201〜206はX線または行線
とも呼ばれる。201〜206の各ワード線は、各特定
行中のメモリセルのゲートと結合されている。例えばワ
ード線201はメモリセル150〜155のゲートに結
合されている。
【0025】ビット線111〜116はカラム線または
Y線とも呼ばれる。111〜116の各ビット線はメモ
リセルのカラムと結合されている。例えば、ビット線1
11は、メモリセル150、156、162、168、
174及び180のドレインと結合されている。ビット
線111〜116はYデコーダ94にも結合されてい
る。
【0026】共通ソース線141は、メモリセル150
〜185のソースに印加される電圧の大きさを調整する
ソーススイッチと結合されている。共通ソース線141
は、第1のローカルソース線121〜126及び第2の
ローカルソース線131〜135にも結合されている。
第1のローカルソース線121〜126は、各々アレイ
90の特定の行と結合されている。同様に、第2のロー
カルソース線131〜135は、各々特定のカラムと結
合されている。これらのソース線121〜126、13
1〜135、及び141は、全体として、セル105〜
185のソースに電圧を印加するための経路を形成して
いる。
【0027】現在当技術分野において行われているよう
に、メモリセル150〜185は、ワード線201〜2
06に約12ボルトの電位を、またビット線111〜1
16に約7ボルトの電位を印加し、共通ソース線141
をアースに接続することによってプログラムされる。
【0028】メモリセル150〜185は、共通ソース
線141に約12ボルトの電位を印加し、ワード線20
1〜206を接地すると共に、ビット線111〜116
を浮かすことによって消去される。正しく消去されたメ
モリセルは、0ボルトと3ボルトの間の正のスレッショ
ルド電圧を有する。
【0029】アレイ90の消去は、オンチップ論理ある
いはオフチップマイクロプロセッサによって制御された
アルゴリズムを用いて行われる。典型的に言うと、これ
らのアルゴリズムは、アレイ90中の消去動作が最も遅
いセルが最大許容スレッショルド電圧以下に消去される
まで、消去パルスをアレイ90に繰り返し印加する。
【0030】アレイ90は、他のメモリセルよりはるか
に速く消去される欠陥メモリセルを多数含む場合があ
る。これらの欠陥メモリセルは、消去動作が最も遅いセ
ルのスレッショルド電圧を許容レベルに、すなわち約3
ボルトに降下させるのに必要な時間と同じ時間で、最小
許容消去電圧(通常ゼロボルト)以下のスレッショルド
電圧に消去され得る。すると、これらの欠陥メモリセル
は、たとえゲートが接地されていても、それらの対応す
るビット線111〜116に漏れ電流を誘起することが
ある。その結果、正しく消去されたセルの過消去検査の
間、センスアンプ100〜107によって検出される電
流は、正しく消去されたセルの電流とビット線の漏れ電
流との和になる。このために、正しく消去されたセルが
過消去されていると誤認される場合がある。言い換える
と、ビット線の漏れ電流の結果、正しく消去されたセル
のスレッショルド電圧がゼロボルト以下であると認識さ
れてしまうことになる。
【0031】上記のような正しく消去されたセルの誤認
識は、そのセルを消去検査にパスさせようとしてスレッ
ショルド電圧を上げることによりセルが過修復される危
険を生じさせる。過修復は、セルのスレッショルド電圧
が消去のための許容上限以上に引き上げられたとき起こ
る。
【0032】図3は、過消去されたフラッシュメモリを
修復するための一つの回路300を示す。回路300
は、テスタ310、及び前述の部分20を含む修復すべ
きフラッシュメモリ320よりなる。テスタ310は、
好ましくはコンピュータ制御とする。ただし、より簡単
な装置を用いることも可能である。また、テスタ310
の機能は、以下に述べるような書込み状態機械(wri
te state machine)を用いて行わせる
ことも可能である。
【0033】テスタ310は、フラッシュメモリ320
が必要とする全ての入力を発生させ、かつメモリ320
によって出力されるデータを読取る。テスタ310から
のアドレス信号はバス57及び82に供給される。ま
た、テスタ310は、消去/プログラム電圧VPP36を
発生させ、制御する。テスタ310は、過消去セルを修
復するのに必要なようにVPP36の電圧レベルを変化さ
せる。テスタ310は、フラッシュメモリ320によっ
て出力されたデータをバス59を介して読込む。テスタ
310は、図4のアルゴリズムを用いて過消去セルを修
復する。
【0034】簡単に言うと、この過消去セル修復方法
は、過消去検査及び低電圧レベルプログラミングを用い
た反復プロセスでよりなる。修復は、カラムを選択し、
そのカラム上の各セルを試験して、過消去されたセルが
あるかどうかを確認するステップで開始される。この手
順は、一般に過消去検査と呼ばれている。セルは、最小
許容スレッショルド電圧において予測された電流を超え
る電流が流れるとき、過消去されていると判定される。
修復は、単発の低電圧レベルプログラミングパルスを過
消去セルに印加することによって行われる。プログラミ
ングパルスのレベルは、他の動作条件にかかわらず、セ
ルが過修復されれることが全くないような十分に低いレ
ベルとする。カラム上の残りのセルも同様にして試験す
る。選択されたカラム上のいずれかのセルが過消去にな
っていると判定された場合は、そのカラム上の各セルに
ついて2回目の過消去検査を行う。それらの過消去と判
定されたセルは、やはり単発の低電圧レベルパルスによ
ってプログラムする。ただし、今回の修復パスにおける
プログラミングパルスの電圧レベルは、前回の修復パス
よりも高くする。これらのステップは、カラム上のどの
セルも過消去されていないということが確認されるまで
繰り返される。
【0035】本発明の過消去セルの修復方法は、最大数
100マイクロアンペアのビット線漏れ電流を許容する
ことができる。このように不確かさ許容性(robus
tness)が大きいのは、一つには、最初のプログラ
ミング電圧レベル及び欠陥セルと正常セルとの挙動の違
いを適切に選択したことによるものである。ここで、カ
ラムにスレッショルド電圧VT が約−5ボルトの酷く過
消去されたセルがあると仮定する。この酷く過消去され
たセルは、同じカラム上の他の全てのセルを過消去検査
で不合格とするのに十分な電流を引き込む。本発明の修
復方法によれば、カラム上の各セルは、非常に低い電圧
レベルで1パスに1回だけプログラムされる。最初のプ
ログラミングパルスの電圧は、カラム上のどのセルも全
く過修復されることがないように十分低く選択される。
一般に、チャンネル・ホットエレクトロン・プログラミ
ングはドライブ電圧(VG ―VT )に指数関数的に依存
する。ここで、VG はプログラミング時に用いられるゲ
ート電圧であり、VT はプログラム中のセルのスレッシ
ョルド電圧である。VG が5ボルトに等しい場合、VT
が2ボルトの正しく消去されたセルは非常にゆっくりプ
ログラムされる。これに対して、酷く過消去されたセル
は非常に速くプログラムされる。このように、最初の低
電圧レベルのプログラミングパルスは正しく消去された
セルに対してはほとんど影響を及ぼさないが、酷く過消
去されたセルには非常に大きく作用する。最初のプログ
ラミング/修復パスの結果、次のプログラミング/修復
パスの間のビット線漏れ電流は減少する。この多回パス
修復方法は、漏れ電流によって引き起こされるエラーを
なくすのに役立ち、かつ過修復の危険性を少なくするの
に役立つ。
【0036】低いゲート電圧レベルで修復を開始するる
ことは、他の理由からも有利である。チャンネル・ホッ
トエレクトロン・プログラミングの特性は温度、製造条
件及びどれだけ使用したかによって変化するので、あら
ゆるフラッシュメモリについてある特定電圧が最適であ
るということはなく、あるいは同じフラッシュメモリの
場合であってもその使用寿命を通じて一つの特定電圧が
最適であるということはない。このように、本発明の過
消去修復方法おいては、低電圧レベルから開始すること
によって、広範囲にわたる特定の最適電圧が適用可能で
ある。
【0037】本発明の修復方法には、これ以外にもいく
つか長所がある。本発明の方法を用いると、欠陥メモリ
を廃棄するのではなく、修復して利用することができ
る。本発明の修復方法では、欠陥セルをバイパスするの
ではなく、修復するので、貴重な冗長回路素子を用いる
必要がない。その上、本発明の修復方法によれば、過消
去セルの修復をメーカー試験後行うことが可能である。
【0038】図4には本発明の修復方法が詳細に示され
ている。修復は、テスタ310がアドレス信号Ay82
をアレイ90内の最初のカラムにセットするステップ4
00で始まる。アレイ90内の最初のカラムを選択する
のは、もっぱら便宜上でしかない。
【0039】アドレス信号Ay82をセットした後、テ
スタ310はステップ402へ進む。ステップ402に
おいて、COUNTと呼ばれるカウンタがゼロに初期化
される。テスタ310は、COUNTを用いて現在アド
レス指定されているカラムに対して実行されるプログラ
ミング/修復パスの数を記録する。
【0040】次に、テスタ310はステップ402から
ステップ404へ進む。ステップ404において、テス
タ310はフラグBADCOLUMNを偽にセットす
る。BADCOLUMNは、現在アドレス指定されてい
るカラム上のいずれかのセルが過消去になっていると判
定されたかどうかを示す。テスタ310は、後で、BA
DCOLUMNに基づき現在アドレス指定されているカ
ラムについてさらにプログラミング/修復パスを実行す
べきかどうかを決定する。
【0041】次に、テスタ310はステップ404から
ステップ406へ進む。ステップ406においては、テ
スタ310は、アドレス信号Ax57を選択されたカラ
ム上の最初のセルにセットする。この場合も、最初のセ
ルを選択するのはもっぱら便宜上でしかない。
【0042】次に、テスタ310はステップ406から
ステップ408へ進む。ステップ408において、テス
タ310は、現在アドレス指定されているセルのスレッ
ショルド電圧を試験して、そのセルが過消去になってい
るかどうかを判定する。セルは、そのスレッショルド電
圧がゼロボルト以下であれば過消去されているとみなさ
れる。
【0043】テスタ310は、OVERERASE−V
ERIFYコマンドを特別な基準セルと共に用いてセル
が過消去されているかどうかを判定する。このOVER
ERASE−VERIFYコマンドによって、フラッシ
ュメモリユーザは消去動作が首尾よく行われたかどうか
を確認することが可能となる。トリミング可能な基準セ
ルによって、テスタ310はセルが過消去されているか
どうかをOVERERASE−VERIFYコマンドを
用いて決定することを可能となる。
【0044】OVERERASE−VERIFYコマン
ドを用いた過消去検査回路500の構成を図5に示す。
アレイセル502はアドレス信号Ay82及びAx57
によって選択される。アレイセル502は、センスアン
プ504の一方の入力に結合されている。センスアンプ
504のもう一方の入力はトリミング可能なな基準セル
506に結合されている。通常製造時に過消去検査に先
立って、基準セル506のスレッショルド電圧は、消去
されたセルの最小許容電圧を表す電圧にトリミングされ
る。好ましくは、基準セル506のスレッショルド電圧
は0.5ボルトにトリミングする。
【0045】過消去検査の間、同じ電圧レベル(約5ボ
ルト)がアレイセル502と基準セル506のゲートへ
印加される。アレイセル502のスレッショルド電圧が
基準セル506のそれより低いと、センスアンプ504
は論理値1を出力し、セル502が過消去されているこ
とをテスタ310に示す。同様にして、センスアンプ5
04からの論理値0はセル502が過消去されていない
ことをテスタ310に指示する。
【0046】あるいは、過消去検査は、ERASE−V
ERIFYコマンド及びPROGRAM−VERIFY
コマンドを用いて行うことができる。これらの検査コマ
ンドは全て、特別な基準セルを各センスアンプと結合す
る。これらのコマンド間の唯一の違いは、特別な基準セ
ルのVT である。特定のコマンドと関連する特別な基準
セルのVT が約0.5Vにトリミングされている限り、
過消去検査はその特定コマンドを用いて実行することが
できる。
【0047】図5の回路による過消去検査方式によれ
ば、正しく過消去されたセルは全て識別される。しかし
ながら、ビット線漏れ電流があると、回路500が正し
く消去されたセルを過消去されていると誤認することが
起こり得る。この誤認の結果、誤認されたセルが過修復
される危険が生じる。そのために、最初のプログラミン
グ電圧レベルは過修復を防ぐように選択される。
【0048】ステップ408においてセルが過消去され
ていると判定されると、テスタ310はステップ410
へ分岐する。テスタ310は、ステップ410において
過消去セルを単発のプログラミングパルスを印加するこ
とにより修復することを試みる。アドレス指定されたカ
ラムを通す最初のパスにおいて、テスタ310は、VPP
36を開始電圧レベルVSTART に上げ、PROGRAM
コマンドを出す。
【0049】VSTART は、動作条件にかかわらず、セル
のゲートへ印加した単発パルスによって過修復が引き起
こされることがないよう十分に低くすべきである。ま
た、VSTART は、セルのドレイン電圧をプログラミング
が可能なだけ十分高くするに足る電圧レベルとすべきで
ある。プログラミング時のセルドレインの許容最小電圧
は約4ボルトである。従って、ゲート電圧及びドレイン
電圧の独立制御なしで、ドレイン電圧が通常VPP/2で
あるとすると、可能な最低VSTART は約8ボルトとな
る。ゲート電圧及びドレイン電圧の独立制御が可能な回
路においては、修復はゲート電圧を3ボルトまで低くし
ても開始することができる。チャンネル・ホットエレク
トロン・プログラミングは、VSTART 5ボルトで行うこ
とが好ましい。
【0050】単発のプログラミングパルスを過消去セル
へ印加した後、テスタ310はステップ412へ進む。
ステップ412においては、テスタ310はBADCO
LUMNを真にセットし、現在アドレス指定されたカラ
ム上の少なくとも1つのセルが過消去になっていると確
認されたということを示す。
【0051】次に、テスタ310はステップ412から
ステップ414へ進む。ステップ414においては、テ
スタ310は、現在アドレス指定されているカラム上の
全てのセルについて過消去検査を行ったかどうかを確認
する。テスタ310は、この確認を行アドレス信号Ax
57に基づいて行う。
【0052】全てのセルについて検査が完了していなけ
れば、テスタ310はステップ416へ分岐する。ステ
ップ416においては、行アドレスAx57がインクリ
メントされ、テスタ310はカラム上の次のセルの検査
が可能な状態となる。
【0053】テスタ310は、ステップ416からステ
ップ408へ戻り、現在アドレス指定されているセルに
ついて過消去検査を行う。そのセルが過消去されていれ
ば、テスタ310は、上記同様、ステップ410、41
2、414及び416を繰り返し順次実行する。一方、
現在アドレス指定されているセルが過消去されていなけ
れば、テスタ310はステップ408から直接ステップ
414へ分岐する。
【0054】現在アドレス指定されているカラム上の全
てのセルが過消去検査を終えていれば、テスタ310は
ステップ414からステップ418へ分岐する。ステッ
プ418において、テスタ310はBADCOLUMN
を吟味する。前回のプログラミング修復パスでいずれか
のセルが過消去されていると判定されると、テスタ31
0はステップ420へ分岐して、次のプログラミング/
修復パスを開始する。
【0055】テスタ310はステップ420においてカ
ウンタCOUNTを1だけインクリメントする。
【0056】次に、テスタ310はステップ420から
ステップ422へ進む。ステップ422において、テス
タ310は現在アドレス指定されているカラムについて
のプログラミング/修復パスの最大パス数を超えたかど
うかを確認する。プログラミング修復パスの最大パス数
は1カラム当たり750にセットされている。他の実施
例においては、この最大パス数はあらゆる任意の数にセ
ットすることが可能である。また、この1カラム当たり
のプログラミング/修復パスの最大パス数は、持続時間
の異なるプログラミングパルスを補償するために修正す
るようにしてもよい。
【0057】プログラミング/修復パスがその最大パス
数だけ実行された場合は、テスタ310はステップ42
2からステップ424へ分岐する。ステップ424にお
いて、テスタ310はその修復手順が成功しなかったと
いうことを指示する。そして、テスタ310はステップ
424からステップ425へ進み、修復手順を終了す
る。
【0058】一方プログラミング/修復パスの最大パス
数だけ実行されていなければ、テスタ310はステップ
422からステップ404へ分岐する。ステップ404
において、テスタ310はBADCOLUMNを真にセ
ットし、次のプログラミング/修復パスが可能な状態と
なる。
【0059】次に、テスタ310はステップ404から
ステップ406へ進む。ステップ406において、セル
アドレスAx57は現在アドレス指定されているカラム
上の最初のセルへ再初期化される。
【0060】次に、テスタ310はステップ406から
ステップ408へ分岐する。ステップ408において、
テスタ310はその最初のセルを再度吟味して、過消去
されているかどうかを確認する。現在アドレス指定され
ているこのセルが過消去されていれば、テスタ310は
ステップ410へ分岐する。
【0061】ステップ401においては、テスタ310
は単発のプログラミングパルスをこの過消去セルへ印加
する。最初のパス以後のプログラミング/修復パスにお
いては、VPP36はVSTART から段階的に上げられる。
その電圧ステップVSTEPの大きさは、好ましくは0.5
ボルトである。他の実施例においては、0.5ボルトと
異なる電圧ステップを用いることも可能である。
【0062】VPPは次の方程式(1)に従って設定され
るセットされる。 VPP=VSTART +COUNT×VSTEP、VPP≦7ボルトの場合 (1) VPP=7ボルト、その他の場合 最大プログラミング電圧レベルは7ボルトである。
【0063】正しく消去されたセルが過修復されるのを
防ぐため、最大ゲート電圧は7ボルトにすることが望ま
しい。この最大ゲート電圧7ボルトの選択は、図6に示
すフラッシュメモリセルのプログラミング速度特性によ
るものである。フラッシュメモリセルのプログラミング
速度は、ドライブ電圧VG −VT が最大点ドライブ電圧
Vmax (約12ボルト)に達するまでドライブ電圧につ
れて増加する。Vmax以後は、プログラミング速度はド
ライブ電圧が増加するするにつれて減少する。カラム上
の各セルはVT がそれぞれ異なり得るから、図6のプロ
グラミング特性は、本発明の過消去修復方法の不確かさ
許容性に対する一つの障害となる。ここで、VT が−5
Vの酷く過消去された1つのセルとVT が1Vの正しく
消去されたセルをいくつか有するカラムの修復を行う場
合を考える。8ボルトのVG を用いてカラムを修復する
ことは、酷く過消去されたセルのドライブ電圧がVmax
を超える一方、正しく消去されたセルのドライブ電圧は
Vmax より低いということを意味する。その結果、酷く
過消去されたセルのプログラミング速度はドライブ電圧
の増加につれて減少するのに対し、正しく消去されたセ
ルのプログラミング速度は増加する。そのために、VG
を上げると、正しく消去されたセルを過修復する可能性
がある。本発明のこの実施例の方法においては、VG を
最大7ボルトに制限することによって過修復を防ぐ。他
の実施例においては、7ボルトを超えるVG を用いるこ
とも可能である。そのような7ボルトを超えるVG を用
いる修復方法は、過修復を防ぐという点においてこの実
施例の方法より不確かさ許容性が小さいだけである。
【0064】プログラミングパルスを過消去セルへ印加
した後、テスタ310はステップ412へ進む。ステッ
プ412において、テスタ310はBADCOLUMN
を真にセットして、現在アドレス指定されているカラム
上の少なくとも1つのセルが過消去されているというこ
とを指示する。
【0065】次に、テスタ310はステップ412から
ステップ414へ分岐する。今回のパスで現在アドレス
指定されているカラム上の全セルについて過消去検査が
終わっていなければ、テスタ310は、前述したよう
に、ステップ416、408、410、及び412を繰
り返し順次実行する。現在アドレス指定されているカラ
ム上の全てのセルについて過消去検査が完了すると、テ
スタ310は、やはり前に述べたように、ステップ41
8、420、422、404、及び406を繰り返し順
次実行する。
【0066】修復手順が成功すると、カラムのプログラ
ミング/修復パスにおいて、過消去されていると判定さ
れるセルが全くなくなる。言い換えると、あるパスでテ
スタ310がステップ418に達し、その時のBADC
OLUMNが偽である。BADCOLUMNが偽の時
は、現在アドレス指定されているカラム上の全てのセル
について修復が完了しており、テスタ310はステップ
426へ分岐する。
【0067】ステップ426において、テスタ310は
アレイ90内の全カラムについて修復が行われたかどう
かを確認する。全カラムについて修復が終わっていなけ
れば、テスタ310はステップ428へ分岐する。
【0068】ステップ428において、テスタ310は
アレイ90内の次のカラムを修復するためにカラムアド
レスAy82をインクリメントする。テスタ310は、
ステップ428から、ステップ402まで戻り、前述し
たようにステップ402、404、406、408、4
10、412、414、416、418、420、及び
422を繰り返し順次実行する。
【0069】アレイ90内の全てのカラムについて修復
を終えるたならば、テスタ310はステップ426から
425へ分岐することによりて修復手順を完了する。
【0070】過消去セルの修復は他のアルゴリズムを用
いて行うこともできる。図4の方法はプログラミング電
圧レベルをインクリメントすることによってセルを修復
するものであり、プログラミングパルスの持続時間は一
定に保たれる。他の実施例においては、ステップ410
で一定のプログラミング電圧レベルを使用し、プログラ
ミングパルスの持続時間をインクリメントして印加する
ことも可能である。
【0071】ステップ410は、過消去セルに単発パル
スではなく、複数のプログラミングパルスを印加するよ
う修正することもできる。実際、プログラミングパルス
は、過消去セルが修復されるまで繰り返し印加すること
も可能である。このような方法は実施例の方法より簡単
ではあるが、不確かさ許容性が小さい。
【0072】あるいは、過消去セルのみを修復するので
はなく、アレイの中の全てのセルを修復するようにして
もよい。言い換えると、ステップ408は省くことも可
能である。このやり方は、セルが過修復され易いという
点において、上記実施例より不確かさ許容性が小さい。
【0073】ステップ408の過消去検査は他の方法を
用いて実行することも可能である。例えば、基準セルと
アレイセルのゲートへ共に同じ電圧を印加する代わり
に、異なる電圧レベルを用いて、基準セルのスレッショ
ルド電圧を消去セルの許容下限にトリミングしなくとも
済むようにすることもできる。また、基準セル506に
替えて、トランジスタまたは抵抗器のような他の電流源
を用いることも可能である。
【0074】さらにもう一つの実施例においては、過消
去セルではなく、欠陥カラムまたは欠陥バイトを識別す
ることができる。それらの欠陥バイトまたはカラム中の
全てのセルは、バイトまたはカラム全体について過消去
検査が行われるまでプログラムされる。
【0075】図7は、書込み状態機械(WSM)32を
組み込んだ過消去フラッシュメモリセルを修復するため
のもう一つの回路をブロック図形式で示す。書込み状態
機械32はフラッシュメモリアレイ20のプログラミン
グ、消去、修復及び過消去を制御する。
【0076】書込み状態機械32は、やはりアレイ20
と同じサブストレート上に作り込まれた他の回路と共に
その機能を遂行する。ドレイン電圧スイッチ44は、フ
ラッシュメモリ20の全てのドレインに直流電圧を配分
する。コマンド状態機械40は、制御信号OEB24、
CEB22及びWEB26を解読し、書込み状態機械3
2に選択された動作を行うよう指示する。
【0077】フラッシュメモリ20への直流入力として
は、消去/プログラム電源電圧VPP36がある。VCC1
6はデバイス電源であり、VSS18は接地(アース)で
ある。一実施例の場合、VPP36は12.0、VCC16
は約5ボルトである。
【0078】VPP36上にハイ電圧がない時、フラッシ
ュメモリ20はリードオンリーメモリとして動作する。
その場合、アドレス指定された記憶場所に記憶されてい
るデータがメモリアレイ90から読出され、データ線4
6を介して外部回路に供給される。
【0079】フラッシュメモリ20には、チップイネー
ブルバー「CEB」22、書込みイネーブルバー「WE
B」26及び出力イネーブルバー「OEB」24の3つ
の制御信号が入力される。CEB22入力はフラッシュ
メモリを選択する信号であり、能動ローである。OEB
24は、フラッシュメモリ用の出力制御信号であり、フ
ラッシュメモリのデータピンからのデータ出力をゲート
するために使用すべきである。OEB24は能動ローで
ある。フラッシュメモリのデータ線上にデータを取り出
すためには、制御機能(信号)CEB22及びOEB2
4が共に論理能動でなければならない。書込みイネーブ
ルバー信号WEB26は、CEB22がローの時メモリ
アレイへ書込みを可能にする。WEB26は能動ローで
ある。
【0080】フラッシュメモリは、CEB22がローの
時にWEB26を論理レベルハイすることによって書込
み可能となる。アドレス及びデータはWEB26の立ち
上がりエッジ上でラッチされる。マイクロプロセッサタ
イミングは、標準的なものを使用する。
【0081】デバイスの動作は、データ入/出力線を介
して個々のデータパターンを書込むことによって選択さ
れる。消去は2サイクルのコマンドシーケンスによって
開始される。消去事象の完了は、リードステータス(R
ead Status)コマンドの後検出することがで
きる。プログラミングも2コマンドのシーケンスによっ
て実行される。Read Status Regist
erコマンドによってステータスレジスタ(状態レジス
タ)をポーリングすることにより、プログラミングシー
ケンスの完了を確認することができる。
【0082】図8は、書込み状態機械32の回路をブロ
ック図形式で示す。状態機械32は、発振器/位相発生
器70、次状態コントローラ72、イベント(事象)カ
ウンタ74、周期カウンタ76、アドレスカウンタ78
及びデータラッチ/比較器(「DLC」)80よりな
る。
【0083】RESET52は、書込み状態機械32内
のほぼ全ての回路に供給され、書込み状態機械32内の
クリティカルノードを強制的に既知状態にする。例え
ば、RESET52は端子カウント信号88、90及び
92を強制的に論理値ゼロにする。
【0084】発振器/位相ジェネレータ70は、非能動
のRESET信号52を受け取るとすぐ、2つの互いに
オーバーラップしない位相クロック、すなわち位相1ク
ロックPH1(82)及び位相2クロックPH2(8
4)を発生し、これらのクロックはWSMのほぼ全ての
回路に供給される。
【0085】次状態コントローラ72は、書込み状態機
械32の動作を制御すると共に調整し、WSMの次の状
態を決定する。次状態コントローラ72は、WSM32
の現在の状態を示す5つの出力SBUS[0:4]54
を発生させる。
【0086】次状態コントローラ72からSBUS
[0:4]54を受け取る各回路は、それぞれ独自のS
BUS[0:4]54デコード(解読)を行って各々の
次のタスクを決定する。この設計によれば、多くのタス
クを並列に実行することが可能であり、消去及びプログ
ラム機能を実行するのに必要な時間を最小限にすること
ができる。
【0087】周期カウンタ76は、過消去修復、プログ
ラム、及び消去動作におけるアレイ電圧のパルス周期及
びそのタイミングを決定する。周期カウンタ76の端子
カウント信号PCTRTC88は、能動ハイになること
によって、選択された期間が経過したことを次状態コン
トローラ72に通知する。周期カウンタ76は、SBU
S[0:4]54を解読して所望のパルス周期を選択す
る。
【0088】イベントカウンタ74は、1バイト当たり
の過消去修復、プログラム、あるいは消去動作がその最
大回数に達したかどうかを決定する。1バイト当たりの
動作が最大回数に達すると、イベントカウンタ74は、
イベント端子カウント信号ECTRTC90を論理ハイ
にすることによりそのことを次状態コントローラ72に
通知する。イベントカウンタ74は、SBUS[0:
4]出力54を解読することによって動作の最大数を決
定する。この実施例においては、1ビット当たり過消去
修復動作の最大回数は750である。ただし、この最大
回数は任意に選択可能である。
【0089】WSM32において、アドレスカウンタ7
8は、入力バッファとカウンタの両方の機能を有する。
READY50がハイのときは、アドレス線A[0:1
6]のアドレスが信号Ay[0:6]55及びAx
[0:9]57として出力される。信号Ay55とAx
57は、メモリアレイ90中の過消去修復、プログラ
ム、あるいは消去すべきバイトの記憶場所を指示する。
【0090】アドレスが入力バッファに入力された後、
入力バッファからのアドレスは、アドレスラッチイネー
ブル信号ALE49によりコマンド状態機械(CSM)
40の制御下においてアドレスカウンタにロードされ
る。この後、アドレスカウンタ78は、メモリアレイ9
0中の全てのアドレスを逐次カウントする。
【0091】アドレスカウンタ78には、カラムカウン
タ(Y‐カウンタとも呼ばれる)及び行カウンタ(X‐
カウンタとも呼ばれる)の2つのカウンタが組み込まれ
ている。これらの各カウンタは、次状態コントローラ7
2に能動論理ハイの端子カウント信号を供給する。カラ
ムカウンタはカラム端子カウント信号AYTCを出力
し、行カウンタは行端子カウント信号AXTCを出力す
る。
【0092】データラッチ/比較器(DLC)80は、
WSM32とコマンド状態機械40、及びメモリアレイ
22とデータ線46との間のインタフェースである。デ
ータ線46上のTTLデータ入力は、DLC80によっ
てバッファされ、DATAIN[0:7]信号27とし
てコマンド状態機械40へ送られる。
【0093】DATAIN[0:7]線27を介して入
力された信号がプログラムコマンドを表している場合
は、コマンド状態機械40は、データラッチイネーブル
信号DLE47を論理値1にセットすることにより、D
LC80にデータ線46の情報を記憶するよう指示す
る。プログラム消去及び過消去検査動作の間、DLC8
0はそのラッチに記憶されたデータをセンスアンプ信号
SOUT[0:7]59と比較し、両者が一致すると、
MATCH94を論理ハイにセットすることによりその
一致を示す。
【0094】DLC80は、過消去検査手順の間、メモ
リセルの記憶内容を表すセンスアンプ出力信号SOUT
[0:7]59を基準論理レベルと比較し、セルが正し
く消去されている場合は、MATCH94を論理ハイに
セットすることによりそのことを次状態コントローラ7
2に指示する。
【0095】ステータスレジスタ34は、多重化されて
データ入/出力線26上を伝送される状態信号STAT
[3:7]56によって書込み状態機械32の状態を知
らせる。
【0096】アドレスカウンタ78が短絡した行を含む
アドレスを出力すると、メモリアレイ90内にある連想
メモリ(CAM)が必ず能動TWOROW信号を次状態
コントローラ72へ出力する。TWOROWの意味につ
いては後で詳細に説明する。
【0097】図9は、書込み状態機械32を用いて過消
去を修復するための他のアルゴリズムを示す。図9にお
いて、各ボックスは書込み状態機械32の状態を表す。
各状態の名称は、各々のボックスの最上部に示されてい
る。次状態コントローラ72を他の状態に分岐させる信
号の組合わせは、各分岐線のそばに文字で概ね示してあ
り、非能動信号の場合は先頭に感嘆符“!”が付されて
いる。ある分岐の後信号の組合わせが示されないときに
は、次状態コントーラ72は、その入力にかかわらず、
1つの状態から他の状態へ移るということ理解できよ
う。また、図9のアルゴリズムは、8カラムに対して過
消去修復を同時に実行する。これは、メモリアレイ90
が、1つのバイトにアクセスするために同じアドレス信
号を8つの異なるブロックに同時に印加する構成になっ
ているためである。
【0098】簡単のため、図9の説明は、短絡した行が
全くなく、またどのセルも過消去されていないフラッシ
ュメモリの過消去検査の場合をまず説明する。すなわ
ち、信号TWOROWは非能動で、信号MATCHは能
動であると仮定する。
【0099】過消去検査を開始するに先立って、アドレ
スカウンタ78は、メモリアレイ中の全てのカラムが必
ず過消去検査されるようにそのカウントの始めの値にリ
セットされる。過消去検査は、状態500において不良
カラムビットBADCOLUMNをリセットすることに
より開始される。同時に、最初の8カラム上の最初のセ
ルが消去検査される。言い換えると、各アレイセルの出
力がセンスアンプに供給されて、特別な基準セルとの出
力と比較される。
【0100】ある実施例においては、過消去検査回路で
使用する電圧レベルが前述のレベルと異なる。しかしな
がら、図5の基本回路は変わらない。電圧レベルを変え
るのは、特別な基準セルを0.5ボルトにトリミングす
ることが困難なためである。この場合の実施例において
は、特別な基準セルは、0.5ボルトに代えて、比較的
達成し易いレベルである3ボルトにトリミングされる。
VT とVG の間の2ボルトの差を表す電流を供給するた
めの電源として、各々の特別な基準セルのゲートには5
ボルトが印加される。一方、正しく消去されたアレイセ
ルは、約0.5ボルト及至1.1ボルトのVT を有し、
アレイセルへのゲートに印加される電圧は2.5ボルト
である。
【0101】指示されたバイトについて過消去検査を実
行した後、カラムカウンタがその端子カウントに達して
いなければ、次状態コントローラ72は、状態500か
ら状態502へ分岐する。状態502において、状態機
械32は現在アドレス指定されているセルが過消去検査
をパスしたかどうかを確認する。また書込み状態機械3
2は、過消去修復を行う場合に備えてドレイン電圧スイ
ッチ44のセレクト信号を発生させる。ドレイン電圧ス
イッチ44は、イネーブル状態になる(有効化される)
と、選択されたセルのドレインを7ボルトに引き上げ、
それらのセルの修復を可能にする。選択されなかったセ
ル、すなわち正しく消去されたセルのドレインは、ドレ
イン電圧スイッチ44がイネーブル状態の時接地され、
これによって選択されなかったセルの修復を防ぐ。
【0102】データラッチ/比較器80は、センスアン
プ出力SOUT[0:7]を期待値と比較することによ
ってセレクト信号を発生する。過消去セルにおいては、
センスアンプ出力は期待値と一致しない。データラッチ
/比較器80は、この不一致に応答してセルに対応する
セレクト信号を能動ハイにする。正しく消去されたセル
の場合、センスアンプ出力と期待値が一致し、データラ
ッチ/比較器80は、これに応答してそのセルに対応す
るセレクト信号を強制的に非能動にする。
【0103】データラッチ/比較器80がMATCHを
能動にすることによって全ての8ビットが過消去検査を
パスしたということを指示すると、書込み状態機械32
は状態502から504へ分岐する。
【0104】書込み状態機械32は状態504において
行アドレスをインクリメントする。次に、書込み状態機
械32は状態504から506へ分岐する。
【0105】状態506においては、アドレス指定され
ている8本の各カラム上の次のセルが過消去検査され
る。AXTCが非能動であれば、現在アドレス指定され
ているカラムの過消去検査が続けられる。書込み状態機
械32は、この非能動のAXTCに応答して状態506
から状態502へ分岐する。
【0106】状態502において、状態機械32は、現
在アドレス指定されているセルのうちのどれかを過消去
修復すべきかどうかを確認する。
【0107】メモリアレイ90中のどのセルも過消去さ
れていないとすると、書込み状態機械32は、行カウン
タがその端子カウントに達するまで、状態502、50
4及び506を繰り返し順次経過する。行カウンタから
能動のAXTC信号を受け取ると、書込み状態機械32
は状態506から状態508へ分岐する。状態508に
おいては、カラムカウンタはそのカウントをインクリメ
ントし、これによって過消去検査及び修復を行う次の8
カラムを選択する。
【0108】次に、書込み状態機械32は、状態508
から状態500へ分岐する。その後、書込み状態機械3
2はカラムカウンタがその端子カウントに達するまで状
態500、502、504、506及び508を繰り返
し順次経過する。次状態コントローラ72が能動の端子
カウント信号AYTCを受け取ると、書込み状態機械3
2は状態530へ分岐して、このアルゴリズムから抜け
る。
【0109】次に、セルが過消去検査に不合格の場合に
おける書込み状態機械32の動作を説明する。簡単のた
め、メモリアレイ90には短絡した行がなく、かつイベ
ントカウンタはまだタイムアウトしていないものと仮定
する。すなわち、書込み状態機械32は状態502にあ
り、信号MATCH、ECTRTC及びTWOROWは
非能動であると仮定する。
【0110】上記の状態においては、現在アドレス指定
されているセルは、過消去検査に不合格となった各セル
のゲートにプログラミング電圧を印加する(状態51
0)ことができる状態にある。周期カウンタがタイムア
ウトになると、書込み状態機械32は状態512へ進
み、周期カウンタはリセットされる。
【0111】次に、書込み状態機械32は、状態512
から状態514へ進み、ここでドレイン電圧スイッチ4
4がイネーブルになる。これによって、状態502で選
択された過消去検査に不合格となったセルのドレインに
7ボルトが印加される。他の全てのセルのドレインは接
地される。この場合も、周期カウンタがその端子カウン
トに達するまで電圧は維持される。その後、書込み状態
機械32は状態516に進み、修復されたセルについて
過消去検査を行う。
【0112】次に、書込み状態機械32は状態516か
ら状態518へ進む。状態518では、MATCHを評
価することによって修復動作の成否が分析される。MA
TCHが論理ハイであれば、修復が成功したことを示
し、書込み状態機械32は状態504へ分岐する。
【0113】これに対して、セルの状態が過消去検査に
パスしないと、書込み状態機械は状態518から状態5
20へ分岐する。状態520においては、BADCOL
UMNがセットされ、これによって現在アドレス指定さ
れているカラムの過消去検査パスが少なくとももう1回
確実に行われるようにする。ここで、BADCOLUM
Nは、最初の修復パルスの印加後いずれかのセルが過消
去検査にパスしなかった場合にのみセットされるという
ことに注意すべきである。このように、同じカラム上の
全てのセルについて必ずしも再度検査を行うことなく、
コンディショニングパルス(修復パルス)を印加するこ
とができる。これによって、製造時に工程を約32ミリ
秒短縮するすることができる。
【0114】書込み状態機械32は、状態520から状
態504へ戻り、アドレスカウンタ78が行アドレスを
インクリメントする。その後、書込み状態機械32は常
態506へ分岐し、次のバイトについて過消去検査を行
う。現在アドレス指定されているカラム上の他のセルが
いずれも過消去検査に不合格とならなかったとすると、
書込み状態機械32は、カラムの終りに達して、そのこ
とがAXTC上の能動レベルにより指示されるまで、状
態502、504及び506を繰り返し順次経過する。
AXTCが能動レベルになると、BADCOLUMNが
能動であるため、書込み状態機械32は状態506から
状態524へ分岐する。
【0115】状態524においては、現在アドレス指定
されているカラムについての次の過消去修復パスに備え
て、修復(プログラミング)電圧レベルがインクリメン
トされる。プログラミング電圧レベルは、ディジタル信
号をインクリメントし、そのディジタル信号をディジタ
ル‐アナログ変換器に入力することによって上げること
が望ましい。また、好ましくは、そのディジタル‐アナ
ログ変換器は、0.5ボルトステップで最小出力電圧5
ボルト及び最大出力電圧7ボルトが得られるものとす
る。ただし、修復しようとする各特定のメモリアレイの
必要に応じて、他の電圧範囲使用することも可能であ
る。
【0116】次に、書込み状態機械32は状態524か
ら状態500へ戻る。この場合カラムカウンタはインク
リメントされていないので、過消去検査は再度現在アド
レス指定されているカラム上の最初のセルから開始され
る。
【0117】現在アドレス指定されているセル上につい
て過消去検査が実行される。メモリアレイ90内の全て
のカラムについて検査が終了してはいないとすると、書
込み状態機械32は、状態500から状態502へ分岐
する。その後、書込み状態機械32は、メモリアレイ9
0内の全ての過消去セルが修復されるまで、あるいは一
部のセルが修復されないままイベントカウンタがその端
子カウントに達するまで、前述したように状態502、
510、512、514、516、518、520、5
04、506、524及び508を繰り返し順次経過す
る。イベントカウンタは、1カラムにつき過消去修復パ
スを最大750回許容する。750回過消去修復パスが
実行されると、イベントカウンタはECTRTCを能動
ハイにする。これに応答して、書込み状態機械32はが
状態502から状態532へ分岐し、過消去修復結果は
不合格となる。
【0118】図9のアルゴリズムは、行冗長性のあるフ
ラッシュメモリに適用される。行冗長性とは、互いに短
絡した2本の行がメモリアレイ90内の随所にある他の
行と置換されることを意味する。冗長回路素子と置換さ
れる行は、有意情報が記憶されていなくても、メモリア
レイ90内の他のセルの修復に影響を及ぼす。短絡した
行中の過消去セルはカラムの漏れ電流を大きくするよう
作用するので、同じカラム上の正常セルが過修復される
のを防ぐよう修復しなければならない。通常のポストコ
ンディショニング(後コンディショニング)による修復
動作においては、修復中のアレイセルのゲートに5ボル
トが印加され、メモリアレイ中の他の全てのゲートは接
地される。この後短絡行についての修復手順を実行する
と、5ボルト電源が接地され、フラッシュメモリは破壊
される。したがって、短絡した行の修復では、両方の行
のゲートを同じ電圧レベルに接続することが必要であ
る。(このことは、短絡行に関る全ての操作、動作につ
いて当て嵌まる。)短絡させられたセルの電流出力は、
それらの短絡セルの双方がセンスアンプへ流れ込む電流
を増大させるよう作用するので、正しく消去されたセル
の電流出力より大きくなる。他の行に短絡されたセルが
過消去セルであると誤認されることは、同じカラム上の
正しく消去されたセルの過修復を生じる可能性があり、
危険である。この実施例のアルゴリズムは、短絡行中の
セルを過修復することによって短絡行を含むカラムの過
修復を防止しようとするものである。短絡行中のセルの
過修復は、過消去修復時にゲートへ10ボルトを印加す
ることにより試みられる。
【0119】図9のアルゴリズムは、何組かの短絡行に
ついて行冗長性を扱えるようにしただけである。書込み
状態機械32が遭遇する最初の短絡行を下位行と称し、
2番目の行はを上位行と称する。アドレスカウンタ78
は、リニア方式でカウントするから、下位行が最初にア
ドレス指定される。下位行の修復時に下位行及び上位行
の両方のゲートが10ボルトにドライブされるとする
と、これらの行は両方とも同時に修復される。従って、
アドレスカウンタ78が上位行のアドレスへインクリメ
ントするとき上位行を修復する必要はない。そのため
に、図9のアルゴリズムでは、下位行の修復の後の上位
行の修復が防止される。
【0120】図9のアルゴリズムの行冗長性に適用する
方法を解り易く説明するために、アドレスカウンタ78
が短絡行ペアの最初の行を指示しており、過消去検査結
果が不合格であると仮定する。すなわち、MATCHが
非能動で、TWOROWが能動であると仮定する。そし
て、イベントカウンタがその端子カウントに達していな
いとすると、書込み状態機械32は状態502から52
2へ分岐する。状態522においては、短絡セルの上位
行及び下位行のゲートに10ボルトが印加される。
【0121】PCTRTCが能動になった後、書込み状
態機械32は、前に述べたように、状態522から状態
512、14、516、518及び520を順次経過す
る。状態504における書込み状態機械32の動作は、
能動TWOROW信号を扱うために、前述の場合と少し
異なっている。行アドレスが1だけインクリメントされ
ると、アドレスカウンタ78はTWOROWを能動レベ
ルに維持することにより上位行を指示する。TWORO
Wが能動であると、行アドレスカウンタは、TWORO
Wが非能動になるまでインクリメントし続ける。書込み
状態機械32はこれに応答して状態506に分岐する。
【0122】信号TWOROWが非能動になるまで書込
み状態機械32が状態504から分岐しないのに、一体
どのようにして短絡行が修復されるのかという疑問があ
るかもしれない。この点に関しては、書込み状態機械3
2のパイプライン型設計のため、TWOROWが短絡行
ペアの下位行のアドレス指定と同時に能動になることは
全くない。これによって、書込み状態機械32は下位行
のアドレス指定と同時に状態504から状態506へ分
岐することが可能である。しかしながら、書込み状態機
械32が状態502になるまで、TWOROWは能動に
なっている。書込み状態機械32は、状態502より前
述したようにしてアルゴリズムを実行する。
【0123】以上、低電圧レベルのチャンネル・ホット
エレクトロン・プログラミングを用いて過消去されたフ
ラッシュメモリセルを確認し、修復する方法を説明し
た。また、書込み状態機械を用いて過消去されたフラッ
シュメモリセルを修復する方法についても説明した。
【0124】以上の詳細な説明においては、本発明をそ
の特定の実施例により説明したが、特許請求の範囲の記
載による本発明の広義の趣旨及び範囲から逸脱すること
なく本発明の様々な修正態様並びに変更態様を構成する
ことが可能なことは自明であろう。従って、本願の詳細
な説明及び図面は、限定的な意味にではなく、例示説明
を目的とした意味に解釈すべきものである。
【0125】
【発明の効果】本発明によれば、コスト、時間及びメモ
リスペースにおいて効率的であり、かつ信頼性が改善さ
れたフラッシュメモリの過消去修復方法が得られる。
【図面の簡単な説明】
【図1】フラッシュメモリのブロック図である。
【図2】メモリアレイの一部の概略図である。
【図3】過消去修復のための回路のブロック図である。
【図4】過消去を修復するためのアルゴリズムを示すフ
ローチャートである。
【図5】過消去検査回路のブロック図である。
【図6】フラッシュメモリセルのプログラミング速度対
ドライブ電圧の関係を示すグラフである。
【図7】書込み状態機械(write state m
achine)を組み込んだフラッシュメモリのブロッ
ク図である。
【図8】書込み状態機械のブロック図である。
【図9】書込み状態機械を使用して過消去を修復するた
めのアルゴリズムを示す状態図である。
【符号の説明】
20・・・フラッシュメモリ 78・・・Xデコーダ 90・・・メモリアレイ 94・・・Yデコーダ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アミット・マーチャント アメリカ合衆国 95610 カリフォルニア 州・シトラス ハイツ・アパートメント 311・バードケイジ ストリート・5817

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】 第1のセル及び第2のセルを持つカラム
    を有するフラッシュメモリアレイ中の過消去セルを修復
    する方法において: (a)カラムが過消去セルを含む場合に、プログラミン
    グ電圧レベルを有するプログラミングパルスを第1のセ
    ルに印加するステップと; (b)カラムが過消去セルを含む場合に、プログラミン
    グパルスを第2のセルに印加するステップと; (c)カラムが過消去セルを含む場合に、プログラミン
    グ電圧レベルを第1の大きさだけインクリメントするス
    テップと; (d)カラムが修復されるまで上記ステップ(a)及至
    (c)を繰り返すステップと;よりなる過消去セルを修
    復する方法。
  2. 【請求項2】 第1のセル及び第2のセルを持つカラム
    を有するフラッシュメモリアレイ中の過消去セルを修復
    する方法において: (a)第1のセルが過消去されている場合に、プログラ
    ミング電圧レベルを有するプログラミングパルスを第1
    のセルに印加するステップと; (b)第2のセルが過消去されている場合に、プログラ
    ミングパルスを第2のセルに印加するステップと; (c)第1のセル及び第2のセルの一方が過消去されて
    いると確認された場合に、プログラミング電圧レベルを
    1の大きさだけインクリメントするステップと; (d)第1のセル及び第2のセルが両方とも修復される
    まで上記ステップ(a)及至(c)を繰り返すステップ
    と;よりなる過消去セルを修復する方法。
  3. 【請求項3】 第1のセル及び第2のセルを持つカラム
    を有するフラッシュメモリアレイ中の過消去セルを修復
    する方法において: (a)第1のセルが過消去されているかどうかを確認す
    るステップと; (b)第1のセルが過消去されている場合に、プログラ
    ミング電圧レベルを有するプログラミングパルスを第1
    のセルに印加するステップと; (c)第2のセルが過消去されているかどうかを確認す
    るステップと; (d)第2のセルが過消去されている場合に、プログラ
    ミングパルスを第2のセルに印加するステップと; (e)第1のセル及び第2のセルの一方が過消去されて
    いると確認された場合に、プログラミング電圧レベルを
    第1の大きさだけインクリメントするステップと; (f)第1のセル及び第2のセルのどちらも過消去され
    ていないことが確認されるまで上記ステップ(a)及至
    (e)を繰り返すステップと;よりなる過消去セルを修
    復する方法。
  4. 【請求項4】 第1のセル及び第2のセルを持つカラム
    を有するフラッシュメモリアレイ中の過消去セルを修復
    する方法において: (a)第1のセルが過消去されているかどうかを確認す
    るステップと; (b)第1のセルが過消去されている場合に、過消去セ
    ルの過修復を防ぐのに十分な低さの初期プログラミング
    電圧レベルを有するプログラミングパルスを第1のセル
    に印加するステップと; (c)第2のセルが過消去されているかどうかを確認す
    るステップと; (d)第2のセルが過消去されている場合に、プログラ
    ミングパルスを第2のセルに印加するステップと; (e)第1のセル及び第2のセルの一方が過消去されて
    いると確認された場合に、プログラミング電圧レベルを
    第1の大きさだけインクリメントするステップと; (f)第1のセル及び第2のセルのどちらも過消去され
    ていないと確認されるまで上記ステップ(a)及至
    (e)を繰り返すステップと;よりなる過消去セルを修
    復する方法。
  5. 【請求項5】 各々スレッショルド電圧を有する第1の
    セル及び第2のセルを持つカラムを有するフラッシュメ
    モリアレイ中の過消去セルを修復する方法において: (a)第1のセルのスレッショルド電圧を基準電圧と比
    較することによって第1のセルが過消去されているかど
    うかを確認するステップと; (b)第1のセルが過消去されている場合に、過消去セ
    ルの過修復を防ぐのに十分な低さの初期プログラミング
    電圧レベルを有するプログラミングパルスを第1のセル
    に印加するステップと; (c)第2のセルのスレッショルド電圧を基準電圧と比
    較することによって第2のセルが過消去されているかど
    うかを確認するステップと; (d)第2のセルが過消去されている場合に、プログラ
    ミングパルスを第2のセルに印加するステップと; (e)第1のセル及び第2のセルの一方が過消去されて
    いると確認された場合に、プログラミング電圧レベルを
    第1の大きさだけインクリメントするステップと; (f)第1のセル及び第2のセルがいずれも過消去され
    ていないと確認されるまで上記ステップ(a)及至
    (e)繰り返すステップと;よりなる過消去セルを修復
    する方法。
  6. 【請求項6】 各々スレッショルド電圧を有する第1の
    セル及び第2のセルを持つカラムを有する不揮発性半導
    体アレイ中の過消去セルを修復する方法において: (a)カウンタを初期化するステップと; (b)第1のセルのスレッショルド電圧を基準電圧と比
    較することによって第1のセルが過消去されているかど
    うかを確認するステップと; (c)第1のセルが過消去されている場合に、過消去セ
    ルの過修復を防ぐのに十分な低さの初期プログラミング
    電圧レベルを有するプログラミングパルスを第1のセル
    に印加するステップと; (d)第2のセルのスレッショルド電圧を基準電圧と比
    較することによって第2のセルが過消去されているかど
    うかを確認するステップと; (e)第2のセルが過消去されている場合に、プログラ
    ミングパルスを第2のセルに印加するステップと; (f)第1のセル及び第2のセルの一方が過消去されて
    いると確認された場合に、プログラミング電圧レベルを
    第1の大きさだけインクリメントするステップと; (g)カウンタをインクリメントするステップと; (h)第1のセル及び第2のセルがどちらも過消去され
    ていないと確認されるまで、あるいはカウンタが最大カ
    ウントに達するまで上記ステップ(a)及至(g)を繰
    り返すステップと;よりなる過消去セルを修復する方
    法。
  7. 【請求項7】 第1のセル及び第2のセルを持つカラム
    を有するフラッシュメモリアレイ中の過消去セルを修復
    する方法において: (a)フラグをクリアするステップと; (b)第1のセルが過消去されている場合に、過消去セ
    ルの過修復を防ぐのに十分な低さの初期プログラミング
    電圧レベルを有するプログラミングパルスを第1のセル
    に印加するステップと; (c)第1のセルが過消去状態に保たれている場合に、
    フラグをセットするステップと; (d)第2のセルが過消去されている場合に、プログラ
    ミングパルスを第2のセルに印加するステップと; (e)第2が過消去状態に保たれてる場合に、フラグを
    セットするステップと; (f)フラグがセットされている場合に、プログラミン
    グ電圧レベルを第1の大きさだけインクリメントするス
    テップと; (g)フラグがセットされている場合に、ステップ
    (a)及至(g)を繰り返すステップと;よりなる過消
    去セルを修復する方法。
  8. 【請求項8】 第1のセル及び第2のセルを持つカラム
    を有するフラッシュメモリアレイ中の過消去セルを修復
    する方法において: (a)フラグをクリアするステップと; (b)第1のセルが過消去されており、かつ第2のセル
    に短絡されていない場合に、過消去セルの過修復を防ぐ
    のに十分な低さの初期プログラミング電圧レベルを有す
    るプログラミングパルスを第1のセルに印加するステッ
    プと; (c)第1のセルが過消去されており、かつ第2のセル
    に短絡されている場合に、プログラミングパルスを第1
    のセル及び第2のセルの両方に印加するステップと; (d)第1のセルが過消去状態に保たれている場合に、
    フラグをセットするステップと; (e)第2のセルが過消去されており、かつ第1のセル
    に短絡されていない場合に、上記初期プログラミング電
    圧レベルを有するプログラミングパルスを、第2のセル
    に印加するステップと; (f)第2のセルが過消去状態に保たれている場合に、
    フラグをセットするステップと; (g)フラグがセットされている場合に、プログラミン
    グ電圧レベルを第1の大きさだけインクリメントするス
    テップと; (h)フラグがセットされている場合に、上記ステップ
    (a)及至(g)を繰り返すステップと;よりなる過消
    去セルを修復する方法。
  9. 【請求項9】 第1のセル及び第2のセルを持つカラム
    を有するフラッシュメモリアレイ中の過消去セルを修復
    する方法において: (a)カラムが過消去セルを含む場合に、あるプログラ
    ミング持続時間を有するプログラミングパルスを第1の
    セルに印加するステップと; (b)カラムが過消去セルを含む場合に、プログラミン
    グパルスを第2のセルに印加するステップと; (c)カラムが過消去セルを含む場合に、プログラミン
    グ持続時間を第1の大きさだけインクリメントするステ
    ップと; (d)カラムが修復されるまで上記ステップ(a)及至
    (c)を繰り返すステップと;よりなる過消去セルを修
    復する方法。
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