JPS63227064A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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- JPS63227064A JPS63227064A JP62061963A JP6196387A JPS63227064A JP S63227064 A JPS63227064 A JP S63227064A JP 62061963 A JP62061963 A JP 62061963A JP 6196387 A JP6196387 A JP 6196387A JP S63227064 A JPS63227064 A JP S63227064A
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- Japan
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- floating gate
- erasing
- potential
- gate
- electrons
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 229920005591 polysilicon Polymers 0.000 claims description 12
- 238000002347 injection Methods 0.000 claims description 2
- 239000007924 injection Substances 0.000 claims description 2
- 230000001502 supplementing effect Effects 0.000 claims description 2
- 230000001568 sexual effect Effects 0.000 claims 1
- 230000006866 deterioration Effects 0.000 abstract description 5
- 230000002159 abnormal effect Effects 0.000 abstract description 2
- 230000005684 electric field Effects 0.000 abstract description 2
- 230000002265 prevention Effects 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 7
- 238000000605 extraction Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000007123 defense Effects 0.000 description 1
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- 239000013589 supplement Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的１
（産業上の利用分野）
本発明は、ソース領域、ドレイン領域、浮遊ゲート及び
電気的消去用の消去ゲートあるいはドレインを有するＭ
ＯＳトランジススタをメモリセルとして用いた不揮発性
半導体メモリに関する。
電気的消去用の消去ゲートあるいはドレインを有するＭ
ＯＳトランジススタをメモリセルとして用いた不揮発性
半導体メモリに関する。
（従来の技術）
従来のＦ Ａ Ｍ ＯＳ （Ｆｌｏａｔｉｎｇｇａｔｅ
Ａｖａｌａｎｃｈｅｉｎｊｅｃｔｉｏｎ ＭＯＳ）構
造のＥ２ＰＲＯＭ （Ｅｌｅｃｔｒｉｃａ−１１ｙ Ｅ
ｒａｓａｂｌａ ＰＲＯＭ）では、消去時に消去ゲート
（Ｅｒａｓｅ Ｇａｔｅ）またＦｌｏｔｏｘ型では、ト
ンネル酸化膜をそなえたドレインにそれぞれ高電圧を印
加して、浮遊ゲート（ＦＩｏａｔｉｒ＋ｇＧａｔｅ）に
蓄積された電子を抜きとることにより、電気的消去を行
なっている。この場合消去動作を繰り返し、消去ゲート
またはドレインに高電圧を印加すると、浮遊ゲートの電
位は過剰に電子を抜き取られることにより、強く正に帯
電しく過消去状態）、その俊の占用さ込み時に丹き込み
にくくなる原因となり、プログラム特性の劣化となる。
Ａｖａｌａｎｃｈｅｉｎｊｅｃｔｉｏｎ ＭＯＳ）構
造のＥ２ＰＲＯＭ （Ｅｌｅｃｔｒｉｃａ−１１ｙ Ｅ
ｒａｓａｂｌａ ＰＲＯＭ）では、消去時に消去ゲート
（Ｅｒａｓｅ Ｇａｔｅ）またＦｌｏｔｏｘ型では、ト
ンネル酸化膜をそなえたドレインにそれぞれ高電圧を印
加して、浮遊ゲート（ＦＩｏａｔｉｒ＋ｇＧａｔｅ）に
蓄積された電子を抜きとることにより、電気的消去を行
なっている。この場合消去動作を繰り返し、消去ゲート
またはドレインに高電圧を印加すると、浮遊ゲートの電
位は過剰に電子を抜き取られることにより、強く正に帯
電しく過消去状態）、その俊の占用さ込み時に丹き込み
にくくなる原因となり、プログラム特性の劣化となる。
（弁明が解決しようとする問題点）
上記のように従来のＥ２ ＰＲＯＭの如き不揮発性半導
体メモリにおいては、過消去状態があり、再書き込み時
の特性劣化が生じていた。
体メモリにおいては、過消去状態があり、再書き込み時
の特性劣化が生じていた。
本発明は、このような＠造のＥ２ ＰＲＯＭの如き不揮
発性半導体メモリにおいて、消去時に浮遊ゲートから抜
き取られる電子量（浮遊ゲートの電位）を調整すること
により、過消去を防止し、再書き込み時の特性劣化を防
ぐことを目的とする。
発性半導体メモリにおいて、消去時に浮遊ゲートから抜
き取られる電子量（浮遊ゲートの電位）を調整すること
により、過消去を防止し、再書き込み時の特性劣化を防
ぐことを目的とする。
［発明の構成ｊ
（問題点を解決するための手段と作用）従来（７）ＦＡ
ＭＯ８ＭＩＩ造１１７）ＥｚＰＲＯＭｒ−Ｗ／Ｅ（Ｗｒ
ｉｔｅ／ Ｅｒａｓｅ）サイクルを繰り返した時に連続
的に消去したり、高電圧を長時間加えたりすることによ
り、浮遊ゲート中の電子が過剰に抜き取られ、浮遊ゲー
トが正に帯電し、（浮遊ゲートの電位が上昇し）過消去
状態となる。
ＭＯ８ＭＩＩ造１１７）ＥｚＰＲＯＭｒ−Ｗ／Ｅ（Ｗｒ
ｉｔｅ／ Ｅｒａｓｅ）サイクルを繰り返した時に連続
的に消去したり、高電圧を長時間加えたりすることによ
り、浮遊ゲート中の電子が過剰に抜き取られ、浮遊ゲー
トが正に帯電し、（浮遊ゲートの電位が上昇し）過消去
状態となる。
過ｄ′５去対策として、消去時に浮遊ゲート中に過剰に
正電荷が蓄積し、浮遊ゲートの電位が賃常に上昇しない
ために、電子を抜くための消去ゲートまたはドレインと
独立した電子の供給源を設け、電子を補えばよい。この
ため本発明のセルの具体的構造は、浮遊ゲートにトンネ
ル酸化膜を介して接触したゲートまたは拡散層（ソース
）を備えていることを特徴とし、そのゲートまたは拡散
層から浮遊ゲートに電子を供給する。
正電荷が蓄積し、浮遊ゲートの電位が賃常に上昇しない
ために、電子を抜くための消去ゲートまたはドレインと
独立した電子の供給源を設け、電子を補えばよい。この
ため本発明のセルの具体的構造は、浮遊ゲートにトンネ
ル酸化膜を介して接触したゲートまたは拡散層（ソース
）を備えていることを特徴とし、そのゲートまたは拡散
層から浮遊ゲートに電子を供給する。
消去時の動作は、例えば消去ゲートまたはドレインを高
電位にし、電子補給用ゲートまたはソースを接地電位と
する。消去動作が開始し、浮遊ゲートの電子が消去用高
電位部に引き抜かれる。消去動作が進み、過消去状態に
なると、浮遊ゲートの電位が上昇する。この浮遊ゲート
がある電位以上に上昇すると、浮遊ゲートと電子補給用
接地電位との電界が上昇し、トンネル電流が流れ、浮遊
ゲートに電子を供給し、浮遊ゲートの電位を下げる作用
をする。この動作により、浮遊ゲートの電位は抜きとる
電子と、供給する電子のバランスにより、一定電位に落
ちつく結果となり、異常な過消去状態を抑える動きをし
、その後の再書き込みにおいてもプログラム特性の安定
性につながる。
電位にし、電子補給用ゲートまたはソースを接地電位と
する。消去動作が開始し、浮遊ゲートの電子が消去用高
電位部に引き抜かれる。消去動作が進み、過消去状態に
なると、浮遊ゲートの電位が上昇する。この浮遊ゲート
がある電位以上に上昇すると、浮遊ゲートと電子補給用
接地電位との電界が上昇し、トンネル電流が流れ、浮遊
ゲートに電子を供給し、浮遊ゲートの電位を下げる作用
をする。この動作により、浮遊ゲートの電位は抜きとる
電子と、供給する電子のバランスにより、一定電位に落
ちつく結果となり、異常な過消去状態を抑える動きをし
、その後の再書き込みにおいてもプログラム特性の安定
性につながる。
（実施例）
以下図面を参照して本発明の詳細な説明する。第１図に
過消去防止用のセル構造の概念図を示した。即ち電気的
消去時に抜き過ぎる電子を消去用電子抜き取り部１と独
立した過消去防止用電子補給部２より与えることによっ
て、浮遊ゲート３の過消去を防止する。
過消去防止用のセル構造の概念図を示した。即ち電気的
消去時に抜き過ぎる電子を消去用電子抜き取り部１と独
立した過消去防止用電子補給部２より与えることによっ
て、浮遊ゲート３の過消去を防止する。
第２図は、消去用電子抜き取り部及び過消去防止用電子
補給部にそれぞれポリシリコンゲートを用いた過消去防
止用セル構造の平面図及び断面図を示した。セルＭ４造
は３層ポリシリコン溝造であり、第１層ポリシリコンは
消去ゲート１１と補給ゲート１２、第２層ポリシリコン
は浮遊ゲート１３、第３層ポリシリコンは制御ゲート１
４を形成し、浮遊ゲート１３の両端に消去ゲート１１、
補給ゲート１２を設け、電子の抜き取り、補給をできる
ように構成している。１５はソース、１６はドレイン、
１７は半導体基板、１８はフィールド絶縁膜、１９は絶
縁膜である。
補給部にそれぞれポリシリコンゲートを用いた過消去防
止用セル構造の平面図及び断面図を示した。セルＭ４造
は３層ポリシリコン溝造であり、第１層ポリシリコンは
消去ゲート１１と補給ゲート１２、第２層ポリシリコン
は浮遊ゲート１３、第３層ポリシリコンは制御ゲート１
４を形成し、浮遊ゲート１３の両端に消去ゲート１１、
補給ゲート１２を設け、電子の抜き取り、補給をできる
ように構成している。１５はソース、１６はドレイン、
１７は半導体基板、１８はフィールド絶縁膜、１９は絶
縁膜である。
電気的消去時に、消去ゲート１１にｖＥ６、過消去防止
用電子補給部１２と制御ゲート１４を接地電位に設定す
る。この場合、ＶＥ６は正高電圧である。
用電子補給部１２と制御ゲート１４を接地電位に設定す
る。この場合、ＶＥ６は正高電圧である。
消去ゲート１１に高電圧が印加されると、浮遊ゲート１
３から電子が抜き取られ、消去状態となる。この消去状
態が長時間続いたり、■Ｅ６を繰り返し加えることによ
り、浮遊ゲート１３から過剰の電子が抜きとられ、浮遊
ゲート１３の電位は上昇する。浮遊ゲート１３の電位は
浮遊ゲート１３、消去ゲート１１間のトンネル電流によ
り抜きとられた電子（注入された正孔）により決まり、
最大ＶＥＧよりやや低い値まで上昇する可能性があり、
過消去状態となる。
３から電子が抜き取られ、消去状態となる。この消去状
態が長時間続いたり、■Ｅ６を繰り返し加えることによ
り、浮遊ゲート１３から過剰の電子が抜きとられ、浮遊
ゲート１３の電位は上昇する。浮遊ゲート１３の電位は
浮遊ゲート１３、消去ゲート１１間のトンネル電流によ
り抜きとられた電子（注入された正孔）により決まり、
最大ＶＥＧよりやや低い値まで上昇する可能性があり、
過消去状態となる。
過消去状態になると、浮遊ゲート１３と補給ゲート１２
間の電位差が増し、ある一定の電位差以上では、浮遊ゲ
ート１３から補給ゲート１２にトンネル電流が流れ、浮
遊ゲートに電子を注入し、浮遊ゲートの電位の上昇を抑
える。よって、消去時の浮遊ゲート１３の電位は、補給
ゲート１２がら電子を補給する以前は消去ゲート１１か
抜かれる電子数によって決定されるが、過消去状態にな
ると、補給ゲート１２から電子が補給され、浮遊ゲート
１３と消去ゲート１１間、浮遊ゲート１３と補給ゲート
１２間に流れるトンネル電流による等価的な抵抗により
、抵抗分割された値となり、浮遊ゲート１３に蓄積され
る電荷量は一定となる。
間の電位差が増し、ある一定の電位差以上では、浮遊ゲ
ート１３から補給ゲート１２にトンネル電流が流れ、浮
遊ゲートに電子を注入し、浮遊ゲートの電位の上昇を抑
える。よって、消去時の浮遊ゲート１３の電位は、補給
ゲート１２がら電子を補給する以前は消去ゲート１１か
抜かれる電子数によって決定されるが、過消去状態にな
ると、補給ゲート１２から電子が補給され、浮遊ゲート
１３と消去ゲート１１間、浮遊ゲート１３と補給ゲート
１２間に流れるトンネル電流による等価的な抵抗により
、抵抗分割された値となり、浮遊ゲート１３に蓄積され
る電荷量は一定となる。
結果として消去ゲート１１と浮遊ゲート１３間のトンネ
ル電流と、浮遊ゲート１３と補給ゲート１２間のトンネ
ル電流が平衡状態になる電位に浮遊ゲートが落ちつき、
過消去状態を緩和することができる。
ル電流と、浮遊ゲート１３と補給ゲート１２間のトンネ
ル電流が平衡状態になる電位に浮遊ゲートが落ちつき、
過消去状態を緩和することができる。
さらにセル構造は、第１層目ポリシリコンに消去ゲート
１１、補給ゲート１２、第２層目ポリシリコンに浮遊ゲ
ート１３を形成しているが、浮遊ゲート１３中の電子を
消去ゲート１１から抜き、過剰に抜いた電子を補給ゲー
ト１２から補うということにより、第１層目ポリシリコ
ンと第２層目ポリシリコンを逆転した構造も可能である
。その構造の断面図を第３図に示した。
１１、補給ゲート１２、第２層目ポリシリコンに浮遊ゲ
ート１３を形成しているが、浮遊ゲート１３中の電子を
消去ゲート１１から抜き、過剰に抜いた電子を補給ゲー
ト１２から補うということにより、第１層目ポリシリコ
ンと第２層目ポリシリコンを逆転した構造も可能である
。その構造の断面図を第３図に示した。
第４図には、他の実施例として過消去防止用電子補給部
に拡散層を用いたセル構造の平面図と断面図を示した。
に拡散層を用いたセル構造の平面図と断面図を示した。
過消去防止用電子補給部２は、トンネル酸化膜２１をも
つソース（ｎ十拡散層）２２である。
つソース（ｎ十拡散層）２２である。
電気的消去時は、消去ゲート１１に■、。（消去電圧）
、制御ゲート１４、ソース２２、ソース１６、ドレイン
１５を接地電位に設定し、消去ゲート１１から過剰に電
子が抜きとられた時にソース２２から電子を補給し、浮
遊ゲート１３の過剰な電圧上野を抑え、過消去を防止す
ることができる。
、制御ゲート１４、ソース２２、ソース１６、ドレイン
１５を接地電位に設定し、消去ゲート１１から過剰に電
子が抜きとられた時にソース２２から電子を補給し、浮
遊ゲート１３の過剰な電圧上野を抑え、過消去を防止す
ることができる。
本発明は、消去時における電子の抜きすぎによる過消去
状態を防ぐために、過消去防止用電子補給部２を設ける
ことにより、抜き過ぎた電子を補うことを特徴としてお
り、過消去防止用電子補給部２をポリシリコンゲートで
形成しても、拡散層で形成しても動きは同一である。ま
た消去方法としてもポリシリコンゲートを用いる他に、
Ｆｌｏｔｏｘ型のように、拡散層を用いてもよく、あら
ゆる消去方法と補給方法の複合によるセル４Ｍ造にして
もよい。
状態を防ぐために、過消去防止用電子補給部２を設ける
ことにより、抜き過ぎた電子を補うことを特徴としてお
り、過消去防止用電子補給部２をポリシリコンゲートで
形成しても、拡散層で形成しても動きは同一である。ま
た消去方法としてもポリシリコンゲートを用いる他に、
Ｆｌｏｔｏｘ型のように、拡散層を用いてもよく、あら
ゆる消去方法と補給方法の複合によるセル４Ｍ造にして
もよい。
［発明の効果］
従来のＦＡＭＯ８型セルでは、過消去により書き込み特
性の劣化を起こし、消去条件により過消去の程度も異な
り書き込み特性のばらつきの原因でもあった。本発明に
よる過消去防止用電子補給部を備えたＦＡＭＯ８型セル
では、消去ゲートから抜き取られる電子と補給ゲートか
ら補給される電子のバランスにより、浮遊ゲート中に蓄
積される電子数が決定され、補給ゲートがないセルに比
べて、浮遊ゲートの電位の上昇を押えて、一定量の電子
数が蓄積される。この結果、頁内き込み特性も安定し、
広いマージンが得られる。
性の劣化を起こし、消去条件により過消去の程度も異な
り書き込み特性のばらつきの原因でもあった。本発明に
よる過消去防止用電子補給部を備えたＦＡＭＯ８型セル
では、消去ゲートから抜き取られる電子と補給ゲートか
ら補給される電子のバランスにより、浮遊ゲート中に蓄
積される電子数が決定され、補給ゲートがないセルに比
べて、浮遊ゲートの電位の上昇を押えて、一定量の電子
数が蓄積される。この結果、頁内き込み特性も安定し、
広いマージンが得られる。
第１図は、本発明の実施例の基本概念図、第２図（ａ）
は本発明の第一実施例のパターン平面図、第２図（ｂ）
は同図（ａ）の１−１線に沿う断面図、第３図は、本発
明の第２の実施例の断面図、第４図（ａ）は本発明の第
３実施例のパターン平面図、第４図（ｂ）は同図（ａ）
の■−■線に沿う断面図である。 １・・・消去用電子抜き取り部、２・・・過消去防止用
電子補給部、３，１３・・・浮遊ゲート、１１・・・消
去ゲート、１２・・・補給ゲート、１４・・・制御ゲー
ト、１５・・・ドレイン、１６・・・ソース、１７・・
・半導体基板、１８・・・フィールド絶縁膜、１９・・
・絶縁膜、２１・・・トンネル酸化膜、２２・・・ｎ＋
拡散層（ソース）。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第３図 第４図
は本発明の第一実施例のパターン平面図、第２図（ｂ）
は同図（ａ）の１−１線に沿う断面図、第３図は、本発
明の第２の実施例の断面図、第４図（ａ）は本発明の第
３実施例のパターン平面図、第４図（ｂ）は同図（ａ）
の■−■線に沿う断面図である。 １・・・消去用電子抜き取り部、２・・・過消去防止用
電子補給部、３，１３・・・浮遊ゲート、１１・・・消
去ゲート、１２・・・補給ゲート、１４・・・制御ゲー
ト、１５・・・ドレイン、１６・・・ソース、１７・・
・半導体基板、１８・・・フィールド絶縁膜、１９・・
・絶縁膜、２１・・・トンネル酸化膜、２２・・・ｎ＋
拡散層（ソース）。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第３図 第４図
Claims (3)
- （１）ソース領域、ドレイン領域、浮遊ゲート、制御ゲ
ートおよび電気的消去用の消去ゲートあるいはドレイン
を有するＭＯＳトランジスタをメモリセルとして用いた
不揮発性半導体メモリ本体と、電気的消去時に浮遊ゲー
トに電子注入するための電子補給部とを具備することを
特徴とする不揮発性半導体メモリ。 - （２）電気的消去時に、上記浮遊ゲートより抜かれた過
剰な電子を上記電子補給部から補うことにより、上記メ
モリセルの過消去を防止することを特徴とする特許請求
の範囲第１項記載の不揮発性半導体メモリ。 - （３）上記電子補給部は、ポリシリコンゲートまたはト
ンネル酸化膜をもつソース領域から構成され、トンネル
電流により上記浮遊ゲートに電子を注入することを特徴
とする特許請求の範囲第１項記載の不揮発性半導体メモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061963A JPS63227064A (ja) | 1987-03-17 | 1987-03-17 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061963A JPS63227064A (ja) | 1987-03-17 | 1987-03-17 | 不揮発性半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63227064A true JPS63227064A (ja) | 1988-09-21 |
Family
ID=13186344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62061963A Pending JPS63227064A (ja) | 1987-03-17 | 1987-03-17 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63227064A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5237535A (en) * | 1991-10-09 | 1993-08-17 | Intel Corporation | Method of repairing overerased cells in a flash memory |
-
1987
- 1987-03-17 JP JP62061963A patent/JPS63227064A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5237535A (en) * | 1991-10-09 | 1993-08-17 | Intel Corporation | Method of repairing overerased cells in a flash memory |
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