JP4197843B2 - フラッシュメモリ装置の消去時にバンド間電流および/またはアバランシェ電流を減少させるためのバイアス方法および構造 - Google Patents
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Description
【発明の分野】
この発明は、EEPROMなどのフローティングゲートメモリ装置に関し、より特定的にはフラッシュメモリ装置の消去中においてバンド間電流を低減するための方法および装置に関する。
【0002】
【発明の背景】
「フラッシュ」EEPROM(電気的に消去可能なプログラマブルリードオンリメモリ装置)として公知のある分類の不揮発性メモリ装置は、EEPROM密度の利点をEEPROMの電気的消去性と組合せる。フラッシュEEPROMを標準的なEEPROMと区別する1つの特徴は、標準的なEEPROMとは異なり、フラッシュEEPROMは各フローティングゲートトランジスタと1対1の関係に基づいてセレクトトランジスタを含まないという点である。セレクトトランジスタはメモリ装置内における個々のメモリセルの選択を可能にし、特定のメモリセルを選択的に消去するべく用いられ得る。フラッシュEEPROMは各フローティングゲートトランジスタと1対1の関係に基づいてセレクトトランジスタを含まないので、フラッシュEEPROMメモリセルはバルク消去されるが、それは、チップ全体を消去するかまたはページ化されたセル群を消去することによって行なわれる。セレクトトランジスタを取除くことによって、より小さいセルサイズが得られ、フラッシュEEPROMは製造歩留まりの点で(メモリ容量の点で)匹敵するサイズの標準的なEEPROMを超えるという利点を得る。
【0003】
典型的には、複数のフラッシュEEPROMセルが単一の半導体基板(つまりシリコンダイ)上に形成される。図1は、単一の従来的なフラッシュEEPROMメモリセルを示す。図1に示されるように、フラッシュメモリセル100はP型基板110上に形成され、N型二重拡散ソース領域102とN+ドレイン領域104とを含む。基板電極126は基板110に取付けられる。ドレイン領域104およびソース領域102はそれらの間に介在するチャネル領域122で互いから隔てられる。ソース電極114およびドレイン電極112はそれぞれソース領域102およびドレイン領域104に接続される。
【0004】
二重拡散ソース領域102は、低濃度N領域128(リンでドープされる)と、より高濃度であるがより浅いN+領域130(砒素でドープされる)とから形成され、N+領域130は深いN領域128内に埋込まれている。N領域128内に含まれるリンはソース接合を徐々に変化させ、したがって、そのpn接合におけるソース領域102と基板110との間において水平方向電界(EH電界)134を低減する。
【0005】
フローティングゲート106は誘電体層118によってソース領域および/またはドレイン領域のうち少なくとも1つの上に短い距離をおいて絶縁するように形成される。フローティングゲート106上で、誘電体層116において絶縁するように形成されるのは、制御ゲート108である。制御ゲート電極120は制御ゲート108に取付けられる。LGATE132はフラッシュメモリセル100に含まれるゲートに対するゲート長を表わす。
【0006】
ある従来の動作方法では、フラッシュEEPROMメモリセルのプログラミングは、基板の一部(つまり、通常はドレイン領域付近のチャネル部分)からフローティングゲート内への「ホットエレクトロン」注入を誘起することによって達成される。これら注入された電子は負の電荷をそのフローティングゲート内に運び、典型的には、基板のソース領域の接地、制御ゲートを比較的高い正の電圧にバイアスすることによる電子トラッキングフィールドの形成、ドレイン領域を中程度の大きさの正の電圧にバイアスすることによるホット(高エネルギ)エレクトロンの発生により、誘導される。
【0007】
たとえば、フラッシュメモリセル100をプログラムするためには、ソース電極114を接地に結びつけ、ドレイン電極112を比較的高い電圧(たとえば+4ボルト〜+9ボルト)に結びつけ、制御ゲート電極120を比較的高い電圧レベル(たとえば+8ボルト〜+12ボルト)に接続する。電子はソース領域102からドレイン領域104に加速され、いわゆる「ホットエレクトロン」がドレイン領域104付近で発生する。ホットエレクトロンのうちいくつかは比較的薄いゲート誘電体層118を通って注入され、フローティングゲート106内に捉えられ、それによって、フローティングゲート106に負の電位を与える。
【0008】
十分な負の電荷がフローティングゲート106上に蓄積された後、そのフローティングゲート106の負の電位は積層されたゲートトランジスタのしきい値を上昇させ、後の「読取」モード中においてチャネル122を通る電流の流れを抑制する。読取電流の大きさを用いることにより、メモリセルがプログラムされたかどうかを判断する。
【0009】
逆に、フラッシュメモリ装置を消去するためには、電子を典型的にはフローティングゲート106から追い出すが、これは、制御ゲート108を大きな負の電圧にバイアスしかつソース領域102を低い正の電圧にバイアスして十分に大きな垂直電界(EV電界)をトンネル酸化物中に発生させることにより行なわれる。この効果が生ずるのは、フローティングゲート106が、大きな負の電圧に、制御ゲート108との容量結合を介して達するからである。トンネル酸化物中の十分に大きな垂直方向電界(EV136)により、フローティングゲート106に蓄積された電子がそのトンネル酸化物を通ってソース領域102ファウラー−ノルドハイム(F−N)トンネルを行なう。フローティングゲート106からとられた電荷は次いでしきい値電圧シフト(VTシフト)を生じさせ、これが装置のデプログラム(消去)に用いられ得る。
【0010】
たとえば、消去中に、比較的低い正の電圧(つまり+0.5V〜+5.0V)がソース電極114に与えられ、比較的大きい負の電圧(つまり−7V〜−13V)が制御ゲート電極120に与えられる。基板電極126の電圧は接地され(0V)、ドレイン電極112は浮動することが許される。制御電極108とソース領域102との間に確立された垂直方向電界(EV136)はフローティングゲート106に以前に蓄積された電子をファウラー−ノルドハイムトンネルによって誘導し誘電体層118を通過させてソース領域102に送り込む。
【0011】
十分な電界をトンネル酸化物内に発生させるためには、典型的には、制御ゲート108を十分に大きな負の電圧にバイアスすることによりフローティングゲート106を約−5.5ボルトの電圧に到達させることが必要である。ソース領域102とフローティングゲート106との間におけるある典型的な電位差VSFは10ボルトのオーダであり、したがって、ソース電圧VSがより正でなくなると、制御ゲート電圧VCGはより負にならなければならない。ソース−フローティング電圧VSFが選択されると、残りの要因は好ましくは次の等式に従って制限される:
VFG=αCG(VCG−ΔVT)+αSVS+αBVB
式中:
VFG=フローティングゲート電圧;
VCG=制御ゲート電圧;
VS=ソース電圧;
VB=基板またはpウェルバイアス:
ΔVT=制御ゲートから測定したフローティングゲートに加えられる負の電荷から生ずるしきい値電圧差;
αCG=制御ゲートからフローティングゲートへの容量結合係数;
αS=ソースとフローティングゲートとの間の容量結合係数;
αB=基板またはpウェルとフローティングゲートとの間の容量結合係数。
【0012】
技術が進むにつれ、当該業界中の今なお続く目的はメモリ装置の密度を大きくすることである。フラッシュEEPROM装置のサイズを低減することにより、より大きなメモリ容量が達成され得る。ウェハごとにより多くのダイを用いることにおいて、ダイごとのコストが低減され得る。加えて、より高密度のメモリ装置を用いることにより、全体の電力消費における低減が可能となるかもしれない。
【0013】
フラッシュEEPROM装置のメモリ密度を大きくするためには、メモリセルは、典型的には、ゲート長(LGATE132)とゲート幅(WGATE138)とを低減することによってサイズが縮小される(たとえば当該装置の全体のフットプリントにおける低減)。しかしながら、メモリセルゲートの長さの低減には、ソース領域102とドレイン領域104との間の距離も低減されるという問題がつきまとう。ソース領域102がドレイン領域104に接近すると、ソース領域(N領域128)内のリンからの横方向拡散によってソース領域102とドレイン領域104との間に漏れが生じ、不利なショートチャネル効果が結果的にもたらされる。ショートチャネル効果はフラッシュメモリセルに深刻な問題を引き起こし、典型的には、ゲート長(LGATE132)が低減されて0.4ミクロンを下回ったときに顕著になる。
【0014】
このショートチャネル効果を低減する1つの方法は、N二重拡散リン領域を取除くことである。単一拡散ソース領域を用いることにより、リン拡散重複距離LDD124は存在しなくなり、ショートチャネル効果の問題は非常に小さくなる。リン拡散重複距離LDD124を取除くことにより、0.4ミクロンを下回るゲート長(LGATE132)低減が可能となり、メモリセルのパッケージング密度の増大が可能となる。
【0015】
しかしながら、リンでドープされたN領域128を取除くと、水平方向電界(EH電界)134が大きくなるという望ましくない副作用がソース領域102と基板110との間においてpn接合内でメモリセルの消去中に起こる。この水平方向電界(EH電界)134における増大は、バンド間電流の増大に直接寄与するが、それは一般には以下のことが受入れられるためである:
Jb-t-b=Ab-t-bf(E)e−(Bb-t-b/E)
式中:
Jb-t-b=バンド間電流密度[A/cm2]
Ab-t-b,Bb-t-b=定数
f(E)はE2としてモデル化される場合有り
E=SQRT(EV 2+EH 2)(接合におけるトンネルフィールド)
メモリセル装置の消去中におけるソースから基板へのバイアスのため、逆バイアスをかけられたpn接合であって、ソース接合にバンド間電流(ツェナー電流としても知られる)を発生させるpn接合が形成される。このバンド間電流は、通常は、ファウラー−ノルドハイム電流よりも数オーダ大きい。このバンド間電流はサーキット設計の観点から持続させるのが困難であり、さらには、たとえばトンネル酸化物におけるホールの捕捉といった不利な信頼性の問題を引き起こすとも考えられている。
【0016】
ホールの捕捉は恐らくは負の電荷(電子)を保持するフローティングゲートの能力に影響を及ぼし、というのも、捕捉されたホールはフローティングゲート106に移動しその中の負の電荷を打ち消す傾向を有するからである。フローティングゲート106下の誘電体118の表面におけるホールの発生は望ましくないものであり、というのも、それは、ゲート妨害現象として知られる、無作為に位置するメモリセルの安定したプログラミング、読取および消去の妨害を行ない得るからである。
【0017】
このゲート妨害現象が生じるのは、トンネル酸化物層に捉えられたホールが上方向に向かってフローティングゲート106内に移動し負のプログラム電荷を打ち消ししたがってフローティングゲート106の電荷保持時間を減少させるからである。
【0018】
より具体的に説明すると、消去中においていくつかのメモリセルは他のメモリセルよりもより多くのホットホールを発生するかもしれず、その結果、いくつかのフローティングゲートは他のフローティングゲートよりも高速に放電される。これによって、非一様な消去がメモリチップにわたって生じる。消去中にフローティングゲート106に移動しないホールは誘電体118内において無作為な時間期間の間留まり得る。これらのホールは、後に、メモリセルがプログラムされた後フローティングゲート106に移動し、保持されるべきプログラミング電荷の一部を打ち消し得る。
【0019】
不利なホール捕捉に加えて、バンド間電流はメモリチップチャージポンプからさらなる電流を必要とする。当該業界における動きは、一般には、メモリチップに対する供給電圧を低減してきたため、チャージポンプ効率も低減されており、したがって、バンド間電流を支持し得ない。このような状況下、ソースバイアスは減少させられ、したがってセル消去速度を低減する。
【0020】
したがって、フラッシュメモリセルにおいてバンド間電流を低減する一方でそれでも不利益なショートチャネル効果を引き起こすことなくゲートサイズ低減を可能にする方法を考案することは非常に望ましいことである。
請求項1のプリアンブルに従ってフラッシュEEPROMメモリセルを開示するUS−A−5 657 271を参照されたい。
【0021】
【発明の概要】
低減されたバンド間電流を伴い、フラッシュメモリセルにおけるゲートサイズ低減を、不利益なショートチャネル効果を引き起こすことなく可能にするメモリ装置およびその消去方法が求められている。
この発明は、フラッシュEEPROMメモリセルであって、
基板と、
フラッシュEEPROMメモリセルの消去時にソース電圧が印加される、基板にあるソース領域と、
基板にあるドレイン領域と、
基板上にある第1の酸化物層と、
第1の酸化物層の上にあるフローティングゲートとを含み、フローティングゲートはソース領域の少なくとも一部分の上方に配置され、さらに
第2の酸化物層の上にある制御ゲートを含み、制御ゲートはフローティングゲートの上方に配置され、フラッシュEEPROMメモリセルの消去時に制御ゲートに制御電圧が印加され、
基板上にあり、フラッシュEEPROMメモリセルの消去時に0でない第1のバイアス電圧を印加するためのバックバイアス接続を特徴とし、第1のバイアス電圧は、フラッシュEEPROMメモリセルの消去時に存在するバンド間電流に比例する、フラッシュEEPROMメモリセルを提供する。
基板にありかつソース領域およびドレイン領域を収める第1のウェルをさらに含んでもよく、バックバイアス接続は第1のウェルに結合され、さらに、
フラッシュEEPROMメモリセルの消去時に第2のバイアス電圧が印加される、基板上にある基板バイアス接続と、
基板にありかつ第1のウェルを収める第2のウェルとを含み、
基板バイアス接続は、第2のウェルに結合され、フラッシュEEPROMメモリセルの消去時に基板への電流を低減する。
メモリセル消去中に第1のバイアス電圧を変調するよう用いられる変調器をバックバイアス接続に関連づけてもよい。この変調器は抵抗器であってもよい。
さらに、この発明は、ソース領域、ドレイン領域、基板、および制御ゲートを有するフラッシュEEPROMメモリセルを消去するための方法であって、
ソース電圧をソース領域に印加するステップと、
制御電圧を制御ゲートに印加するステップとを含み、制御電圧とソース電圧との差は、フラッシュEEPROMメモリセルを消去するのに十分であり、さらに、
バックバイアス電圧を基板に印加するステップを含み、バックバイアス電圧は、フラッシュEEPROMメモリセルの消去時に存在するバンド間電流に比例して印加される方法を提供する。
【0029】
この発明の前述および他の特徴,局面ならびに利点は添付の図面に関連づけてこの発明の以下の詳細な説明から明らかとなる。
【0030】
【例示的な実施例の詳細な説明】
以下の詳細な説明は、発明者によって現在考えられている発明を実施するための最良モードに関する。これらの好ましい実施例の説明は単に例示的なものであり限定を意味するものとして受取られるべきではない。
【0031】
この発明では、フラッシュメモリセルの基板部分に正の低電圧を印加することにより、ソースpn接合(ソース−基板接合)にかかる電圧差を低減するためにバックバイアスが利用される。このバックバイアスにはソースおよび基板間の電圧差を低減する効果があり、この結果ソースpn接合における横方向の電界が小さくなる。ソースpn接合において横方向の電界が小さくなることにより、バンド間電流が低減し、これにより二重拡散ソース領域の必要がなくなる。発明のある実施例では、二重拡散ソース接合を維持しつつN領域の全幅が小さくなる。従来の二重拡散ソース領域の代わりに単一拡散ソース領域を使用することにより、ゲート長さを小さくでき、これによりメモリセルの実装密度を高めることができる。
【0032】
図2はこの発明の1つの実施例を示し、ここではフラッシュメモリセルの消去時にバンド間電流を減少するためにバックバイアスが利用される。図2の構成要素の多くは図1のものに類似するため、類似した構成要素には類似した参照符号が付されている。
【0033】
図2に示されるように、メモリセル200にショートチャネル効果を引起こすことなくLGATE132の短縮化を促進するために、N+領域204を含む単一拡散ソース202が使用される。この発明によると、メモリセル200の消去時に比較的低い正の電圧が基板電極126に印加される。これにより、ソース領域202および基板110間の電圧差を低減するバックバイアスが得られる。この低減によりpn接合における横方向の電界が小さくなり、ひいてはメモリセルの消去時のバンド間電流が減少する。pn接合におけるバンド間電流を減少させることにより、ホールトラッピングを最小限にすることができる。発明のある実施例では、メモリセルの消去時に基板電圧を変調するために変調器が使用される。1つの実施例において、変調器は抵抗器である。たとえば、図2に示されるように、抵抗器RB206は基板電極126と関連し、メモリセルの消去時に基板電圧を変調するために使用される。
【0034】
図2には単一拡散ソース領域が示されるが、発明のある実施例では短いN領域幅(たとえば少量のリン)に二重拡散ソース領域が採用されることに注目すべきである。
【0035】
図3は、2つの異なったタイプのメモリセルの消去時の消去時間およびバンド間電流量を比較するためのテスト機構を示す。従来のメモリセルのソース領域には多量のリンが含まれるがバックバイアスはない。この発明のメモリセルのソース領域には少量のリンが含まれるが基板に(たとえば2.5Vの)バックバイアスが印加される。図3に示されるように、抵抗負荷Rがソース領域344に接続され、メモリセルの消去時にソース電圧を変調する。
【0036】
消去時に時間の関数として飽和閾電圧(VTSAT)の変化を測定することにより、従来のセルおよびこの発明のセルの両方の消去時間を決定することができる。図4は従来(丸)および発明(四角)のメモリセルの例示的な消去時間を示すグラフ図である。図4に示されるように、両メモリセルによって得られるデータ曲線は似ている。これは、発明の実施例に従って基板にバックバイアスを付与してもフラッシュメモリセルの消去時間に大きな影響はないことを示す。
【0037】
図5は、従来(丸)および発明(四角)のメモリセルの消去にそれぞれ要求されるソース電流の量を示すグラフ図である。この発明(四角で示される)メモリセルを消去するのに要求される電流量は従来技術と比較してかなり少なくなっている。この電流要求量の減少は、この発明を用いないセルの場合よりも、発明の実施例を採用するフラッシュメモリセルの消去時のバンド間電流の方が少ないことを示す。
【0038】
図6はこの発明の別の実施例を示し、ここではメモリセルの消去時にバンド間電流を減少するためにpウェルおよびnウェルが使用される。図6は図2に類似し、類似した構成要素には類似した参照符号が付される。
【0039】
図6に示されるように、pウェル602は基板110にあり、単一拡散ソース領域202およびドレイン領域104の両方を収める。図6にはアブラプトN+ソース領域202が示されるが、非常に大きなショートチャネル効果を生み出すことなくLGATEの短縮を促進するために、少量のリンを含む二重拡散ソース領域をしてもよい。メモリセルの消去時に比較的低い正の電圧をVpウェル604に印加することにより、ソースpn接合(ソース−pウェル接合)にかかる電圧差を低減するために、pウェルバックバイアスが使用される。この電圧差の低減によりソースpn接合における横向きの電界が小さくなり、ひいてはメモリセルの消去時にバンド間電流が減少する。
【0040】
図6に示されるように、nウェル606もまた基板110と関連する。nウェル606はpウェル602を収め、pウェルバックバイアスによって引起こされる基板110への電流を減少するために使用される。メモリセルの消去時に、VPウェル604に印加される電圧よりもおよそ0.5ボルト高い負の電圧をVNウェル608に印加すると、基板110への電流がnウェル606によって減少する。
【0041】
この発明のある実施例では、pウェル接続に変調器が直列接続されて、バックバイアスが基板の(バンド間)電流に比例して印加されるようにする。1つの実施例において変調器は抵抗器である。たとえば、図7に示されるように、抵抗器RP704はVPウェル604と関連し、メモリセルの消去時にpウェル602電圧を変調するために使用される。さらに、図7に示されるように、発明のある実施例ではVPウェル604およびVNウェル608が接続されて、nウェル606がpウェル602に対して確実に常に逆方向にバイアスされるようにする。
【0042】
この発明の実施例を採用するメモリセルのバンド間電流の減少を示すために、発明者はスタックドゲート装置のアレイに対してテストを行なった。アレイ状の構造はフローティングゲートに直接接続される。以下の実験上の条件が用いられた。
【0043】
フローティングゲートは一定の−5.0ボルト(たとえば「フローティング状態」ではない)に設定された。
【0044】
ソース電圧は0ボルトから5.0ボルトまで上昇した。
ドレインはフローティング状態にされた。
【0045】
基板のバックバイアスは0.5ボルトずつ0ボルトから2ボルトまで上昇した。
【0046】
これらの実験結果を図8から図10にグラフ図で示す。実験により、フラッシュメモリセルの基板が0.5ボルトの増分でバックバイアスされた場合にバンド間電流(ソース電流として測定される)が大幅に減少したことがわかった。フローティングゲート電流がモニタリングされ、これはメモリ装置の消去時に存在したファウラーノルドハイム電流の量を表わす。実験により、メモリ装置の消去時に基板をバックバイアスしてもファウラーノルドハイム電流は減少しないことが分かった。
【0047】
ソース−基板接合はpn接合であるためダイオードに似ている。したがって、ソース電圧が基板よりも高い正の電圧に維持される限りpn接合は逆バイアス状態のままである。しかしながら、基板電圧が(たとえば0.5Vの)確立された電位よりも一定量だけソース電圧よりも高くなると、ソースpn接続号は順方向にバイアスされるようになる。
【0048】
図8は、VB=1,1.5および2.0ボルトである基板バイアスVB値の場合にソース接合ダイオードは順方向にバイアスされ、この結果大きな負のソース電流が流れることをグラフ図で示す。したがって、発明のある実施例では、基板バイアスVBが0.5ボルト以下であるときには大きな順方向バイアス電流が見られないため、約0.5ボルトの基板バイアスVB値を用いることにより順方向のバイアスによる影響が防止される。代替的な実施例において、順方向のバイアスによる影響を回避するために、基板バイアスVBが加えられる前にまたはそれと同時にソース領域が消去電圧にバイアスされる。たとえば、基板電圧をソース電圧に比例したレベルに維持する、基板本体に付与された抵抗器を用いて分圧器を構成することができる。
【0049】
図9は多数の基板バックバイアスVB値に対するソース電圧VSの関数としてソース電流ISを示すグラフ図である。図7の実施例に示されるように、異なった電圧レベルでメモリの基板にバイアスをかけることによりソース電流ISが減少する。ソース電流ISの減少は、基板バイアスVBが増加するにつれてソース接合のバンド間電流が少なくなることを示す。実験上の最大電流はトンネル酸化物の劣化を防止するために最大値に限定または固定された。発明のある実施例で見られるように、およそ4.5ボルトのソース電圧の場合にバンド間電流がさらに大幅に減少することが期待できる。
【0050】
たとえば、図9に示されるように、ソース電圧VSが+3.6Vに設定される場合、下記のとおりソース電流ISは基板バイアスVB電圧レベルに依存する。
【0051】
VB[ボルト] IS[μA]
0.0 124.70
0.5 71.291
1.0 50.474
1.5 33.859
2.0 19.034
基板バイアス電圧VBのレベルが0.0ボルトから2.0ボルトまで増加する際のソース電流ISの減少は、メモリセルの消去時のバンド間電流の減少と相互に関係する。
【0052】
図10は、ソース電圧の増加に上昇に伴う、異なった基板バイアスVB値に対するファウラーノルドハイム電流(消去速度)に対する影響を示すグラフ図である。図10は、ソース電流が制限されない領域のゲート電流(すなわち消去ファウラーノルドハイム電流)に基板バイアス値VBは影響を及ぼさないことを示す。この発明の基板バイアスによる方策は、ソース電流ISを制限する必要がない場合に有益である。なぜなら、図10に示されるように、バックバイアス電圧を増加してもゲート電流は大きくならないからである。
【0053】
基板にバックバイアス電圧を印加すると、基板からの正の電圧がフローティングゲートに結合される。結合はおよそ25%の比でフローティングゲートの電圧レベルに影響を及ぼすものと判断されている。この結合によりフローティングゲートの電圧レベルおよびメモリセルの消去特性に影響が及ぼされ得る。
【0054】
したがって、この発明のある実施例では、フローティングゲートに結合される正の電圧を補償するために、消去時間が一定となるように制御ゲート電圧および/またはソース電圧が調節される。
【0055】
たとえば、図11は、種々のバックバイアス機構を採用するメモリセルの消去特性を示すグラフ図である。図12に示されるように、ソース電圧Vsおよびゲート電圧Vgは、基板のバックバイアス電圧Vbが印加されたときに消去時間が一定のままとなるように調節され得る。このような制御は下記のバイアス要件に対応する。
【0056】
Vg(制御ゲートバイアス)=−8.5V
Vs(ソースバイアス)=4.5V
Vb(基板バイアス)=0V
このグラフは、2.0ボルトの基板バックバイアスVbの場合に、ソースバイアスVsを0.5ボルトだけ増加させるかまたは制御ゲートバイアスVgを+0.8ボルトだけ(−9.3ボルトまで)低下させるとフラッシュメモリセルの消去速度を維持できることを示している。
【0057】
上記実施例は発明を単に例示するものである。以上の開示を読むとさまざまな代替的な設計が当業者には明らかとなるであろう。たとえば、発明は、ソース領域ではなくドレインによって消去が行なわれる、いわゆるスプリットゲートトランジスタに適用されてもよい。
【0058】
さらに、上記実施例ではP型基板に埋込まれたN型ソースおよびドレイン領域を示したが、この発明はN型基板を含むメモリセルに使用されてもよい。この状況では、この発明の実施例の極性を逆にして、N型基板を採用するメモリセルの消去時にバンド間電流を減少させるようにしてもよい。
【0059】
以上の詳細な説明において、特定的な実施例について発明を説明した。しかしながら、発明の広い精神および範疇から逸脱することなくさまざまな変形および変更が施されてもよい。したがって明細書および図面は限定を意味するものではなく例示的なものであるとみなされるべきである。
【図面の簡単な説明】
【図1】 従来のフラッシュEEPROMメモリセルの図である。
【図2】 フラッシュメモリセルの消去中にバンド間電流が低減される、この発明に従ったフラッシュEEPROMメモリセルの第1の実施例の図である。
【図3】 この発明の一実施例を用いて、消去時間およびメモリセルの消去中に生じたバンド間電流量をテストするために用いられるテスト設定を示す図である。
【図4】 従来のメモリセルとこの発明の実施例を用いたメモリセルとの間の例示的な消去時間のグラフ比較図である。
【図5】 この発明の実施例を用いるメモリセルおよび従来のタイプのメモリセルを消去するために必要なソース電流量の例示的なグラフ比較の図である。
【図6】 この発明の別の実施例の図である。
【図7】 この発明のさらに別の実施例の図である。
【図8】 さまざまな基板バイアス電圧またはバックバイアス電圧に対する、ソース電圧に対してプロット化されたソース電流のグラフの図である。
【図9】 この発明の実施例に対する複数の基板バイアス値に対するソース電圧の関数としてのソース電流のグラフの図である。
【図10】 この発明の実施例に対する、ソース電圧に対しプロット化されたゲート電流のグラフの図である。
【図11】 異なる印加される電圧組合せに対する、消去時間に対しプロット化された飽和しきい値電圧のグラフの図である。
Claims (10)
- フラッシュEEPROMメモリセルであって、
基板(110)と、
前記フラッシュEEPROMメモリセルの消去時にソース電圧が印加される、前記基板にあるソース領域(202)と、
前記基板にあるドレイン領域(104)と、
前記基板上にある第1の酸化物層と、
前記第1の酸化物層の上にあるフローティングゲート(106)とを含み、前記フローティングゲートは前記ソース領域の少なくとも一部分の上方に配置され、さらに
第2の酸化物層の上にある制御ゲート(108)を含み、前記制御ゲートは前記フローティングゲートの上方に配置され、前記フラッシュEEPROMメモリセルの消去時に前記制御ゲートに制御電圧が印加され、
前記基板上にあり、前記フラッシュEEPROMメモリセルの消去時に0でない第1のバイアス電圧を印加するためのバックバイアス接続(126)を特徴とし、前記第1のバックバイアス電圧は、前記フラッシュEEPROMメモリセルの消去時に存在するバンド間電流に比例する、フラッシュEEPROMメモリセル。 - 前記基板にありかつ前記ソース領域および前記ドレイン領域を収める第1のウェル(604)をさらに含み、前記バックバイアス接続は前記第1のウェルに結合され、さらに
前記フラッシュEEPROMメモリセルの消去時に第2のバイアス電圧が印加される、前記基板上にある基板バイアス接続と、
前記基板にありかつ前記第1のウェルを収める第2のウェル(608)とを含み、
前記基板バイアス接続は、前記第2のウェルに結合され、前記フラッシュEEPROMメモリセルの消去時に前記基板への電流を低減する、請求項1に記載のフラッシュEEPROMメモリセル。 - 前記バックバイアス接続に関連した変調器(206)をさらに含み、前記変調器は、前記メモリセルの消去時に前記第1のバイアス電圧を変調するために使用される、請求項2に記載のフラッシュEEPROMメモリセル。
- 前記メモリセルの消去時に前記第1のバイアス電圧を変調するために使用される変調器が抵抗器である、請求項3に記載のフラッシュEEPROMメモリセル。
- ソース領域(202)、ドレイン領域(104)、基板(110)、および制御ゲート(108)を有するフラッシュEEPROMメモリセルを消去するための方法であって、前記方法は、
ソース電圧を前記ソース領域に印加するステップと、
制御電圧を前記制御ゲートに印加するステップとを含み、前記制御電圧および前記ソース電圧の差は、前記フラッシュEEPROMメモリセルを消去するのに十分であり、さらに
バックバイアス電圧を前記基板に印加するステップを含み、前記バックバイアス電圧は、前記フラッシュEEPROMメモリセルの消去時に存在するバンド間電流に比例して印加される、方法。 - 前記バック電圧を印加するステップが、
前記基板に変調器(206)を直列接続するステップと、
前記基板に直列接続された前記変調器に前記バックバイアス電圧を印加するステップとをさらに含む、請求項5に記載の方法。 - 前記基板内の第1のウェル(604)に前記ソース領域および前記ドレイン領域を収めるステップと、
前記第1のウェルに変調器を直列接続するステップとをさらに含み、前記バックバイアス電圧は前記変調器に結合され、さらに
第2のウェル(608)に前記第1のウェルを収めるステップを含み、前記第2のウェルは前記基板内にあり、さらに
前記第2のウェルに基板バイアス電圧を印加するステップを含み、前記基板バイアス電圧は、前記第1のウェルと前記基板との間の電流を低減するよう十分に大きい、請求項5に記載の方法。 - 前記基板に前記変調器を直列接続するステップが、前記基板に抵抗器を直列接続するステップを含み、
前記基板に直列接続された前記変調器に前記バックバイアス電圧を印加するステップが、前記基板に直列接続された前記抵抗器に前記バックバイアス電圧を印加するステップを含む、請求項6に記載の方法。 - 前記第1のウェルに前記変調器を直列接続するステップが、前記第1のウェルに抵抗器(704)を直列接続するステップを含み、前記バックバイアス電圧は前記抵抗器に結合される、請求項7に記載の方法。
- 前記バックバイアス電圧の印加と同時にまたはそれに先立って前記ソース電圧を印加するステップをさらに含む、請求項5に記載の方法。
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