JPH03285358A - 不揮発性半導体記憶装置の駆動方法 - Google Patents
不揮発性半導体記憶装置の駆動方法Info
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- JPH03285358A JPH03285358A JP2087950A JP8795090A JPH03285358A JP H03285358 A JPH03285358 A JP H03285358A JP 2087950 A JP2087950 A JP 2087950A JP 8795090 A JP8795090 A JP 8795090A JP H03285358 A JPH03285358 A JP H03285358A
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- 238000000034 method Methods 0.000 title claims description 12
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 239000002784 hot electron Substances 0.000 abstract description 5
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、不揮発性半導体記憶装置の駆動方法に関する
。
。
従来の技術
近年、半導体素子の高密度化、高集積化および微細化の
傾向は著しい。この状況のなかで、不揮発性メモリ、特
に電気的に情報の書き込みと消去が可能なＥＥＰＲＯＭ
はその特性を利用してＴＶ、ＶＴＲのチューナ用やＩＣ
カード用に主に使われている。
傾向は著しい。この状況のなかで、不揮発性メモリ、特
に電気的に情報の書き込みと消去が可能なＥＥＰＲＯＭ
はその特性を利用してＴＶ、ＶＴＲのチューナ用やＩＣ
カード用に主に使われている。
以下に従来の不揮発性半導体記憶装置（以下ＥＥＦＲＯ
Ｍと称する）の起動方法について説明する。
Ｍと称する）の起動方法について説明する。
第２図は従来のフローティングゲート（以下ＦＧと称す
る）型ＥＥＰＲＯＭの要部断面図、第３図は従来のＭＮ
Ｏ３型ＥＥＰＲＯＭの要部断面図である。
る）型ＥＥＰＲＯＭの要部断面図、第３図は従来のＭＮ
Ｏ３型ＥＥＰＲＯＭの要部断面図である。
第２図において、１はｐ型半導体基板、２はソース・ド
レインｎ−型領域、３はトンネル注入に用いるソース・
ドレインｎ−型領域、４はソース・ドレインｎ十型領域
、５はゲート酸化膜、６はトンネルゲート酸化膜、７は
フローティングゲート電極、８は上部ゲート酸化膜、９
は上部ゲート電極である。
レインｎ−型領域、３はトンネル注入に用いるソース・
ドレインｎ−型領域、４はソース・ドレインｎ十型領域
、５はゲート酸化膜、６はトンネルゲート酸化膜、７は
フローティングゲート電極、８は上部ゲート酸化膜、９
は上部ゲート電極である。
第３図において、１はＰ型基板、２はソース・ドレイン
ｎ−型領域、４はソース・ドレインｎ−型領域、１０は
ゲート酸化膜、１１はトンネルゲート酸化膜、１２はゲ
ート窒化膜、１３はゲート電極である。
ｎ−型領域、４はソース・ドレインｎ−型領域、１０は
ゲート酸化膜、１１はトンネルゲート酸化膜、１２はゲ
ート窒化膜、１３はゲート電極である。
第２図に示すＦＧ型ＥＥＰＲＯＭにおいて、情報の書き
込みを行なうには、上部ゲート電極９に正電圧を印加し
、トンネル注入に用いるソース・ドレインｎ−型領域３
からトンネルゲート酸化膜６を通じて、フローティング
ゲート電極７にトンネル注入により電子を注入する。こ
れによりフローティングゲート電極７に負電荷が蓄積し
、Ｍ ＯＳトランジスタのしきい値が正の方向にシフト
するこきにより、情報の書き込みを行なうことができる
。情報の消去を行うには、上部ゲート電極９に負電圧を
印加し、フローティングゲート電極７から、トンネルゲ
ート酸化膜６を通じて、トンネル注入に用いるソース・
ドレインｎ−型領域のトンネル注入により、電子を注入
する。これによりフローティングゲート電極７に蓄積し
ていた負電荷が放出され、ＭＯＳトランジスタのしきい
値が負の方向にシフトすることにより、情報の消去を行
うことができる。このＦＣ型ＥＥＰＲＯＭで使用される
トンネルゲート酸化膜６は約８０Ａの膜厚を有している
。
込みを行なうには、上部ゲート電極９に正電圧を印加し
、トンネル注入に用いるソース・ドレインｎ−型領域３
からトンネルゲート酸化膜６を通じて、フローティング
ゲート電極７にトンネル注入により電子を注入する。こ
れによりフローティングゲート電極７に負電荷が蓄積し
、Ｍ ＯＳトランジスタのしきい値が正の方向にシフト
するこきにより、情報の書き込みを行なうことができる
。情報の消去を行うには、上部ゲート電極９に負電圧を
印加し、フローティングゲート電極７から、トンネルゲ
ート酸化膜６を通じて、トンネル注入に用いるソース・
ドレインｎ−型領域のトンネル注入により、電子を注入
する。これによりフローティングゲート電極７に蓄積し
ていた負電荷が放出され、ＭＯＳトランジスタのしきい
値が負の方向にシフトすることにより、情報の消去を行
うことができる。このＦＣ型ＥＥＰＲＯＭで使用される
トンネルゲート酸化膜６は約８０Ａの膜厚を有している
。
第３図に示すＭＮＯ３型ＥＥＰＲＯＭにおいて、情報の
書き込みを行うには、ゲート電極１３に正電圧を印加し
、トンネルゲート酸化膜１１の下にｎチャネルを形成し
、このｎチャネルからトンネルゲート酸化膜１１を通じ
て、ゲート窒化膜１２にトンネル注入により電子を注入
する。これによりノ、＝−１・窒化膜１２中のＩ・ラッ
プに電子がトラップされて負電荷が蓄積し、Ｎ１０Ｓト
ランジスタのしきい値が正の方向にシフトすることによ
り、情報の書き込みを行うことができる。情報の消去を
行うには、ゲート電極１３に負電圧を印加し、ゲート窒
化膜１２からトンネルゲート酸化膜１１を通じて、Ｐ型
半導体基板１にトンネル住人により電子を注入する。こ
れによりフローティングゲート電極７に蓄積していた負
電荷が放出され、ＭＯＳトランジスタのしきい値が負の
方向にシフトすることにより、情報の消去を行うことが
できる。このＭＮＯ８型ＥＥＦＲＯＭで使用されるトン
ネルゲート酸化膜１１は約２０人の膜厚を有している。
書き込みを行うには、ゲート電極１３に正電圧を印加し
、トンネルゲート酸化膜１１の下にｎチャネルを形成し
、このｎチャネルからトンネルゲート酸化膜１１を通じ
て、ゲート窒化膜１２にトンネル注入により電子を注入
する。これによりノ、＝−１・窒化膜１２中のＩ・ラッ
プに電子がトラップされて負電荷が蓄積し、Ｎ１０Ｓト
ランジスタのしきい値が正の方向にシフトすることによ
り、情報の書き込みを行うことができる。情報の消去を
行うには、ゲート電極１３に負電圧を印加し、ゲート窒
化膜１２からトンネルゲート酸化膜１１を通じて、Ｐ型
半導体基板１にトンネル住人により電子を注入する。こ
れによりフローティングゲート電極７に蓄積していた負
電荷が放出され、ＭＯＳトランジスタのしきい値が負の
方向にシフトすることにより、情報の消去を行うことが
できる。このＭＮＯ８型ＥＥＦＲＯＭで使用されるトン
ネルゲート酸化膜１１は約２０人の膜厚を有している。
発明が解決しようとする課題
しかしながら上記の従来の構成ではＦ’ Ｇ型Ｅ Ｅ
Ｐ ＲＯＭにおいては、トンネルゲート酸化膜が比較的
厚いため、情報の保持時間は］０年〜１００年と比較的
長いものの、ｌ・ン不）［１１−人の際にトンネルゲー
ト酸化膜にかかる電圧が人、ぎくなり、その結果トンイ
、）Ｌ ’ｚ’ −１・酸化ｌｌＱの寿命が短くなり、
書換え可能な回数が１千〜１万回と比較的少ないという
課題をａしていた。
Ｐ ＲＯＭにおいては、トンネルゲート酸化膜が比較的
厚いため、情報の保持時間は］０年〜１００年と比較的
長いものの、ｌ・ン不）［１１−人の際にトンネルゲー
ト酸化膜にかかる電圧が人、ぎくなり、その結果トンイ
、）Ｌ ’ｚ’ −１・酸化ｌｌＱの寿命が短くなり、
書換え可能な回数が１千〜１万回と比較的少ないという
課題をａしていた。
一方、ＭＮＯ３型Ｅ Ｅ Ｐ ＲＯＭにおいては、トン
ネルゲート 入の際にトン不几Ｊｉート酸化膜にががる電圧が小さ（
、その結果書換え可能な回数が１ｏ力〜１００万回と多
いものの、情報の保持時間は１０年程度と短くなるとい
う課題を有していた。
ネルゲート 入の際にトン不几Ｊｉート酸化膜にががる電圧が小さ（
、その結果書換え可能な回数が１ｏ力〜１００万回と多
いものの、情報の保持時間は１０年程度と短くなるとい
う課題を有していた。
本発明は上記従来の課題を解決するもので、書換え回数
と情報保持時間を大幅に向上させる不揮発性半導体記憶
装置の駆動方法を提供することを目的とする。
と情報保持時間を大幅に向上させる不揮発性半導体記憶
装置の駆動方法を提供することを目的とする。
課題を解決するための手段
この目的を達成するために本発明の不揮発性半導体記憶
装置の駆動方法は、フローティングゲート電極を有する
ｐチャネルＭＯＳトランジスタのＰ型半導体基板中にｐ
ｎ接合を形成し、そのｐｎ接合からホールをＭＯＳトラ
ンジスタのＰ型半導体基板中に注入し、フローティング
ゲート電極に負電圧をかけることによりＰ型半導体基板
中に形成される空乏層の電界によってホールにエネルギ
ーを与え、ゲート酸化膜にホールを注入するいわゆる基
板ホットホール注入、およびＰチャネルＭ ＯＳトラン
ジスタのチャネル部の電界を高めることにより発生する
電子をゲート酸化膜に注入するドレインアバランシェホ
ット・エレクトロン注入によりフローティングゲートへ
の電荷の注入を行い、情報の書き込みおよび消去を行う
ものである。
装置の駆動方法は、フローティングゲート電極を有する
ｐチャネルＭＯＳトランジスタのＰ型半導体基板中にｐ
ｎ接合を形成し、そのｐｎ接合からホールをＭＯＳトラ
ンジスタのＰ型半導体基板中に注入し、フローティング
ゲート電極に負電圧をかけることによりＰ型半導体基板
中に形成される空乏層の電界によってホールにエネルギ
ーを与え、ゲート酸化膜にホールを注入するいわゆる基
板ホットホール注入、およびＰチャネルＭ ＯＳトラン
ジスタのチャネル部の電界を高めることにより発生する
電子をゲート酸化膜に注入するドレインアバランシェホ
ット・エレクトロン注入によりフローティングゲートへ
の電荷の注入を行い、情報の書き込みおよび消去を行う
ものである。
作用
この構成によって基板ホットホール注入およびドレイン
アバランシェホットエレクトロン注入のいずれも半導体
基板中に高電界が発生し、ゲー）・酸化膜にはあまり電
界がかからない。このためゲート酸化膜の寿命は従来の
方法に比べ著しく長くなり、それにより書換え可能な回
数を従来の方法に比べ大幅に増やすことができる。
アバランシェホットエレクトロン注入のいずれも半導体
基板中に高電界が発生し、ゲー）・酸化膜にはあまり電
界がかからない。このためゲート酸化膜の寿命は従来の
方法に比べ著しく長くなり、それにより書換え可能な回
数を従来の方法に比べ大幅に増やすことができる。
またこの構成によれば、フローティングゲート電極下の
ゲート酸化膜を従来のトンネル注入を用いた場合のよう
に薄くする必要がないため、充分な厚さにすることがで
き、情報の保持時間を従来の方法に比べ著しく長くする
ことができる。
ゲート酸化膜を従来のトンネル注入を用いた場合のよう
に薄くする必要がないため、充分な厚さにすることがで
き、情報の保持時間を従来の方法に比べ著しく長くする
ことができる。
以上述べたように本構成により、従来のＦＧ型ＥＥＰＲ
ＯＭおよびＭＮＯ３型Ｅ Ｅ Ｆ ＲＯＭのいずれに対
しても、書換え可能な回数と情報の保持時間の両方の点
で大幅に勝るＥＥＦＲＯＭが実現できる。
ＯＭおよびＭＮＯ３型Ｅ Ｅ Ｆ ＲＯＭのいずれに対
しても、書換え可能な回数と情報の保持時間の両方の点
で大幅に勝るＥＥＦＲＯＭが実現できる。
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例における駆動方法を説明する
ためのＥＥＰＲＯＭの要部断面図である。
ためのＥＥＰＲＯＭの要部断面図である。
図において、■は半導体基板、８は上部ゲート酸化膜、
９は上部ゲート電極、１４はｎウェル、１５はソースル
＋型頭域、１６はドレインｐ＋型領域、１７は下部ゲー
ト酸化膜、１８はフローティングゲート電極、１９はＰ
型半導体基板１よりｎウニＪ【１４に注入されるホール
、２０はｎウェル１４よりノｉ−ト酸化膜１７に注入さ
れるホール、２１は空乏層である。
９は上部ゲート電極、１４はｎウェル、１５はソースル
＋型頭域、１６はドレインｐ＋型領域、１７は下部ゲー
ト酸化膜、１８はフローティングゲート電極、１９はＰ
型半導体基板１よりｎウニＪ【１４に注入されるホール
、２０はｎウェル１４よりノｉ−ト酸化膜１７に注入さ
れるホール、２１は空乏層である。
フローティングゲートに正電荷を蓄積するには、Ｐ型半
導体基板１ｎウェル１４の間のｐｎ接合に順方向電圧を
印加し、Ｐ型半導体基板よりｎウェルに注入されるホー
ル１９を生じさせる。ぞれき同時に上部ゲート電極９、
ソースル＋型頭域１５およびドレインｐ＋領域１６に負
電圧を印加し、空乏層２１を生じさせ、この空乏層中の
電界によりＰ型半導体基板よりｎウェルに注入されるポ
ール１９のエネルギーを与え、ｎウェルより下部ゲート
酸化膜１７中に注入されるホール２０、すなわち基板ホ
ットホールを生じさせる。この基板ホットホールにより
フローティングゲートに正電荷が蓄積される。
導体基板１ｎウェル１４の間のｐｎ接合に順方向電圧を
印加し、Ｐ型半導体基板よりｎウェルに注入されるホー
ル１９を生じさせる。ぞれき同時に上部ゲート電極９、
ソースル＋型頭域１５およびドレインｐ＋領域１６に負
電圧を印加し、空乏層２１を生じさせ、この空乏層中の
電界によりＰ型半導体基板よりｎウェルに注入されるポ
ール１９のエネルギーを与え、ｎウェルより下部ゲート
酸化膜１７中に注入されるホール２０、すなわち基板ホ
ットホールを生じさせる。この基板ホットホールにより
フローティングゲートに正電荷が蓄積される。
フローティングゲートに負電荷を蓄積するにはソースル
＋型頭域１５を接地し、ドレインｐ＋型領域１６に負の
高電圧を印加すると同時に上部ゲ−１−電極９に負の低
電圧を印加することにより、ドレインアバランシェポッ
トエレクトロンを発生させ、それを下部ゲート酸化膜１
７に注入することにより、フローティングゲートに負電
荷が蓄積される。
＋型頭域１５を接地し、ドレインｐ＋型領域１６に負の
高電圧を印加すると同時に上部ゲ−１−電極９に負の低
電圧を印加することにより、ドレインアバランシェポッ
トエレクトロンを発生させ、それを下部ゲート酸化膜１
７に注入することにより、フローティングゲートに負電
荷が蓄積される。
基板ホットホール注入およびドレインアＩクランシエポ
ットエレクトロン注入のいずれも、ｎウェル１４注に高
電界が発生し、下部ゲート酸化膜１７こはあまり電界が
かからない。このため下部ゲート酸化膜１７の寿命は従
来の方法に比べ著し・く長くなり、それにより書換え可
能な回数を従来の方法に比べ大幅に増やすことが可能と
なる。
ットエレクトロン注入のいずれも、ｎウェル１４注に高
電界が発生し、下部ゲート酸化膜１７こはあまり電界が
かからない。このため下部ゲート酸化膜１７の寿命は従
来の方法に比べ著し・く長くなり、それにより書換え可
能な回数を従来の方法に比べ大幅に増やすことが可能と
なる。
発明の効果
以上のように本発明はフローディングゲ−１・に正電荷
を蓄積するためには基板ポットポー、１１を生じさせ、
負電荷を蓄積するためにはドレインアバランシェホット
エレクトロンを生じさせる構成としており、従来のＦＧ
型ＥＥＰＲＯＭおよびＭＮＯ８型ＥＥＰＲＯＭのいずれ
に対しても、書換え可能回数と情報の保持時間の両方の
点で大幅に勝るＥＥＰＲＯＭが実現でき、従来のＥＥＰ
ＲＯＭの応用分野において、信頼性を大幅に高めること
ができると同時に、まったく新しい応用分野へのＥＥＰ
ＲＯＭの用途を広げることを可能にする優れた不揮発性
半導体記憶装置を実現できるものである。
を蓄積するためには基板ポットポー、１１を生じさせ、
負電荷を蓄積するためにはドレインアバランシェホット
エレクトロンを生じさせる構成としており、従来のＦＧ
型ＥＥＰＲＯＭおよびＭＮＯ８型ＥＥＰＲＯＭのいずれ
に対しても、書換え可能回数と情報の保持時間の両方の
点で大幅に勝るＥＥＰＲＯＭが実現でき、従来のＥＥＰ
ＲＯＭの応用分野において、信頼性を大幅に高めること
ができると同時に、まったく新しい応用分野へのＥＥＰ
ＲＯＭの用途を広げることを可能にする優れた不揮発性
半導体記憶装置を実現できるものである。
第１図は本発明の一実施における駆動方法を説明するた
めのＥＥＰＲＯＭの要部断面図、第２図は従来のフォロ
ーティングゲートＥＥＦＲＯＭの要部断面図、第３図は
従来のＭＮＯ３型ＥＥＰＲＯＭの要部断面図である。 １・・・・・・ｐ型半導体基板、８・・・・・・上部ゲ
ート酸化膜（第２のゲート酸化膜）、９・・・・・・第
２のゲート電極、１４・・・・・・ｎウェル、１５・・
・・・・ソースｐ“型領域（ソース領域）、１６・・・
・・・ドレイン領域領域（ドレイン領域）、１７・・・
・・・下部ゲート酸化膜（第１のゲート酸化膜）、１８
・・・・・・フローティングゲート電極（第１のゲート
電極）。
めのＥＥＰＲＯＭの要部断面図、第２図は従来のフォロ
ーティングゲートＥＥＦＲＯＭの要部断面図、第３図は
従来のＭＮＯ３型ＥＥＰＲＯＭの要部断面図である。 １・・・・・・ｐ型半導体基板、８・・・・・・上部ゲ
ート酸化膜（第２のゲート酸化膜）、９・・・・・・第
２のゲート電極、１４・・・・・・ｎウェル、１５・・
・・・・ソースｐ“型領域（ソース領域）、１６・・・
・・・ドレイン領域領域（ドレイン領域）、１７・・・
・・・下部ゲート酸化膜（第１のゲート酸化膜）、１８
・・・・・・フローティングゲート電極（第１のゲート
電極）。
Claims (2)
- （１）ｐ型半導体基板に形成したｎウエルと、そのｎウ
エル内に形成したソース領域およびドレイン領域と、ソ
ース領域およびドレイン領域に跨って形成した第１のゲ
ート酸化膜と第１のゲート電極とからなるフローティン
グゲートと、そのフローティングゲート上に重ねて形成
した第２のゲート酸化膜と第２のゲート電極とからなる
上部ゲートとを備えた不揮発性半導体記憶装置のドレイ
ン領域とｎウエル間にはｎウエルに対してドレイン領域
が負となる電圧を印加し、第２のゲート電極とドレイン
領域間にはドレイン領域に対して第２のゲート電極が負
となる電圧を印加し、かつｐ型半導体基板とｎウエル間
にはｎウエルに対してｐ型半導体基板が正となる電圧を
印加する不揮発性半導体記憶装置の駆動方法。 - （２）ｐ型半導体基板に形成したｎウエルと、そのｎウ
エル内に形成したソース領域およびドレイン領域と、ソ
ース領域およびドレイン領域に跨って形成した第１のゲ
ート酸化膜と第１のゲート電極とからなるフローティン
グゲートと、そのフローティングゲート上に重ねて形成
した第２のゲート酸化膜と第２のゲート電極とからなる
上部ゲートとを備えた不揮発性半導体記憶装置の第２の
ゲート電極とソース領域間にはソース領域に対して第２
のゲート電極が負となる電圧を印加し、かつドレイン領
域と第２のゲート電極間には第２のゲート電極に対して
ドレイン領域が負となる電圧を印加する不揮発性半導体
記憶装置の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2087950A JP2672688B2 (ja) | 1990-04-02 | 1990-04-02 | 不揮発性半導体記憶装置の駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2087950A JP2672688B2 (ja) | 1990-04-02 | 1990-04-02 | 不揮発性半導体記憶装置の駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03285358A true JPH03285358A (ja) | 1991-12-16 |
| JP2672688B2 JP2672688B2 (ja) | 1997-11-05 |
Family
ID=13929168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2087950A Expired - Fee Related JP2672688B2 (ja) | 1990-04-02 | 1990-04-02 | 不揮発性半導体記憶装置の駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2672688B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6348711B1 (en) * | 1998-05-20 | 2002-02-19 | Saifun Semiconductors Ltd. | NROM cell with self-aligned programming and erasure areas |
| WO2004095585A1 (ja) * | 2003-04-18 | 2004-11-04 | Genusion Inc. | 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法 |
| JP2005196936A (ja) * | 2003-12-30 | 2005-07-21 | Hynix Semiconductor Inc | 不揮発性ｄｒａｍの駆動回路及びその駆動方法 |
| US8116142B2 (en) | 2005-09-06 | 2012-02-14 | Infineon Technologies Ag | Method and circuit for erasing a non-volatile memory cell |
-
1990
- 1990-04-02 JP JP2087950A patent/JP2672688B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6348711B1 (en) * | 1998-05-20 | 2002-02-19 | Saifun Semiconductors Ltd. | NROM cell with self-aligned programming and erasure areas |
| WO2004095585A1 (ja) * | 2003-04-18 | 2004-11-04 | Genusion Inc. | 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法 |
| JP2005196936A (ja) * | 2003-12-30 | 2005-07-21 | Hynix Semiconductor Inc | 不揮発性ｄｒａｍの駆動回路及びその駆動方法 |
| JP4587718B2 (ja) * | 2003-12-30 | 2010-11-24 | 株式会社ハイニックスセミコンダクター | 不揮発性ｄｒａｍの駆動回路及びその駆動方法 |
| US8116142B2 (en) | 2005-09-06 | 2012-02-14 | Infineon Technologies Ag | Method and circuit for erasing a non-volatile memory cell |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2672688B2 (ja) | 1997-11-05 |
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