KR101127892B1 - 반도체 불휘발성 메모리에의 정보의 기록방법 - Google Patents

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Abstract

본 발명은, 반도체 불휘발성 메모리 셀에 대하여 전류 효율이 좋게 정보를 기록하는 방법을 제공한다. 반도체 불휘발성 메모리(101)는, 제어전극(30)과, 제1 주전극영역(21) 및 제2 주전극영역(22)을 갖는 트랜지스터, 저항변화부(23, 26) 및 전하 축적부를 구비하고 있다. 저항변화부는, 반도체기판의 표층영역 중, 제1 및 제2 주전극영역 중 적어도 한쪽의 전극영역과, 제어전극과 대향하는 채널형성영역(12)에 의해 끼워지는 부분에 제1 및 제2 주전극영역보다도 불순물 농도가 낮은 제2 도전형으로 설치된다. 전하 축적부는, 저항변화부 위에 설치되고, 절연층을 포함하고 또한 전하를 축적가능하다. 전하 축적부에, 미리 전하를 축적함으로써 정보가 소거되어 있는 반도체 불휘발성 메모리에 정보를 기록하는데에, 제1 도전형이 p형이고 또한 제2도전형이 n형인 경우에는, 한쪽의 주전극영역에 정의 고전압을 인가하는 스텝과, 다른쪽의 주전극영역을 접지 전압으로 하는 스텝과, 제어전극에, 채널형성영역이 약반전하는 정의 전압을 인가하는 스텝을 포함하고 있다.
반도체, 불휘발성 메모리, 제어전극, 주전극영역, 전하 축적부

Description

반도체 불휘발성 메모리에의 정보의 기록방법{METHOD FOR WRITING INFORMATION INTO SEMICONDUCTOR NONVOLATILE MEMORY}
도 1은 반도체 불휘발성 메모리의 주요부의 개략적인 단면도,
도 2는 반도체 불휘발성 메모리의 주요부의 등가회로도,
도 3은 제1 실시예의 반도체 불휘발성 메모리의 동작을 설명하기 위한 개략적인 단면도,
도 4는 제1 실시예의 반도체 불휘발성 메모리에 대한 정보의 기록(쓰기)을 설명하기 위한 개략적인 단면도,
도 5는 제1 실시예의 반도체 불휘발성 메모리에 대한 정보의 기록(소거)을 설명하기 위한 개략적인 단면도,
도 6은 반도체 불휘발성 메모리를 구성 부분으로 하는 메모리 셀 어레이의 개략도,
도 7은 제2 실시예의 반도체 불휘발성 메모리의 동작을 설명하기 위한 개략적인 단면도,
도 8은 제2 실시예의 반도체 불휘발성 메모리에 대한 정보의 기록(쓰기)을 설명하기 위한 개략적인 단면도,
도 9는 제2 실시예의 반도체 불휘발성 메모리에 대한 정보의 기록(소거)을 설명하 기 위한 개략적인 단면도,
도 10은 제3 실시예의 반도체 불휘발성 메모리의 소스-드레인 전류를 설명하기 위한 개략도이다.
*도면의 주요 부분에 대한 부호의 설명*
10, 110 : 반도체 기판 11 : p웰
12, 112 : 채널형성영역 13, 113 : 게이트 절연막
21, 121 : 드레인 영역 22, 122 : 소스 영역
23, 123 : 제1 저항변화부 26, 126 : 제2 저항변화부
30, 130 : 게이트전극 41,44,141,144 : 실리콘산화막(제1 산화막)
42,45,142,145 : 실리콘질화막 43,46,143,146 : 실리콘산화막(제2 산화막)
50, 150 : 제1 전하축적부 52, 152 : 제2 전하축적부
100, 101, 101a, 200 : 반도체 불휘발성 메모리(메모리셀)
111 : n웰
본 발명은, 반도체 불휘발성 메모리에의 정보의 기록방법에 관한 것이다.
현재, 반도체 불휘발성 메모리는, 기억 정보의 유지에 전력이 불필요하므로, 휴대 기기 등의 저전력기기의 메모리로서 이용되고 있다. 최근, 반도체 불휘발성 메모리로서, 예를 들면 적어도 2개의 게이트 전극을 갖는 MONOS(Metal Oxide Nitride Oxide Semiconductor)형의 메모리 셀을 구비한 구조가 제안되어 있다(예를 들면, 특허문헌1, 2 및 3 참조). 이것들의 MONOS형 메모리 셀은, 채널형성영역 위에, 일반적인 게이트 절연막을 갖는 트랜지스터 이외에, 전하를 축적가능한 ONO(Oxide Nitride Oxide) 적층절연막으로 이루어진 게이트 절연막을 갖는 트랜지스터를 구비한 구성이다.
[특허문헌1] 미국특허 제5, 408, 115호
[특허문헌2] 미국특허 제6, 255, 166호
[특허문헌3] 특개평 09-252059호 공보
그러나, 특허문헌1 및 특허문헌2에 개시된 반도체 불휘발성 메모리의 경우에는, ONO적층절연막 아래 및 게이트 절연막 아래에 형성되는 채널형성영역의 채널 농도를, 각각 개별적으로 최적화 할 필요가 있다. 또한, 상기 2개의 게이트 전극에 따로 따로의 전압을 인가할 경우, 각각에 대한 전압발생회로와 디코더 등의 주변회로가 필요해지고, 장치의 복잡화를 초래한다. 또한, 메모리를 동작시킬 때의 동작 기구의 복잡화를 초래하고, ONO 적층절연막에의 전하의 주입을 간편하고 또한 효율적으로 행하는 것이 곤란하였다.
또한, 최저에서도 2개의 게이트 전극, 및 이것들에 따라 ONO적층절연막을 포함하는 게이트 절연막을 갖는 구조이므로, 메모리셀 구조가 복잡해지고, 제조 비용 이 높다.
그래서, 본 발명의 발명자는, 이미 반도체 불휘발성 메모리 셀을 보다 간편한 방법으로 동작시킬 수 있고, 또한 제조 비용의 감소가 가능한 반도체 불휘발성 메모리에 관한 검토를 진행하고, 그 검토 결과의 일부를 특허출원(특원 2003-293648:이후, 「선출원」이라고 한다.)하고 있다.
발명의 이해에 이바지하기 위해서, 상술한 선출원에 관한 반도체 불휘발성 메모리 셀의 구조 등에 관한 개략을, 도 1 및 도 2를 참조해서 설명한다.
도 1은, 상기 선출원의 주된 발명인 반도체 불휘발성 메모리 셀(100)의, 개략적 단면구조도이다. p형 실리콘 기판(10)에 형성된 p웰(11)에 n+확산층으로 형성된 드레인 영역(21)과 소스 영역(22)이 떨어져서 존재하고, 그 사이에 채널형성영역(12)이 배치되어 있다. 채널형성영역(12) 위에는, 게이트 절연막(13)이 형성되어 있고, 또한 게이트 절연막(13) 위에 게이트 전극(30)이 형성되어 있다. p형 실리콘 기판(10)의 p웰(11) 위에 게이트 전극(30), 게이트 절연막(13), n+확산층의 드레인 영역(21) 및 소스 영역(22)이 형성됨으로써 p형 실리콘 기판(10)은, NMOS(n-type Metal Oxide Semiconductor Field Effect Transistor)을 구비하는 구성이 된다.
드레인 영역(21)과 채널형성영역(12)의 사이에 제1 저항변화부(23)를 갖고, 제1 저항 변화부(23) 위에, 실리콘 산화막(제1 산화막)(41), 실리콘 질화막(42) 및 실리콘 산화막(제2 산화막)(43)을 구비하여 구성되는 제1 전하 축적부(50)가 설치되어 있다. 또한, 소스 영역(22)과 채널형성영역(12)의 사이에 제2 저항변화부(26)를 갖고, 제2 저항변화부(26) 위에 실리콘 산화막(제1 산화막)(44), 실리콘 질화막 (45) 및 실리콘 산화막(제2 산화막)(46)을 구비해서 구성되는 제2 전하 축적부(52)가 설치되어 있다.
핫캐리어를 상술한 제1 또는 제2 전하 축적부 50 또는 52에 주입하고, 전하를 축적시킴으로써 정보가 기록된다. 즉, 전하가 축적되지 않고 있는 상태와 전하가 축적되어 있는 상태를 논리값 "0" 또는 "1"에 대응시킴으로써 1비트의 정보를 기록할 수 있다. 예를 들면, 제1 전하 축적부(50)에 전하가 축적되어 있는지 아닌지는 다음 현상을 이용함으로써 알 수 있다. 즉, 제1 전하 축적부(50)에 전하가 축적되어 있는 경우에는 제1 저항변화부(23)의 저항이 상승하기 때문에 전류가 감소하고, 또 제1 전하 축적부(50)에 전하가 축적되어 있지 않는 경우에는 제1의 저항변화부(23)의 저항값이 낮기 때문에 충분하게 전류가 흐른다는 현상이 이용된다.
전하의 축적은, 드레인 영역(21) 및 게이트 전극(30)에 정전압을 인가하고, 소스 영역(22)을 접지전압으로 하여 행해진다.
제1 전하 축적부(50)에 정보를 기록하는 경우에 대해서 설명했지만, 제2 전하 축적부(52)에 정보를 기록하는 경우에 관해서도, 상술한 설명과 마찬가지이다. 상술한 선출원에 관한 반도체 불휘발성 메모리 셀을 사용하면, 제1 및 제2 전하 축적부(50 및 52)에 각각 정보를 기록하고, 그것을 판독할 수 있으므로, 1개의 반도체 불휘발성 메모리 셀에, 2비트의 정보를 기록하고, 또 그것을 판독하는 것이 가능해진다. 그 때문에, 반도체 불휘발성 메모리 셀을 어레이화한 반도체 불휘발성 메모리 셀 어레이에 있어서, 단위면적당 정보기록밀도를 높일 수 있게 된다. 이 결과, 동일 정보량을 기록하기 위해서 요하는 메모리 셀 어레이의 제조 비용을 낮게 하는 것이 가능해진다.
상술한 구성을 갖는 메모리 셀(100)의 등가회로도를 도 2에 나타낸다. 도 2에 나타낸 것처럼, 메모리 셀(100)이 구비하는 NMOS를 구성하는, 드레인(D)영역(21) 및 소스(S)영역(22)측의 양쪽에, 가변저항기로서, 제1 저항변화부(23) 및 제2 저항변화부(26)가 각각 접속된 회로이다.
이상 설명한 선출원에 따른 반도체 불휘발성 메모리 셀에서는, 전하의 축적시에 통상 100㎂이상의 전류를 흘릴 필요가 있다. 또한, 특허문헌3에 개시된 반도체 불휘발성 메모리에서도, 많은 전류를 흘림으로써 핫캐리어의 주입효율을 상승시키고 있다. 이 때문에, 소비 전류가 커져버린다고 하는 점으로부터, 저소비 전력화에 대해서, 더 검토의 여지가 남겨져 있었다.
그래서, 본 발명의 주목적은, 상술한 문제점을 해결하면서, 반도체 불휘발성 메모리 셀에 대하여 전류효율 좋게 정보를 기록하는 방법을 제공하는 것이다.
이 목적을 달성하기 위해서, 청구항1에 기재된 본 발명의 반도체 불휘발성 메모리에 정보를 기록하는 방법은, 아래와 같은 특징을 가진다.
반도체 불휘발성 메모리는, 제어전극과, 제1 주전극영역 및 제2 주전극영역을 갖는 트랜지스터, 저항변화부 및 전하 축적부를 구비하고 있다.
제어전극은, 제1 도전형의 반도체 기판 위에 제1 절연막을 통해서 설치된다. 제1 주전극영역 및 제2 주전극영역은, 반도체 기판의 표면영역이고, 또한, 제어전 극을 삽입한 위치에 설치된, 한 쌍의 제1 도전형과는 다른 제2 도전형의 불순물의 확산영역이다.
저항변화부는, 반도체 기판의 표층영역 중, 제1 및 제2 주전극영역 중 적어도 한쪽의 전극영역과, 제어전극과 대향하는 채널형성영역에 의해 삽입되는 부분에 설치된다. 또한, 저항변화부는, 제1 주전극영역 및 제2 주전극영역보다도 불순물 농도가 낮은 제2 도전형이다.
전하 축적부는, 저항변화부 위에 설치되고, 절연층을 포함하고 전하를 축적가능하다.
전하 축적부에, 미리 전하를 축적함으로써 정보가 소거되어 있는 반도체 불휘발성 메모리에 정보를 기록하는데 있어서, 제1 도전형이 p형이고 또한 제2 도전형이 n형일 경우에는, 한쪽의 전극영역에 정의 고전압을 인가하는 스텝과, 다른쪽의 전극영역을 접지전압으로 하는 스텝과, 제어전극에, 채널형성영역이 약반전하는 정의 전압을 인가하는 스텝을 포함한다.
또한, 제1 도전형이 n형이고 이기는 제2 도전형이 p형인 경우에는, 한쪽의 전극영역에 부의 고전압을 인가하는 스텝과, 다른쪽의 전극영역을 접지전압으로 하는 스텝과, 제어전극에, 채널형성영역이 약반전하는 부의 전압을 인가하는 스텝을 포함한다.
[발명을 실시하기 위한 최선의 형태]
이하, 도면을 참조하여, 본 발명의 실시예에 관하여 설명하지만, 구성 및 배 치 관계에 관해서는 본 발명을 이해할 수 있는 정도로 개략적으로 나타낸 것에 지나치지 않는다. 또한, 이하, 본 발명의 적합한 구성예에 대해서 설명하지만, 각 구성의 수치적 조건 등은, 단순한 적합한 예에 지나지 않는다. 따라서, 본 발명은 이하의 실시예에 한정되지 않는다.
(제1 실시예)
도 3은, 반도체 불휘발성 메모리(이하, 간단히 메모리라고 칭하기도 함)(101)의 개략적인 단면 구조도이다. 여기서는, 제1 도전형이 p형이고, 제2 도전형이 n형인 예에 관하여 설명한다.
p형 실리콘 기판(10)의 표면영역측에 p웰(11)이 형성되어 있다. p웰(11)의 표면영역에는, n+확산층에서 형성된 제1 주전극영역인 드레인 영역(21)과 제2 주전극영역인 소스영역(22)이 소정거리 이격되게 설치된다. 또한, 잘 알려진 것처럼, 드레인 영역(21) 및 소스 영역(22)은, 각각 콘택층을 통해서 금속전극층이 설치된다. 이 콘택층들 및 금속전극층들은, 소스 전극 및 드레인 전극을 각각 구성한다. 이하의 설명에서는, 소스 영역 및 드레인 영역이라고 칭하지만, 이것들은, 소스 전극 및 드레인 전극과 각각 등가이다.
드레인 영역(21) 및 소스 영역(22)에 삽입되는 p웰(11)상의 부분영역에는, 제1 절연막인 게이트 절연막(13)을 통해서, 제어전극인 게이트 전극(30)이 형성되어 있다. p형 실리콘 기판(10)의 p웰(11) 위에 게이트 전극(30), 게이트 절연막(13), n+확산층의 드레인 영역(21) 및 소스 영역(22)이 형성됨으로써, p형 실리콘 기판(10)은, NMOS(n-type Metal Oxide Semiconductor Field Effect Transistor)을 구비하는 구성이 된다.
p웰(11)의 표면영역부분 중, 게이트 전극(30)과 대향하는 부분이, NMOS의 동작시에 소스?드레인 영역간의 채널(전류로)이 형성되는 채널형성영역(12)이 된다.
여기에서는, 게이트 산화막(13)을 실리콘 산화막으로 하고, 게이트 전극(30)을 폴리실리콘(다결정 실리콘)으로 한다. 또한, 상술한, NMOS의 구조에 대해서는 종래 이미 알려져 있으므로, 그 상세한 설명을 여기서는 생략한다.
드레인 영역(21)과 채널형성영역(12)과의 사이에 제1 저항변화부(23)가 설치된다. 제1 저항변화부(23)는, 드레인 영역보다도 n형 불순물의 농도가 낮은 n-영역이다. 제1 저항변화부(23) 위에, 제1 전하 축적부(50)가 설치되어 있다. 제1 전하 축적부(50)는, 실리콘 산화막(제1 산화막)(41), 실리콘 질화막(42) 및 실리콘 산화막(제2 산화막)(43)을 구비하는 ONO(Oxide Nitride Oxide) 적층절연막으로 구성되어 있다.
또한, 소스 영역(22)과 채널형성영역(12)과의 사이에 제2 저항변화부(26)가 설치된다. 제2 저항변화부(26)는, 소스 영역(22)보다도 n형 불순물의 농도가 낮은 n-영역이다. 제2 저항변화부(26) 위에, 제1 전하 축적부(50)와 동일 구성이고, 실리콘 산화막(제1산화막)(44), 실리콘 질화막(45) 및 실리콘 산화막(제2산화막)(46)을 구비해서 구성되는 제2 전하 축적부(52)가 설치되어 있다.
또한, 제1 및 제2 전하 축적부(50 및 52)는, 구성되는 메모리의 목적이나 설계에 따라 임의로 적합하게 선택가능하고, 예를 들면 실리콘 산화막 등의 제1 및 제2 산화막(41 및 43, 혹은 44 및 46)의 사이에, 실리콘 질화막, 산화알루미늄막(Al2O3) 및 산화하프늄막(HfOx)의 절연막군 중에서 선택된 1종 또는 2종 이상의 절연막이 삽입된 구조 등을 임의로 적합하게 선택할 수 있다. 또한, 이 구성예에서는, 제1 및 제2 전하 축적부(50 및 52)가, 제1 및 제2 저항변화부(23 및 26) 위로부터 각각 게이트 전극(30)의 측벽상에 걸쳐 형성되어 있기 때문에, 주입된 전하의 축적?유지가 확실하게 이루어진. 또한 저항변화부 및 전하 축적부는, 드레인 영역(21) 및 소스 영역(22) 중 어느 한편의 전극과 채널형성영역(12)과의 사이에 설치한 구조이어도 되지만, 여기서는, 드레인 영역(21) 및 소스 영역(22)측의 양쪽에 각각 설치해둠으로써, 1메모리 셀 당 2비트의 정보의 기록이 가능하다.
또한, 제2 산화막(43 및 46)은, 필수구성요건이 아니지만, 전하 유지 특성을 좋게 하기 위해서, 제2 산화막(43 및 46)을 설치하는 것이 적합하다.
반도체 불휘발성 메모리는, 제1 및 제2 전하 축적부(50 및 52)에 대한 전하의 축적 및 전하의 중화에 의해 정보를 기록한다.
도 3과 아울러, 표 1을 참조해서 드레인 영역(21)측의 제1 전하 축적부(50)에의 정보의 기록에 관하여 설명한다.
[표 1]
Figure 112005009891545-pat00001
소스 영역(22)에 정전압(+Vsr)을 인가하고, 게이트 전극(30)에 정전압(+Vgr) 을 인가하고, 드레인 영역(21)을 접지전압으로 함으로써 메모리에 구비되는 NMOS를 온 상태로 하고, 소스-드레인 전류를 흘려서 드레인 영역(21)측의 정보를 판독한다.
제1 전하 축적부(50)의 실리콘 질화막(42)에 전하로서 전자가 축적되어 있는 경우, 제1 저항변화부(23)의 저항이 상승한다. 그 결과, 채널형성영역(12)에 캐리어가 공급되기 어려운 상태가 되고, NMOS가 온 상태이거나 소스(22)-드레인(21) 사이에 충분한 전류가 흐르지 않게 된다. 이 상태를 논리값 "0"으로 한다.
한편, 제1 전하 축적부(50)에 전하로서 전자가 축적되지 않고 있는 경우에는, 제1 저항변화부(23)의 저항은 변동하지 않는다. 그 결과, 메모리에 구비되는 NMOS를 온 상태로 하면 채널형성영역(12)에 캐리어가 공급되어서, 충분한 전류가 흐른다. 이 상태를 논리값 "1"로 한다. 이와 같이, 소스-드레인 전류의 전류치의 차이를 이용하여, 논리값 "1" 또는 "0" 중 어느쪽이 기록되어 있는지를 확실하게 판별할 수 있다.
미리, 제1 전하 축적부(50)에 전하로서 전자를 축적시켜 둠으로써, 제1 전하 축적부(50)에 기록된 정보를 논리값 "0"으로 한다. 또한 제1 전하 축적부(50)에 전자를 축적시키는 행위를, 제1 전하 축적부의 정보의 소거라고 한다. 정보의 소거에 관해서는 후술한다.
도 4를 참조하여, 제1 전하 축적부(50)에의 정보의 기록에 관하여 설명한다. 정보의 기록은, 제1 전하 축적부(50)에 축적된 전하로서의 전자를 중화함으로써 행한다. 반도체 불휘발성 메모리의 게이트 전극(30)에, 채널형성영역(12)의 표면이 약반전하는, 즉, NMOS의 한계치 전압 이하의 게이트 전압(+Vgw)을 인가한다. 게이트 전극(30)에 인가하는 게이트 전압(+Vgw)은, 바람직하게는, NMOS의 한계치 전압 근방의 전압으로 하는 것이 좋고, 예를 들면 1V정도이다. 드레인 영역(21)은, 정의 고전압(+Vdw)을 인가하고, 소스 영역(22)은 접지전압으로 함으로써, 소스-드레인 전류가 흐른다. 드레인 영역(21)에 인가되는 고전압은, 3～10V정도가 바람직하고, 여기서는 6V로 한다.
소스-드레인전류에 의해, 핫 캐리어가 제1 저항변화부(23)에서 발생한다. 여기서 발생한 핫 캐리어 중 핫 홀(정공)은, 제1 전하 축적부(50)에 축적되어 있는 전자에 끌어 당겨져서, 그 전자를 중화해간다. 핫 홀의 주입은, 제1 전하 축적부(50)의 전자가 중화됨에 따라, 제1 전하 축적부(50)를 향하지 않게 된다.
도 5를 참조하여, 제1 전하 축적부(50)에 대한 정보의 소거에 관하여 설명한다. 정보의 소거, 즉, 전자의 주입은, 소스-드레인간에 전류를 흘려보냄으로써 제1 저항변화부(23)에서 발생하는 핫 캐리어 중 핫 일렉트론(전자)을, 제1 전하 축적부(50)에 주입함으로써 행해진다. 정보의 소거에서는, 드레인 전압(+Vde)은, 3～10V정도가 바람직하고, 여기서는 6V로고 한다. 또한 게이트 전압(+Vge)은 3～12V정도가 바람직하고, 여기서는 8V로 한다.
여기에서, OTPROM(One Time Programmable Read Only Memory) 등, 기록이 1회만 가능한 불휘발성 메모리에서는, 출하전에 정보를 소거해두고, 출하후에 이용자가 정보를 기록한다. 이 경우, 정보의 소거, 즉, 전하의 주입을 외부전원으로 행하고, 정보의 기록만을, 예를 들면 반도체 불휘발성 메모리를 탑재하고 있는 칩상의 승압회로에서 행하도록 하는 것이 적합하다. 정보의 기록, 즉 전하의 중화는, 정보의 소거, 즉 전하의 주입보다도 전류 효율이 좋고, OTPROM에서는, 정보의 기록의 전류 효율의 장점만을 활용할 수 있기 때문이다.
이때, 여기서는, 반도체 불휘발성 메모리의 드레인 영역(21)측의 제1 전하 축적부(50)에 대하여, 정보의 기록, 소거 및 판독을 하는 예에 관하여 설명했지만, 드레인 영역(21) 및 소스 영역(22) 사이의 전압을 교체하여 마찬가지의 조작을 함으로써, 소스 영역(22)측의 제2 전하 축적부(52)에 관해서도, 마찬가지로 정보의 기록, 소거 및 판독을 행할 수 있다.
도 6 및 표 2를 참조하여, 상술한 반도체 불휘발성 메모리(이하, 메모리 셀 이라고도 칭함)(101)를 복수개 사용해서 행렬모양으로 배열한, 메모리 셀 어레이에 대한 정보의 기록방법에 관하여 설명한다.
[표 2]
도 6은, 메모리 셀 어레이의 개략을 설명하기 위한 도면이다. 도 6에 나타낸 것처럼, 각 메모리 셀(101) 중 게이트 전극(30)의 각각은, 행방향으로 설치된 워드선 WL(i)(i:자연수)에 접속되어 있다. 또한 메모리 셀(101) 중 드레인 영역(21) 및 소스 영역(22)의 각각은, 행방향과 직교하는 열방향으로 설치된, 비트선 BL(i)(i:자연수) 및 비트선 BL(i+1)(i:자연수)에 접속되어 있다. 또한, 메모리 셀 어레이를 구동하는 그 밖의 구성요소(예를 들면, 구동회로 등)에 관해서는 종래 공지되어 있으므로, 그 상세한 설명 및 도시를 여기서는 생략한다.
표 2는, 비트선 BL(i) 및 BL(i+1), 및 워드선 WL(i)으로 접속된 메모리에 정보를 기록할 경우의 조건을 나타내는 표이다. 워드선 WL(i), 비트선 BL(i) 및, 비트선 BL(i+1)에 인가하는 전압을, 표 1을 참조해서 설명한 게이트 전극(30), 소스 영역(22) 및 드레인 영역(21)에 인가하는 전압으로 함으로써, 각 메모리 셀에 대한 정보의 기록, 소거 및 판독을 할 수 있다. 이때, 메모리 셀(101)과 워드선 WL(i) 및 비트선 BL(i+1)을 공유하는 인접하는 메모리 셀(101a)에, 잘못하여 정보의 기록 이 행해지는 것을 억제하기 위해서, 메모리(101a)에 접속되는 비트선 BL(i+2)을 개방해둘 수 있다. 또한, 정보를 소거하는 경우에는, 금지전압(+Vdeih)을 비트선 BL(i+2)에 인가해두는 것이 좋다.
(제2 실시예)
제1 실시예에서는 불휘발성 반도체 메모리가 트랜지스터로서 NMOS를 구비하는 예에 관하여 설명했지만, n웰 위에 게이트 전극, 게이트 절연막, p+확산층의 드레인 영역 및 소스 영역을 형성함으로써, PMOS(p-type Metal Oxide Semiconductor Field Effect Transistor)를 구비한 구성으로 하여도 된다.
도 7은 트랜지스터로서 PMOS를 구비하는 반도체 불휘발성 메모리(200)의 개략적인 단면 구조도이다. 이 경우, 제1 도전형이 n형이고, 제2 도전형이 p형이 된다.
p형 혹은 n형 실리콘 기판(110)의 표면영역측에 n웰(111)이 형성되어 있다. n웰(111)의 표면영역에는, p+확산층으로 형성된 제1 주전극영역인 드레인 영역(121)과 제2 주전극영역인 소스 영역(122)이 소정거리 이격해서 설치된다.
드레인 영역(121)과 채널형성영역(112)과의 사이에 제1 저항변화부(123)이 설치된다. 제1 저항변화부(123)는, 드레인 영역(121)보다도 p형 불순물의 농도가 낮은 p-영역이다. 제1 저항변화부(123) 위에, 제1 전하 축적부(150)가 설치되어 있다. 제1 전하 축적부(150)는, 실리콘 산화막(제1산화막)(141), 실리콘 질화막(142) 및 실리콘 산화막(제2산화막)(143)을 구비하는 ONO(Oxide Nitride Oxide) 적층절연막으로 구성되어 있다.
또한, 소스 영역(122)과 채널형성영역(112)과의 사이에 제2 저항변화부(126)가 설치된다. 제2 저항변화부(126)는, 소스 영역(122)보다도 p형 불순물의 농도가 낮은 p-영역이다. 제2 저항변화부(126) 위에, 제1 전하 축적부(150)와 같은 구성이고, 실리콘 산화막(제1산화막)(144), 실리콘 질화막(145) 및 실리콘 산화막(제2산화막)(146)을 구비해서 구성되는 제2 전하 축적부(152)가 설치되어 있다.
제2 실시예의 반도체 불휘발성 메모리(200)는, 도 3을 참조해서 설명한 제1 실시예의 반도체 불휘발성 메모리(101)와 도전형이 반전해서 PMOS로 되어 있는 점이 다르고, 그 이외의 점은, 상술한 반도체 불휘발성 메모리와 같으므로, 여기서는, 설명을 생략한다.
이하의 설명에서는, 도 7와 아울러, 표 3을 참조해서 드레인 영역(121)측의 제1 전하 축적부(150)에의 정보의 기록에 관하여 설명한다.
[표 3]
Figure 112005009891545-pat00003
소스 영역(122) 및 게이트 전극(130)을 접지전압으로 하고, 드레인 영역(121)에 정전압(+Vdr)을 인가함으로써, 드레인 영역(121)측의 정보를 판독한다.
제1 전하 축적부(150)의 실리콘 질화막(142)에 전하로서 정공이 축적되어 있는 경우, 제1 저항변화부(123)의 저항이 상승한다. 그 결과, 채널형성영역(112)에 캐리어가 공급되기 어려운 상태가 되고, 충분한 전류가 흐르지 않게 된다. 이 상태를 논리값 "0"이라고 한다.
한편, 제1 전하 축적부(150)에 전하로서 정공이 축적되지 않고 있는 경우에는, 제1 저항변화부(123)의 저항은 변동하지 않는다. 그 결과, 채널형성영역(112)에 캐리어가 공급되어서, 충분한 전류가 흐른다. 이 상태를 논리값 "1"이라고 한다. 이와 같이, PMOS를 흐르는 전류치의 차이를 이용하여, 논리값 "1" 또는 "0" 중 어느쪽이 기록되어 있는지를 확실하게 판별할 수 있다.
미리, 제1 전하 축적부(150)에 전하로서 정공을 축적시켜 둠으로써, 제1 전하 축적부(150)에 기록된 정보를 논리값 "0"이라고 한다. 또한 제1 전하 축적부(150)에 정공을 축적시키는 행위를, 제1 전하 축적부(150)의 정보의 소거라고 한다.
도 8을 참조하여, 제1 전하 축적부(150)에의 정보의 기록에 관하여 설명한 다. 정보의 기록은, 제1 전하 축적부(150)에 축적된 전하로서의 정공을 중화하여 행한다. 반도체 불휘발성 메모리(200)의 게이트 전극(130)에, 채널형성영역(112)의 표면이 약반전하는, 즉, PMOS의 한계치 전압 이하의 게이트 전압(-Vgw)을 인가한다. 바람직하게는, 게이트 전극(130)에 인가하는 게이트 전압(-Vgw)은, PMOS의 한계치 전압 근방의 전압으로 하는 것이 좋다.
드레인 영역(121)은, 부의 고전압(-Vdw)을 인가하고, 소스 영역(122)은 접지전압으로 함으로써, 소스-드레인 전류가 흐른다.
여기서, n웰(111)에 1V정도의 전압을 인가한 경우, 채널형성영역(112)의 표면이 약반전하는 게이트 전압은 접지전압이 되고, 드레인 영역(121)에 인가하는 부의 고전압은, -2V～-9V가 좋고, -5V정도로 하는 것이 적합하다.
소스-드레인 전류에 의해, 핫 캐리어가 제1 저항변화부(123)에서 발생한다. 여기서 발생한 핫 캐리어 중 핫 일렉트론은, 제1 전하 축적부(150)에 축적되어 있는 정공에 끌어당겨져, 그 정공을 중화해 간다. 핫 일렉트론의 주입은, 제1 전하 축적부(150)의 정공이 중화됨에 따라, 제1 전하 축적부(150)를 향하지 않게 된다.
도 9를 참조하여, 제1 전하 축적부(150)에 대한 정보의 소거에 관하여 설명한다. 정공의 주입, 즉, 정보의 소거는, 소스-드레인간에 전류를 흘려보냄으로써 제1 저항변화부(123)에서 발생하는 핫 캐리어 중 핫 홀을, 제1 전하 축적부(150)에 주입함으로써 행해진다. 정보의 소거에서는, n웰(111) 및 소스 영역은, 3～10V정도의 전압을 인가하고, 드레인 영역(121) 및 게이트 전극(130)은 접지전압으로 하는 것이 바람직하다.
이때, PMOS로 한 경우도, OTPROM 등, 기록이 1회만 가능한 불휘발성 메모리로서 사용하면, 정보 기록의 전류 효율의 장점만을 활용할 수 있다.
이상 설명한 바와 같이, 게이트 전압을 낮게 함으로써 소스-드레인간을 흐르는 전류를 억제할 수 있고, 전류 효율 좋게 정보를 기록, 즉, 전하의 중화를 할 수 있다. 또한, 전하 축적부에 전자를 축적함으로써 정보가 소거되어 있는 경우, 핫 홀의 주입은, 전하 축적층에 전자가 없어지면 행해지지 않게 된다. 따라서, 전하 축적부가, ONO 적층절연막을 포함하여 구성되어 있는 경우, 전하 축적부의 실리콘 산화막의 핫 일렉트론에 의한 열화를 최소한으로 억제하는 것이 가능해진다.
특히, OTPROM에서는, 전류효율이 나쁜 정보의 소거는 외부전원을 이용하여 행해지므로, 전하의 중화에서의 전류 효율의 장점만을 활용할 수 있다.
(제3 실시예)
트랜지스터가 NMOS인 반도체 불휘발성 메모리를 사용한 경우의 정보의 기록방법의 제3 실시예에 관하여 설명한다. 반도체 불휘발성 메모리의 구조는, 도 3을 참조하여 설명한 것과 마찬가지이다.
제1 전하 축적부(50)의 실리콘 질화막(42)에 전하로서 전자가 축적되어 있는 경우, 제1 저항변화부(23)의 저항이 상승한다. 그 결과, 채널형성영역(12)에 캐리어가 공급되기 어려운 상태가 되고, 충분한 전류가 흐르지 않게 된다. 이 상태를 논리값 "0, 0"이라고 한다.
한편, 제1 전하 축적부(50)에 전하로서 전자가 축적되어 있는 않은 경우에 는, 제1 저항변화부(23)의 저항은 변동하지 않는다. 그 결과, 채널형성영역(12)에 캐리어가 공급되어서, 충분한 전류가 흐른다. 이 상태를 논리값 "1, 1"이라고 한다.
또한, 제1 전하 축적부(50)에 전하로서 전자를 논리값 "0, 0"과 "1, 1"을 나타내는 전하량의 중간의 양만큼 축적함으로써, 판독시의 소스-드레인 전류를 논리값 "0, 0"과 "1, 1"의 중간으로 할 수 있다. 판독시의 소스-드레인 전류와 제1 전하 축적부(50)에 기록된 논리값의 관계를 도 10에 나타낸다. 이와 같이, NMOS를 흐르는 전류치를 4단계로 조정함으로써, 전류치가 I1 이상 I2 이하일 경우에는 "0, 0", I3 이상 I4 이하일 경우에는 "0, 1", I5 이상 I6 이하일 경우에는 "1, 0", 및 I7 이상 I8 이하일 경우에는 "1, 1"과 같이 , 전류치와 논리값을 대응시켜 제1 전하 축적부(50)에 2비트의 정보를 기록할 수 있다(여기서, I1<I2<I3<I4<I5<I6<I7<I8이라고 한다). 이때, 이 전류치 I1～I8은, 소스-드레인 전류의 크기를 상대적으로 나타낸 것이다. 이와 같이, 제1 전하 축적부(50)에 축적되는 전하의 양에 따라, 2비트의 정보를 기록할 수 있다.
또한, 제2 전하 축적부(52)에 관해서도 마찬가지로, 2비트의 정보를 기록할 수 있다. 따라서, 제1 전하 축적부(50)와 제2전하 축적부(52)의 양쪽에서 2비트씩의 정보를 기록할 수 있으므로, 1개의 반도체 불휘발성 메모리에 대하여 4비트의 정보를 기록할 수 있다.
정보의 기록은, 제1 전하 축적부(50)에 축적된 전하로서의 전자를 중화함으로써 행한다. 드레인 영역(21)에 정의 고전압(+Vdw)을 인가하고, 소스 영역(22)은 접지전압으로 한다. 게이트 전극(30)에는, 표 1을 참조해서 설명한 제1 실시예와 마찬가지로, 채널형성영역(12)의 표면이 약반전하는 게이트 전압을 인가하면 좋다. 또한, 게이트 전극(30)에 부전압을 인가하거나, 또는, 게이트 전극(30)을 접지전압으로 하여서 채널을 오프상태로서, 드레인 영역(21)에 고전압을 인가함으로써, 밴드간 터널 전류에 의한 핫 캐리어를 발생시켜도 된다. 정보의 기록, 즉, 전하의 중화와, 정보의 판독을 반복함으로써, 전하의 축적량을 제어한다.
상술한 기록방법을 사용하면, 1개의 전하 축적부에 2비트의 정보를 기록할 수 있으므로, 종래의 메모리와 같은 사이즈이어도, 약 2배의 정보를 기록하는 것이 가능해진다.
청구항1에 기재된 본 발명의 반도체 불휘발성 메모리에의 정보의 기록방법 에 의하면, 제어전극에, 채널형성영역이 약반전하는 정의 전압을 인가한다. 이 때문에, 한계치 전압 이상의 전압을 제어전극에 인가하는 경우와 비교하여, 소스-드레인간을 흐르는 전류를 억제할 수 있고, 전류 효율 좋게 정보를 기록, 즉, 전하의 중화를 행할 수 있다. 또한, 전하 축적부에 전자를 축적함으로써 정보가 소거되어 있는 경우, 핫 홀의 주입은, 전하 축적부에 전자가 없어지면 행해지지 않게 된다.따라서, 예를 들면 전하 축적부가, ONO(Oxide Nitride Oxide) 적층절연막을 포함하여 구성되어 있는 경우, 핫 홀에 의한 전하 축적부의 실리콘 산화막의 열화를 최소한으로 억제하는 것이 가능해진다.

Claims (2)

  1. 제1 도전형의 반도체 기판 위에 제1 절연막을 통해서 설치된 제어전극과, 상기 반도체 기판의 표면영역이고 상기 제어전극을 삽입하는 위치에 설치된, 한 쌍의 상기 제1 도전형과는 다른 제2 도전형 불순물의 확산영역인 제1 주전극영역 및 제2 주전극영역을 갖는, 트랜지스터와,
    상기 반도체 기판의 표면영역 중, 상기 제1 및 제2 주전극영역 중 적어도 한쪽의 전극영역과, 상기 제어전극과 대향하는 채널형성영역에 의해 삽입되는 부분에, 상기 한쪽의 전극영역보다도 불순물 농도가 낮은 상기 제2 도전형의 저항변화부와,
    해당 저항변화부 위에 설치되어 있고, 절연층을 포함하고 전하를 축적가능한 전하 축적부를 구비하고 있는 반도체 불휘발성 메모리로서, 미리 전하를 축적하여 정보가 소거되어 있는 반도체 불휘발성 메모리에 정보를 기록하는데 있어서,
    상기 제1 도전형이 p형이고 상기 제2 도전형이 n형인 경우에는,
    상기 한쪽의 전극영역에 정의 고전압을 인가하는 스텝과,
    다른쪽의 전극영역을 접지전압으로 하는 스텝과,
    상기 제어전극에, 상기 채널형성영역이 약반전하는 정의 전압을 인가하는 스텝을 포함하고,
    상기 제1 도전형이 n형이고 상기 제2 도전형이 p형인 경우에는,
    상기 한쪽의 전극영역에 부의 고전압을 인가하는 스텝과,
    상기 다른쪽의 전극영역을 접지전압으로 하는 스텝과,
    상기 제어전극에, 상기 채널형성영역이 약반전하는 부의 전압을 인가하는 스텝을 포함하는 것을 특징으로 하는 반도체 불휘발성 메모리에의 정보의 기록방법.
  2. 제1 도전형의 반도체 기판 위에 제1 절연막을 통해서 설치된 제어전극과, 상기 반도체 기판의 표면영역이고 상기 제어전극을 삽입하는 위치에 설치된, 한 쌍의 상기 제1 도전형과는 다른 제2 도전형 불순물의 확산영역인 제1 주전극영역 및 제2 주전극영역을 갖는 트랜지스터와,
    상기 반도체 기판의 표층영역 중, 상기 제1 및 제2 주전극영역 중 적어도 한쪽의 전극영역과, 상기 제어전극과 대향하는 채널형성영역에 의해 삽입되는 부분에, 상기 한쪽의 전극영역보다도 불순물 농도가 낮은 상기 제2 도전형의 저항변화부와,
    해당 저항변화부 위에 설치되어 있고, 절연층을 포함하고 전하를 축적가능한 전하 축적부를 구비하고 있는 반도체 불휘발성 메모리로서, 미리 전하를 축적하여 정보가 소거되어 있는 반도체 불휘발성 메모리에 정보를 기록하는데 있어서,
    상기 제1 도전형이 p형이고 상기 제2 도전형이 n형인 경우에는,
    상기 한쪽의 전극영역에 정의 고전압을 인가하고, 다른쪽의 전극영역을 접지전압으로 하고,
    상기 제어전극에 상기 채널형성영역이 약반전하는 정의 전압을 인가하여 전하의 중화를 행하는 스텝과,
    상기 한쪽의 전극영역을 접지전압으로 하고, 상기 다른쪽의 전극영역 및 상기 제어전극에 정의 전압을 인가하여 기록한 정보의 판독을 행하는 스텝을 반복함으로써, 상기 전하 축적부에의 전하의 축적량을 제어하고,
    상기 제1 도전형이 n형이고 상기 제2 도전형이 p형인 경우에는,
    상기 한쪽의 전극영역에 부의 고전압을 인가하고, 다른쪽의 전극영역을 접지전압으로 하고, 상기 제어전극에 상기 채널형성영역이 약반전하는 부의 전압을 인가하여 전하의 중화를 행하는 스텝과,
    상기 한쪽의 전극영역을 접지전압으로 하고, 상기 다른쪽의 전극영역 및 상기 제어전극에, 부의 전압을 인가하여 기록한 정보의 판독을 행하는 스텝을 반복함으로써, 상기 전하 축적부에의 전하의 축적량을 제어하는 것을 특징으로 하는 반도체 불휘발성 메모리에의 정보의 기록방법.
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