JP2002509328A - フラッシュメモリ装置の消去時にバンド間電流および／またはアバランシェ電流を減少させるためのバイアス方法および構造 - Google Patents
フラッシュメモリ装置の消去時にバンド間電流および／またはアバランシェ電流を減少させるためのバイアス方法および構造Info
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Abstract
(57)【要約】
【課題】 フラッシュＥＥＰＲＯＭメモリセルの消去時にバンド間電流を減少させるための方法および装置を提供する。
【解決手段】 装置は、フラッシュＥＥＰＲＯＭメモリセルの消去時にバイアス電圧が印加される基板上にバックバイアス接続を有する。バックバイアス電圧をフラッシュＥＥＰＲＯＭメモリセルの消去時にバックバイアス接続に印加する方法により、フラッシュメモリセルの消去時にソース領域と基板との間のバンド間電流が減少する。この減少により、不利なショートチャネル効果を引起こすことなくフラッシュメモリセルのゲートサイズが小さくなる。
Description
【０００１】
この発明は、ＥＥＰＲＯＭなどのフローティングゲートメモリ装置に関し、よ
り特定的にはフラッシュメモリ装置の消去中においてバンド間電流を低減するた
めの方法および装置に関する。
り特定的にはフラッシュメモリ装置の消去中においてバンド間電流を低減するた
めの方法および装置に関する。
【０００２】
「フラッシュ」ＥＥＰＲＯＭ（電気的に消去可能なプログラマブルリードオン
リメモリ装置）として公知のある分類の不揮発性メモリ装置は、ＥＥＰＲＯＭ密
度の利点をＥＥＰＲＯＭの電気的消去性と組合せる。フラッシュＥＥＰＲＯＭを
標準的なＥＥＰＲＯＭと区別する１つの特徴は、標準的なＥＥＰＲＯＭとは異な
り、フラッシュＥＥＰＲＯＭは各フローティングゲートトランジスタと１対１の
関係に基づいてセレクトトランジスタを含まないという点である。セレクトトラ
ンジスタはメモリ装置内における個々のメモリセルの選択を可能にし、特定のメ
モリセルを選択的に消去するべく用いられ得る。フラッシュＥＥＰＲＯＭは各フ
ローティングゲートトランジスタと１対１の関係に基づいてセレクトトランジス
タを含まないので、フラッシュＥＥＰＲＯＭメモリセルはバルク消去されるが、
それは、チップ全体を消去するかまたはページ化されたセル群を消去することに
よって行なわれる。セレクトトランジスタを取除くことによって、より小さいセ
ルサイズが得られ、フラッシュＥＥＰＲＯＭは製造歩留まりの点で（メモリ容量
の点で）匹敵するサイズの標準的なＥＥＰＲＯＭを超えるという利点を得る。
リメモリ装置）として公知のある分類の不揮発性メモリ装置は、ＥＥＰＲＯＭ密
度の利点をＥＥＰＲＯＭの電気的消去性と組合せる。フラッシュＥＥＰＲＯＭを
標準的なＥＥＰＲＯＭと区別する１つの特徴は、標準的なＥＥＰＲＯＭとは異な
り、フラッシュＥＥＰＲＯＭは各フローティングゲートトランジスタと１対１の
関係に基づいてセレクトトランジスタを含まないという点である。セレクトトラ
ンジスタはメモリ装置内における個々のメモリセルの選択を可能にし、特定のメ
モリセルを選択的に消去するべく用いられ得る。フラッシュＥＥＰＲＯＭは各フ
ローティングゲートトランジスタと１対１の関係に基づいてセレクトトランジス
タを含まないので、フラッシュＥＥＰＲＯＭメモリセルはバルク消去されるが、
それは、チップ全体を消去するかまたはページ化されたセル群を消去することに
よって行なわれる。セレクトトランジスタを取除くことによって、より小さいセ
ルサイズが得られ、フラッシュＥＥＰＲＯＭは製造歩留まりの点で（メモリ容量
の点で）匹敵するサイズの標準的なＥＥＰＲＯＭを超えるという利点を得る。
【０００３】 典型的には、複数のフラッシュＥＥＰＲＯＭセルが単一の半導体基板（つまり
シリコンダイ）上に形成される。図１は、単一の従来的なフラッシュＥＥＰＲＯ
Ｍメモリセルを示す。図１に示されるように、フラッシュメモリセル１００はＰ
型基板１１０上に形成され、Ｎ型二重拡散ソース領域１０２とＮ＋ドレイン領域
１０４とを含む。基板電極１２６は基板１１０に取付けられる。ドレイン領域１
０４およびソース領域１０２はそれらの間に介在するチャネル領域１２２で互い
から隔てられる。ソース電極１１４およびドレイン電極１１２はそれぞれソース
領域１０２およびドレイン領域１０４に接続される。
シリコンダイ）上に形成される。図１は、単一の従来的なフラッシュＥＥＰＲＯ
Ｍメモリセルを示す。図１に示されるように、フラッシュメモリセル１００はＰ
型基板１１０上に形成され、Ｎ型二重拡散ソース領域１０２とＮ＋ドレイン領域
１０４とを含む。基板電極１２６は基板１１０に取付けられる。ドレイン領域１
０４およびソース領域１０２はそれらの間に介在するチャネル領域１２２で互い
から隔てられる。ソース電極１１４およびドレイン電極１１２はそれぞれソース
領域１０２およびドレイン領域１０４に接続される。
【０００４】 二重拡散ソース領域１０２は、低濃度Ｎ領域１２８（リンでドープされる）と
、より高濃度であるがより浅いＮ＋領域１３０（砒素でドープされる）とから形
成され、Ｎ＋領域１３０は深いＮ領域１２８内に埋込まれている。Ｎ領域１２８
内に含まれるリンはソース接合を徐々に変化させ、したがって、そのｐｎ接合に
おけるソース領域１０２と基板１１０との間において水平方向電界（ＥH電界） １３４を低減する。
、より高濃度であるがより浅いＮ＋領域１３０（砒素でドープされる）とから形
成され、Ｎ＋領域１３０は深いＮ領域１２８内に埋込まれている。Ｎ領域１２８
内に含まれるリンはソース接合を徐々に変化させ、したがって、そのｐｎ接合に
おけるソース領域１０２と基板１１０との間において水平方向電界（ＥH電界） １３４を低減する。
【０００５】 フローティングゲート１０６は誘電体層１１８によってソース領域および／ま
たはドレイン領域のうち少なくとも１つの上に短い距離をおいて絶縁するように
形成される。フローティングゲート１０６上で、誘電体層１１６において絶縁す
るように形成されるのは、制御ゲート１０８である。制御ゲート電極１２０は制
御ゲート１０８に取付けられる。ＬGATE１３２はフラッシュメモリセル１００に
含まれるゲートに対するゲート長を表わす。
たはドレイン領域のうち少なくとも１つの上に短い距離をおいて絶縁するように
形成される。フローティングゲート１０６上で、誘電体層１１６において絶縁す
るように形成されるのは、制御ゲート１０８である。制御ゲート電極１２０は制
御ゲート１０８に取付けられる。ＬGATE１３２はフラッシュメモリセル１００に
含まれるゲートに対するゲート長を表わす。
【０００６】 ある従来の動作方法では、フラッシュＥＥＰＲＯＭメモリセルのプログラミン
グは、基板の一部（つまり、通常はドレイン領域付近のチャネル部分）からフロ
ーティングゲート内への「ホットエレクトロン」注入を誘起することによって達
成される。これら注入された電子は負の電荷をそのフローティングゲート内に運
び、典型的には、基板のソース領域の接地、制御ゲートを比較的高い正の電圧に
バイアスすることによる電子トラッキングフィールドの形成、ドレイン領域を中
程度の大きさの正の電圧にバイアスすることによるホット（高エネルギ）エレク
トロンの発生により、誘導される。
グは、基板の一部（つまり、通常はドレイン領域付近のチャネル部分）からフロ
ーティングゲート内への「ホットエレクトロン」注入を誘起することによって達
成される。これら注入された電子は負の電荷をそのフローティングゲート内に運
び、典型的には、基板のソース領域の接地、制御ゲートを比較的高い正の電圧に
バイアスすることによる電子トラッキングフィールドの形成、ドレイン領域を中
程度の大きさの正の電圧にバイアスすることによるホット（高エネルギ）エレク
トロンの発生により、誘導される。
【０００７】 たとえば、フラッシュメモリセル１００をプログラムするためには、ソース電
極１１４を接地に結びつけ、ドレイン電極１１２を比較的高い電圧（たとえば＋
４ボルト〜＋９ボルト）に結びつけ、制御ゲート電極１２０を比較的高い電圧レ
ベル（たとえば＋８ボルト〜＋１２ボルト）に接続する。電子はソース領域１０
２からドレイン領域１０４に加速され、いわゆる「ホットエレクトロン」がドレ
イン領域１０４付近で発生する。ホットエレクトロンのうちいくつかは比較的薄
いゲート誘電体層１１８を通って注入され、フローティングゲート１０６内に捉
えられ、それによって、フローティングゲート１０６に負の電位を与える。
極１１４を接地に結びつけ、ドレイン電極１１２を比較的高い電圧（たとえば＋
４ボルト〜＋９ボルト）に結びつけ、制御ゲート電極１２０を比較的高い電圧レ
ベル（たとえば＋８ボルト〜＋１２ボルト）に接続する。電子はソース領域１０
２からドレイン領域１０４に加速され、いわゆる「ホットエレクトロン」がドレ
イン領域１０４付近で発生する。ホットエレクトロンのうちいくつかは比較的薄
いゲート誘電体層１１８を通って注入され、フローティングゲート１０６内に捉
えられ、それによって、フローティングゲート１０６に負の電位を与える。
【０００８】 十分な負の電荷がフローティングゲート１０６上に蓄積された後、そのフロー
ティングゲート１０６の負の電位は積層されたゲートトランジスタのしきい値を
上昇させ、後の「読取」モード中においてチャネル１２２を通る電流の流れを抑
制する。読取電流の大きさを用いることにより、メモリセルがプログラムされた
かどうかを判断する。
ティングゲート１０６の負の電位は積層されたゲートトランジスタのしきい値を
上昇させ、後の「読取」モード中においてチャネル１２２を通る電流の流れを抑
制する。読取電流の大きさを用いることにより、メモリセルがプログラムされた
かどうかを判断する。
【０００９】 逆に、フラッシュメモリ装置を消去するためには、電子を典型的にはフローテ
ィングゲート１０６から追い出すが、これは、制御ゲート１０８を大きな負の電
圧にバイアスしかつソース領域１０２を低い正の電圧にバイアスして十分に大き
な垂直電界（ＥV電界）をトンネル酸化物中に発生させることにより行なわれる 。この効果が生ずるのは、フローティングゲート１０６が、大きな負の電圧に、
制御ゲート１０８との容量結合を介して達するからである。トンネル酸化物中の
十分に大きな垂直方向電界（ＥV１３６）により、フローティングゲート１０６ に蓄積された電子がそのトンネル酸化物を通ってソース領域１０２ファウラー−
ノルドハイム（Ｆ−Ｎ）トンネルを行なう。フローティングゲート１０６からと
られた電荷は次いでしきい値電圧シフト（ＶTシフト）を生じさせ、これが装置 のデプログラム（消去）に用いられ得る。
ィングゲート１０６から追い出すが、これは、制御ゲート１０８を大きな負の電
圧にバイアスしかつソース領域１０２を低い正の電圧にバイアスして十分に大き
な垂直電界（ＥV電界）をトンネル酸化物中に発生させることにより行なわれる 。この効果が生ずるのは、フローティングゲート１０６が、大きな負の電圧に、
制御ゲート１０８との容量結合を介して達するからである。トンネル酸化物中の
十分に大きな垂直方向電界（ＥV１３６）により、フローティングゲート１０６ に蓄積された電子がそのトンネル酸化物を通ってソース領域１０２ファウラー−
ノルドハイム（Ｆ−Ｎ）トンネルを行なう。フローティングゲート１０６からと
られた電荷は次いでしきい値電圧シフト（ＶTシフト）を生じさせ、これが装置 のデプログラム（消去）に用いられ得る。
【００１０】 たとえば、消去中に、比較的低い正の電圧（つまり＋０．５Ｖ〜＋５．０Ｖ）
がソース電極１１４に与えられ、比較的大きい負の電圧（つまり−７Ｖ〜−１３
Ｖ）が制御ゲート電極１２０に与えられる。基板電極１２６の電圧は接地され（
０Ｖ）、ドレイン電極１１２は浮動することが許される。制御電極１０８とソー
ス領域１０２との間に確立された垂直方向電界（ＥV１３６）はフローティング ゲート１０６に以前に蓄積された電子をファウラー−ノルドハイムトンネルによ
って誘導し誘電体層１１８を通過させてソース領域１０２に送り込む。
がソース電極１１４に与えられ、比較的大きい負の電圧（つまり−７Ｖ〜−１３
Ｖ）が制御ゲート電極１２０に与えられる。基板電極１２６の電圧は接地され（
０Ｖ）、ドレイン電極１１２は浮動することが許される。制御電極１０８とソー
ス領域１０２との間に確立された垂直方向電界（ＥV１３６）はフローティング ゲート１０６に以前に蓄積された電子をファウラー−ノルドハイムトンネルによ
って誘導し誘電体層１１８を通過させてソース領域１０２に送り込む。
【００１１】 十分な電界をトンネル酸化物内に発生させるためには、典型的には、制御ゲー
ト１０８を十分に大きな負の電圧にバイアスすることによりフローティングゲー
ト１０６を約−５．５ボルトの電圧に到達させることが必要である。ソース領域
１０２とフローティングゲート１０６との間におけるある典型的な電位差ＶSFは
１０ボルトのオーダであり、したがって、ソース電圧ＶSがより正でなくなると 、制御ゲート電圧ＶCGはより負にならなければならない。ソース−フローティン
グ電圧ＶSFが選択されると、残りの要因は好ましくは次の等式に従って制限され
る： ＶFG＝αCG（ＶCG−ΔＶT）＋αSＶS＋αBＶB 式中： ＶFG＝フローティングゲート電圧； ＶCG＝制御ゲート電圧； ＶS＝ソース電圧； ＶB＝基板またはｐウェルバイアス： ΔＶT＝制御ゲートから測定したフローティングゲートに加えられる負の電荷 から生ずるしきい値電圧差； αCG＝制御ゲートからフローティングゲートへの容量結合係数； αS＝ソースとフローティングゲートとの間の容量結合係数； αB＝基板またはｐウェルとフローティングゲートとの間の容量結合係数。
ト１０８を十分に大きな負の電圧にバイアスすることによりフローティングゲー
ト１０６を約−５．５ボルトの電圧に到達させることが必要である。ソース領域
１０２とフローティングゲート１０６との間におけるある典型的な電位差ＶSFは
１０ボルトのオーダであり、したがって、ソース電圧ＶSがより正でなくなると 、制御ゲート電圧ＶCGはより負にならなければならない。ソース−フローティン
グ電圧ＶSFが選択されると、残りの要因は好ましくは次の等式に従って制限され
る： ＶFG＝αCG（ＶCG−ΔＶT）＋αSＶS＋αBＶB 式中： ＶFG＝フローティングゲート電圧； ＶCG＝制御ゲート電圧； ＶS＝ソース電圧； ＶB＝基板またはｐウェルバイアス： ΔＶT＝制御ゲートから測定したフローティングゲートに加えられる負の電荷 から生ずるしきい値電圧差； αCG＝制御ゲートからフローティングゲートへの容量結合係数； αS＝ソースとフローティングゲートとの間の容量結合係数； αB＝基板またはｐウェルとフローティングゲートとの間の容量結合係数。
【００１２】 技術が進むにつれ、当該業界中の今なお続く目的はメモリ装置の密度を大きく
することである。フラッシュＥＥＰＲＯＭ装置のサイズを低減することにより、
より大きなメモリ容量が達成され得る。ウェハごとにより多くのダイを用いるこ
とにおいて、ダイごとのコストが低減され得る。加えて、より高密度のメモリ装
置を用いることにより、全体の電力消費における低減が可能となるかもしれない
。
することである。フラッシュＥＥＰＲＯＭ装置のサイズを低減することにより、
より大きなメモリ容量が達成され得る。ウェハごとにより多くのダイを用いるこ
とにおいて、ダイごとのコストが低減され得る。加えて、より高密度のメモリ装
置を用いることにより、全体の電力消費における低減が可能となるかもしれない
。
【００１３】 フラッシュＥＥＰＲＯＭ装置のメモリ密度を大きくするためには、メモリセル
は、典型的には、ゲート長（ＬGATE１３２）とゲート幅（ＷGATE１３８）とを低
減することによってサイズが縮小される（たとえば当該装置の全体のフットプリ
ントにおける低減）。しかしながら、メモリセルゲートの長さの低減には、ソー
ス領域１０２とドレイン領域１０４との間の距離も低減されるという問題がつき
まとう。ソース領域１０２がドレイン領域１０４に接近すると、ソース領域（Ｎ
領域１２８）内のリンからの横方向拡散によってソース領域１０２とドレイン領
域１０４との間に漏れが生じ、不利なショートチャネル効果が結果的にもたらさ
れる。ショートチャネル効果はフラッシュメモリセルに深刻な問題を引き起こし
、典型的には、ゲート長（ＬGATE１３２）が低減されて０．４ミクロンを下回っ
たときに顕著になる。
は、典型的には、ゲート長（ＬGATE１３２）とゲート幅（ＷGATE１３８）とを低
減することによってサイズが縮小される（たとえば当該装置の全体のフットプリ
ントにおける低減）。しかしながら、メモリセルゲートの長さの低減には、ソー
ス領域１０２とドレイン領域１０４との間の距離も低減されるという問題がつき
まとう。ソース領域１０２がドレイン領域１０４に接近すると、ソース領域（Ｎ
領域１２８）内のリンからの横方向拡散によってソース領域１０２とドレイン領
域１０４との間に漏れが生じ、不利なショートチャネル効果が結果的にもたらさ
れる。ショートチャネル効果はフラッシュメモリセルに深刻な問題を引き起こし
、典型的には、ゲート長（ＬGATE１３２）が低減されて０．４ミクロンを下回っ
たときに顕著になる。
【００１４】 このショートチャネル効果を低減する１つの方法は、Ｎ二重拡散リン領域を取
除くことである。単一拡散ソース領域を用いることにより、リン拡散重複距離Ｌ DD １２４は存在しなくなり、ショートチャネル効果の問題は非常に小さくなる。
リン拡散重複距離ＬDD１２４を取除くことにより、０．４ミクロンを下回るゲー
ト長（ＬGATE１３２）低減が可能となり、メモリセルのパッケージング密度の増
大が可能となる。
除くことである。単一拡散ソース領域を用いることにより、リン拡散重複距離Ｌ DD １２４は存在しなくなり、ショートチャネル効果の問題は非常に小さくなる。
リン拡散重複距離ＬDD１２４を取除くことにより、０．４ミクロンを下回るゲー
ト長（ＬGATE１３２）低減が可能となり、メモリセルのパッケージング密度の増
大が可能となる。
【００１５】 しかしながら、リンでドープされたＮ領域１２８を取除くと、水平方向電界（
ＥH電界）１３４が大きくなるという望ましくない副作用がソース領域１０２と 基板１１０との間においてｐｎ接合内でメモリセルの消去中に起こる。この水平
方向電界（ＥH電界）１３４における増大は、バンド間電流の増大に直接寄与す るが、それは一般には以下のことが受入れられるためである： Ｊb-t-b＝Ａb-t-bｆ（Ｅ）ｅ−（Ｂb-t-b／Ｅ） 式中： Ｊb-t-b＝バンド間電流密度［Ａ／ｃｍ2］ Ａb-t-b，Ｂb-t-b＝定数 ｆ（Ｅ）はＥ2としてモデル化される場合有り Ｅ＝ＳＱＲＴ（ＥV 2＋ＥH 2）（接合におけるトンネルフィールド） メモリセル装置の消去中におけるソースから基板へのバイアスのため、逆バイ
アスをかけられたｐｎ接合であって、ソース接合にバンド間電流（ツェナー電流
としても知られる）を発生させるｐｎ接合が形成される。このバンド間電流は、
通常は、ファウラー−ノルドハイム電流よりも数オーダ大きい。このバンド間電
流はサーキット設計の観点から持続させるのが困難であり、さらには、たとえば
トンネル酸化物におけるホールの捕捉といった不利な信頼性の問題を引き起こす
とも考えられている。
ＥH電界）１３４が大きくなるという望ましくない副作用がソース領域１０２と 基板１１０との間においてｐｎ接合内でメモリセルの消去中に起こる。この水平
方向電界（ＥH電界）１３４における増大は、バンド間電流の増大に直接寄与す るが、それは一般には以下のことが受入れられるためである： Ｊb-t-b＝Ａb-t-bｆ（Ｅ）ｅ−（Ｂb-t-b／Ｅ） 式中： Ｊb-t-b＝バンド間電流密度［Ａ／ｃｍ2］ Ａb-t-b，Ｂb-t-b＝定数 ｆ（Ｅ）はＥ2としてモデル化される場合有り Ｅ＝ＳＱＲＴ（ＥV 2＋ＥH 2）（接合におけるトンネルフィールド） メモリセル装置の消去中におけるソースから基板へのバイアスのため、逆バイ
アスをかけられたｐｎ接合であって、ソース接合にバンド間電流（ツェナー電流
としても知られる）を発生させるｐｎ接合が形成される。このバンド間電流は、
通常は、ファウラー−ノルドハイム電流よりも数オーダ大きい。このバンド間電
流はサーキット設計の観点から持続させるのが困難であり、さらには、たとえば
トンネル酸化物におけるホールの捕捉といった不利な信頼性の問題を引き起こす
とも考えられている。
【００１６】 ホールの捕捉は恐らくは負の電荷（電子）を保持するフローティングゲートの
能力に影響を及ぼし、というのも、捕捉されたホールはフローティングゲート１
０６に移動しその中の負の電荷を打ち消す傾向を有するからである。フローティ
ングゲート１０６下の誘電体１１８の表面におけるホールの発生は望ましくない
ものであり、というのも、それは、ゲート妨害現象として知られる、無作為に位
置するメモリセルの安定したプログラミング、読取および消去の妨害を行ない得
るからである。
能力に影響を及ぼし、というのも、捕捉されたホールはフローティングゲート１
０６に移動しその中の負の電荷を打ち消す傾向を有するからである。フローティ
ングゲート１０６下の誘電体１１８の表面におけるホールの発生は望ましくない
ものであり、というのも、それは、ゲート妨害現象として知られる、無作為に位
置するメモリセルの安定したプログラミング、読取および消去の妨害を行ない得
るからである。
【００１７】 このゲート妨害現象が生じるのは、トンネル酸化物層に捉えられたホールが上
方向に向かってフローティングゲート１０６内に移動し負のプログラム電荷を打
ち消ししたがってフローティングゲート１０６の電荷保持時間を減少させるから
である。
方向に向かってフローティングゲート１０６内に移動し負のプログラム電荷を打
ち消ししたがってフローティングゲート１０６の電荷保持時間を減少させるから
である。
【００１８】 より具体的に説明すると、消去中においていくつかのメモリセルは他のメモリ
セルよりもより多くのホットホールを発生するかもしれず、その結果、いくつか
のフローティングゲートは他のフローティングゲートよりも高速に放電される。
これによって、非一様な消去がメモリチップにわたって生じる。消去中にフロー
ティングゲート１０６に移動しないホールは誘電体１１８内において無作為な時
間期間の間留まり得る。これらのホールは、後に、メモリセルがプログラムされ
た後フローティングゲート１０６に移動し、保持されるべきプログラミング電荷
の一部を打ち消し得る。
セルよりもより多くのホットホールを発生するかもしれず、その結果、いくつか
のフローティングゲートは他のフローティングゲートよりも高速に放電される。
これによって、非一様な消去がメモリチップにわたって生じる。消去中にフロー
ティングゲート１０６に移動しないホールは誘電体１１８内において無作為な時
間期間の間留まり得る。これらのホールは、後に、メモリセルがプログラムされ
た後フローティングゲート１０６に移動し、保持されるべきプログラミング電荷
の一部を打ち消し得る。
【００１９】 不利なホール捕捉に加えて、バンド間電流はメモリチップチャージポンプから
さらなる電流を必要とする。当該業界における動きは、一般には、メモリチップ
に対する供給電圧を低減してきたため、チャージポンプ効率も低減されており、
したがって、バンド間電流を支持し得ない。このような状況下、ソースバイアス
は減少させられ、したがってセル消去速度を低減する。
さらなる電流を必要とする。当該業界における動きは、一般には、メモリチップ
に対する供給電圧を低減してきたため、チャージポンプ効率も低減されており、
したがって、バンド間電流を支持し得ない。このような状況下、ソースバイアス
は減少させられ、したがってセル消去速度を低減する。
【００２０】 したがって、フラッシュメモリセルにおいてバンド間電流を低減する一方でそ
れでも不利益なショートチャネル効果を引き起こすことなくゲートサイズ低減を
可能にする方法を考案することは非常に望ましいことである。
れでも不利益なショートチャネル効果を引き起こすことなくゲートサイズ低減を
可能にする方法を考案することは非常に望ましいことである。
【００２１】
低減されたバンド間電流を伴い、フラッシュメモリセルにおけるゲートサイズ
低減を、不利益なショートチャネル効果を引き起こすことなく可能にするメモリ
装置およびその消去方法が求められている。
低減を、不利益なショートチャネル効果を引き起こすことなく可能にするメモリ
装置およびその消去方法が求められている。
【００２２】 これらおよび他の要求は、フラッシュメモリ装置の消去中においてバンド間電
流を低減するための方法および装置を提供するこの発明によって満足される。こ
の発明の１つの局面に従うと、この装置は、フラッシュＥＥＰＲＯＭメモリセル
であって、半導体基板を有し、その基板にソース領域を有し、そのソース領域に
対しそのフラッシュＥＥＰＲＯＭメモリセルの消去中にソース電圧が印加される
フラッシュＥＥＰＲＯＭメモリセルを含む。その半導体基板は、さらに、ドレイ
ン領域と、その基板の上に酸化物層とを有する。酸化物層中のフローティングゲ
ートはソース領域の少なくとも一部の上に形成され、さらに酸化物層中にある制
御ゲートはフローティングゲート上に形成され，そこにフラッシュＥＥＰＲＯＭ
メモリセルの消去中に制御電圧が印加される。バックバイアス接続が基板に結合
されるが、そこでは、バイアス電圧がフラッシュＥＥＰＲＯＭメモリセルの消去
中に印加される。
流を低減するための方法および装置を提供するこの発明によって満足される。こ
の発明の１つの局面に従うと、この装置は、フラッシュＥＥＰＲＯＭメモリセル
であって、半導体基板を有し、その基板にソース領域を有し、そのソース領域に
対しそのフラッシュＥＥＰＲＯＭメモリセルの消去中にソース電圧が印加される
フラッシュＥＥＰＲＯＭメモリセルを含む。その半導体基板は、さらに、ドレイ
ン領域と、その基板の上に酸化物層とを有する。酸化物層中のフローティングゲ
ートはソース領域の少なくとも一部の上に形成され、さらに酸化物層中にある制
御ゲートはフローティングゲート上に形成され，そこにフラッシュＥＥＰＲＯＭ
メモリセルの消去中に制御電圧が印加される。バックバイアス接続が基板に結合
されるが、そこでは、バイアス電圧がフラッシュＥＥＰＲＯＭメモリセルの消去
中に印加される。
【００２３】 バックバイアス電圧はフラッシュメモリセルの消去中においてソース領域と基
板との間におけるバンド間電流を低減する。このバンド間電流における低減によ
って、フラッシュメモリセルにおけるゲートサイズ低減が、不利益なショートチ
ャネル効果を誘導することなく可能となる。
板との間におけるバンド間電流を低減する。このバンド間電流における低減によ
って、フラッシュメモリセルにおけるゲートサイズ低減が、不利益なショートチ
ャネル効果を誘導することなく可能となる。
【００２４】 この発明の別の局面に従うと、この装置は、基板に位置しかつソース領域とド
レイン領域との両方を取囲むウェルを含む。バックバイアス接続は第１のウェル
に結合される。この実施例の利点の１つは、フラッシュメモリセルの消去中にソ
ース領域と基板との間においてバンド間電流を低減することである。
レイン領域との両方を取囲むウェルを含む。バックバイアス接続は第１のウェル
に結合される。この実施例の利点の１つは、フラッシュメモリセルの消去中にソ
ース領域と基板との間においてバンド間電流を低減することである。
【００２５】 この発明の他の局面に従うと、この装置は基板バイアス接続を基板上に含むが
、そこには、第２のバイアス電圧がフラッシュＥＥＰＲＯＭメモリセルの消去中
に印加される。基板バイアス接続は第１のウェルを取囲む第２のウェルに結合さ
れる。この構造によって、フラッシュメモリセルの消去中において基板内に流れ
込む電流が低減される。
、そこには、第２のバイアス電圧がフラッシュＥＥＰＲＯＭメモリセルの消去中
に印加される。基板バイアス接続は第１のウェルを取囲む第２のウェルに結合さ
れる。この構造によって、フラッシュメモリセルの消去中において基板内に流れ
込む電流が低減される。
【００２６】 この発明の別の局面に従うと、変調器をバックバイアス接続に関連づけること
により、メモリセル消去中においてバックバイアス電圧を変調する。
により、メモリセル消去中においてバックバイアス電圧を変調する。
【００２７】 この発明のさらに別の局面に従うと、バックバイアス接続を基板バイアス接続
に結合することにより、第２のウェルがメモリセル消去中に第１のウェルに対し
逆バイアスをかけられる。
に結合することにより、第２のウェルがメモリセル消去中に第１のウェルに対し
逆バイアスをかけられる。
【００２８】 この発明のさらに別の局面に従うと、フラッシュＥＥＰＲＯＭメモリセルの消
去中にソース領域と基板との間においてバンド間電流を低減する方法が提供され
る。フラッシュＥＥＰＲＯＭメモリセルの消去中におけるバンド間電流の低減は
、ソース電圧をソース領域に印加し、制御電圧を制御ゲートに印加し、ただし制
御電圧とソース電圧との差はフラッシュＥＥＰＲＯＭメモリセルを消去するのに
十分なものであり、さらに、ソースと基板との間においてバンド間電流を低減す
るほど十分に大きいバックバイアス電圧を基板に印加することによってなされる
。
去中にソース領域と基板との間においてバンド間電流を低減する方法が提供され
る。フラッシュＥＥＰＲＯＭメモリセルの消去中におけるバンド間電流の低減は
、ソース電圧をソース領域に印加し、制御電圧を制御ゲートに印加し、ただし制
御電圧とソース電圧との差はフラッシュＥＥＰＲＯＭメモリセルを消去するのに
十分なものであり、さらに、ソースと基板との間においてバンド間電流を低減す
るほど十分に大きいバックバイアス電圧を基板に印加することによってなされる
。
【００２９】 この発明の前述および他の特徴，局面ならびに利点は添付の図面に関連づけて
この発明の以下の詳細な説明から明らかとなる。
この発明の以下の詳細な説明から明らかとなる。
【００３０】
以下の詳細な説明は、発明者によって現在考えられている発明を実施するため
の最良モードに関する。これらの好ましい実施例の説明は単に例示的なものであ
り限定を意味するものとして受取られるべきではない。
の最良モードに関する。これらの好ましい実施例の説明は単に例示的なものであ
り限定を意味するものとして受取られるべきではない。
【００３１】 この発明では、フラッシュメモリセルの基板部分に正の低電圧を印加すること
により、ソースｐｎ接合（ソース−基板接合）にかかる電圧差を低減するために
バックバイアスが利用される。このバックバイアスにはソースおよび基板間の電
圧差を低減する効果があり、この結果ソースｐｎ接合における横方向の電界が小
さくなる。ソースｐｎ接合において横方向の電界が小さくなることにより、バン
ド間電流が低減し、これにより二重拡散ソース領域の必要がなくなる。発明のあ
る実施例では、二重拡散ソース接合を維持しつつＮ領域の全幅が小さくなる。従
来の二重拡散ソース領域の代わりに単一拡散ソース領域を使用することにより、
ゲート長さを小さくでき、これによりメモリセルの実装密度を高めることができ
る。
により、ソースｐｎ接合（ソース−基板接合）にかかる電圧差を低減するために
バックバイアスが利用される。このバックバイアスにはソースおよび基板間の電
圧差を低減する効果があり、この結果ソースｐｎ接合における横方向の電界が小
さくなる。ソースｐｎ接合において横方向の電界が小さくなることにより、バン
ド間電流が低減し、これにより二重拡散ソース領域の必要がなくなる。発明のあ
る実施例では、二重拡散ソース接合を維持しつつＮ領域の全幅が小さくなる。従
来の二重拡散ソース領域の代わりに単一拡散ソース領域を使用することにより、
ゲート長さを小さくでき、これによりメモリセルの実装密度を高めることができ
る。
【００３２】 図２はこの発明の１つの実施例を示し、ここではフラッシュメモリセルの消去
時にバンド間電流を減少するためにバックバイアスが利用される。図２の構成要
素の多くは図１のものに類似するため、類似した構成要素には類似した参照符号
が付されている。
時にバンド間電流を減少するためにバックバイアスが利用される。図２の構成要
素の多くは図１のものに類似するため、類似した構成要素には類似した参照符号
が付されている。
【００３３】 図２に示されるように、メモリセル２００にショートチャネル効果を引起こす
ことなくＬGATE１３２の短縮化を促進するために、Ｎ＋領域２０４を含む単一拡
散ソース２０２が使用される。この発明によると、メモリセル２００の消去時に
比較的低い正の電圧が基板電極１２６に印加される。これにより、ソース領域２
０２および基板１１０間の電圧差を低減するバックバイアスが得られる。この低
減によりｐｎ接合における横方向の電界が小さくなり、ひいてはメモリセルの消
去時のバンド間電流が減少する。ｐｎ接合におけるバンド間電流を減少させるこ
とにより、ホールトラッピングを最小限にすることができる。発明のある実施例
では、メモリセルの消去時に基板電圧を変調するために変調器が使用される。１
つの実施例において、変調器は抵抗器である。たとえば、図２に示されるように
、抵抗器ＲB２０６は基板電極１２６と関連し、メモリセルの消去時に基板電圧 を変調するために使用される。
ことなくＬGATE１３２の短縮化を促進するために、Ｎ＋領域２０４を含む単一拡
散ソース２０２が使用される。この発明によると、メモリセル２００の消去時に
比較的低い正の電圧が基板電極１２６に印加される。これにより、ソース領域２
０２および基板１１０間の電圧差を低減するバックバイアスが得られる。この低
減によりｐｎ接合における横方向の電界が小さくなり、ひいてはメモリセルの消
去時のバンド間電流が減少する。ｐｎ接合におけるバンド間電流を減少させるこ
とにより、ホールトラッピングを最小限にすることができる。発明のある実施例
では、メモリセルの消去時に基板電圧を変調するために変調器が使用される。１
つの実施例において、変調器は抵抗器である。たとえば、図２に示されるように
、抵抗器ＲB２０６は基板電極１２６と関連し、メモリセルの消去時に基板電圧 を変調するために使用される。
【００３４】 図２には単一拡散ソース領域が示されるが、発明のある実施例では短いＮ領域
幅（たとえば少量のリン）に二重拡散ソース領域が採用されることに注目すべき
である。
幅（たとえば少量のリン）に二重拡散ソース領域が採用されることに注目すべき
である。
【００３５】 図３は、２つの異なったタイプのメモリセルの消去時の消去時間およびバンド
間電流量を比較するためのテスト機構を示す。従来のメモリセルのソース領域に
は多量のリンが含まれるがバックバイアスはない。この発明のメモリセルのソー
ス領域には少量のリンが含まれるが基板に（たとえば２．５Ｖの）バックバイア
スが印加される。図３に示されるように、抵抗負荷Ｒがソース領域３４４に接続
され、メモリセルの消去時にソース電圧を変調する。
間電流量を比較するためのテスト機構を示す。従来のメモリセルのソース領域に
は多量のリンが含まれるがバックバイアスはない。この発明のメモリセルのソー
ス領域には少量のリンが含まれるが基板に（たとえば２．５Ｖの）バックバイア
スが印加される。図３に示されるように、抵抗負荷Ｒがソース領域３４４に接続
され、メモリセルの消去時にソース電圧を変調する。
【００３６】 消去時に時間の関数として飽和閾電圧（ＶTSAT）の変化を測定することにより
、従来のセルおよびこの発明のセルの両方の消去時間を決定することができる。
図４は従来（丸）および発明（四角）のメモリセルの例示的な消去時間を示すグ
ラフ図である。図４に示されるように、両メモリセルによって得られるデータ曲
線は似ている。これは、発明の実施例に従って基板にバックバイアスを付与して
もフラッシュメモリセルの消去時間に大きな影響はないことを示す。
、従来のセルおよびこの発明のセルの両方の消去時間を決定することができる。
図４は従来（丸）および発明（四角）のメモリセルの例示的な消去時間を示すグ
ラフ図である。図４に示されるように、両メモリセルによって得られるデータ曲
線は似ている。これは、発明の実施例に従って基板にバックバイアスを付与して
もフラッシュメモリセルの消去時間に大きな影響はないことを示す。
【００３７】 図５は、従来（丸）および発明（四角）のメモリセルの消去にそれぞれ要求さ
れるソース電流の量を示すグラフ図である。この発明（四角で示される）メモリ
セルを消去するのに要求される電流量は従来技術と比較してかなり少なくなって
いる。この電流要求量の減少は、この発明を用いないセルの場合よりも、発明の
実施例を採用するフラッシュメモリセルの消去時のバンド間電流の方が少ないこ
とを示す。
れるソース電流の量を示すグラフ図である。この発明（四角で示される）メモリ
セルを消去するのに要求される電流量は従来技術と比較してかなり少なくなって
いる。この電流要求量の減少は、この発明を用いないセルの場合よりも、発明の
実施例を採用するフラッシュメモリセルの消去時のバンド間電流の方が少ないこ
とを示す。
【００３８】 図６はこの発明の別の実施例を示し、ここではメモリセルの消去時にバンド間
電流を減少するためにｐウェルおよびｎウェルが使用される。図６は図２に類似
し、類似した構成要素には類似した参照符号が付される。
電流を減少するためにｐウェルおよびｎウェルが使用される。図６は図２に類似
し、類似した構成要素には類似した参照符号が付される。
【００３９】 図６に示されるように、ｐウェル６０２は基板１１０にあり、単一拡散ソース
領域２０２およびドレイン領域１０４の両方を収める。図６にはアブラプトＮ＋
ソース領域２０２が示されるが、非常に大きなショートチャネル効果を生み出す
ことなくＬGATEの短縮を促進するために、少量のリンを含む二重拡散ソース領域
をしてもよい。メモリセルの消去時に比較的低い正の電圧をＶpウェル６０４に 印加することにより、ソースｐｎ接合（ソース−ｐウェル接合）にかかる電圧差
を低減するために、ｐウェルバックバイアスが使用される。この電圧差の低減に
よりソースｐｎ接合における横向きの電界が小さくなり、ひいてはメモリセルの
消去時にバンド間電流が減少する。
領域２０２およびドレイン領域１０４の両方を収める。図６にはアブラプトＮ＋
ソース領域２０２が示されるが、非常に大きなショートチャネル効果を生み出す
ことなくＬGATEの短縮を促進するために、少量のリンを含む二重拡散ソース領域
をしてもよい。メモリセルの消去時に比較的低い正の電圧をＶpウェル６０４に 印加することにより、ソースｐｎ接合（ソース−ｐウェル接合）にかかる電圧差
を低減するために、ｐウェルバックバイアスが使用される。この電圧差の低減に
よりソースｐｎ接合における横向きの電界が小さくなり、ひいてはメモリセルの
消去時にバンド間電流が減少する。
【００４０】 図６に示されるように、ｎウェル６０６もまた基板１１０と関連する。ｎウェ
ル６０６はｐウェル６０２を収め、ｐウェルバックバイアスによって引起こされ
る基板１１０への電流を減少するために使用される。メモリセルの消去時に、Ｖ P ウェル６０４に印加される電圧よりもおよそ０．５ボルト高い負の電圧をＶNウ
ェル６０８に印加すると、基板１１０への電流がｎウェル６０６によって減少す
る。
ル６０６はｐウェル６０２を収め、ｐウェルバックバイアスによって引起こされ
る基板１１０への電流を減少するために使用される。メモリセルの消去時に、Ｖ P ウェル６０４に印加される電圧よりもおよそ０．５ボルト高い負の電圧をＶNウ
ェル６０８に印加すると、基板１１０への電流がｎウェル６０６によって減少す
る。
【００４１】 この発明のある実施例では、ｐウェル接続に変調器が直列接続されて、バック
バイアスが基板の（バンド間）電流に比例して印加されるようにする。１つの実
施例において変調器は抵抗器である。たとえば、図７に示されるように、抵抗器
ＲP７０４はＶPウェル６０４と関連し、メモリセルの消去時にｐウェル６０２電
圧を変調するために使用される。さらに、図７に示されるように、発明のある実
施例ではＶPウェル６０４およびＶNウェル６０８が接続されて、ｎウェル６０６
がｐウェル６０２に対して確実に常に逆方向にバイアスされるようにする。
バイアスが基板の（バンド間）電流に比例して印加されるようにする。１つの実
施例において変調器は抵抗器である。たとえば、図７に示されるように、抵抗器
ＲP７０４はＶPウェル６０４と関連し、メモリセルの消去時にｐウェル６０２電
圧を変調するために使用される。さらに、図７に示されるように、発明のある実
施例ではＶPウェル６０４およびＶNウェル６０８が接続されて、ｎウェル６０６
がｐウェル６０２に対して確実に常に逆方向にバイアスされるようにする。
【００４２】 この発明の実施例を採用するメモリセルのバンド間電流の減少を示すために、
発明者はスタックドゲート装置のアレイに対してテストを行なった。アレイ状の
構造はフローティングゲートに直接接続される。以下の実験上の条件が用いられ
た。
発明者はスタックドゲート装置のアレイに対してテストを行なった。アレイ状の
構造はフローティングゲートに直接接続される。以下の実験上の条件が用いられ
た。
【００４３】 フローティングゲートは一定の−５．０ボルト（たとえば「フローティング状
態」ではない）に設定された。
態」ではない）に設定された。
【００４４】 ソース電圧は０ボルトから５．０ボルトまで上昇した。 ドレインはフローティング状態にされた。
【００４５】 基板のバックバイアスは０．５ボルトずつ０ボルトから２ボルトまで上昇した
。
。
【００４６】 これらの実験結果を図８から図１０にグラフ図で示す。実験により、フラッシ
ュメモリセルの基板が０．５ボルトの増分でバックバイアスされた場合にバンド
間電流（ソース電流として測定される）が大幅に減少したことがわかった。フロ
ーティングゲート電流がモニタリングされ、これはメモリ装置の消去時に存在し
たファウラーノルドハイム電流の量を表わす。実験により、メモリ装置の消去時
に基板をバックバイアスしてもファウラーノルドハイム電流は減少しないことが
分かった。
ュメモリセルの基板が０．５ボルトの増分でバックバイアスされた場合にバンド
間電流（ソース電流として測定される）が大幅に減少したことがわかった。フロ
ーティングゲート電流がモニタリングされ、これはメモリ装置の消去時に存在し
たファウラーノルドハイム電流の量を表わす。実験により、メモリ装置の消去時
に基板をバックバイアスしてもファウラーノルドハイム電流は減少しないことが
分かった。
【００４７】 ソース−基板接合はｐｎ接合であるためダイオードに似ている。したがって、
ソース電圧が基板よりも高い正の電圧に維持される限りｐｎ接合は逆バイアス状
態のままである。しかしながら、基板電圧が（たとえば０．５Ｖの）確立された
電位よりも一定量だけソース電圧よりも高くなると、ソースｐｎ接続号は順方向
にバイアスされるようになる。
ソース電圧が基板よりも高い正の電圧に維持される限りｐｎ接合は逆バイアス状
態のままである。しかしながら、基板電圧が（たとえば０．５Ｖの）確立された
電位よりも一定量だけソース電圧よりも高くなると、ソースｐｎ接続号は順方向
にバイアスされるようになる。
【００４８】 図８は、ＶB＝１，１．５および２．０ボルトである基板バイアスＶB値の場合
にソース接合ダイオードは順方向にバイアスされ、この結果大きな負のソース電
流が流れることをグラフ図で示す。したがって、発明のある実施例では、基板バ
イアスＶBが０．５ボルト以下であるときには大きな順方向バイアス電流が見ら れないため、約０．５ボルトの基板バイアスＶB値を用いることにより順方向の バイアスによる影響が防止される。代替的な実施例において、順方向のバイアス
による影響を回避するために、基板バイアスＶBが加えられる前にまたはそれと 同時にソース領域が消去電圧にバイアスされる。たとえば、基板電圧をソース電
圧に比例したレベルに維持する、基板本体に付与された抵抗器を用いて分圧器を
構成することができる。
にソース接合ダイオードは順方向にバイアスされ、この結果大きな負のソース電
流が流れることをグラフ図で示す。したがって、発明のある実施例では、基板バ
イアスＶBが０．５ボルト以下であるときには大きな順方向バイアス電流が見ら れないため、約０．５ボルトの基板バイアスＶB値を用いることにより順方向の バイアスによる影響が防止される。代替的な実施例において、順方向のバイアス
による影響を回避するために、基板バイアスＶBが加えられる前にまたはそれと 同時にソース領域が消去電圧にバイアスされる。たとえば、基板電圧をソース電
圧に比例したレベルに維持する、基板本体に付与された抵抗器を用いて分圧器を
構成することができる。
【００４９】 図９は多数の基板バックバイアスＶB値に対するソース電圧ＶSの関数としてソ
ース電流ＩSを示すグラフ図である。図７の実施例に示されるように、異なった 電圧レベルでメモリの基板にバイアスをかけることによりソース電流ＩSが減少 する。ソース電流ＩSの減少は、基板バイアスＶBが増加するにつれてソース接合
のバンド間電流が少なくなることを示す。実験上の最大電流はトンネル酸化物の
劣化を防止するために最大値に限定または固定された。発明のある実施例で見ら
れるように、およそ４．５ボルトのソース電圧の場合にバンド間電流がさらに大
幅に減少することが期待できる。
ース電流ＩSを示すグラフ図である。図７の実施例に示されるように、異なった 電圧レベルでメモリの基板にバイアスをかけることによりソース電流ＩSが減少 する。ソース電流ＩSの減少は、基板バイアスＶBが増加するにつれてソース接合
のバンド間電流が少なくなることを示す。実験上の最大電流はトンネル酸化物の
劣化を防止するために最大値に限定または固定された。発明のある実施例で見ら
れるように、およそ４．５ボルトのソース電圧の場合にバンド間電流がさらに大
幅に減少することが期待できる。
【００５０】 たとえば、図９に示されるように、ソース電圧ＶSが＋３．６Ｖに設定される 場合、下記のとおりソース電流ＩSは基板バイアスＶB電圧レベルに依存する。
【００５１】 ＶB［ボルト］ ＩS［μＡ］ ０．０ １２４．７０ ０．５ ７１．２９１ １．０ ５０．４７４ １．５ ３３．８５９ ２．０ １９．０３４ 基板バイアス電圧ＶBのレベルが０．０ボルトから２．０ボルトまで増加する 際のソース電流ＩSの減少は、メモリセルの消去時のバンド間電流の減少と相互 に関係する。
【００５２】 図１０は、ソース電圧の増加に上昇に伴う、異なった基板バイアスＶB値に対 するファウラーノルドハイム電流（消去速度）に対する影響を示すグラフ図であ
る。図１０は、ソース電流が制限されない領域のゲート電流（すなわち消去ファ
ウラーノルドハイム電流）に基板バイアス値ＶBは影響を及ぼさないことを示す 。この発明の基板バイアスによる方策は、ソース電流ＩSを制限する必要がない 場合に有益である。なぜなら、図１０に示されるように、バックバイアス電圧を
増加してもゲート電流は大きくならないからである。
る。図１０は、ソース電流が制限されない領域のゲート電流（すなわち消去ファ
ウラーノルドハイム電流）に基板バイアス値ＶBは影響を及ぼさないことを示す 。この発明の基板バイアスによる方策は、ソース電流ＩSを制限する必要がない 場合に有益である。なぜなら、図１０に示されるように、バックバイアス電圧を
増加してもゲート電流は大きくならないからである。
【００５３】 基板にバックバイアス電圧を印加すると、基板からの正の電圧がフローティン
グゲートに結合される。結合はおよそ２５％の比でフローティングゲートの電圧
レベルに影響を及ぼすものと判断されている。この結合によりフローティングゲ
ートの電圧レベルおよびメモリセルの消去特性に影響が及ぼされ得る。
グゲートに結合される。結合はおよそ２５％の比でフローティングゲートの電圧
レベルに影響を及ぼすものと判断されている。この結合によりフローティングゲ
ートの電圧レベルおよびメモリセルの消去特性に影響が及ぼされ得る。
【００５４】 したがって、この発明のある実施例では、フローティングゲートに結合される
正の電圧を補償するために、消去時間が一定となるように制御ゲート電圧および
／またはソース電圧が調節される。
正の電圧を補償するために、消去時間が一定となるように制御ゲート電圧および
／またはソース電圧が調節される。
【００５５】 たとえば、図１１は、種々のバックバイアス機構を採用するメモリセルの消去
特性を示すグラフ図である。図１２に示されるように、ソース電圧Ｖsおよびゲ ート電圧Ｖgは、基板のバックバイアス電圧Ｖbが印加されたときに消去時間が一
定のままとなるように調節され得る。このような制御は下記のバイアス要件に対
応する。
特性を示すグラフ図である。図１２に示されるように、ソース電圧Ｖsおよびゲ ート電圧Ｖgは、基板のバックバイアス電圧Ｖbが印加されたときに消去時間が一
定のままとなるように調節され得る。このような制御は下記のバイアス要件に対
応する。
【００５６】 Ｖg（制御ゲートバイアス）＝−８．５Ｖ Ｖs（ソースバイアス）＝４．５Ｖ Ｖb（基板バイアス）＝０Ｖ このグラフは、２．０ボルトの基板バックバイアスＶbの場合に、ソースバイ アスＶsを０．５ボルトだけ増加させるかまたは制御ゲートバイアスＶgを＋０．
８ボルトだけ（−９．３ボルトまで）低下させるとフラッシュメモリセルの消去
速度を維持できることを示している。
８ボルトだけ（−９．３ボルトまで）低下させるとフラッシュメモリセルの消去
速度を維持できることを示している。
【００５７】 上記実施例は発明を単に例示するものである。以上の開示を読むとさまざまな
代替的な設計が当業者には明らかとなるであろう。たとえば、発明は、ソース領
域ではなくドレインによって消去が行なわれる、いわゆるスプリットゲートトラ
ンジスタに適用されてもよい。
代替的な設計が当業者には明らかとなるであろう。たとえば、発明は、ソース領
域ではなくドレインによって消去が行なわれる、いわゆるスプリットゲートトラ
ンジスタに適用されてもよい。
【００５８】 さらに、上記実施例ではＰ型基板に埋込まれたＮ型ソースおよびドレイン領域
を示したが、この発明はＮ型基板を含むメモリセルに使用されてもよい。この状
況では、この発明の実施例の極性を逆にして、Ｎ型基板を採用するメモリセルの
消去時にバンド間電流を減少させるようにしてもよい。
を示したが、この発明はＮ型基板を含むメモリセルに使用されてもよい。この状
況では、この発明の実施例の極性を逆にして、Ｎ型基板を採用するメモリセルの
消去時にバンド間電流を減少させるようにしてもよい。
【００５９】 以上の詳細な説明において、特定的な実施例について発明を説明した。しかし
ながら、発明の広い精神および範疇から逸脱することなくさまざまな変形および
変更が施されてもよい。したがって明細書および図面は限定を意味するものでは
なく例示的なものであるとみなされるべきである。
ながら、発明の広い精神および範疇から逸脱することなくさまざまな変形および
変更が施されてもよい。したがって明細書および図面は限定を意味するものでは
なく例示的なものであるとみなされるべきである。
【図面の簡単な説明】
【図１】 従来のフラッシュＥＥＰＲＯＭメモリセルの図である。
【図２】 フラッシュメモリセルの消去中にバンド間電流が低減される、こ
の発明に従ったフラッシュＥＥＰＲＯＭメモリセルの第１の実施例の図である。
の発明に従ったフラッシュＥＥＰＲＯＭメモリセルの第１の実施例の図である。
【図３】 この発明の一実施例を用いて、消去時間およびメモリセルの消去
中に生じたバンド間電流量をテストするために用いられるテスト設定を示す図で
ある。
中に生じたバンド間電流量をテストするために用いられるテスト設定を示す図で
ある。
【図４】 従来のメモリセルとこの発明の実施例を用いたメモリセルとの間
の例示的な消去時間のグラフ比較図である。
の例示的な消去時間のグラフ比較図である。
【図５】 この発明の実施例を用いるメモリセルおよび従来のタイプのメモ
リセルを消去するために必要なソース電流量の例示的なグラフ比較の図である。
リセルを消去するために必要なソース電流量の例示的なグラフ比較の図である。
【図６】 この発明の別の実施例の図である。
【図７】 この発明のさらに別の実施例の図である。
【図８】 さまざまな基板バイアス電圧またはバックバイアス電圧に対する
、ソース電圧に対してプロット化されたソース電流のグラフの図である。
、ソース電圧に対してプロット化されたソース電流のグラフの図である。
【図９】 この発明の実施例に対する複数の基板バイアス値に対するソース
電圧の関数としてのソース電流のグラフの図である。
電圧の関数としてのソース電流のグラフの図である。
【図１０】 この発明の実施例に対する、ソース電圧に対しプロット化され
たゲート電流のグラフの図である。
たゲート電流のグラフの図である。
【図１１】 異なる印加される電圧組合せに対する、消去時間に対しプロッ
ト化された飽和しきい値電圧のグラフの図である。
ト化された飽和しきい値電圧のグラフの図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年１月２１日（２０００．１．２１）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】 したがって、フラッシュメモリセルにおいてバンド間電流を低減する一方でそ
れでも不利益なショートチャネル効果を引き起こすことなくゲートサイズ低減を
可能にする方法を考案することは非常に望ましいことである。 請求項１のプリアンブルに従ってフラッシュＥＥＰＲＯＭメモリセルを開示す るＵＳ−Ａ−５ ６５７ ２７１を参照されたい。
れでも不利益なショートチャネル効果を引き起こすことなくゲートサイズ低減を
可能にする方法を考案することは非常に望ましいことである。 請求項１のプリアンブルに従ってフラッシュＥＥＰＲＯＭメモリセルを開示す るＵＳ−Ａ−５ ６５７ ２７１を参照されたい。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】
【発明の概要】 低減されたバンド間電流を伴い、フラッシュメモリセルにおけるゲートサイズ
低減を、不利益なショートチャネル効果を引き起こすことなく可能にするメモリ
装置およびその消去方法が求められている。 この発明は、フラッシュＥＥＰＲＯＭメモリセルであって、 基板と、 フラッシュＥＥＰＲＯＭメモリセルの消去時にソース電圧が印加される、基板 にあるソース領域と、 基板にあるドレイン領域と、 基板上にある第１の酸化物層と、 第１の酸化物層の上にあるフローティングゲートとを含み、フローティングゲ ートはソース領域の少なくとも一部分の上方に配置され、さらに 第２の酸化物層の上にある制御ゲートを含み、制御ゲートはフローティングゲ ートの上方に配置され、フラッシュＥＥＰＲＯＭメモリセルの消去時に制御ゲー トに制御電圧が印加され、 基板上にあり、フラッシュＥＥＰＲＯＭメモリセルの消去時に０でない第１の バイアス電圧を印加するためのバックバイアス接続を特徴とし、第１のバイアス 電圧は、フラッシュＥＥＰＲＯＭメモリセルの消去時に存在するバンド間電流に 比例する、フラッシュＥＥＰＲＯＭメモリセルを提供する。 基板にありかつソース領域およびドレイン領域を収める第１のウェルをさらに 含んでもよく、バックバイアス接続は第１のウェルに結合され、さらに、 フラッシュＥＥＰＲＯＭメモリセルの消去時に第２のバイアス電圧が印加され る、基板上にある基板バイアス接続と、 基板にありかつ第１のウェルを収める第２のウェルとを含み、 基板バイアス接続は、第２のウェルに結合され、フラッシュＥＥＰＲＯＭメモ リセルの消去時に基板への電流を低減する。 メモリセル消去中に第１のバイアス電圧を変調するよう用いられる変調器をバ ックバイアス接続に関連づけてもよい。この変調器は抵抗器であってもよい。 さらに、この発明は、ソース領域、ドレイン領域、基板、および制御ゲートを 有するフラッシュＥＥＰＲＯＭメモリセルを消去するための方法であって、 ソース電圧をソース領域に印加するステップと、 制御電圧を制御ゲートに印加するステップとを含み、制御電圧とソース電圧と の差は、フラッシュＥＥＰＲＯＭメモリセルを消去するのに十分であり、さらに 、 バックバイアス電圧を基板に印加するステップを含み、バックバイアス電圧は 、フラッシュＥＥＰＲＯＭメモリセルの消去時に存在するバンド間電流に比例し て印加される方法を提供する。
低減を、不利益なショートチャネル効果を引き起こすことなく可能にするメモリ
装置およびその消去方法が求められている。 この発明は、フラッシュＥＥＰＲＯＭメモリセルであって、 基板と、 フラッシュＥＥＰＲＯＭメモリセルの消去時にソース電圧が印加される、基板 にあるソース領域と、 基板にあるドレイン領域と、 基板上にある第１の酸化物層と、 第１の酸化物層の上にあるフローティングゲートとを含み、フローティングゲ ートはソース領域の少なくとも一部分の上方に配置され、さらに 第２の酸化物層の上にある制御ゲートを含み、制御ゲートはフローティングゲ ートの上方に配置され、フラッシュＥＥＰＲＯＭメモリセルの消去時に制御ゲー トに制御電圧が印加され、 基板上にあり、フラッシュＥＥＰＲＯＭメモリセルの消去時に０でない第１の バイアス電圧を印加するためのバックバイアス接続を特徴とし、第１のバイアス 電圧は、フラッシュＥＥＰＲＯＭメモリセルの消去時に存在するバンド間電流に 比例する、フラッシュＥＥＰＲＯＭメモリセルを提供する。 基板にありかつソース領域およびドレイン領域を収める第１のウェルをさらに 含んでもよく、バックバイアス接続は第１のウェルに結合され、さらに、 フラッシュＥＥＰＲＯＭメモリセルの消去時に第２のバイアス電圧が印加され る、基板上にある基板バイアス接続と、 基板にありかつ第１のウェルを収める第２のウェルとを含み、 基板バイアス接続は、第２のウェルに結合され、フラッシュＥＥＰＲＯＭメモ リセルの消去時に基板への電流を低減する。 メモリセル消去中に第１のバイアス電圧を変調するよう用いられる変調器をバ ックバイアス接続に関連づけてもよい。この変調器は抵抗器であってもよい。 さらに、この発明は、ソース領域、ドレイン領域、基板、および制御ゲートを 有するフラッシュＥＥＰＲＯＭメモリセルを消去するための方法であって、 ソース電圧をソース領域に印加するステップと、 制御電圧を制御ゲートに印加するステップとを含み、制御電圧とソース電圧と の差は、フラッシュＥＥＰＲＯＭメモリセルを消去するのに十分であり、さらに 、 バックバイアス電圧を基板に印加するステップを含み、バックバイアス電圧は 、フラッシュＥＥＰＲＯＭメモリセルの消去時に存在するバンド間電流に比例し て印加される方法を提供する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】削除
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】削除
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】削除
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】削除
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】削除
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】削除
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】削除
───────────────────────────────────────────────────── フロントページの続き (72)発明者 サーゲイト，ティモシィ・ジェイムズ アメリカ合衆国、94087 カリフォルニア 州、サニィベイル、アーリーン・アベニ ュ、1363 (72)発明者 ルーニング，スコット・ディ アメリカ合衆国、94110 カリフォルニア 州、サン・フランシスコ、トウェンティ ス・ストリート、3030、ナンバー・ビィ (72)発明者 チャン，ベイ−ハン アメリカ合衆国、95129 カリフォルニア 州、サン・ノゼ、ハンティンドン・ドライ ブ、107 (72)発明者 ハダド，サメイア・エス アメリカ合衆国、95123 カリフォルニア 州、サン・ノゼ、ブロッサム・アベニュ、 6277 Ｆターム(参考） 5B025 AA01 AB01 AD08 AD09 AD12 AE06 AE07 AF02 5F083 EP02 EP23 ER03 ER16 ER22 GA05 LA08 5F101 BB05 BC02 BD36 BE07
Claims (25)
- 【請求項１】 フラッシュＥＥＰＲＯＭメモリセルであって、 基板と、 前記フラッシュＥＥＰＲＯＭメモリセルの消去時にソース電圧が印加される基
板にあるソース領域と、 前記基板にあるドレイン領域と、 前記基板の上にある酸化物層と、 前記ソース領域の少なくとも一部分の上方に配置された、前記酸化物層にある
フローティングゲートと、 前記フラッシュＥＥＰＲＯＭメモリセルの消去時に制御電圧が印加される、前
記フローティングゲートの上方に配置された、前記酸化物層にある制御ゲートと
、 前記フラッシュＥＥＰＲＯＭメモリセルの消去時に０ではない第１のバイアス
電圧が印加される、前記基板上にあるバックバイアス接続とを含む、フラッシュ
ＥＥＰＲＯＭメモリセル。 - 【請求項２】 前記ソース電圧が０Ｖから１０Ｖの範囲であり、 前記制御電圧は０Ｖから−２０Ｖの範囲であり、 前記第１のバイアス電圧は０Ｖより高く１０Ｖ以下である、請求項１に記載の
フラッシュＥＥＰＲＯＭメモリセル。 - 【請求項３】 前記ソース電圧および前記制御電圧の差が、フラッシュ消去
時に前記フローティングゲートから前記ソース領域への電子トンネルを引起こす
よう十分に大きい、請求項１に記載のフラッシュＥＥＰＲＯＭメモリセル。 - 【請求項４】 前記基板にありかつ前記ソース領域および前記ドレイン領域
を収める第１のウェルをさらに含み、前記バックバイアス接続は前記第１のウェ
ルに結合され、さらに 前記フラッシュＥＥＰＲＯＭメモリセルの消去時に第２のバイアス電圧が印加
される、前記基板上にある基板バイアス接続と、 前記基板にありかつ前記第１のウェルを収める第２のウェルとを含み、前記基
板バイアス接続は前記第２のウェルに結合されて、前記フラッシュＥＥＰＲＯＭ
メモリセルの消去時に前記基板への電流を低減する、請求項１に記載のフラッシ
ュＥＥＰＲＯＭメモリセル。 - 【請求項５】 前記ソース電圧が０Ｖから１０Ｖの範囲であり、 前記制御電圧は０Ｖから−２０Ｖの範囲であり、 前記第１のバイアス電圧は０Ｖと１０Ｖとの間であり、 前記第２のバイアス電圧は０Ｖと−１０Ｖとの間である、請求項４に記載のフ
ラッシュＥＥＰＲＯＭメモリセル。 - 【請求項６】 前記基板はｐ基板であり、 前記第１のウェルはｐウェルであり、 前記第２のウェルはｎウェルである、請求項４に記載のフラッシュＥＥＰＲＯ
Ｍメモリセル。 - 【請求項７】 前記バックバイアス接続と関連した変調器をさらに含み、前
記変調器はメモリセルの消去時に前記第１のバイアス電圧を変調するために用い
られる、請求項１に記載のフラッシュＥＥＰＲＯＭメモリセル。 - 【請求項８】 前記バックバイアス接続と関連した変調器をさらに含み、前
記変調器はメモリセルの消去時に前記第１のバイアス電圧を変調するために使用
される、請求項４に記載のフラッシュＥＥＰＲＯＭメモリセル。 - 【請求項９】 前記メモリセルの消去時に前記第１のバイアス電圧を変調す
るために使用される変調器が抵抗器である、請求項７に記載のフラッシュＥＥＰ
ＲＯＭメモリセル。 - 【請求項１０】 前記メモリセルの消去時に前記第１のバイアス電圧を変調
するために使用される変調器が抵抗器である、請求項８に記載のフラッシュＥＥ
ＰＲＯＭメモリセル。 - 【請求項１１】 前記バックバイアス接続が前記基板バイアス接続に結合さ
れ、前記バックバイアス接続を前記基板バイアス接続に結合することにより、前
記メモリセルの消去時に前記第１のウェルに対して前記第２のウェルが逆方向に
バイアスされる、請求項８に記載のフラッシュＥＥＰＲＯＭメモリセル。 - 【請求項１２】 前記フラッシュＥＥＰＲＯＭメモリセルの消去時に、前記
第１のバイアス電圧は０ボルトより高く０．５ボルト以下である、請求項１に記
載のフラッシュＥＥＰＲＯＭメモリセル。 - 【請求項１３】 ソース領域、ドレイン領域、基板、および制御ゲートを有
するフラッシュＥＥＰＲＯＭメモリセルを消去するための方法であって、前記方
法は、 ソース電圧を前記ソース領域に印加するステップと、 前記制御ゲートに制御電圧を印加するステップとを含み、前記制御電圧および
前記ソース電圧の差は、前記フラッシュＥＥＰＲＯＭメモリセルを消去するのに
十分であり、さらに 前記基板にバックバイアス電圧を印加するステップを含み、前記バックバイア
ス電圧は、前記ソース領域とおよび前記基板と間ののバンド間電流を減少させる
よう十分である、方法。 - 【請求項１４】 前記基板内の第１のウェルに前記ソース領域および前記ド
レイン領域を収めるステップをさらに含み、前記バックバイアス電圧は前記第１
のウェルに結合され、さらに 前記第１のウェルを第２のウェルに収めるステップを含み、前記第２のウェル
は前記基板内にあり、さらに 基板バイアス電圧を前記第２のウェルに印加するステップを含み、前記基板バ
イアス電圧は前記第１のウェルと前記基板との間の電流を低減するよう十分に大
きい、請求項１３に記載の方法。 - 【請求項１５】 前記ソース電圧を前記ソース領域に印加するステップが、 ０Ｖから１０Ｖの範囲の前記ソース電圧を印加するステップを含み、 前記制御電圧を前記制御ゲートに印加するステップが、０Ｖから−２０Ｖの範
囲の前記制御電圧を印加するステップを含み、 前記バックバイアス電圧を前記基板に印加するステップが、０Ｖよりも高く１
０Ｖ以下である前記バックバイアス電圧を印加するステップを含む、請求項１３
に記載の方法。 - 【請求項１６】 前記バックバイアス電圧の印加と同時にまたはそれに先立
って前記ソース電圧を印加するステップをさらに含む、請求項１３に記載の方法
。 - 【請求項１７】 前記バックバイアス電圧を印加するステップが、前記フラ
ッシュＥＥＰＲＯＭメモリセルの消去時に０ボルトよりも高く０．５ボルト以下
の範囲の前記バックバイアス電圧を印加するステップを含む、請求項１３に記載
の方法。 - 【請求項１８】 前記バックバイアス電圧を変調器に関連付けるステップを
さらに含み、前記変調器は、前記メモリセルの消去時に前記バックバイアス電圧
を変調するために使用される、請求項１３に記載の方法。 - 【請求項１９】 前記バックバイアス電圧に前記変調器を関連付けるステッ
プが、前記バックバイアス電圧に抵抗器を関連付けるステップを含み、前記抵抗
器は、前記メモリセルの消去時に前記バックバイアス電圧を変調するために使用
される、請求項１８に記載の方法。 - 【請求項２０】 前記メモリセルの消去時に前記基板バイアス電圧の印加と
同時にまたはそれに先立って前記バックバイアス電圧を印加するステップをさら
に含む、請求項１４に記載の方法。 - 【請求項２１】 ソース領域、ドレイン領域、基板、および制御ゲートを有
するフラッシュＥＥＰＲＯＭメモリセルを消去するための方法であって、前記方
法は、 ソース電圧を前記ソース領域に印加するステップと、 制御電圧を前記制御ゲートに印加するステップとを含み、前記制御電圧および
前記ソース電圧の差は、前記フラッシュＥＥＰＲＯＭメモリセルを消去するよう
十分であり、さらに バックバイアス電圧を前記基板に印加するステップを含み、前記バックバイア
ス電圧は、前記フラッシュＥＥＰＲＯＭメモリセルの消去時に存在するバンド間
電流に比例して印加される、方法。 - 【請求項２２】 前記バック電圧を印加するステップが、 前記基板に変調器を直列接続するステップと、 前記基板に直列接続された前記変調器に前記バックバイアス電圧を印加するス
テップとをさらに含む、請求項２１に記載の方法。 - 【請求項２３】 前記基板内の第１のウェルに前記ソース領域および前記ド
レイン領域を収めるステップと、 前記第１のウェルに変調器を直列接続するステップとをさらに含み、前記バッ
クバイアス電圧は前記変調器に結合され、さらに 第２のウェルに前記第１のウェルを収めるステップを含み、前記第２のウェル
は前記基板内にあり、 さらに 前記第２のウェルに基板バイアス電圧を印加するステップを含み、前記基板バ
イアス電圧は、前記第１のウェルと前記基板との間の電流を低減するよう十分に
大きい、請求項２１に記載の方法。 - 【請求項２４】 前記基板に前記変調器を直列接続するステップが、前記基
板に抵抗器を直列接続するステップを含み、 前記基板に直列接続された前記変調器に前記バックバイアス電圧を印加するス
テップが、前記基板に直列接続された前記抵抗器に前記バックバイアス電圧を印
加するステップを含む、請求項２２に記載の方法。 - 【請求項２５】 前記第１のウェルに前記変調器を直列接続するステップが
、前記第１のウェルに抵抗器を直列接続するステップを含み、前記バックバイア
ス電圧は前記抵抗器に結合される、請求項２３に記載の方法。
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- 1998-12-18 DE DE69804013T patent/DE69804013T2/de not_active Expired - Lifetime
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-
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