KR100447417B1 - 불휘발성 반도체 기억장치 - Google Patents

불휘발성 반도체 기억장치 Download PDF

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KR100447417B1
KR100447417B1 KR10-2001-0052125A KR20010052125A KR100447417B1 KR 100447417 B1 KR100447417 B1 KR 100447417B1 KR 20010052125 A KR20010052125 A KR 20010052125A KR 100447417 B1 KR100447417 B1 KR 100447417B1
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고타니히사카즈
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마쯔시다덴기산교 가부시키가이샤
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Abstract

본 발명은 워드선 방향으로 메모리 셀을 치환해도 과소거가 발생하지 않고 또한 구제 효율이 좋은 불휘발성 반도체 기억장치를 제공하는 것으로서, 정규 메모리 셀 어레이(71∼7n)와 용장성 메모리 셀 어레이(8)의 데이터를 소거하는 소거 바이어스 회로(101∼10n)와, 불량 어드레스 정보를 디코드하는 소거 디코드 회로(121∼12(n-1))와, 소거 디코드 신호에 따라 불량 어드레스 정보를 격납하고, 그에 따라 소거 바이어스 회로를 절환 제어하기 위해, 전단에 의해 후단이 제어되도록 직렬 접속된 용장성 제어회로(111∼11(n-1))를 구비하고, 데이터 소거시에, 용장성 제어회로는 소거 바이어스 회로를 절환 제어하고, 용장성 메모리 셀 어레이로 치환된 정규 메모리 셀 어레이, 또한 미사용의 용장성 메모리 셀 어레이의 제어 게이트에 접속된 워드선과 소스선(9, 9R)에의 소거 바이어스의 인가를 금지시킨다.

Description

불휘발성 반도체 기억장치{Nonvolatile semiconductor memory device}
본 발명은 부유 게이트에 정보를 기억하는 불휘발성 반도체 기억장치에 관한 것이다.
부유 게이트에의 전하의 축적의 유무에 따라 정보를 기억하는 불휘발성 반도체 메모리로서, 메모리 셀의 정보를 일괄해서 소거하는 플래시 메모리가 있다. 도24에 종래의 플래시 메모리의 어레이 구성을 도시한다. 도24에서 1은 부유 게이트와 제어 게이트로 이루어지는 불휘발성 메모리 셀, 2는 불휘발성 메모리 셀(1)의 제어 게이트에 접속되는 워드선, 3은 비트선, 4는 소스선이다. 도24에서 알 수 있는 바와같이, 워드선(2)과 비트선(3)의 교점에 각 불휘발성 메모리 셀(1)이 독립하여 형성된다.
불휘발성 메모리 셀(1)의 데이터를 소거할 때는 워드선(2)과 소스선(4)에 고전압을 인가하여 행한다. 또한, 소거시는 전체 워드선에 소거 블록 디코더(6)에 의해 선택되는 스위치 소자(5)를 통하여 동일 전압(VNEG)이 인가된다. 한편, 판독, 기입시에는 도24에는 도시되어 있지 않은 선택회로에 의해 각 불휘발성 메모리 셀이 독립하여 선택된다. 소스선(4)도 워드선(2)과 마찬가지로 소거시는 일괄하여 동일의 전압(VPOS)이 인가된다. 즉, 소거시에는 일괄하여 데이터가 소거된다.
이와 같은 불휘발성 메모리에 불량이 발생한 경우의 용장 구제를 행하기 위해, 정규 메모리 셀 어레이(7)에 인접시켜 용장 메모리 셀 어레이(8)를 배치하는데, 비트선(3)은 공통으로 한다. 이 때, 용장 워드선(2R)을 사용하는 경우, 불량 비트를 가지는 워드선은 사용되지 않지만, 소거 회로가 동일하므로, 불량 워드선에 연결되는 셀에도 소거 전압이 인가되어, 다른 정상 워드선(2)보다 과도하게 소거가 걸리고, 불량 워드선에 연결되는 메모리 셀이 디프레션화되어, 판독시에 비트선 리크가 발생하여 오동작한다는 문제가 있었다.
이러한 문제를 해결하기 위해, 예를들면, 일본국 특개평 7-230700호 공보는 치환된 불량 셀의 소스선에 소거 바이어스가 인가되지 않는 방법을 제안하고 있는데, 본 방법을 이용한 경우, 워드선에는 소거의 바이어스가 인가되므로, 역시, 부유 게이트로부터 전하가 제거되어 과소거가 발생할 가능성이 있다.
또한, 다른 방법으로서, 일반적으로 도25에 도시되는 바와같이, 소거 블록마다 용장 워드선을 형성하는 방법이 있다. 예컨대, 도25에 도시하는 바와같이, 제2 정규 소거 블록(72)에 불량이 있는 경우, 제2 정규 소거 블록(72)은 용장 소거 블록(8)으로 치환되는데, 제2 정규 소거 블록(72)은 영구히 액세스되지 않으므로, 소거 바이어스가 인가되지 않아, 상술의 과소거의 문제는 발생하지 않는다.
그러나, 통상, 이 소거 블록의 단위는 수십 K비트로부터 수백 K비트의 단위로 되고, 한개의 불량에 대해 치환되는 단위가 소거 블록과 동일한 사이즈이므로 구제 효율이 매우 나쁘다는 문제가 있다.
본 발명은 상기 문제에 감안하여 이루어진 것으로, 그 목적은 워드선 방향으로 메모리 셀을 치환해도 과소거가 발생하지 않고, 또한 구제 효율이 좋은 불휘발성 반도체 기억장치를 제공하는 것에 있다.
상기의 목적을 달성하기 위해, 본 발명에 관한 제1 불휘발성 반도체 기억장치는 제어 게이트 및 부유 게이트를 구비하여 이루어지는 불휘발성 메모리 셀을 복수개 배열하여 이루어지는 N(N은 자연수)개의 정규 메모리 셀 어레이와, 상기 정규 메모리 셀 어레이를 구성하는 불휘발성 메모리 셀과 동일 구성의 불휘발성 메모리 셀을 복수개 배열하여 이루어지는 1개의 용장 메모리 셀 어레이와, 상기 N개의 정규 메모리 셀 어레이 및 상기 1개의 용장 메모리 셀 어레이에 기억된 데이터를 소거하기 위한 소거 바이어스를 인가하는 (N+1)개의 소거 바이어스 회로와, 불량 어드레스 정보를 디코드하는 N개의 소거 디코드 회로와, 상기 N개의 소거 디코드 회로중 어느 하나로부터의 출력신호에 따라 불량 어드레스 정보를 격납하고, 상기 불량 어드레스 정보에 따라 상기 (N+1)개의 소거 바이어스 회로를 절환 제어하기 위해, 전단에 의해 후단이 제어되도록 직렬 접속된 N개의 용장 제어 회로를 구비하고, 상기 (N+1)개의 소거 바이어스 회로는 데이터 소거시에 상기 N개의 용장 제어 회로에 의한 절환 제어하에서 상기 1개의 용장 메모리 셀 어레이로 치환된 상기 N개의 정규 메모리 셀 어레이중 어느 하나의 제어 게이트에 접속된 워드선 및 소스선에의 소거 바이어스의 인가를 금지함과 동시에, 미사용의 상기 용장 메모리 셀 어레이의 제어 게이트에 접속된 워드선 및 소스선에의 소거 바이어스의 인가를 금지하는 것을 특징으로 한다.
제1의 불휘발성 반도체 기억장치에 있어서, 상기 N개의 정규 메모리 셀 어레이의 1개의 어레이 사이즈는 상기 용장 메모리 셀 어레이와 동일한 사이즈이고, 또한 최소 소거 블록 사이즈와 동등하던지 혹은 그보다도 작은 것이 바람직하다.
또한, 제l의 불휘발성 반도체 기억장치에 있어서, 상기 (N+1)개의 소거 바이어스 회로는 상기 N개의 소거 디코드 회로에서의 출력신호에 의거하는 상기 N개의 용장 제어회로에 의한 절환 제어하에서 상기 N개의 정규 메모리 셀 어레이와 상기 1개의 용장 메모리 셀 어레이 중, 임의의 개수의 메모리 셀 어레이에 소거 바이어스를 인가하는 것이 바람직하다.
또한, 제1의 불휘발성 반도체 기억장치에 있어서, 상기 N개의 용장 제어회로의 각각은 상기 소거 디코드 회로의 출력신호 및 불량 어드레스 프로그램 활성화 신호를 받는 입력단자와, 인접하는 한쪽의 상기 소거 바이어스 회로에 소거 바이어스 활성화 신호를 절환 출력하는 제1 출력단자와, 인접하는 다른쪽의 상기 소거 바이어스 회로에 상기 소거 바이어스 활성화 신호를 절환 출력하는 제2 출력단자를 가지고, 인접하는 한쪽의 용장 제어회로의 제2 출력단자는 인접하는 다른쪽의 용장 제어 회로의 제1 출력단자와 공통 접속되고, 또한, 상기 N개의 용장 제어 회로의 각각은 상기 불량 어드레스 프로그램 활성화 신호가 활성화된 경우, 상기 소거 디코드 회로의 출력 신호에 의거하여 불량 어드레스 정보를 격납하고, 상기 N개의 용장 제어 회로중, 상기 불량 어드레스 정보가 격납된 용장 제어 회로는 후단의 용장 제어 회로에 상기 소거 바이어스 활성화 신호를 출력하는 단자를 절환하도록 제어하는 것이 바람직하다.
상기의 구성에 의하면, 사용하지 않은 메모리 셀 어레이의 워드선 및 소스선에는 소거 바이어스가 인가되지 않으므로, 메모리 셀에 대한 과잉 소거는 발생하지 않아, 비트선 리크에 의한 오동작을 방지할 수 있다. 또한, 워드선 단위에서의 정규 메모리 셀 어레이와 용장 메모리 셀 어레이의 치환이 가능해지므로, 종래의 소거 블록 단위의 치환보다도 높은 구제 효율을 실현할 수 있다.
또한, 제1의 불휘발성 반도체 기억장치에 있어서, 상기 N개의 용장 제어 회로의 각각은 상기 불량 어드레스 정보를 격납하기 위해, 제어 게이트 및 부유 게이트를 가지는 불휘발성 메모리 셀을 포함하는 것이 바람직하다.
이 경우, 상기 N개의 용장 제어회로의 각각은 게이트가 전단의 용장 제어회로에 접속되고, 소스가 제1의 전원선에 접속되며, 드레인이 공통 노드에 접속된 불휘발성 메모리 셀과, 게이트가 상기 불휘발성 메모리 셀의 게이트에 접속되고, 소스가 제2의 전원선에 접속되며, 드레인이 상기 공통 노드에 접속된 제1의 PM0S 트랜지스터와, 게이트가 후단의 용장 제어 회로에 접속되고, 소스가 상기 제2의 전원선에 접속되며, 드레인이 상기 공통 노드에 접속된 제2의 PMOS 트랜지스터와, 입력단자가 상기 공통 노드에 접속되고, 출력단자가 상기 제2의 PMOS 트랜지스터의 게이트에 접속된 인버터와, 게이트가 불량 어드레스 프로그램 활성화 신호를 받아, 드레인이 상기 공통 노드에 접속되고, 소스가 상기 소거 디코드 회로로부터의 불량 어드레스 정보를 받는 제1의 NMOS 트랜지스터와, 게이트가 상기 인버터의 출력단자에 접속되고, 소스가 상기 소거 바이어스 활성화 신호를 절환 출력하는 상기 제1 출력단자로서 기능하고, 드레인이 상기 제1의 NMOS 트랜지스터의 소스에 접속된 제2의 NMOS 트랜지스터와 게이트가 상기 인버터의 입력단자에 접속되고, 소스가 상기 소거 바이어스 활성화 신호를 절환 출력하는 상기 제2 출력단자로서 기능하고, 드레인이 상기 제1의 NMOS 트랜지스터의 소스에 접속된 제3의 NMOS 트랜지스터를 구비하는 것이 바람직하다.
이 구성에 의하면, 소거 디코드 신호를 통하여 불량 어드레스 정보를 용장 제어 회로에 격납하므로, 용장 제어신호는 불량 어드레스 프로그램 활성화 신호(FAPEN)만으로, 용장 디코드를 위한 신호를 다수 준비할 필요가 없어, 간편한 레이 아웃으로 워드선 단위에서의 치환이 가능해진다.
또는, 제1의 불휘발성 반도체 기억장치에 있어서, 상기 N개의 용장 제어 회로의 각각은 상기 불량 어드레스 정보를 격납하기 위해, 인버터 2개를 구비한 스터틱 메모리 셀을 포함하는 것이 바람직하다.
이 경우, 상기 N개의 용장 제어회로의 각각은 제1 및 제2의 인버터를 가지고, 상기 제1의 인버터의 입력단자는 상기 제2의 인버터의 출력단자에, 상기 제1의 인버터의 출력단자는 상기 제2의 인버터의 입력단자에 접속되어 이루어지는 공전(static)형 메모리 셀과, 게이트가 불량 어드레스 프로그램 활성화 신호를 받고, 드레인이 상기 스터틱 메모리 셀의 한쪽 입출력 단자에 접속되며, 소스가 상기 소거 디코드 회로에서의 불량 어드레스 정보를 받는 제1의 NMOS 트랜지스터와 게이트가 상기 스터틱 메모리 셀의 다른쪽 입출력 단자에 접속되고, 소스가 제1의 전원선에 접속된 제2의 NMOS 트랜지스터와 게이트가 전단(前段)의 용장 제어 회로에 접속되고, 드레인이 공통 노드에 접속되며, 소스가 상기 제2의 NMOS 트랜지스터의 드레인에 접속된 제3의 NMOS 트랜지스터와 게이트가 상기 제3의 NMOS 트랜지스터의게이트에 접속되고, 드레인이 상기 공통 노드에 접속되며, 소스가 제2의 전원선에 접속된 제1의 PMOS 트랜지스터와 게이트가 후단의 용장 제어회로에 접속되고, 소스가 상기 제2의 전원선에 접속되며, 드레인이 상기 공통 노드에 접속된 제2의 PMOS 트랜지스터와 입력단자가 상기 공통 노드에 접속되며, 출력단자가 상기 제2의 PMOS 트랜지스터의 게이트에 접속된 제3의 인버터와 게이트가 상기 제3의 인버터의 출력단자에 접속되고, 소스가 상기 소거 바이어스 활성화 신호를 절환 출력하는 상기 제1출력 단자로서 기능하고, 드레인이 상기 제1의 NMOS 트랜지스터의 소스에 접속된 제4의 NMOS 트랜지스터와 게이트가 상기 제3의 인버터의 입력단자에 접속되고, 소스가 상기 소거 바이어스 활성화 신호를 절환 출력하는 상기 제2 출력단자로서 기능하고, 드레인이 상기 제l의 NMOS 트랜지스터의 소스에 접속된 제5의 NMOS 트랜지스터를 구비하는 것이 바람직하다.
이 구성에 의하면, 불량 어드레스 정보를 격납하기 위해, 스터틱 메모리 셀을 사용하고 있으므로, 고전압을 인가할 필요가 없고, 고내압의 디바이스를 사용하지 않아도 되며, 결과적으로 내압을 확보하기 위한 큰 분리폭, 긴 채널 길이, 채널 오프 셋 등이 불필요하게 되어, 레이아웃이 간편화된다.
상기의 목적을 달성하기 위해, 본 발명에 관한 제2의 불휘발성 반도체 기억장치는 복수의 소거용 어드레스 신호가 입력되고, 복수의 제1의 소거용 프리 디코드 신호 및 복수의 제2의 소거용 프리 디코드 신호를 출력하는 소거 프리 디코드 회로와 상기 제1의 소거용 프리 디코드 신호 및 상기 제2의 소거용 프리 디코드 신호가 입력되고, 복수의 소거용 디코드 신호를 출력하는 소거 디코드 회로를 구비하고, 상기 복수의 소거용 어드레스 신호의 임의의 조합에 의해, 상기 제1의 소거용 프리 디코드 신호중 원하는 수의 소거용 프리 디코드 신호가 활성화되고, 또한, 상기 제2의 소거용 프리 디코드 신호중 원하는 수의 소거용 프리 디코드 신호가 활성화되어, 원하는 수의 소거용 디코드 신호가 활성화되는 것을 특징으로 한다.
이 구성에 의하면, 불휘발성 메모리 어레이의 소거 블록 사이즈를 동일의 소거 디코드 회로에서 탄력적으로 설정할 수 있고, 메모리 칩의 용도에 따라 용이하게 소거 회로의 변경이 가능하다.
제2의 불휘발성 반도체 기억장치에 있어서, 상기 소거 프리 디코드 회로는 상기 복수의 소거용 어드레스 신호가 입력되고, 상기 복수의 소거용 어드레스 신호와 같은 수의 복수의 어드레스 축퇴화(縮退化) 신호를 출력하는 어드레스 축퇴화 회로와, 상기 복수의 소거용 어드레스 신호 및 상기 복수의 어드레스 축퇴화 신호가 입력되며, 상기 복수의 소거용 프리 디코드 신호를 출력하는 다중화 프리 디코드 회로를 구비하고, 상기 복수의 소거용 어드레스 신호의 조합에 의해, 임의의 어드레스 축퇴화 신호가 생성되고, 상기 복수의 소거용 어드레스 신호중 임의의 어드레스가 축퇴화되고, 임의의 소거용 프리 디코드 신호가 다중화되는 것이 바람직하다.
이 구성에 의하면, 어드레스 축퇴화 회로와 다중화 프리 디코드 회로가 별개로 형성되어 있으므로, 동일의 소거 프리 디코드 회로에서 어드레스 축퇴화 회로의 내용의 변경만으로 소거용 프리 디코드 신호의 다중화 조합이 가능하고, 메모리 칩의 용도에 따라 용이하게 소거 회로의 변경이 가능하다.
이 경우, 상기 어드레스 축퇴화 회로는 상기 복수의 소거용 어드레스 신호가 입력되는 디코드 회로와, 상기 디코드 회로의 전체 출력이 입력되고, 상기 어드레스 축퇴화 신호를 출력하는 조합 논리 소자군을 구비하는 것이 바람직하다. 또한, 상기 조합 논리 소자군을 구성하는 논리 소자는 논리합 회로이고, 또한, 상기 복수의 소거용 어드레스 신호와 같은 수의 복수의 제어신호가 입력되고, 상기 복수의 소거용 어드레스 신호와 상기 복수의 제어신호의 조합에 의해, 상기 어드레스 축퇴화 신호를 출력하는 것이 바람직하다. 또한, 상기 복수의 제어신호는 동일 기판상의 상기 어드레스 축퇴화 회로와는 별도의 장소에 배치된 정보 기억 수단에 격납되어 있는 것이 바람직하다.
상기의 구성에 의하면, 동일 칩에 있어서 제어신호의 내용을 변경함으로써 어드레스 축퇴의 조합을 변경하는 것이 가능하고, 동일 칩으로 소거 블록 사이즈를 가변시킬 수 있으므로, 많은 용도에 대응시킬 수 있다.
또한, 제2의 불휘발성 반도체 기억장치에 있어서, 상기 조합 논리 소자군을 구성하는 논리소자는 상기 복수의 소거용 어드레스 신호와 같은 수의 다수의 불휘발성 메모리 셀을 포함하는 논리합 회로이고, 상기 복수의 불휘발성 메모리 셀의 제어 게이트에 각각 상기 복수의 소거용 어드레스 신호가 공급되고, 상기 복수의 불휘발성 메모리 셀의 드레인은 공통 접속되어 상기 논리합 회로의 출력 노드를 구성하고, 상기 논리합 회로는 상기 복수의 소거용 어드레스 신호와 상기 복수의 불휘발성 메모리 셀에 격납된 정보와의 조합에 의해 상기 어드레스 축퇴화 회로를 출력하는 것이 바람직하다. 이 경우, 상기 불휘발성 메모리 셀의 제어 게이트에 각각상기 복수의 소거용 어드레스 신호를 공급하고, 상기 논리합 회로의 출력 노드에 원하는 전압을 인가함으로써, 원하는 정보가 상기 불휘발성 메모리 셀에 격납되는 것이 바람직하다.
상기의 구성에 의하면, 동일 칩에 있어서 어드레스 축퇴화 회로내의 불휘발성 메모리 셀의 내용을 변경함으로써, 어드레스 축퇴의 조합을 변경하는 것이 가능하고, 동일 칩으로 소거 블록 사이즈를 가변시킬 수 있으므로, 많은 용도에 대응시킬 수 있다. 또한, 여분의 제어 신호선의 개수를 삭감할 수 있어, 레이아웃 면적을 축소화할 수 있다.
또한, 제1의 불휘발성 반도체 기억장치는 복수의 소거용 어드레스 신호가 입력되고, 상기 복수의 소거용 어드레스 신호와 같은 수의 복수의 어드레스 축퇴화 신호를 출력하는 어드레스 축퇴화 회로와, 복수의 소거용 어드레스 신호 및 상기 복수의 어드레스 축퇴화 신호가 입력되고, 복수의 제1의 소거용 프리 디코드 신호 및 복수의 제2의 소거용 프리 디코드 신호를 출력하는 다중화 프리 디코드 회로를 가지는 소거 프리 디코드 회로를 구비하며, 상기 소거 디코드 회로는 상기 소거 프리 디코드 회로에서의 상기 제1의 소거용 프리 디코드 신호 및 상기 제2의 소거용 프리 디코드 신호가 입력되고, 출력하는 소거용 디코드 신호에 의해, 상기 정규 메모리 셀 어레이를 복수의 조합의 임의의 개수분만큼 활성화하여, 그 중 임의의 하나의 정규 메모리 셀 어레이의 불량 어드레스를 구제하는 것이 바람직하다. 이 경우, 상기 소거 디코드 회로는 소거 모드시와 프로그램 모드시에서 공용되고, 활성화되는 상기 어드레스 축퇴화 신호를 소거 모드시와 프로그램 모드시에서 변화시켜 프로그램 모드시의 소스선의 선택수를 소거 모드시보다 적게 하는 것이 바람직하다.
상기의 구성에 의하면, 프로그램 모드시에 바이어스가 인가되는 소스선의 개수를 소거 모드시보다 적게 하는 것이 가능하므로, 소스선 디스터브를 완화할 수 있어, 고신뢰성을 확보할 수 있다.
도1은 본 발명의 제1의 실시형태에 관한 불휘발성 반도체 기억장치의 메모리 셀 어레이 구성도,
도2는 본 발명의 제1의 실시형태에 관한 불휘발성 반도체 기억장치의 초기화 동작을 설명하기 위한 도면,
도3은 본 발명의 제1의 실시형태에 관한 불휘발성 반도체 기억장치의 메모리 셀에 불량이 없는 경우의 동작을 설명하기 위한 도면,
도4는 본 발명의 제1의 실시형태에 관한 불휘발성 반도체 기억장치의 메모리 셀에 불량이 있는 경우의 동작을 설명하기 위한 도면,
도5는 도1에 도시하는 용장 제어회로의 내부 구성을 도시하는 회로도,
도6은 도1에 도시하는 용장 제어회로의 초기화 동작을 설명하기 위한 도면,
도7은 메모리 셀에 불량이 없는 경우의 도1에 도시하는 용장 제어회로의 동작을 설명하기 위한 도면,
도8은 메모리 셀에 불량이 있는 경우의 도1에 도시하는 용장 제어회로의 동작을 설명하기 위한 도면,
도9는 본 발명의 제2의 실시형태에 관한 불휘발성 반도체 기억장치의 용장 제어회로의 내부 구성을 도시하는 회로도,
도10은 도9에 도시하는 용장 제어회로의 초기화 동작을 설명하기 위한 도면,
도11은 메모리 셀에 불량이 없는 경우의 도9에 도시하는 용장 제어회로의 동작을 설명하기 위한 도면,
도12는 메모리 셀에 불량이 있는 경우의 도9에 도시하는 용장 제어회로의 동작을 설명하기 위한 도면,
도13은 본 발명의 제3의 실시 형태에 관한 불휘발성 반도체 기억장치의 소거 디코드 회로 및 소거 프리 디코드 회로의 구성을 도시하는 블록도,
도14a는 종래 방식에 의한 소거용 어드레스 신호에 대한 소거용 프리 디코드 신호의 관계를 도시하는 도면,
도14b는 제3의 실시형태 방식에 의한 소거용 어드레스 신호에 대한 소거용 프리 디코드 신호의 관계를 도시하는 도면,
도15는 도13의 구체예를 도시하는 회로도,
도16은 도15의 OR 회로(30)의 제1의 구체예를 도시하는 내부 회로도,
도17은 도15의 OR 회로(30)의 제2의 구체예를 도시하는 내부 회로도,
도18은 도15의 OR 회로(30)의 제3의 구체예를 도시하는 내부 회로도,
도19는 본 발명의 제3의 실시형태에 관한 불휘발성 반도체 기억장치의 메모리 어레이 구성도,
도20은 도19의 메모리 어레이 구성으로, 메모리 셀에 불량이 없고, 소거 디코드 회로(121∼124)의 출력이 다중화된 경우의 동작을 도시하는 도면,
도21은 도19의 메모리 어레이 구성으로, 소거 디코드 회로(125∼128)의 출력이 다중화된 경우의 동작을 도시하는 도면,
도22는 도19의 메모리 어레이 구성으로, 정규 메모리 셀 어레이(73)에 불량이 있어, 소거 디코드 회로(121∼124)의 출력이 다중화된 경우의 동작을 도시하는 도면,
도23은 도19의 메모리 어레이 구성으로, 정규 메모리 셀 어레이(73)에 불량이 있어, 소거 디코드 회로(125∼128)의 출력이 다중화된 경우의 동작을 도시하는 도면,
도24는 하나의 종래예에 의한 불휘발성 반도체 기억장치의 메모리 셀 어레이 구성도,
도25는 다른 종래예에 의한 불휘발성 반도체 기억장치의 메모리 셀 어레이 구성도이다.
<도면의 상세한 부분에 대한 부호의 설명>
1 : 불휘발성 메모리 셀 2 : 워드선
2R : 용장 워드선 3 : 비트선
4 : 소스선 5 : 스위치 소자
8 : 용장 메모리 셀 어레이
9 : 정규 메모리 셀 어레이의 워드선, 소스선
13 : 초기화 회로 14 : 불휘발성 메모리 셀
15, 16 : PMOS 트랜지스터 17 : 인버터
18, 19, 20, 23, 24 : NMOS 트랜지스터
22 : 스터틱 메모리 셀
이하, 본 발명의 바람직한 실시형태에 관해, 도면을 참조하여 설명한다.
(제1의 실시 형태)
도1은 본 발명의 제1의 실시형태에 관한 불휘발성 반도체 기억장치의 메모리 어레이 구성도이다.
도1에서, 71, 72, 73, …, 7n은 정규 메모리 셀 어레이, 8은 용장 메모리 셀 어레이, 9는 정규 메모리 셀 어레이(71∼7n)의 워드선 및 소스선, 9R은 용장 메모리 셀 어레이(8)의 워드선 및 소스선, 101, 102, 103,…10n은 소거 바이어스 회로, 111, 112, 113, …, 11(n-1)은 용장 제어회로, 121, 122, 123, …, 12(n-1)은 소거 디코드 회로, 13은 초기화 회로, FAPEN은 불량 어드레스 프로그램 활성화 신호, ERDEC는 소거용 어드레스선, RST은 초기화 신호이다.
우선, 본 실시형태의 설명에 있어, 용장 제어회로(111∼11(n-1))에 대해 설명한다.
(n-1)개의 용장 제어회로(111∼11(n-1))는 도시와 같이 직렬 접속되어 있고, 초단의 용장 제어회로(111)는 초기화 회로(13)에 접속되어 있다. 또한, 용장 제어회로(111∼11(n-1))는 불량 어드레스 정보를 격납하는 기억수단을 가지고 있다. 정규 메모리 셀 어레이(71∼7n)중 어느 하나와 용장 메모리 셀 어레이(8)의 절환은 직렬 접속된 용장 제어회로(111∼11(n-1))와, 초기화 회로(13)의 출력신호(13A) 또는 용장 제어회로(111∼11(n-2))의 각 출력신호(111A∼11(n-2)A)와, 용장 제어회로(111∼11(n-1))에 격납된 불량 어드레스 정보에 의해 행해진다.
다음에, 정규 메모리 셀 어레이(71∼7n)중 어느 하나와 용장 메모리 셀 어레이(8)의 절환의 순서에 대해 도1 및 도2∼도4를 참조하여 설명한다.
(1) 불량 어드레스 정보를 용장 제어회로(111∼11(n-1))에 격납시킨다.
우선, 칩 외부로부터, 혹은 도시되지 않은 불량 어드레스 프로그램 영역으로부터 불량 정보를 소거 디코드선 ERDEC로 송출하면, 소거 디코드 회로(121∼12(n-1))의 각 출력신호(121A∼12(n-1)A)중 어느 하나가 논리「H」레벨로 되고, 동시에 불량 어드레스 프로그램 활성화 신호(FAPEN)가 활성화되어, 용장 제어회로(111∼11(n-1))에 내장된 어느 하나의 불량 어드레스 격납부에 불량 어드레스 정보가 격납된다. 용장 제어회로(111∼11(n-1))중, 불량정보가 격납된 1개의 용장 제어회로는 전단의 반전신호를 후단으로 송출하고, 한편, 불량정보가 격납되어 있지 않은 다른 용장 제어회로는 전단의 동일 레벨의 신호를 후단으로 송출한다.
(2) 초기화 회로(13)에 인가하는 초기화 신호(RST)를 활성화하고, 초기화 회로(13)의 출력 신호(13A)를 예컨대 논리「L」레벨로 하여, 용장 제어회로(111∼11(n-1))를 초기화한다.
이 때, 용장 제어회로(111∼11(n-1))의 각 출력 신호(111A∼11(n-2))도 모두 논리 「L」레벨로 된다(도2를 참조).
(3) 초기화 신호(RST)를 비활성화하고, 초기화 회로(13)의 출력신호(13A)를 예컨대 논리「H」레벨로 한다.
이 때, 직렬 접속된 용장 제어회로(111∼11(n-2))의 각 출력신호(111A∼111(n-2)A)가 후단으로 연달아 전송되지만, 불량 어드레스 정보에 따라 상태가 다르다.
우선, 불량이 없는 경우는 용장 제어회로(111)에 입력되는 초기화 회로(13)의「H」레벨의 출력신호(13A)에 따라, 용장 제어회로(112∼11(n-1))의 각각에는 「H」레벨 신호(111A∼11(n-2)A)가 전송된다(도3을 참조).
한편, 불량이 있는 경우, 예컨대 도4에 도시하는 바와같이 용장 제어회로(112)에 불량정보가 격납되어 있는 경우는 용장 제어회로(112)로부터는 전단의 용장 제어회로(111)로부터의 「H」레벨 신호(11lA)를 반전시킨 「L」레벨 신호(112A)가 출력되고, 이 「L」레벨 신호가 후단의 용장 제어회로(113∼11(n-1))에 전송된다(도4를 참조).
(4) 소거 디코드 회로(121∼12(n-l))에 인가하는 소거 디코드 신호(ERDEC)를 활성화하여, 모든 소거 디코드 회로(121∼12(n-1))의 출력신호(121A∼12(n-1)A)를 활성화시킨다(예컨대, 논리 「H」레벨이 출력된다).
동시에 출력된 소거 디코드 회로(121∼12(n-1))의 출력신호(121A∼12(n-1)A)가 각각 용장 제어회로(111∼11(n-1))에 입력되면, 용장 제어회로(111∼11(n-1))중전단의 출력신호가 「H」레벨인 경우, 「H」레벨 신호가 입력된 용장 제어회로는 그에 연속되는 소거 바이어스 회로(101∼10n)중, 도3 및 도4에도시하는 바와같이, 좌측의 소거 바이어스 회로에 신호를 송출한다.
반대로, 용장 제어회로(111∼11(n-1))중 전단의 출력신호가 「L」레벨인 경우, 「L」레벨 신호가 입력된 용장 제어회로는 그에 연속하는 소거 바이어스 회로(101∼10n)중, 도3 및 도4에 도시하는 바와같이, 우측의 소거 바이어스 회로에 신호를 송출한다.
이상의 결과, 불량이 존재하지 않는 경우, 정규 메모리 셀 어레이(71∼7n)를 소거할 때, 용장 메모리 셀 어레이(8)만이 비선택으로 되고, 정규 메모리 셀 어레이(71∼7n)의 전체가 선택된다(도3에서 굵은 선이 선택된 영역을 나타낸다).
한편, 불량이 존재하는 경우는 도4에 도시하는 바와같이, 정규 메모리 셀 어레이(71∼7n)중, 소거 디코드 회로(112)에 연속하는 정규 메모리 셀 어레이(73)만 비선택으로 된다. 비선택으로 된 정규 메모리 셀 어레이(73)에는 소거 바이어스가 인가되지 않으므로, 즉, 비선택의 정규 메모리 셀 어레이(73)에 연속하는 워드선 및 소스선의 전위는 접지 전위에 고정되므로, 과소거는 발생하지 않는다.
이상, 본 실시형태에 의하면, 사용하지 않는 정규 메모리 셀 어레이의 워드선 및 소스선에는 소거 바이어스가 인가되지 않으므로, 메모리 셀에 대한 과잉 소거는 발생하지 않고, 비트선 리크에 의한 오동작을 방지할 수 있다는 효과를 가진다. 또한, 워드선 단위에서의 정규 메모리 셀 어레이와 용장 메모리 셀 어레이의 치환이 가능하므로, 종래의 소거 블록 단위의 치환보다 높은 구제 효율을 실현할수 있다.
도5는 도1에 도시하는 불휘발성 반도체 기억장치의 용장 제어회로(11(i+1) (i= 0∼(n-2))의 내부구성을 도시하는 회로도이다.
도5에서 14는 불휘발성 메모리 셀, 15, 16은 PMOS 트랜지스터, 17은 인버터, 18, 19, 20은 NMOS 트랜지스터이다.
불휘발성 메모리 셀(14)과 PMOS 트랜지스터(15)의 게이트와 드레인은 상호 접속되어 있고, 그들 게이트는 전단의 용장 제어회로(11i)의 출력신호(11iA)를 받고, 그들 드레인은 PMOS 트랜지스터(16)의 드레인, NMOS 트랜지스터(18)의 소스 및 인버터(17)의 입력단자에 접속된다. PMOS 트랜지스터(16)의 게이트는 인버터(17)의 출력에 접속된다.
인버터(17)의 출력신호(11(i+1)A)는 후단의 용장 제어회로(11(i+2))의 입력신호로 된다.
NMOS 트랜지스터(18)의 게이트에는 불량 어드레스 프로그램 활성화 신호(FAPEN)가 인가되고, NMOS 트랜지스터(18)의 드레인에는 소거 디코드 회로(12(i+1))의 출력신호(12(i+1)A)가 공급된다. 또한, 소거 디코드 회로(12(i+1))의 출력신호(12(i+1)A)는 NMOS 트랜지스터(19, 20)의 드레인에도 공급된다.
NMOS 트랜지스터(19)의 소스는 소거 바이어스 회로(10(i+1))의 입력단자에, NMOS 트랜지스터(20)의 소스는 인접하는 소거 바이어스 회로(10(i+2))의 입력단자에 접속되고, NMOS 트랜지스터(19)의 게이트는 인버터(17)의 출력단자에, NMOS 트랜지스터(20)의 게이트는 인버터(17)의 입력단자에 접속된다. VPP는 전원선, VSS는 접지선이다.
다음에, 본 실시형태의 용장 제어회로(11(i+1))의 동작에 대해 도5 및 도6∼도8을 참조하면서 설명한다.
우선, 불량 어드레스의 격납에 대해 설명한다.
불휘발성 메모리 셀(14)의 게이트에 고전압의 신호(11iA)를 인가한다. 다음에, 불량 어드레스 프로그램 활성화 신호(FPAEN)를 논리 「H」레벨로 하여, NMOS 트랜지스터(18)를 통하여, 소거 디코드 회로(12(i+1))의 출력신호(12(i+1)A)를 노드(NA)에 전송한다.
노드(NA)가 논리 「H」레벨인 경우에, 불휘발성 메모리 셀(14)에 대한 기입 바이어스 조건으로 되고, 불휘발성 메모리 셀(14)의 제어 게이트에 전자가 주입되어, 불휘발성 메모리 셀(14)의 임계치 전압(VT)이 상승한다(불량 어드레스 정보를 격납).
한편, 노드(NA)가 논리 「L」레벨인 경우는 불휘발성 메모리 셀(14)에 대한 기입 바이어스 조건이 되지 않으므로, 임계치 전압(VT)에 변화는 발생하지 않는다(불량 어드레스 정보를 격납하지 않는다).
이렇게하여, 용장 제어회로(11(i+1))에 불량 어드레스 정보를 격납한다.
다음에, 초기화 동작을 행하는데, 초기화시에는 용장 제어회로(11(i+1))의 입력신호(11iA)는 논리 「L」레벨이고, 그 결과, 노드(NA)는 논리 「H」레벨로 되어, 인버터(17)로부터의 출력신호(11(i+1)A)는 입력신호(11iA)와 동일하게 논리「L」레벨로 된다(도6을 참조).
초기화가 종료되면, 용장 제어회로(11(i+1))의 입력신호(11iA)는 논리「L」로부터 「H」레벨로 변화한다.
불량 어드레스 정보가 격납되어 있지 않은 경우는 불휘발성 메모리 셀(14)의 게이트에 논리 「H」레벨이 걸리고, 임계치 전압(VT)은 상승하지 않으므로, 불휘발성 메모리 셀(14)은 도통 상태로 되고, 노드(NA)는 접지선(VSS)과 동 전위인 논리 「L」레벨로, 따라서 인버터(17)의 출력신호(11(i+1)A)는 논리 「H」레벨로 된다. 즉, 용장 제어회로(11(i+1))의 출력신호(11(i+1)A)는 입력신호(11iA)와 동일 레벨로 된다. 결과적으로, NMOS 트랜지스터(19)가 도통상태로 되고, 용장 제어회로(11(i+1))의 좌측에 접속되는 소거 바이어스 회로(10(i+1))에 소거 디코드 신호(12(i+1)A)를 전송하게 된다(도7을 참조).
한편, 불량 어드레스 정보가 격납되어 있는 경우는 불휘발성 메모리 셀(14)의 임계치 전압(VT)이 상승하고 있으므로, 불휘발성 메모리 셀(14)의 게이트에 논리 「H」레벨이 인가되어도, 불휘발성 메모리 셀(14)은 비도통 상태로 되고, 노드(NA)는 초기화 상태의 논리 「H」레벨을 유지하고, 그 결과, 출력신호(11(i+1)A)는 논리 「L」레벨로 된다. 즉, 용장 제어회로(11(i+1))의 출력신호(11(i+1)A)는 입력신호(11iA)의 반전 레벨이 된다. 결과적으로, NMOS 트랜지스터(20)가 도통상태로 되어, 용장 제어회로(11(i+1))의 우측에 접속되는 소거 바이어스 회로(10(i+2))에 소거 디코드 신호(12(i+1))를 전송하게 된다(도8을 참조).
어느 단의 용장 제어회로(11(i+1))의 출력신호(11(i+1)A)가 논리 「L」레벨로 되면, 후단의 용장 제어회로(11(i+2)∼11(n-2))의 출력신호(11(i+2)A∼11(n-2)A)는 불휘발성 메모리 셀(14)의 상태에 상관없이(불휘발성 메모리 셀(14)의 게이트가 논리 「L」레벨로 되므로, 불휘발성 메모리 셀(14)이 비도통 상태로 된다), 논리 「L」레벨로 되고, 용장 제어회로(11(i+2)∼11(n-1))는 그 우측에 접속되는 소거 바이어스 회로(10(i+3)∼10n)에 소거 디코드 신호(12(i+2)∼12(n-1))를 전송하게 된다.
이상, 본 실시형태에 의하면, 소거 디코드 회로 단위마다 한개의 불휘발성 메모리 셀을 배치함으로써, 간단한 제어로 임의의 워드선 단위마다 용장 치환이 가능해진다.
또한, 소거 디코드 신호를 통하여 불량정보를 용장 제어회로에 격납하므로, 용장 제어신호는 불량 어드레스 프로그램 활성화 신호(FAPEN)만으로, 용장 디코드를 위한 신호를 다수 준비할 필요가 없어, 간편한 레이아웃으로 워드선 단위에서의 치환이 가능해진다.
(제2의 실시형태)
도9는 본 발명의 제2의 실시형태에 관한 불휘발성 반도체 기억장치의 용장 제어회로(11(i+1)’)(i= 0∼(n-2))의 내부 구성을 나타내는 회로도이다.
도9에서 22는 인버터 2개로 구성되는 스터틱 메모리 셀, 15, 16은 PMOS 트랜지스터, 17은 인버터, 18, 19, 20, 23, 24는 NMOS 트랜지스터이다.
NMOS 트랜지스터(23)와 PMOS 트랜지스터(15)의 게이트와 드레인은 상호 접속되어 있고, 이들 게이트는 전단의 용장 제어회로(11i’)의 출력신호(11iA)를 받고,이들 드레인은 PMOS 트랜지스터(16)의 드레인 및 인버터(17)의 입력단자에 접속된다.
NMOS 트랜지스터(23)의 소스는 NMOS 트랜지스터(24)의 드레인에 접속되고, NMOS 트랜지스터(24)의 소스는 접지선(VSS)에 접속되며, NMOS 트랜지스터(24)의 게이트는 스터틱 메모리 셀(22)의 노드(NB)에 접속된다.
PMOS 트랜지스터(16)의 게이트는 인버터(17)의 출력 단자에 접속된다. 인버터(17)의 출력신호(11(i+1)A)는 후단의 용장 제어회로(11(i+2)’)의 입력신호로 된다.
NMOS 트랜지스터(18)의 게이트에는 불량 어드레스 프로그램 활성화 신호(FAPEN)가 공급되고, NMOS 트랜지스터(18)의 드레인에는 소거 디코드 회로(12(i+1))의 출력 신호(12(i+1)A)가 공급된다. 또한, 소거 디코드 회로(12(i+1))의 출력신호(12(i+1)A)는 NMOS 트랜지스터(19, 20)의 드레인에도 공급되고, NMOS 트랜지스터(19)의 소스는 소거 바이어스 회로(10(i+1))의 입력단자에, NMOS 트랜지스터(20)의 소스는 인접하는 소거 바이어스 회로(10(i+2))의 입력단자에 접속된다. NMOS 트랜지스터(19)의 게이트는 인버터(17)의 출력단자에, NMOS 트랜지스터(20)의 게이트는 인버터(17)의 입력단자에 접속된다. VDD는 전원선이다.
다음에, 본 실시형태의 용장 제어회로(11(i+1)’)의 동작에 대해 도9 및 도10∼도12를 참조하면서 설명한다.
우선, 불량 어드레스의 격납에 대해 설명한다.
불량 어드레스 프로그램 활성화 신호(FPAEN)를 논리「H」레벨로 하고, NMOS트랜지스터(18)를 통하여, 소거 디코드 회로(12(i+1))의 출력신호(12(i+1)A)를 노드(NC)에 전송한다. 이에 따라 스터틱 메모리 셀(22)의 노드(NC)에 논리 「H」레벨을, 노드(NB)에 논리 「L」레벨을 유지시킨다(불량 어드레스 정보를 격납). 이렇게하여, 용장 제어회로(11(i+1)’)에 불량 어드레스 정보를 격납한다.
또한, 불량 어드레스 정보의 격납은 예컨대, 메모리의 전원 투입시에 칩내에 존재하는 별도의 불량 어드레스 정보의 격납영역에서 어레이에 부수하는 용장 제어회로에 전송하여 격납해 주면 된다.
다음에, 초기화 동작을 행하는데, 초기화시에는 용장 제어회로(11(i+1)’)의 입력신호(11iA)는 논리「L」레벨이고, 그 결과, 노드(ND)는 논리「H」레벨로 되고, 출력신호(11(i+1)A)는 입력신호(11iA)와 동일하게 논리「L」레벨로 된다(도10을 참조).
초기화가 종료되면, 용장 제어회로(11(i+1)’)의 입력신호(11iA)는 논리 「L」로부터 「H」레벨로 변화한다.
불량 어드레스 정보가 격납되어 있지 않은 경우는 스터틱 메모리 셀(22)의 노드(NB)는 논리 「H」레벨이고, NMOS 트랜지스터(24)는 도통 상태로 되고, NMOS 트랜지스터(23)도 도통 상태로 되므로, 노드(ND)는 접지선(VSS)과 동 전위인 논리 「L」레벨에, 따라서 인버터(17)의 출력신호(11(i+1)A)는 논리 「H」레벨로 된다. 즉, 용장 제어회로(11(i+1)’)의 출력신호(11(i+1)A)는 입력신호(11iA)와 동일 레벨로 된다. 결과적으로, NMOS 트랜지스터(19)가 도통 상태로 되고, 용장 제어회로(11(i+1)’)는 그 좌측에 접속된 소거 바이어스 회로(10(i+1))에 소거 디코드 신호(12(i+1))를 전송하게 된다(도11을 참조).
한편, 불량 어드레스 정보가 격납되어 있는 경우는 스터틱 메모리 셀(22)의 노드(NB)는 논리 「L」레벨이고, NMOS 트랜지스터(24)는 비도통 상태로 되며, 노드(ND)는 초기화 상태의 논리 「H」레벨을 유지하고, 인버터(17)의 출력신호(11(i+1)A)는 논리 「L」레벨로 된다. 즉, 용장 제어회로(11(i+1)’)의 출력신호(11(i+1)A)는 입력신호(11iA)의 반전 레벨로 된다. 결과적으로, NMOS 트랜지스터(20)가 도통 상태로 되고, 용장 제어회로(11(i+1)’)는 그 우측에 접속된 소거 바이어스 회로(10(i+2))에 소거 디코드 신호(12(i+1))를 전송하게 된다(도12를 참조).
어느 단의 용장 제어회로(11(i+1)’)의 출력신호(11(i+1)A)가 논리「L」레벨로 되면, 후단의 용장 제어회로(11(i+2)’∼11(n-2)’)의 출력신호(11(i+2)A∼11(n-2)A)는 스터틱 메모리 셀(22)의 상태에 상관없이 논리 「L」레벨로 되고, 용장 제어회로(11(i+2)’∼11(n-1)’)는 그 우측에 접속되는 소거 바이어스 회로(10(i+3)∼10n)에 소거 디코드 신호(12(i+2)∼12(n-1))를 전송하게 된다.
이상, 본 실시형태에 의하면, 소거 디코드 회로 단위마다 한 개의 스터틱 메모리 셀을 배치함으로써, 간단한 제어로 임의의 워드선 단위마다 용장 치환이 가능해진다.
또한, 소거 디코드 신호를 통하여 불량 정보를 용장 제어회로에 격납하므로, 용장 제어신호는 불량 어드레스 프로그램 활성화 신호(FAPEN)만으로, 용장 디코드를 위한 신호를 다수 준비할 필요가 없어, 간편한 레이 아웃으로 워드선 단위에서의 치환이 가능해진다.
또한, 불량 정보 격납 수단으로서, 스터틱 메모리 셀을 사용하고 있으므로, 고전압을 인가할 필요가 없기 때문에, 고내압의 디바이스를 사용하지 않아도 되고, 결과적으로 내압을 확보하기 위한 큰 분리폭, 긴 채널 길이, 채널 오프 셋 등이 불필요하게 되어, 레이아웃이 간편화된다는 효과를 가진다.
(제3의 실시형태)
도13은 본 발명의 제3의 실시형태에 관한 불휘발성 반도체 기억장치에 있어서의 소거 디코드 회로 및 소거 프리 디코드 회로의 구성을 도시하는 블록도이다.
도13에서 1211∼12ij는 소거 디코드 회로, 121lA∼12ijA는 소거용 디코드 신호, PXm1∼PXmi, PXn1∼PXnj는 소거용 프리 디코드 신호, 25는 소거 프리 디코드 회로, 26은 다중화 프리 디코드 회로, 27은 어드레스 축퇴화 회로, MPXA1∼MPXBn은 어드레스 축퇴화 신호, XA1∼XBn은 소거용 어드레스 신호이다.
도13에서 소거용 디코드 신호(121lA∼12ijA)는 소거하는 블록(메모리 어레이)을 결정하는 신호이고, 소거용 프리 디코드 신호(PXm1∼PXmi, PXn1∼PXnj)에 의해, 어느 블록을 소거할지를 결정한다. 종래의 디코드 방식에서는 PXm1∼PXmi중 어느 하나가 활성화 및 PXn1∼PXnj중 어느 하나가 활성화되는 구성이고, 다수개 있는 소거용 디코드 신호(121lA∼12ijA)중 어느 하나를 활성화시키는 방식이다.
그러나, 본 실시형태에서는 PXm1∼PXmi중 원하는 개수를 활성화 및 PXn1∼PXnj중 원하는 개수를 활성화시킨다. 이와 같이 하면, 원하는 개수의 소거용디코드 신호를 활성화시키는 것이 가능하다. 즉, 소거용 프리 디코드 신호(PXm1∼PXmi, PXn1∼PXnj)의 임의의 조합에 의해, 원하는 사이즈의 블록 소거를 행하는 것이 가능하다. 종래의 소거 블록 사이즈는 미리 디코드 회로를 고정하여 설정하고 있지만, 본 실시형태에 의하면, 미리 「얇게 자른」상태로 된 소거 블록을 원하는 다수개 선택함으로써, 디코드 회로의 변경없이 블록 사이즈의 변경이 가능해진다.
상기 구성에 의하면, 불휘발성 메모리 어레이의 소거 블록 사이즈를 동일의 소거 디코드 회로에서 탄력적으로 설정하는 것이 가능하고, 메모리 칩의 용도에 따라 용이하게 소거 회로의 변경이 가능하다는 효과를 가진다.
다음에, 소거용 프리 디코드 신호(PXm1∼PXmi, PXn1∼PXnj)의 발생부인 소거 프리 디코드 회로(25)에 대해 설명한다.
소거 프리 디코드 회로(25)는 소거용 어드레스 신호(XA1∼XAm)를 받아 소거용 프리 디코드 신호(PXm1∼PXmi)를 출력하고, 동시에, 소거용 어드레스 신호(XB1∼XBn)를 받아 소거용 프리 디코드 신호(PXn1∼PXnj)를 출력한다. 또한, 소거용 어드레스 신호(XA1∼XBn)는 외부로부터 입력되는 것으로, 기입용, 판독용 어드레스와 공용이어도 문제는 없다.
먼저 설명한 바와같이, 종래는 소거용 어드레스 신호((XA1∼XAm)(XB1∼XBn))보다 소거용 프리 디코드 신호((PXm1∼PXmi)(PXn1∼PXnj))중 하나가 활성화된다. 본 실시형태에서는 소거용 어드레스 신호((XA1∼XAm)(XB1∼XBn))보다 프리 디코드 신호(PXm1∼PXmi(PXn1∼PXnj))중 다수개가 활성화된다.
도14a 및 도14b에, 소거용 어드레스 신호(XA1∼XAm, XB1∼XBn(m=2, n=2))와 소거용 프리 디코드 신호(PXm1∼PXmi, PXn1∼PXnj(i=4, j=4))의 예를 나타낸다. 도14a는 종래의 방식(소거 디코드 수단(1))으로, 어드레스 신호의 조합에 의해 1개의 프리 디코드 신호가 활성화되는 경우를 나타낸다. 대응하는 소거 블록은 도시와 같이, 1∼16의 16종류로 이루어진다. 한편, 도14b는 본 실시형태 방식(소거 디코드 수단(2))으로, 입력되는 어드레스 신호에 대해 다중으로 프리 디코드 신호가 활성화되는 경우를 나타낸다.
예를들면, 도14b의 위에서 1∼2단째의 데이터에 대해 보면, 어드레스 신호(XB2)는 「0」, 「1」에 상관없이 프리 디코드 신호(PXB3, PXB4)가 「1」로 된다. 즉, 어드레스 신호(XB2)가 축퇴화되게 된다. 소거 디코드 수단(2)에 있어서는, 16개의 어드레스 신호의 조합에 의해, 5개의 소거 블록이 선택되는 구성으로 되어 있다.
소거 프리 디코드 회로(25)는 도13에 도시하는 바와같이, 다중화 프리 디코드 회로(26)와 어드레스 축퇴화 회로(27)로 구성된다. 다중화 프리 디코드 회로(26) 및 어드레스 축퇴화 회로(27)는 모두 소거용 어드레스 신호(XA1∼XAm, XB1∼XBn)를 입력으로 한다. 어드레스 축퇴화 회로(27)는 입력되는 어드레스 신호의 전체 조합중의 각각에 대해, 어느 어드레스 신호선을 축퇴화시킬지 결정하는 회로이다. 따라서, 어드레스 축퇴화 회로(27)는 소거용 어드레스(XA1∼XAm, XB1∼XBn)와 같은 수의 어드레스 축퇴화 신호(MPXA1∼MPXAm, MPXB1∼MPXBn)를 출력한다. 도14b의 예에서는, XB1, XB2가 축퇴화되어 있다. 즉, 입력되는 소거용 어드레스 신호(XB1, XB2)의 값에 상관없이, 프리 디코드 신호는 다중화되어 출력된다. 다중화 프리 디코드 회로(26)는 어드레스 축퇴화 신호(MPXA1∼MPXAm, MPXB1∼MPXBn)에 따라, 입력되는 소거용 어드레스 신호(XA1∼XAm, XB1∼XBn)중 임의의 어드레스를 축퇴시켜(항상 선택 상태), 다중화된 프리 디코드 신호를 출력한다.
상기 구성에 의하면, 어드레스 축퇴화 회로(27)와 다중화 프리 디코드 회로(26)가 별개로 형성되어 있으므로, 동일의 다중화 프리 디코드 회로(26)를 이용하여, 어드레스 축퇴화 회로(27)의 내용의 변경만으로, 소거용 프리 디코드 신호(PXm1∼PXmi, PXn1∼PXnj)의 다중화를 조합하는 것이 가능하고, 메모리 칩의 용도에 따라 용이하게 소거 블록 사이즈를 설정하는 회로의 변경이 가능하다는 효과를 가진다.
또한, 도시하지 않지만, 소거용 어드레스 신호(XA1∼XAm, XB1∼XBn)의 경로에 래치 등의 회로가 삽입되어도, 본 발명의 효과는 동일하다.
다음에, 본 실시형태에서 기술한 내용의 구체 회로예에 대해 도15를 이용하여 설명한다. 도15는 4개의 소거용 어드레스 신호(XA1, XA2, XB1, XB2)를 입력한 경우의 도14b에 도시한 소거 디코드 방식을 도13의 회로에 적용한 회로도이다.
도15에서, 1201∼1216는 소거 디코드 회로이다. 그로부터 출력되는 소거용 디코드 신호는 소거시에 메모리 어레이의 선택에 사용되고, 도14a에 도시한 소거 디코드 수단(1)에서는 16블록을 개별로 활성화하고, 도14b에 도시한 소거 디코드 수단(2)에서는 5블록을 활성화한다. PXA1∼PXA4, PXB1∼PXB4는 소거용 프리 디코드신호이다. 다중화 프리 디코드 회로(26)는 NOR 회로(28)와, 인버터(17)와, AND 회로(29A)로 구성된다. 어드레스 축퇴화 회로(27)는 인버터(17)와 AND 회로(29B)와, 논리소자(30)로 구성된다. 도15는 논리소자(30)로서, 16입력의 OR회로의 예를 나타내고 있다.
우선, 어드레스 축퇴화 회로(27)의 입력단은 인버터(17)와 AND 회로(29B)로 구성되는 4대 16의 디코드 회로로, 소거용 어드레스 신호(XA1, XA2, XB1, XB2)가 입력되어, 디코드 신호(XAB1∼XAB16)가 출력된다. 이 16개의 디코드 신호(XAB1∼XAB16)는 4개의 OR 회로(30)에 송출되고, 그에 따라 어드레스 축퇴화 신호(MPXA1∼MPXB2)가 생성된다.
어드레스(XA1)를 축퇴화하는 경우는 어드레스 축퇴화 신호(MPXA1)가 활성화된다. 디코드 신호(XAB1∼XAB16)의 상태에 의해, 어느 어드레스 신호가 축퇴화될지 결정된다. 즉, 입력되는 소거용 어드레스 신호의 조합에 의해 어드레스의 축퇴화가 가능하다.
다음에, 어드레스 축퇴화 신호(MPXA1∼MPXB2)는 다중화 프리 디코드 회로(26)로 송출된다. 다중화 프리 디코드 회로(26)는 NOR 회로(28)와, 인버터(17)와, AND 회로(29A)로 구성되는 디코드 회로이다. 도15의 예에서 다중화 프리 디코드 회로(26)는 2개의 2대4의 디코드 회로이다(XA1, XA2 → PXA1∼PXA4 및 XB1, XB2 → PXB1∼PXB4). 이 입력단에서, 어드레스 축퇴화 신호(MPXA1∼MPXB2)가 NOR 회로(28)에 공급되어, 어드레스 축퇴화 신호(MPXA1∼MPXB2)가 논리 「H」레벨로 된 경우는 입력되는 소거용 어드레스가 무효로 되므로, 결과적으로 원하는 어드레스를축퇴화시키는 것이 가능해진다.
도16에, 도15의 OR 회로(30)의 제1의 구체예를 도시한다. 도16에서 OR 회로(30)는 직렬 구성의 NMOS 트랜지스터(18, 19)가 16개 병렬접속된 구성을 취하고, 상측의 NMOS(18)의 게이트는 조합되는 소거용 어드레스 신호에 따라 전원단자나 접지단자에 접속된다. 16개의 NMOS 트랜지스터(18)의 드레인이 공통 접속된 공통 노드(XMPXi)에는 노멀리 온의 PMOS 트랜지스터(15)가 접속된다.
2개의 NMOS 트랜지스터(18, 19)가 온으로 된 경우, 노드(XMPXi)의 전위는 방전되고, 출력신호(MPXi)는 논리 「H」레벨로 된다. 도16의 예에서 NMOS 트랜지스터(18)는 그 게이트가 전부 접지 단자에 접속되어 오프 상태로 되므로, 출력신호(MPXi)는 논리 「L」레벨로 된다. 즉, 도15에, 도16의 OR 회로(30)의 구성을 적용하면, MPXA1∼MPXA4는 전부 논리「L」레벨이므로, 어드레스는 축퇴화되지 않는다.
또한, 도시하지 않지만, NMOS 트랜지스터(18)는 16개 형성할 필요는 없고, 입력되는 소거용 어드레스 신호가 논리 「H」레벨로 되는 조합만 형성해도 동일 기능을 실현할 수 있다.
도17에 도15의 OR 회로(30)의 제2의 구체예를 도시한다. 도17에서, 도16의 구성과 다른 점은 NMOS 트랜지스터(18)의 게이트에 제어신호(GC1∼GC16)가 공급되는 점에 있다. 제어신호(GC1∼GC16)의 상태에 의해, 어드레스 축퇴의 조합을 가변으로 할 수 있다. 또한, 제어신호(GC1∼GC16)는 도시하지 않지만, 불휘발성 메모리 셀에 어드레스 축퇴를 위한 제어정보를 기입하여 생성할 수 있다. 불휘발성 메모리셀은 불휘발성 반도체 기억장치의 원래의 메모리 셀 영역의 것을 이용해도 되고, 또한 별도의 소거 프리 디코드 회로(25)의 부근에 독립하여 형성해도 된다.
이와 같이, OR 회로(30)의 제2의 구체예에 의하면, 동일의 칩에 있어서 제어신호(GC1∼GC16)의 내용을 변경함으로써, 어드레스 축퇴의 조합을 변경하는 것이 가능하고, 동일 칩으로 소거 블록 사이즈를 가변할 수 있으므로, 많은 용도에 대응할 수 있는 효과를 가진다.
도18에 도15의 OR 회로(30)의 제3의 구체예를 도시한다. 도18에서, 도16 및 도17의 구성과 다른 점은 NMOS 트랜지스터(18, 19) 대신에, 불휘발성 메모리 셀(14)을 병렬 접속하고 있는 점에 있다.
도18에서, 불휘발성 메모리 셀(14)의 드레인은 공통 노드(XMPXi)에 접속되고, 그 소스는 접지 단자에 접속되며, 그 게이트에는 소거용 어드레스 신호(XAB1∼XAB16)가 공급된다. 입력되는 소거용 어드레스 신호의 어느 조합으로 어드레스를 축퇴할지는 불휘발성 메모리 셀(14)에 단자(C1) 및 NMOS 트랜지스터(20)를 통하여 정보를 기입함으로써 결정된다. 어드레스 축퇴되는 경우에는 레벨이 「H」로 되는 소거용 어드레스 신호가 게이트에 공급되는 불휘발성 메모리 셀(14)에 정보를 기입하고, 불휘발성 메모리 셀(14)이 오프 상태가 되도록 설정하면 된다. 또한, 도18의 예는 정보 기입시에 오프로 되는 불휘발성 메모리 셀(14)을 사용한 경우이다.
이와 같이, OR 회로(30)의 제3의 구체예에 의하면, 동일 칩에 있어서 어드레스 축퇴화 회로(27)내의 불휘발성 메모리 셀(14)의 내용을 변경함으로써, 어드레스축퇴의 조합을 변경하는 것이 가능하고, 동일 칩으로 소거 블록 사이즈를 가변할 수 있으므로, 많은 용도에 대응할 수 있고, 또한, 여분의 제어 신호선의 개수를 삭감할 수 있으며, 레이 아웃 면적을 축소화할 수 있다는 효과를 가진다.
이상에서는 제1의 실시형태에서 설명한 것과 같은 복수개의 메모리 어레이에 대해 원하는 개수의 메모리 어레이를 선택(소거)하는 구성에 대해 설명했다.
다음에, 본 실시형태와 제1의 실시형태를 조합한 경우에 대해 설명한다.
도19는 본 실시형태에 관한 불휘발성 반도체 기억장치의 메모리 어레이 구성도이다. 도19에서, 불휘발성 반도체 기억장치는 8개의 정규 메모리 셀 어레이(71∼78)와, 1개의 용장 메모리 셀 어레이(8)와, 9개의 소거 바이어스 인가 회로(101∼109)와, 초기화 회로(13)와, 8개의 용장 제어회로(111∼118)와, 8개의 소거 디코드 회로(121∼128)로 구성된다. 소거 디코드 회로(121∼128)의 입력신호는 PXAn, PXBm이다.
도19의 메모리 어레이에 있어서, 불량이 없는 경우의 동작 및 불량이 있는 경우의 동작에 대해 각각, 도20, 도21 및 도22, 도23을 이용하여 설명한다.
도20은 소거 디코드 회로(121∼124)의 출력이 다중화된 경우를 나타내고 있다. 또한, 도20에 있어서, 굵은 선으로 표시되는 곳이 활성화되는 신호선 및 블록을 나타내고 있다. 소거 디코드 신호(121A∼124A)가 선택되고, 불량이 없으므로, 용장 제어신호(13A, 111A∼117A)가 전부 논리 「H」레벨로 되고, 결과적으로 정규 메모리 셀 어레이(71∼74)가 선택된다.
도21은 소거 디코드 회로(125∼128)의 출력이 다중화된 경우를 나타내고 있다. 도21의 경우도 도20과 동일하게 불량이 없으므로, 용장 제어신호(13A, 111A∼117A)가 전부 논리 「H」레벨로 되어, 결과적으로, 정규 메모리 셀 어레이(75∼78)가 선택된다.
도20 및 도21의 예에서는 용장 메모리 셀 어레이(8)는 선택되지 않고, 불필요한 소거 바이어스는 인가되지 않는다.
다음에, 정규 메모리 셀 어레이(73)에 불량이 있는 경우에 대해 설명한다. 도22는 소거 디코드 회로(121∼124)의 출력이 다중화된 경우를 도시하고 있다. 소거 디코드 신호(121A∼124A)가 선택되어, 용장 제어신호(13A, 111A)가 논리 「H」레벨로 되고, 불량 어드레스의 정보가 격납되는 용장 제어회로(112)이후의 용장 제어신호(112A∼117A)가 전부 논리 「L」레벨로 되어, 결과적으로, 정규 메모리 셀 어레이(71, 72, 74, 75)가 선택된다.
도23은 소거 디코드 회로(125∼128)의 출력이 다중화된 경우를 도시하고 있다. 도23의 경우도, 도22와 마찬가지로 용장 제어신호(13A, 111A)가 논리 「H」레벨로 되고, 용장 제어신호(112A∼117A)가 전부 논리 「L」레벨로 되어, 결과적으로, 용장 제어회로(115∼118)의 도면상 우측의 정규 메모리 셀 어레이(76, 77, 78) 및 용장 메모리 셀 어레이(8)가 선택된다. 그 이외의 블록에는 소거 바이어스는 인가되지 않는다.
이렇게 하여, 하나의 블록에 불량이 있는 경우에, 선택적으로 어레이를 선택해도(도20, 도21, 도22 및 도23의 예에서는 8어레이를 2블록씩 선택), 용장 치환이 가능한 것을 알 수 있다.
이상과 같이, 본 실시형태에 의하면, 선택적으로 어레이를 선택해도, 불량이 있는 메모리 셀 어레이, 또는 사용하지 않은 용장 메모리 셀 어레이에는 소거 바이어스가 인가되지 않으므로, 사용하지 않은 메모리 셀에 과잉 소거가 발생하지 않는 효과를 가진다.
또한, 본 실시형태에서는 소거 디코드 회로에 대해 소거 모드시의 설명만 행했지만, 프로그램 모드에 적용해도 상관없다. 이하에, 프로그램 모드에서의 실시형태에 대해 설명한다.
도20, 도21, 도22 및 도23에 도시한 예에서는 4블록 단위의 소거를 행하는 방식에 관해 설명했지만, 프로그램 모드시는 예컨대 도17 또는 도18의 OR 회로를 이용하여, 어드레스 축퇴화 회로(27)의 내용을 소거 모드의 경우로 변경시킨다. 즉, 프로그램 모드시와 소거 모드시에 어드레스 축퇴화 신호를 변화시킨다. 이와 같이 하면, 프로그램 모드시에 예를들면 블록 선택을 다중화시키지 않고, 각 블록 마다 선택시키는 것이 가능하다.
통상, 불휘발성 메모리에 있어서는 소거 모드시 및 프로그램 모드시에 소스선에 고전압을 인가하므로, 소거 모드시 및 프로그램 모드시에, 같은 개수의 소스선을 선택하고(같은 어레이를 선택하고), 불휘발성 메모리 어레이에 바이어스를 인가하고 있다. 이와 같이 하면, 프로그램 모드시에 선택하지 않은(워드선이 활성화되어 있지 않은) 소스선에도 바이어스가 인가되므로, 메모리 셀 특성이 변동한다는 문제가 발생한다(소위, 소스선 디스터브).
그러나, 상기와 같은 실시형태에 의하면, 프로그램 모드시에 바이어스가 인가되는 소스선의 개수를, 소거 모드시보다 적게 하는 것이 가능하므로, 소스선 디스터브를 완화할 수 있고, 고신뢰성을 확보할 수 있다는 효과를 가진다.
이상 설명한 바와같이, 본 발명에 의하면, 치환된 메모리 셀 어레이에는 소거 바이어스가 인가되지 않으므로, 사용하지 않은 메모리 셀에 대한 과잉 소거는 발생하지 않고, 비트선 리크에 의한 오동작을 방지할 수 있다는 효과를 가진다.
또한, 워드선 단위에서의 정규 메모리 셀 어레이와 용장 메모리 셀 어레이의 치환이 가능하게 되므로, 종래의 소거 블록 단위의 치환보다 높은 구제 효율을 실현할 수 있다.
또한, 불휘발성 메모리 어레이의 소거 블록 사이즈를 공통의 소거 디코드 회로에서 탄력적으로 설정하는 것이 가능하고, 메모리 칩의 용도에 따라 용이하게 소거 회로의 변경이 가능하게 된다.
또한, 동일 칩으로 소거 블록 사이즈를 가변할 수 있고, 결과적으로 많은 용도에 대응할 수 있다.

Claims (18)

  1. 제어 게이트 및 부유 게이트를 구비하여 이루어지는 불휘발성 메모리 셀을 복수개 배열하여 이루어지는 N(N은 자연수)개의 정규 메모리 셀 어레이와,
    상기 정규 메모리 셀 어레이를 구성하는 불휘발성 메모리 셀과 동일 구성의 불휘발성 메모리 셀을 복수개 배열하여 이루어지는 1개의 용장 메모리 셀 어레이와,
    상기 N개의 정규 메모리 셀 어레이 및 상기 1개의 용장 메모리 셀 어레이에 기억된 데이터를 소거하기 위한 소거 바이어스를 인가하는 (N+1)개의 소거 바이어스 회로와,
    불량 어드레스 정보를 디코드하는 N개의 소거 디코드 회로와,
    상기 N개의 소거 디코드 회로 중 어느 하나로부터의 출력신호에 따라 불량 어드레스 정보를 격납하고, 상기 불량 어드레스 정보에 따라 상기 (N+1)개의 소거 바이어스 회로를 절환 제어하기 위해, 전단에 의해 후단이 제어되도록 직렬 접속된 N개의 용장 제어회로를 구비하고,
    상기 (N+1)개의 소거 바이어스 회로는 데이터 소거 시에, 상기 N개의 용장 제어회로에 의한 절환 제어 하에서, 상기 1개의 용장 메모리 셀 어레이로 치환된 상기 N개의 정규 메모리 셀 어레이 중 어느 하나의 제어 게이트에 접속된 워드선 및 소스선에의 소거 바이어스의 인가를 금지하는 동시에, 미사용의 상기 용장 메모리 셀 어레이의 제어 게이트에 접속된 워드선 및 소스선에의 소거 바이어스의 인가를 금지하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  2. 제1항에 있어서, 상기 N개의 정규 메모리 셀 어레이의 1개의 어레이 사이즈는 상기 용장 메모리 셀 어레이와 동일한 사이즈이고, 또한 최소 소거 블록 사이즈와 동등하던지, 혹은 그보다도 작은 것을 특징으로 하는 불휘발성 반도체 기억장치.
  3. 제1항에 있어서, 상기 (N+1)개의 소거 바이어스 회로는 상기 N개의 소거 디코드 회로로부터의 출력신호에 의거하는 상기 N개의 용장 제어회로에 의한 절환 제어하에서, 상기 N개의 정규 메모리 셀 어레이와 상기 1개의 용장 메모리 셀 어레이중, 임의의 개수의 메모리 셀 어레이에 소거 바이어스를 인가하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  4. 제1항에 있어서, 상기 N개의 용장 제어회로의 각각은 상기 소거 디코드 회로의 출력신호 및 불량 어드레스 프로그램 활성화 신호를 받는 입력단자와, 인접하는 한쪽의 상기 소거 바이어스 회로에 소거 바이어스 활성화 신호를 절환 출력하는 제1 출력단자와, 인접하는 다른쪽 상기 소거 바이어스 회로에 상기 소거 바이어스 활성화 신호를 절환 출력하는 제2 출력단자를 가지고, 인접하는 한쪽 용장 제어회로의 제2 출력단자는 인접하는 다른쪽 용장 제어회로의 제1 출력단자와 공통 접속되고, 또한, 상기 N개의 용장 제어회로의 각각은 상기 불량 어드레스 프로그램 활성화 신호가 활성화된 경우, 상기 소거 디코드 회로의 출력 신호에 따라 불량 어드레스 정보를 격납하고, 상기 N개의 용장 제어회로중, 상기 불량 어드레스 정보가 격납된 용장 제어회로는 후단의 용장 제어회로에 상기 소거 바이어스 활성화 신호를 출력하는 단자를 절환하도록 제어하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  5. 제1항에 있어서, 상기 N개의 용장 제어회로의 각각은 상기 불량 어드레스 정보를 격납하기 위해, 제어 게이트 및 부유 게이트를 가지는 불휘발성 메모리 셀을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  6. 제4항에 있어서, 상기 N개의 용장 제어회로의 각각은 게이트가 전단의 용장 제어회로에 접속되고, 소스가 제1의 전원선에 접속되며, 드레인이 공통 노드에 접속된 불휘발성 메모리 셀과,
    게이트가 상기 불휘발성 메모리 셀의 게이트에 접속되고, 소스가 제2의 전원선에 접속되며, 드레인이 상기 공통 노드에 접속된 제1의 PM0S 트랜지스터와,
    게이트가 후단의 용장 제어회로에 접속되고, 소스가 상기 제2의 전원선에 접속되며, 드레인이 상기 공통 노드에 접속된 제2의 PMOS 트랜지스터와,
    입력단자가 상기 공통 노드에 접속되고, 출력단자가 상기 제2의 PMOS 트랜지스터의 게이트에 접속된 인버터와,
    게이트가 불량 어드레스 프로그램 활성화 신호를 받아, 드레인이 상기 공통노드에 접속되고, 소스가 상기 소거 디코드 회로로부터의 불량 어드레스 정보를 받는 제1의 NMOS 트랜지스터와,
    게이트가 상기 인버터의 출력단자에 접속되고, 소스가 상기 소거 바이어스 활성화 신호를 절환 출력하는 상기 제1 출력단자로서 기능하며, 드레인이 상기 제1의 NMOS 트랜지스터의 소스에 접속된 제2의 NM0S 트랜지스터와,
    게이트가 상기 인버터의 입력단자에 접속되고, 소스가 상기 소거 바이어스 활성화 신호를 절환 출력하는 상기 제2 출력단자로서 기능하고, 드레인이 상기 제1의 NMOS 트랜지스터의 소스에 접속된 제3의 NMOS 트랜지스터를 구비한 것을 특징으로 하는 불휘발성 반도체 기억장치.
  7. 제1항에 있어서, 상기 N개의 용장 제어회로의 각각은 상기 불량 어드레스 정보를 격납하기 위해, 인버터 2개를 구비한 스터틱 메모리 셀을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  8. 제4항에 있어서, 상기 N개의 용장 제어회로의 각각은 제1 및 제2의 인버터를 가지고, 상기 제1의 인버터의 입력단자는 상기 제2의 인버터의 출력단자에, 상기 제1의 인버터의 출력단자는 상기 제2의 인버터의 입력단자에 접속되어 이루어지는 스터틱 메모리 셀과,
    게이트가 불량 어드레스 프로그램 활성화 신호를 받아, 드레인이 상기 스터틱 메모리 셀의 한쪽 입출력 단자에 접속되고, 소스가 상기 소거 디코드 회로에서의 불량 어드레스 정보를 받는 제1의 NMOS 트랜지스터와,
    게이트가 상기 스터틱 메모리 셀의 다른쪽 입출력 단자에 접속되고, 소스가 제1의 전원선에 접속된 제2의 NMOS 트랜지스터와,
    게이트가 전단의 용장 제어회로에 접속되고, 드레인이 공통 노드에 접속되며, 소스가 상기 제2의 NMOS 트랜지스터의 드레인에 접속된 제3의 NMOS 트랜지스터와,
    게이트가 상기 제3의 NMOS 트랜지스터의 게이트에 접속되고, 드레인이 상기 공통 노드에 접속되며, 소스가 제2의 전원선에 접속된 제1의 PM0S 트랜지스터와,
    게이트가 후단의 용장 제어회로에 접속되고, 소스가 상기 제2의 전원선에 접속되며, 드레인이 상기 공통 노드에 접속된 제2의 PMOS 트랜지스터와,
    입력단자가 상기 공통 노드에 접속되고, 출력단자가 상기 제2의 PMOS 트랜지스터의 게이트에 접속된 제3의 인버터와,
    게이트가 상기 제3의 인버터의 출력단자에 접속되고, 소스가 상기 소거 바이어스 활성화 신호를 절환 출력하는 상기 제1 출력단자로서 기능하고, 드레인이 상기 제1의 NMOS 트랜지스터의 소스에 접속된 제4의 NMOS 트랜지스터와,
    게이트가 상기 제3의 인버터의 입력단자에 접속되고, 소스가 상기 소거 바이어스 활성화 신호를 절환 출력하는 상기 제2 출력단자로서 기능하고, 드레인이 상기 제1의 NMOS 트랜지스터의 소스에 접속된 제5의 NMOS 트랜지스터를 구비한 것을 특징으로 하는 불휘발성 반도체 기억장치.
  9. 복수의 소거용 어드레스 신호가 입력되고, 복수의 제1의 소거용 프리 디코드 신호 및 복수의 제2의 소거용 프리 디코드 신호를 출력하는 소거 프리 디코드 회로와,
    상기 제1의 소거용 프리 디코드 신호 및 상기 제2의 소거용 프리 디코드 신호가 입력되고, 복수의 소거용 디코드 신호를 출력하는 소거 디코드 회로를 구비하고,
    상기 복수의 소거용 어드레스의 임의의 조합에 의해, 상기 제1의 소거용 프리 디코드 신호중 원하는 수의 소거용 프리 디코드 신호가 활성화되고, 또한 상기 제2의 소거용 프리 디코드 신호중 원하는 수의 소거용 프리 디코드 신호가 활성화되며, 원하는 수의 소거용 디코드 신호가 활성화되는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  10. 제9항에 있어서, 상기 소거 프리 디코드 회로는 상기 복수의 소거용 어드레스 신호가 입력되고, 상기 복수의 소거용 어드레스 신호와 같은 수의 복수의 어드레스 축퇴화 신호를 출력하는 어드레스 축퇴화 회로와,
    상기 복수의 소거용 어드레스 신호 및 상기 복수의 어드레스 축퇴화 신호가 입력되고, 상기 복수의 소거용 프리 디코드 신호를 출력하는 다중화 프리 디코드 회로를 구비하고,
    상기 복수의 소거용 어드레스 신호의 조합에 의해, 임의의 어드레스 축퇴화 신호가 생성되고, 상기 복수의 소거용 어드레스 신호중 임의의 어드레스가 축퇴화되며, 임의의 소거용 프리 디코드 신호가 다중화되는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  11. 제10항에 있어서, 상기 어드레스 축퇴화 회로는 상기 복수의 소거용 어드레스 신호가 입력되는 디코드 회로와,
    상기 디코드 회로의 전체 출력이 입력되고, 상기 어드레스 축퇴화 신호를 출력하는 조합 논리 소자군을 구비한 것을 특징으로 하는 불휘발성 반도체 기억장치.
  12. 제11항에 있어서, 상기 조합 논리 소자군을 구성하는 논리소자는 논리합 회로인 것을 특징으로 하는 불휘발성 반도체 기억장치.
  13. 제11항에 있어서, 상기 조합 논리 소자군을 구성하는 논리소자는 논리합 회로이고, 또한, 상기 복수의 소거용 어드레스 신호와 같은 수의 복수의 제어신호가 입력되고, 상기 복수의 소거용 어드레스 신호와 상기 복수의 제어신호의 조합에 의해, 상기 어드레스 축퇴화 신호를 출력하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  14. 제13항에 있어서, 상기 복수의 제어신호는 동일 기판상의 상기 어드레스 축퇴화 회로와는 별도의 장소에 배치된 정보 기억수단에 격납되어 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  15. 제11항에 있어서, 상기 조합 논리 소자군을 구성하는 논리소자는 상기 다수의 소거용 어드레스 신호와 같은 수의 복수의 불휘발성 메모리 셀을 포함하는 논리합 회로이고, 상기 복수의 불휘발성 메모리 셀의 제어 게이트에 각각 상기 복수의 소거용 어드레스 신호가 공급되고, 상기 복수의 불휘발성 메모리 셀의 드레인은 공통 접속되어 상기 논리합 회로의 출력 노드를 구성하고, 상기 논리합 회로는 상기 복수의 소거용 어드레스 신호와 상기 복수의 불휘발성 메모리 셀에 격납된 정보와의 조합에 의해 상기 어드레스 축퇴화 신호를 출력하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  16. 제15항에 있어서, 상기 불휘발성 메모리 셀의 제어 게이트에 각각 상기 복수의 소거용 어드레스 신호를 공급하고, 상기 논리합 회로의 출력 노드에 원하는 전압을 인가함으로써, 원하는 정보가 상기 불휘발성 메모리 셀에 격납되는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  17. 제1항에 있어서, 상기 불휘발성 반도체 기억장치는 복수의 소거용 어드레스 신호가 입력되고, 상기 복수의 소거용 어드레스 신호와 같은 수의 복수의 어드레스 축퇴화 신호를 출력하는 어드레스 축퇴화 회로와, 복수의 소거용 어드레스 신호 및 상기 복수의 어드레스 축퇴화 신호가 입력되고, 복수의 제1의 소거용 프리 디코드 신호 및 복수의 제2의 소거용 프리 디코드 신호를 출력하는 다중화 프리 디코드 회로를 가지는 소거 프리 디코드 회로를 구비하고,
    상기 소거 디코드 회로는 상기 소거 프리 디코드 회로로부터의 상기 제1의 소거용 프리 디코드 신호 및 상기 제2의 소거용 프리 디코드 신호가 입력되고, 출력하는 소거용 디코드 신호에 의해, 상기 정규 메모리 셀 어레이를 복수의 조합의 임의의 개수분만 활성화하고, 그중 임의의 하나의 정규 메모리 셀 어레이의 불량 어드레스를 구제하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  18. 제17항에 있어서, 상기 소거 디코드 회로는 소거 모드시와 프로그램 모드시에 공용되고, 활성화되는 상기 어드레스 축퇴화 신호를 소거 모드시와 프로그램 모드시로 변화시킴으로써, 프로그램 모드시의 소스선의 선택수를 소거 모드시보다 적게 하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
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