JPH07230700A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JPH07230700A
JPH07230700A JP4200694A JP4200694A JPH07230700A JP H07230700 A JPH07230700 A JP H07230700A JP 4200694 A JP4200694 A JP 4200694A JP 4200694 A JP4200694 A JP 4200694A JP H07230700 A JPH07230700 A JP H07230700A
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memory cells
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武 岡澤
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Abstract

(57)【要約】 【目的】 フラッシュメモリ装置において、メモリセル
不良を効率良く救済するための冗長メモリセルの構成を
提供する。 【構成】 行単位のメモリセル群Ｌ１，Ｌ２，……にて
共通ソース線Ｓ１，Ｓ２，……を設ける。これ等行単位
に置換可能な様に、一行の冗長メモリセル群ＬＲを設
け、共通ソース線ＳＲで冗長メモリセルのソースを共通
接続する。一行目Ｌ１のメモリセルに不良があれば、こ
の一行目Ｌ１を冗長メモリセル群ＬＲに置換する。置換
した一行目Ｌ１のメモリセル群には、消去電圧は印加さ
れないので、過剰消去状態は生じず、ディプレッション
型にはならないために、一行目Ｌ１のメモリセルを介し
てビット線へのリーク電流はなくなる。よって行単位の
代替えが可能となる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
に関し、特に電気的に消去可能でかつ再プログラム可能
なＥＥＰＲＯＭに関するものである。
【０００２】
【従来の技術】この種のＥＥＰＲＯＭのうち、複数のメ
モリセルを同時に一括消去可能な機能を有するものがあ
り、フラッシュメモリと称される。
【０００３】この種の記憶装置の基本単位である記憶素
子（以下、メモリセルと略す）の一例として、スタック
ゲート型と呼ばれる構造のメモリセルを図４に示す。
【０００４】Ｐ型半導体基板１の表面に約１０ｎｍのゲ
ート絶縁膜２を有し、ゲート絶縁膜２上には多結晶シリ
コンよりなる浮遊ゲート３、更に浮遊ゲート３上には約
２５ｎｍの膜厚の浮遊ゲート上絶縁膜４が形成され、浮
遊ゲート上絶縁膜４上には制御ゲート５を有している。
浮遊ゲート３及び制御ゲート５に覆われていない半導体
基板１の表面にはＮ型不純物によるソース７及びドレイ
ン６が形成される。従来のこのタイプのメモリセルの動
作を簡単に説明する。
【０００５】メモリセルの書込み（データの記憶）は、
ドレイン６に例えば＋７Ｖ、半導体基板１とソース７に
０Ｖ（接地電位）を印加し、更に制御ゲート５に１２Ｖ
程度を印加する。浮遊ゲートは、外部の電源とは接続し
ていないので、その電位は、ゲート絶縁膜２及び浮遊ゲ
ート上絶縁膜４により形成される静電容量比により制御
ゲート、ソース、ドレイン、半導体基板の電位から一義
的に決定される。
【０００６】各電極をこのような電位に設定することに
より、強い横方向電界で発生した高いエネルギーを持っ
たいわゆるホットな電子が発生し、その一部がゲート絶
縁膜２の障壁を乗り越えて浮遊ゲートに注入されること
になり、その結果メモリセルの書込み（データの記憶）
が行われる。
【０００７】一方、メモリセルの消去（データの消去）
は、上述したような書込まれた（浮遊ゲートに電子が蓄
積された）状態のメモリセルの浮遊ゲートから電子が引
き抜かれることをいうが、次のような方法がとられるこ
とが多い。
【０００８】半導体基板１及び制御ゲート５を０Ｖ（接
地電位）に設定して、ソース７に１２Ｖ程度を印加す
る。その結果、ソース７と浮遊ゲート３の間のゲート絶
縁膜２には、かなり強い電界（上で示す各部の電位によ
れば１０ＭＶ／ｃｍ以上）が印加されることになる。こ
の様な強い電界のもとでは、ゲート絶縁膜中に量子力学
的なＦｏｗｌｅｒ−Ｎｏｌｄｈｅｉｍ電流（トンネル電
流）が流れ、その結果を利用して浮遊ゲート３からソー
ス７へ電子が引き抜かれ、メモリセルの消去が行われる
のである。
【０００９】この様にして、メモリセルの書込み及び消
去が行われるが、フラッシュメモリの場合、書込みは上
述した方法により各ビット（メモリセル）毎に行われる
のに対し、消去はある規模のメモリセル群に対して一括
して行われるようになっている。そのために、この一括
消去されるある規模のメモリセル群のソースは共通とし
てこの共通ソース線に対して＋１２Ｖ程度の電圧を印加
して一括消去するようになっている。その結果、記憶装
置全体の記憶容量が大きい場合でも、消去時間を短縮す
ることができるのである。
【００１０】この様なフラッシュメモリセルアレイの従
来例の概略構成を図５に示す。複数のメモリセルがｍ行
ｎ列（ｍ，ｎは２以上の整数であり、図５の例では、簡
単化のためにｍ＝４，ｎ＝２として示している）のマト
リックス状に配置されている。
【００１１】同一行に属するメモリセルの各ゲートは行
対応のワード線Ｗ１〜Ｗ４に夫々共通接続され、同一列
に属するメモリセルの各ドレインは列対応のビット線Ｂ
１，Ｂ２に夫々共通接続されている。
【００１２】メモリセルアレイの右端に一列設けられて
いるＣＲで示すセル群は冗長メモリセルと称される予備
のメモリセルであり、メモリセルアレイの各列Ｃ１，Ｃ
２の代替用として設けられている。この冗長メモリセル
１Ｒ，３Ｒ，４Ｒの各ゲートは行対応のワード線Ｗ１〜
Ｗ４に夫々接続され、各ドレインは冗長ビット線ＢＲに
共通接続されている。
【００１３】これ等メモリセルアレイを一括消去可能と
すべく、全メモリセルのソースは共通ソース線Ｓにて共
通接続されている。この共通ソース線をアース電位及び
消去電位（＋１２Ｖ）とするために、トランジスタＳＴ
１，ＳＴ２が設けられており、トランジスタＳＴ１とＳ
Ｔ２とを同時にオン制御することで、全メモリセルのソ
ースはアース電位となり、また、トランジスタＳＴ１の
みをオンとして行デコーダ／消去回路９により＋１２Ｖ
を印加することにより、消去電位となる。
【００１４】尚、１０は列デコーダ／センスアンプ／書
込回路をまとめて示しており、制御回路８はこれ等回路
９，１０を制御するものである。
【００１５】ここで、メモリセル１１にデータを書込む
場合、第１行のワード線Ｗ１に＋１２Ｖの電位を印加
し、他のワード線Ｗ２〜Ｗ４にはアース電位を印加す
る。一方、第１列のビット線Ｂ１には＋７Ｖを印加し、
他のビット線及び共通ソース線Ｓにはアース電位を印加
する。
【００１６】この様に各電位設定を行った結果、メモリ
セル１１のみが導通状態となるために、図４を用いて説
明した原理に従ってそのメモリセルの浮遊ゲートに電子
が注入されて書込みがなされるのである。
【００１７】消去を行う場合、トランジスタＳＴ１を介
して共通ソース線Ｓに＋１２Ｖを印加し、ワード線Ｗ１
〜Ｗ４はアース電位とする。一方、ビット線も全てアー
ス電位とする。こうすることにより、各メモリセルの浮
遊ゲートの電子がソースへ引き抜かれて消去が実行され
る。
【００１８】いま仮に、第１列目のメモリセル１１〜４
１のうち少くとも１つのビットに正常動作を行わないも
のが発見されると、この第１列目のメモリセル群Ｃ１の
全てが冗長メモリセル群ＣＲと代替えされ、１ビットの
不良により全メモリセルが不良となるのを防止するもの
である。
【００１９】
【発明が解決しようとする課題】この様な従来のフラッ
シュメモリでは、消去に際して一括消去のために各セル
のソースに共通の消去電圧を印加する必要があり、よっ
て各セルのソースは共通接続して形成される。そのため
に、冗長メモリセル群ＣＲは、図５に示す如く、ビット
線（列方向）に沿った単位で設定することはできても、
ワード線（行方向）に沿った単位で設定することはでき
ない。その理由を以下に詳述する。
【００２０】図５を再び参照すると、いま仮に第４のワ
ード線Ｗ４に接続されたメモリセル群４１，４２，４Ｒ
を冗長メモリセルとしたとする。このとき、メモリセル
１１に不良が発見されると、このメモリセル１１が属す
る第１行の全てのメモリセル１１，１２，１Ｒが第４行
のメモリセル群４１，４２，４Ｒに置換されることにな
る。
【００２１】このとき、ソース線は分離されておらず、
よって各メモリセルのソースは全て共通となっているの
で、消去の際には、置換した第１行に属する全てのメモ
リセル１１，１２，１Ｒにも消去電圧が印加される。そ
の結果、これ等メモリセル１１，１２，１Ｒにはいわゆ
る過剰消去状態が発生して、ディプレッション型ＭＯＳ
トランジスタと等価になって常時オン状態になることが
ある。
【００２２】そのために、これ等メモリセル１１，１
２，１Ｒが接続されたビット線Ｂ１，Ｂ２，ＢＲには、
このオン状態のメモリセルを介してリーク電流が流れ
て、書込みや読出しの時にビット線Ｂ１，Ｂ２，ＢＲの
各電位が規定値まで上昇しなくなり、書込み読出しが不
能となるのである。
【００２３】尚、特開平２−５４７０号公報には、メモ
リセルのディプレッション化によるビット線へのリーク
を防止する技術が開示されており、その原理的構成を図
６に示す。
【００２４】図６においては２行２列のメモリセルアレ
イを示しており、メモリセルの各ソースを行単位にソー
ス線Ｓ１，Ｓ２で共通化し、これ等ソース線Ｓ１，Ｓ２
とアース線ＳＣとの間にスイッチングトランジスタＳＬ
１，ＳＬ２を設け、これ等トランジスタＳＬ１，ＳＬ２
を各行対応のワード線Ｗ１，Ｗ２にて制御する構成とな
っている。
【００２５】例えば、ワード線Ｗ１が選択されたとき、
トランジスタＳＬ１はオンであるから、ワード線Ｗ１に
属するメモリセル１１，１２の書込み読出しが可能とな
る。また、トランジスタＳＬ２はオフであるから、ワー
ド線Ｗ２に属するメモリセル２１，２２のソース線Ｓ２
はアース線ＳＣから分離されるので、各メモリセル２
１，２２がディプレッション型となっても、ビット線Ｂ
１，Ｂ２へのリーク電流は流れない。
【００２６】しかしながら、この回路構成では、メモリ
セルの不良によるビット線へのリーク電流の防止は可能
であるが、この不良メモリセルにより全てのメモリセル
アレイが不良品となってしまい、製品歩留りが著しく悪
化するという欠点がある。
【００２７】本発明の目的は、行方向のメモリセル群の
代替を可能とした冗長メモリセルを有する不揮発性半導
体記憶装置を提供することである。
【００２８】本発明の他の目的は、行方向のメモリセル
群の代替の他、列方向のメモリセル群の代替をも可能と
した冗長メモリセルを有する不揮発性半導体記憶装置を
提供することである。
【００２９】
【課題を解決するための手段】本発明による不揮発性半
導体記憶装置は、マトリックス状に配列され電気的に消
去可能でかつ再プログラム可能な複数の不揮発性半導体
メモリセルと、マトリックスの同一行のメモリセルに共
通に設けられこれ等メモリセルの各ゲートが共通に接続
されたワード線と、前記マトリックスの同一列に属する
メモリセルに共通に設けられこれ等メモリセルの各ドレ
インが共通接続されたビット線と、各行毎にメモリセル
のソースを共通に夫々接続する共通ソース線と、を含
み、所定の１つの行のメモリセル群を代替用冗長メモリ
セル群としたことを特徴とする。
【００３０】本発明による他の不揮発性半導体記憶装置
は、マトリックス状に配列され電気的に消去可能でかつ
再プログラム可能な複数の不揮発性半導体メモリセル
と、マトリックスの同一行のメモリセルに共通に設けら
れこれ等メモリセルの各ゲートが共通に接続されたワー
ド線と、前記マトリックスの同一列に属するメモリセル
に共通に設けられこれ等メモリセルの各ドレインが共通
接続されたビット線と、互いに隣接する一対の行毎にメ
モリセルのソースを共通に夫々接続する共通ソース線
と、を含み、所定の一対の行のメモリセル群を代替用冗
長メモリセル群としたことを特徴とする。
【００３１】本発明による更に他の不揮発性半導体記憶
装置は、マトリックス状に配列され電気的に消去可能で
かつ再プログラム可能な複数の不揮発性半導体メモリセ
ルと、マトリックスの同一行のメモリセルに共通に設け
られこれ等メモリセルの各ゲートが共通に接続されたワ
ード線と、前記マトリックスの同一列に属するメモリセ
ルに共通に設けられこれ等メモリセルの各ドレインが共
通接続されたビット線と、互いに隣接するＮ本（Ｎは３
以上の整数）の行群毎にメモリセルのソースを共通に夫
々接続する共通ソース線と、を含み、所定のＮ本の行群
のメモリセル群を代替用冗長メモリセル群としたことを
特徴とする。
【００３２】
【実施例】以下、本発明の実施例について図面を用いて
説明する。
【００３３】図１は本発明の実施例の構成図であり、図
５と同等部分は同一符号にて示している。本例では、ｍ
行ｎ列のマトリックス状のメモリセルについて示してい
る。
【００３４】本実施例では、互いに隣接する２つの行
（１行と２行，３行と４行，……）単位Ｌ１，Ｌ２，…
…毎にメモリセル代替を可能とすると共に一括消去をも
行うようにした構成である。そのために、一対の行線で
あるワード線Ｗ１ＲとＷ２Ｒに属する冗長メモリセル群
ＬＲを設けており、これ等一対の行単位のメモリセル群
Ｌ１，Ｌ２，……，ＬＲにおいて、共通ソース線Ｓ１，
Ｓ２，……，ＳＲを設けている。
【００３５】そして、これ等共通ソース線Ｓ１，Ｓ２，
……，ＳＲ毎に、選択的に電位を付与するためのトラン
ジスタ回路Ｔ１１，Ｔ１２，Ｔ２１，Ｔ２２，……，Ｔ
１Ｒ，Ｔ２Ｒを設け、トランジスタＴ１１，Ｔ２１，…
…，Ｔ１Ｒを選択的にオンすることにより、そのオント
ランジスタに対応する一対の行の共通ソース線をアース
電位として書込み可能状態とし、またトランジスタの組
（Ｔ１１，Ｔ１２），（Ｔ２１，Ｔ２２），……，（Ｔ
１Ｒ，Ｔ２Ｒ）を選択的にオンすることにより、そのオ
ントランジスタに対応する一対の行の共通ソース線を＋
１２Ｖとして消去可能状態としている。
【００３６】いま仮に、メモリセル１１に不良が生じた
場合には、このメモリセル１１が属する一対の行単位Ｌ
１を、全て冗長メモリセル群ＬＲに代替して使用する。
置換した一対の行単位Ｌ１に属するメモリセル１１〜１
ｎ，２１〜２ｎの共通ソース線Ｓ１には消去電圧が印加
されることはない（トランジスタＴ１１は選択されるこ
とはない）ので、これ等メモリセル１１〜１ｎ，２１〜
２ｎは過剰消去状態になってディプレッション型（常時
オン状態）になることはない。従って、ビット線へのリ
ーク電流の発生もないのである。
【００３７】この様に、互いに隣接する一対の行単位で
冗長メモリセル群との代替を可能とし、また一括消去を
可能とする構成とすることにより、共通ソース線が図１
に示す如く行間の中央に配置でき、かつ互いにこの共通
ソース線を中心に線対称に配置できるので、回路のレイ
アウト構成が効率良く設計でき、全体の集積度の向上が
可能となるという効果がある。
【００３８】図２は本発明の他の実施例を示す図であ
る。図１の実施例が互いに隣接する一対の行に属するメ
モリセル群Ｌ１，Ｌ２，……を単位として一括消去及び
代替えを行うようにした例であるが、本実施例では、単
一行毎に一括消去及び代替えを行うようにしたものであ
る。
【００３９】そのために、各行単位Ｌ１，Ｌ２，……，
Ｌｎ，ＬＲで各メモリセルのソースを共通ソース線Ｓ
１，Ｓ２，……，Ｓｎ，ＳＲで共通とし、各行単位で選
択的にこの共通ソース線をアース電位としたり、＋２Ｖ
電位としたりするようにしている。
【００４０】冗長メモリセル群ＬＲも当然に一行のメモ
リセルにより形成されていることは明らかである。
【００４１】図３は本発明の更に他の実施例を示す図で
あり、本図ではメモリ周辺回路は省略して単にメモリマ
トリックスアレイの部分の一部のみを示している。本実
施例では、図２の構成である行単位の一括消去及び代替
えを行う他に、従来と同様に列単位の一括消去及び代替
えを行うようにしたものである。
【００４２】そのために、行方向の冗長メモリセル群Ｌ
Ｒの他に、列方向の冗長メモリセル群ＣＲを設けてい
る。行方向のメモリセル群Ｌ１，Ｌ２，……の一つに不
良セルが存在すれば、冗長メモリセル群ＬＲにて代替
し、また列方向のメモリセル群Ｃ１，Ｃ２，……の一つ
に不良セルが存在すれば、冗長メモリセル群ＣＲにて代
替するものである。
【００４３】列方向の冗長メモリセル群ＣＲの各メモリ
セルのソースは、それが属する行の共通ソース線Ｓ１，
Ｓ２，……に夫々接続されることはいうまでもない。
【００４４】こうすることにより、行方向置換のみなら
ず列方向の置換も可能となって信頼性がより向上するこ
とになる。
【００４５】図３の実施例では、一行単位の一括消去及
び代替えを行う例を示しているが、当然に図１の実施例
の如く互いに隣接する一対の行単位の一括消去及び代替
えが可能であり、また、一般に互いに隣接するＮ行（Ｎ
は３以上の整数）単位で一括消去及び代替えを可能とす
ることも可能であることは明らかである。
【００４６】
【発明の効果】叙上の如く、本発明によれば、従来共通
接続されていた各メモリセルのソース線を、代替え単位
で分離したので、行方向の冗長メモリセル群との代替え
が可能となり、メモリセルの不良の救済がより効果的に
可能となる。また、行方向の代替えと列方向の代替えを
組合せることもできるようになるので、メモリ装置の高
歩留りが可能となるものである。
【図面の簡単な説明】
【図１】本発明の一実施例の回路図である。
【図２】本発明の他の実施例の回路図である。
【図３】本発明の更に他の実施例の回路図である。
【図４】フラッシュメモリセルの構造を示す図である。
【図５】従来のメモリセルアレイの一例を示す回路ブロ
ック図である。
【図６】従来のメモリセルアレイの他の例を示すブロッ
ク図である。
【符号の説明】
８ 制御回路 ９ 行デコーダ／消去回路 １０ 列デコーダ／センスアンプ／書込回路 １１〜４ｎ メモリセル １１Ｒ〜２ｎＲ 冗長メモリセル Ｂ１〜Ｂｎ ビット線 ＣＲ 列冗長メモリセル群 Ｌ１〜Ｌ２ 行メモリセル群 ＬＲ 行冗長メモリセル群 Ｓ１，Ｓ２，ＳＲ 共通ソース線 Ｔ１１，Ｔ１２，Ｔ２２，Ｔ１Ｒ，Ｔ２Ｒ トランジス
タ

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 マトリックス状に配列され電気的に消去
    可能でかつ再プログラム可能な複数の不揮発性半導体メ
    モリセルと、 マトリックスの同一行のメモリセルに共通に設けられこ
    れ等メモリセルの各ゲートが共通に接続されたワード線
    と、 前記マトリックスの同一列に属するメモリセルに共通に
    設けられこれ等メモリセルの各ドレインが共通接続され
    たビット線と、 各行毎にメモリセルのソースを共通に夫々接続する共通
    ソース線と、 を含み、所定の１つの行のメモリセル群を代替用冗長メ
    モリセル群としたことを特徴とする不揮発性半導体記憶
    装置。
  2. 【請求項２】 各行毎の共通ソース線を選択的に所定電
    位とする選択手段を更に有することを特徴とする請求項
    １記載の不揮発性半導体記憶装置。
  3. 【請求項３】 マトリックス状に配列され電気的に消去
    可能でかつ再プログラム可能な複数の不揮発性半導体メ
    モリセルと、 マトリックスの同一行のメモリセルに共通に設けられこ
    れ等メモリセルの各ゲートが共通に接続されたワード線
    と、 前記マトリックスの同一列に属するメモリセルに共通に
    設けられこれ等メモリセルの各ドレインが共通接続され
    たビット線と、 互いに隣接する一対の行毎にメモリセルのソースを共通
    に夫々接続する共通ソース線と、 を含み、所定の一対の行のメモリセル群を代替用冗長メ
    モリセル群としたことを特徴とする不揮発性半導体記憶
    装置。
  4. 【請求項４】 前記一対の行毎の共通ソース線を選択的
    に所定電位とする選択手段を更に有することを特徴とす
    る請求項３記載の不揮発性半導体記憶装置。
  5. 【請求項５】 前記選択手段は、前記メモリセルの記憶
    情報を消去するに充分な消去電位を前記共通ソース線へ
    選択的に供給するよう構成されていることを特徴とする
    請求項１または３記載の不揮発性半導体記憶装置。
  6. 【請求項６】 前記選択手段により前記消去電位が選択
    的に与えられた共通ソース線に接続された全てのメモリ
    セルは同時に一括消去されるようになっていることを特
    徴とする請求項５記載の不揮発性半導体記憶装置。
  7. 【請求項７】 所定の列のメモリセル群を更に代替用冗
    長メモリセル群としたことを特徴とする請求項１〜６記
    載のいずれかの不揮発性半導体記憶装置。
  8. 【請求項８】 マトリックス状に配列され電気的に消去
    可能でかつ再プログラム可能な複数の不揮発性半導体メ
    モリセルと、 マトリックスの同一行のメモリセルに共通に設けられこ
    れ等メモリセルの各ゲートが共通に接続されたワード線
    と、 前記マトリックスの同一列に属するメモリセルに共通に
    設けられこれ等メモリセルの各ドレインが共通接続され
    たビット線と、 互いに隣接するＮ本（Ｎは３以上の整数）の行群毎にメ
    モリセルのソースを共通に夫々接続する共通ソース線
    と、 を含み、所定のＮ本の行群のメモリセル群を代替用冗長
    メモリセル群としたことを特徴とする不揮発性半導体記
    憶装置。
JP4200694A 1994-02-16 1994-02-16 不揮発性半導体記憶装置 Expired - Lifetime JP2751821B2 (ja)

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