ITMI981123A1 - Metodo processo e dispositivo per l'individuazione di difetti puntuali che provocano correnti di leakage in un dispositivo di memoria non - Google Patents

Metodo processo e dispositivo per l'individuazione di difetti puntuali che provocano correnti di leakage in un dispositivo di memoria non Download PDF

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Description

DESCRIZIONE
dell’ invenzione industriale dal titolo:
“Metodo, processo e dispositivo per l’individuazione di difetti puntuali che provocano correnti di leakage in un dispositivo di memoria non volatile.”
La presente invenzione si riferisce a un metodo, processo e dispositivo per l individuazione di difetti puntuali, che provocano correnti di dispersione (correnti di leakage II) di colonna drain-source, per mezzo dell’ indirizzamento delle diffusioni di source a partire da un dispositivo convenzionale di memoria non volatile.
Nelle memorie non volatili esistono talvolta dei difetti che provocano correnti di leakage di colonna (bit line), indipendenti dalla tensione applicata all’elettrodo di gate (word line). Tali correnti di leakage possono essere dovute, oltreché a cortocircuiti contatti-polisilicio o a livelli di metallizzazione, che dipendono dal particolare dispositivo, ad uno o più contatti difettosi oppure ad un percorso conduttivo tra l’elettrodo di drain e Γ elettrodo di source, ad esempio nel substrato di silicio, di una o più celle collegate alla bit line in cui si riscontrano le suddette correnti di leakage.
L’utilizzo di tecniche di individuazione degli errori (failure analysis), di solito lunghe e delicate, è reso estremamente difficoltoso a causa dell’impossibilità pratica di individuare la cella in corrispondenza della quale è presente il difetto di leakage, dal momento che tutti gli elettrodi di drain delle celle connesse alla bit line in questione sono allo stesso potenziale ed anche gli elettrodi di source delle celle della matrice sono tutti cortocircuitati tra loro per mezzo di linee metalliche (metal).
Nella figura 1 è mostrata schematicamente la vista dall’alto di una porzione di matrice di celle di memoria secondo la tecnica nota, disposte per coppie di righe (word line 1) e per colonne (bit line 2). Alle word line 1 corrispondono linee di source comune (diffusioni di source 4), che attraverso contatti di source 21 sono collegate assieme da linee metalliche di source (metal 5) disposte ad intervalli regolari tra colonne della matrice. Le bit line 2 collegano a loro volta tra loro, tramite contatti di drain 22, rispettive file di regioni di drain 7. Strati di ossido isolante, non rappresentati in figura 1, sono interposti tra le varie regioni di source e drain e i relativi contatti. La presenza di una cella di memoria difettosa (riconoscibile dalla diversa rappresentazione Γ della propria word line) provoca il passaggio di una corrente di leakage IL.
Sono inoltre rappresentate piazzole 8 di circuiti di boot-strap, localizzati in punti opportuni del dispositivo, che attraverso contatti 23 sono collegate a rispettive word line 1. Le piazzole 8 vengono poi collegate a linee metalliche, non rappresentate in figura 1, che si estendono parallelamente alle word line 1.
La figura 2 mostra schematicamente la sezione II-II di figura 1: su un substrato 6 di tipo P sono presenti regioni di silicio di tipo N+, corrispondenti alternativamente a regioni di source 4 e a regióni di drain 7, linee di gate o word line 1, strati di ossido isolante 3, e una bit line 2 connessa alle regioni N+ di drain 7 tramite contatti 22.
Nella figura 3, rappresentante in maniera schematica la sezione ΙΠ-ΠΙ di figura 1, si osserva la metal 5 connessa ad uno strato di silicio di tipo N+ corrispondente ad una diffusione di source 4, disposto sul substrato di tipo P 6, e uno strato di ossido isolante 3 su cui sono disposte alcune bit line 2. La metal 5 è connessa a tutte le diffusioni di source tramite contatti 21.
La figura 4 rappresenta la sezione IV-IV della figura 1, in cui si possono osservare la metal 5 e le bit line 2, quest’ultime connesse tramite elettrodi 22 alle rispettive regioni di silicio di tipo N+ 7 formate sul substrato 6 di tipo P, e separate tra loro da regioni di ossido isolante 3.
Nella figura 5 è schematicamente rappresentato un diagramma circuitale della stessa matrice di figura 1, in cui meglio si evidenziano le singole celle di memoria (C), costituite da MOSFET a canale N, con le rispettive word line 1 (WL0-WL5), bit line 2 (BLO-BLn) e diffusioni di source 4 (SD0-SD2), queste ultime connesse tra loro per mezzo della metal 5. Le word line 1 vengono indirizzate attraverso un opportuno decodificatore di riga 13. La presenza della cella difettosa C’ provoca il passaggio della corrente di leakage II nella bit line BL1 in cui detta cella si trova, nella diffusione di source rispettiva SDÌ e nella linea metal 5.
La figura 6 rappresenta il layout di una maschera di metal MI di una porzione della matrice di figura 1, utilizzata in una fase del processo di fabbricazione del dispositivo di memoria, successiva a quelle di realizzazione delle regioni di source 4 e drain 7 e delle word line 1 e bit line 2, in cui si realizzano le linee metalliche di source 5, mediante spazi appositi 15, e le eventuali piazzole S dei circuiti di boot-strap mediante altri spazi appositi 18.
Con una matrice di celle di memoria strutturata come descritto sopra, la localizzazione del difetto di leakage si riferisce alla bit line in cui la cella difettosa (localizzata in figura 5 nel transistore C’) è inserita, senza una possibile ulteriore identificazione alFintemo della bit line stessa, a causa della connessione tra tutti gli elettrodi di source delle celle di memoria: in un procedimento di analisi degli errori, infatti, polarizzando la bit line in cui si trova l’eventuale cella difettosa, ad esempio a IV, si riscontra sempre un passaggio della corrente di leakage II qualunque sia la tensione applicata alle word line.
Per poter affrontare il problema della localizzazione dell’eventuale difetto di leakage presente in una o più celle di una matrice di memoria, si può ricorrere a due concetti preliminari:
si può ottenere una variazione di corrente di leakage semplicemente polarizzando il source; in particolare, se la bit line in cui si verifica la presenza della corrente di leakage è posta ad una determinata tensione di drain, tipicamente IV, polarizzando tutte le diffusioni di source al medesimo potenziale, la corrente di leakage si annulla;
se si riesce a polarizzare separatamente le singole diffusioni di source, Γ annullamento della corrente di leakage avviene quando si polarizza ad IV la diffusione di source della cella che produce leakage; diversamente, la polarizzazione delle altre diffusioni di source non produce alcun effetto sulla corrente di leakage. In questo modo l’incertezza della localizzazione del difetto si riduce da tutte le celle costituenti una determinata bit line (qualche centinaio o migliaio a seconda del dispositivo) alle due sole celle della bit line che hanno in comune la diffusione di source polarizzata in maniera opportuna.
A questo punto si potrebbe pensare di realizzare un dispositivo ad hoc in cui le singole diffusioni di source vengono decodificate separatamente, al pari delle word line e delle bit line, ma ciò comporterebbe la realizzazione di un dispositivo da ridisegnare da zero, con dimensioni nettamente superiori. Il set di maschere di tale dispositivo di test sarebbe completamente diverso da quello corrente e la decisione di utilizzare questa possibilità andrebbe presa appena il lotto da lavorare entra nella linea di produzione.
In vista dello stato della tecnica descritto, scopo della presente invenzione è quello di realizzare un metodo per l individuazione di difetti puntuali che provocano correnti di leakage in un dispositivo di memoria non volatile tramite la modifica di un numero minimo di maschere durante il processo di fabbricazione del dispositivo stesso.
In accordo con la presente invenzione, tale scopo viene raggiunto mediante un metodo per l individuazione di difetti puntuali che provocano correnti di leakage di colonna in un dispositivo di memoria non volatile, che comprende un insieme di celle di memoria disposte per righe e per colonne in una struttura a matrice, diffusioni di source e linee metalliche, le quali connettono tra loro dette diffusioni di source, comprendente gli stadi di: modifica del dispositivo di memoria in modo che le diffusioni di source risultino indipendenti le une dalle altre ed ognuna elettricamente connessa ad una rispettiva riga; polarizzazione sequenziale delle singole colonne della matrice; identificazione della colonna a cui appartiene almeno ima cella difettosa nel momento in cui si riscontra la presenza di corrente di leakage nella colonna polarizzata; mantenendo polarizzata la colonna identificata, polarizzazione sequenziale delle singole righe della matrice allo stesso potenziale della colonna identificata; identificazione di una coppia di celle, in cui una almeno di esse presenta difetti puntuali, nel momento in cui non viene più riscontrata la presenza della corrente di leakage.
Le caratteristiche ed i vantaggi della presente invenzione risulteranno evidenti dalla seguente descrizione dettagliata di una sua forma di realizzazione pratica, illustrata a titolo di esempio non limitativo negli uniti disegni, nei quali:
la figura 1 mostra schematicamente la vista dall’ alto di ima matrice di celle di memoria non volatile, secondo la tecnica nota;
la figura 2 rappresenta la sezione II-H di figura 1;
la figura 3 rappresenta la sezione ΠΙ-ΙΠ di figura 1 ;
la figura 4 rappresenta la sezione IV-IV di figura 1 ;
la figura 5 rappresenta un diagramma circuitale della matrice di figura 1; la figura 6 rappresenta il layout di una maschera di metal di una porzione della matrice di figura 1;
la figura 7 mostra schematicamente la vista dall’alto della stessa matrice di figura 1 , modificata in accordo con una prima forma di realizzazione della presente invenzione;
la figura 8 rappresenta un diagramma circuitale della matrice di figura 7; la figura 9 mostra la sezione IX-IX di figura 7;
la figura 10 rappresenta il layout della maschera modificata di metal di una parte della matrice di figura 7;
la figura 11 mostra schematicamente la vista dall’alto della stessa matrice di figura 1, modificata in accordo con ima seconda forma di realizzazione della presente invenzione.
Nella figura 7 è schematicamente raffigurata la vista dall’alto della stessa porzione di matrice di memoria di figura 1 ottenuta modificando la maschera MI della metal 5 secondo una prima forma di realizzazione della presente invenzione. La soluzione proposta sfrutta la presenza delle strutture di bootstrap, infatti viene eliminata la linea metallica di source 5 in modo che tutte le diffusioni di source 4 siano indipendenti l’una dall’altra, e inoltre vengono deformate le piazzole 8 che connettono le word line con le linee metalliche di boot-strap 10 (che si estendono parallelamente alle word line ed hanno lo scopo di ridurne la resistenza complessiva), in modo da formare linee metalliche 9 per permettere il collegamento della word line interessata con il rispettivo primo contatto di source disponibile; le linee metalliche 9 e 10 sono collegate tra loro attraverso un rispettivo elemento conduttivo (VIAS 11). Ogni diffusione di source è quindi indipendente dalle altre ed è connessa elettricamente ad una sola word line; a questo punto, polarizzando la word line interessata, mantenendo le altre a massa, anche la diffusione di source adiacente, e solo quella, viene polarizzata allo stesso potenziale.
In definitiva, polarizzando la bit line che presenta leakage, ad esempio ad IV, se si polarizza allo stesso potenziale la word line che è collegata alla diffusione di source in cui il leakage ha luogo, la corrente di leakage si annulla. Diversamente , polarizzando le altre word line, e quindi le diffusioni di source ad esse associate, la diffusione di source in cui si ha leakage rimane a massa e quindi, per effetto del cammino conduttivo tra drain e source, la corrente di leakage permane. La tensione da applicare alla word line connessa alla diffusione di source non deve essere troppo vicina alla tensione di soglia delle celle altrimenti tutte le celle vengono accese.
In figura 8 è rappresentato schematicamente un diagramma circuitale della matrice di figura 7, da confrontare con il diagramma circuitale di figura 5: ogni diffusione di source 4 risulta indipendente dalle altre e connessa ad una associata word line 1. Nel caso specifico si ha la cella difettosa C’ che provoca una corrente di leakage II nella bit line BL1 e per individuarla, una volta polarizzata la bit line con leakage (ad esempio BL1=1 V), si polarizzano in sequenza tutte le word line (e quindi le diffusioni di source associate), misurando di volta in volta la corrente di leakage nella bit line, e nel momento in cui la corrente di leakage si annulla (nel nostro caso quando WL3=1 V e le altre word line a massa), viene individuata la coppia di celle entro cui si ha leakage (le due celle della bit line BL1 che hanno in comune la diffusione di source SDÌ, quest’ultima associata alla word line WL3). Diversamente, quando la word line della cella difettosa è a massa, si riscontra sempre il passaggio della corrente di leakage, qualunque sia la polarizzazione delle altre word line; invece, polarizzando una diversa bit line e mantenendo a massa la bit line con leakage (ad esempio BL0=1V, BL1=0V) non si riscontra mai passaggio di corrente di leakage.
La corrente di leakage non può più richiudersi attraverso le linee metalliche di source rimosse ma attraverso la word line, insieme alla metal di boot-strap, richiudendosi nel canale N dell’invertitore della decodifica.
E’ da notare che la word line per cui la deformazione della piazzola non è stata effettuata conserva la propria funzionalità a tutti gli effetti.
La figura 9 mostra schematicamente la sezione IX-IX di figura 7 in cui vengono messe in risalto le modifiche apportate alla struttura di figura 1 per ottenere una struttura secondo una prima forma di realizzazione della presente invenzione: si osserva il collegamento della linea metallica modificata 9 con la word line 1 e, attraverso il VIAS 11, con la metal 10, altrimenti separate da uno strato di dielettrico 12.
Questa soluzione presenta il vantaggio di ottenere ima decodifica delle diffusioni di source tramite decodifica delle word line, agendo sul processo di fabbricazione del dispositivo di memoria, unicamente modificando la maschera realizzati va della metal 5.
La figura 10 rappresenta il layout della maschera modificata di metal M2 di una parte della matrice di figura 7, in particolare della porzione in cui vengono realizzate le linee metalliche 9, che connettono ogni diffusione di source con la rispettiva word line, da confrontare con la figura 6: ogni metal 9 viene realizzata durante il processo di fabbricazione mediante gli appositi spazi 19 che ne definiscono la geometria.
Un problema connesso a questo tipo di approccio ad una maschera è che sulla stessa diffusione di source si trova un numero elevato di celle: ad esempio, stimando approssimativamente la resistenza della diffusione di source e tenendo conto del fatto che i contatti sono presenti solamente ai due estremi, una corrente di leakage pari a ΙΟΟμΑ generata dalla cella nel mezzo della linea di source può creare un caduta di tensione di almeno 0,5V nel caso vi siano 256 celle sulla diffusione di source. Quindi la corrente misurata, nel caso la cella si trovi esattamente nel centro (chiaramente il problema si riduce man mano che la cella difettosa si trova più vicino al contatto esterno di source) non è la stessa che si misurerebbe con il dispositivo non modificato.
Comunque, anche se la corrente non è esattamente quella di leakage, quello che interessa è che si annulla quando la polarizzazione della bit line e della word line è la stessa.
Inoltre, se si è interessati alla corrente di leakage nell’ipotesi che la resistenza di strato di source sia nulla, si possono effettuare due misure di corrente polarizzando la word line opposta a quella solidale alla diffusione di source: ad esempio, si può misurare le correnti di canale in condizioni di lettura della cella situata nel centro della diffusione di source e di quella a ridosso del contatto più esterno, dove si ha la piazzola del boot-strap; nell’ipotesi che le due celle siano uguali, la differenza in corrente è dovuta solamente alla resistenza (i due rami in parallelo) della diffusione (tutto ciò trascurando la resistenza del canale N dell’invertitore e la sua influenza sulla dinamica di lettura).
La figura 11 mostra schematicamente la vista dall’alto della stessa matrice di figura 1, modificata in accordo con una seconda forma di realizzazione della presente invenzione: per risolvere il problema della caduta di tensione lungo la diffusione di source, si realizza una struttura in cui sia presente un collegamento tra word line e diffusione di source per ogni contatto di source.
Tale soluzione sfrutta tre maschere di metal 9’, metal 10 e VIAS 11 e di fatto realizza un boot-strap per ogni contatto di source; possono essere previste anche altre combinazioni di maschere nel caso, ad esempio, non siano disponibili le metal di boot-strap.
Il dispositivo proposto nella presente invenzione potrebbe essere integrato in un package di test, venduto come sistema integrato per affrontare sistematicamente problemi di affidabilità (stile Wafer Level Reliability) o di difettosità di processo, per tener sotto controllo problemi di difettosità del substrato. Nel presente caso si parte da un dispositivo già disegnato e realizzato, con la modifica di una sola maschera: ovviamente la funzionalità del dispositivo è compromessa (quella della circuiteria rimane inalterata). Per ridurre ulteriormente i costi relativi all’ utilizzo del dispositivo si possono utilizzare pochi wafer dell’intero lotto oppure convertire pochi dispositivi all’interno del campo di esposizione, lasciando gli altri completamente funzionanti.

Claims (8)

  1. RIVENDICAZIONI 1. Metodo per l’individuazione di difetti puntuali che provocano correnti di leakage (II) di colonna in un dispositivo di memoria non volatile, detto dispositivo comprendendo un insieme di celle di memoria (C) disposte per righe (1) e per colonne (2) in una struttura a matrice, diffusioni di source (4) e linee metalliche (5) che connettono tra loro dette diffusioni di source (4), caratterizzato dal fatto di comprendere gli stadi di: modifica di detto dispositivo di memoria in modo che dette diffusioni di source (4) risultino indipendenti le une dalle altre ed ognuna elettricamente connessa ad una rispettiva riga (1); polarizzazione sequenziale delle singole colonne (2) di detta matrice; identificazione della colonna a cui appartiene almeno una cella difettosa (C’) nel momento in cui si riscontra la presenza di corrente di leakage (II) nella colonna polarizzata; mantenendo polarizzata detta colonna identificata, polarizzazione sequenziale di dette singole righe (1) di detta matrice allo stesso potenziale di detta colonna identificata; identificazione di una coppia di dette celle, in cui una almeno di esse (C’) presenta detti difetti puntuali, nel momento in cui non viene più riscontrata la presenza di detta corrente di leakage (II).
  2. 2. Metodo secondo la rivendicazione 1, caratterizzato dal fatto che detto stadio di modifica del dispositivo di memoria comprende l eliminazione di dette linee metalliche (5) ed il collegamento di dette diffusioni di source (4) di ogni singola riga mediante ulteriori elementi conduttivi (9,9’).
  3. 3. Metodo secondo la rivendicazione 2, caratterizzato dal fatto che detto collegamento è realizzato mediante modifica di primi elementi conduttivi (8) presenti in detto dispositivo di memoria.
  4. 4. Metodo secondo la rivendicazione 3, caratterizzato dal fatto che detti primi elementi conduttivi (8) sono piazzole di circuiti di boot-strap presenti in detto dispositivo di memoria.
  5. 5. Metodo secondo la rivendicazione 4, caratterizzato dal fatto che detti circuiti di boot-strap comprendono secondi elementi conduttivi (10,11), operativamente connessi a detti primi elementi conduttivi (8), che si estendono paralleli a dette righe (1) e ne riducono la resistenza elettrica.
  6. 6. Processo per la realizzazione di un dispositivo di memoria su cui applicare un metodo in accordo con una qualsiasi delle rivendicazioni precedenti, comprendente fasi di realizzazione di regioni di source (4) e drain (7), word line (1) e bit line (2) ed una successiva fase di realizzazione di piazzole (8) di circuiti di boot-strap, caratterizzato dal fatto che detta fase di realizzazione di piazzole (8) di circuiti di boot-strap è eseguita utilizzando una maschera (M2) realizzata in modo da ottenere l indipendenza di ogni diffusione di source (4) e la connessione elettrica di ogni diffusione di source (4) con una rispettiva riga (1) mediante linee metalliche (9,9’).
  7. 7. Dispositivo di memoria non volatile a semiconduttore comprendente un insieme di celle di memoria (C) disposte per righe (1) e per colonne (2) in una struttura a matrice, caratterizzato dal fatto di comprendere diffusioni di source (4) indipendenti le une dalle altre, e primi mezzi circuitali (9,9’) atti a connettere operativamente dette diffusioni di source (4), ognuna con una rispettiva riga di detta matrice, per poter indirizzare individualmente ogni singola diffusione di source (4) tramite decodifica di dette righe (1).
  8. 8. Dispositivo secondo la rivendicazione 7, caratterizzato dal fatto di comprendere secondi mezzi circuitali (10,11) connessi a detti primi mezzi circuitali (9,9’) e disposti parallelamente ad ogni rispettiva riga (1), detti secondi mezzi circuitali (10,11) avendo una resistenza elettrica minore di detta rispettiva riga (1) associata a detta diffusione di source (4) di detta matrice.
IT98MI001123A 1998-05-21 1998-05-21 Metodo processo e dispositivo per l'individuazione di difetti puntuali che provocano correnti di leakage in un dispositivo di memoria non ITMI981123A1 (it)

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