ITMI981124A1 - Metodo processo e dispositivo per l'individuazione di difetti puntuali che provocano correnti di leakage in un dispositivo di memoria non - Google Patents

Metodo processo e dispositivo per l'individuazione di difetti puntuali che provocano correnti di leakage in un dispositivo di memoria non Download PDF

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Description

DESCRIZIONE
“Metodo, processo e dispositivo per l individuazione di difetti puntuali che provocano correnti di leakage in un dispositivo di memoria non volatile.”
La presente invenzione si riferisce a un metodo, processo e dispositivo per l individuazione di difetti puntuali, che provocano correnti di dispersione (correnti di leakage IL di colonna drain-source, per mezzo dell’ indirizzamento delle diffusioni di source a partire da un dispositivo convenzionale di memoria non volatile.
Nelle memorie non volatili esistono talvolta dei difetti che provocano correnti di leakage di colonna (bit line), indipendenti dalla tensione applicata all’elettrodo di gate (word line). Tali correnti di leakage possono essere dovute, oltreché a cortocircuiti contatti-polisilicio o a livelli di metallizzazione, che dipendono dal particolare dispositivo, ad uno o più contatti difettosi oppure ad un percorso conduttivo tra l’elettrodo di drain e l’elettrodo di source, ad esempio nel substrato di silicio, di una o più celle collegate alla bit line in cui si riscontrano le suddette correnti di leakage.
L’utilizzo di tecniche di individuazione degli errori (failure analysis), di solito lunghe e delicate, è reso estremamente difficoltoso a causa dell’impossibilità pratica di individuare la cella in corrispondenza della quale è presente il difetto di leakage, dal momento che tutti gli elettrodi di drain delle celle connesse alla bit line in questione sono allo stesso potenziale ed anche gli elettrodi di source delle celle della matrice sono tutti cortocircuitati tra loro per mezzo di linee metàlliche (metal).
Nella figura 1 è mostrata schematicamente la vista dall’ alto di una porzione di matrice di celle di memoria secondo la tecnica nota, disposte per coppie di righe (word line 1) e per colonne (bit line 2). Alle word line 1 corrispondono linee di source comune (diffusioni di source 4), che attraverso contatti di source 21 sono collegate assieme da linee metalliche di source (metal 5) disposte ad intervalli regolari tra colonne della matrice. Le bit line 2 collegano a loro volta tra loro, tramite contatti di drain 22, rispettive file di regioni di drain 7. Strati di ossido isolante, non rappresentati in figura 1, sono interposti tra le varie regioni di source e drain e i relativi contatti. La presenza di una cella di memoria difettosa (riconoscibile dalla diversa rappresentazione 1” della propria word line) provoca il passaggio di una corrente di leakage IL.
La figura 2 mostra schematicamente la sezione Π-Π di figura 1: su un substrato 6 di tipo P sono presenti regioni di silicio di tipo N+, corrispondenti alternativamente a regioni di source 4 e a regioni di drain 7, linee di gate o word line 1, strati di ossido isolante 3, e una bit line 2 connessa alle regioni N+ di drain 7 tramite contatti 22.
Nella figura 3, rappresentante in maniera schematica la sezione ΠΙ-ΙΙΙ di figura 1, si osserva la metal 5 connessa ad uno strato di silicio di tipo N+ corrispondente ad una diffusione di source 4, disposto sul substrato di tipo P 6, e uno strato di ossido isolante 3 su cui sono disposte alcune bit line 2. La metal 5 è connessa a tutte le diffusioni di source tramite contatti 21.
La figura 4 rappresenta la sezione IV-IV della figura 1, in cui si possono osservare la metal 5 e le bit line 2, quest’ultime connesse tramite elettrodi 22 alle rispettive regioni di silicio di tipo N+ 7 formate sul substrato 6 di tipo P, e separate tra loro da regioni di ossido isolante 3.
Nella figura 5 è schematicamente rappresentato un diagramma circuitale della stessa matrice di figura 1, in cui meglio si evidenziano le singole celle di memoria (C), costituite da MOSFET a canale N, con le rispettive word line 1 (WL0-WL5), bit line 2 (BLO-BLn) e diffusioni di source 4 (SD0-SD2), queste ultime connesse tra loro per mezzo della metal 5. Le word line 1 vengono indirizzate attraverso un opportuno decodificatore di riga 13. La presenza della cella difettosa C’ provoca il passaggio della corrente di leakage II nella bit line BL1 in cui detta cella si trova, nella diffusione di source rispettiva SDÌ e nella linea metal 5.
La figura 6 rappresenta il layout di una maschera di contatti MI utilizzata per realizzare i contatti 21 e 22 della matrice di figura 1, mediante le finestre 121 e 122 rispettivamente, durante il processo di fabbricazione del dispositivo, mentre la figura 7 rappresenta il layout di una maschera M2 utilizzata per realizzare le word line 1 della stessa matrice di figura 1, mediante le finestre 101, durante un’altra fase dello stesso processo di fabbricazione.
Con una matrice di celle di memoria strutturata come descritto sopra, la localizzazione del difetto di leakage si riferisce alla bit line in cui la cella difettosa (localizzata in figura 5 nel transistore C’) è inserita, senza una possibile ulteriore identificazione airintemo della bit line stessa, a causa della connessione tra tutti gli elettrodi di source delle celle di memoria: in un procedimento di analisi degli errori, infatti, polarizzando la bit line in cui si trova l’eventuale cella difettosa, ad esempio a IV, si riscontra sempre un passaggio della corrente di leakage II qualunque sia la tensione applicata alle word line.
Per poter affrontare il problema della localizzazione dell’eventuale difetto di leakage presente in una o più celle di una matrice di memoria, è necessario isolare le singole diffusioni di source, e inoltre per individuare la cella responsabile della corrente di leakage in modo rapido e preciso bisogna utilizzare la circuiteria (test mode e sensing) dei dispositivi esistenti per mezzo della decodifica di word line e di bit line.
A questo punto si potrebbe pensare di realizzare un dispositivo ad hoc in cui le singole diffusioni di source vengono decodificate separatamente, al pari delle word line e delle bit line, ma ciò comporterebbe la realizzazione di un dispositivo da ridisegnare da zero, con dimensioni nettamente superiori. Il set di maschere di tale dispositivo di test sarebbe completamente diverso da quello corrente e la decisione di utilizzare questa possibilità andrebbe presa appena il lotto da lavorare entra nella linea di produzione.
Una soluzione atta ad indirizzare ogni singola diffusione di source è quella di ricorrere, ad esempio, alla decodifica di word line, agendo sul processo di fabbricazione del dispositivo mediante modifica di poche maschere realizzative. L’individuazione della cella della matrice si può a questo punto effettuare con il convenzionale test di bit line leakage utilizzato nel testing dei dispositivi. La rapidità del test consente l’analisi di tutti i pezzi di un wafer e quindi il raggiungimento dell’ informazione voluta in breve tempo e su una base statistica rilevante.
In vista dello stato della tecnica descritto, scopo della presente invenzione è quello di realizzare un metodo per l’individuazione di difetti puntuali che provocano correnti di leakage in un dispositivo di memoria non volatile tramite la modifica di un numero minimo di maschere durante il processo di fabbricazione del dispositivo stesso.
In accordo con la presente invenzione, tale scopo viene raggiunto mediante un metodo per {'individuazione di difetti puntuali che provocano correnti di leakage di colonna in un dispositivo di memoria non volatile, detto dispositivo comprendendo un insieme di celle di memoria disposte per righe e per colonne in una struttura a matrice, le colonne essendo connesse a regioni di drain mediante primi contatti, diffusioni di source e linee metalliche che connettono tra loro le diffusioni di source mediante secondi contatti, comprendente gli stadi di:
modifica del dispositivo di memoria in modo da eliminare una parte di detti primi contatti e tutti i detti secondi contatti e realizzare invece terzi contatti che connettono le linee metalliche a regioni di drain in righe in cui sono stati eliminati i primi contatti, rendendo le diffusioni di source indipendenti le une dalle altre e dimezzando il numero iniziale di celle di memoria;
polarizzazione sequenziale delle singole colonne della matrice;
mantenendo polarizzata una colonna, polarizzazione sequenziale delle singole righe della matrice;
identificazione di una cella di memoria che presenta difetti puntuali, nel momento in cui viene riscontrata la presenza di corrente di leakage.
Le caratteristiche ed i vantaggi della presente invenzione risulteranno evidenti dalla seguente descrizione dettagliata di una sua forma di realizzazione pratica, illustrata a titolo di esempio non limitativo negli uniti disegni, nei quali:
la figura 1 mostra schematicamente la vista dall’alto di una matrice di celle di memoria non volatile, secondo la tecnica nota;
la figura 2 rappresenta la sezione ΙΙ-Π di figura 1 ;
la figura 3 rappresenta la sezione ΠΙ-ΙΠ di figura 1;
la figura 4 rappresenta la sezione IV -IV di figura 1;
la figura 5 rappresenta un diagramma circuitale della matrice di figura 1 ; la figura 6 rappresenta il layout di una maschera di contatti di una porzione della matrice di figura 1 ;
la figura 7 rappresenta il layout di una maschera utilizzata per la realizzazione delle word line della matrice di figura 1
la figura 8 mostra schematicamente la vista dall’alto della stessa matrice di figura 1, modificata in accordo con una forma di realizzazione della presente invenzione;
la figura 9 rappresenta un diagramma circuitale della matrice di figura 8; la figura 10 rappresenta il layout di una maschera di contatti di una parte della matrice di figura 8;
la figura 11 rappresenta il layout di una maschera utilizzata per la realizzazione delle word line della matrice di figura 8.
Nella figura 8 è rappresentata schematicamente la vista dall’alto della stessa matrice di figura 1, modificata utilizzando le due maschere realizzative di figura 10 e di figura 11 durante il processo di fabbricazione, per ottenere rispettivamente i contatti 2Γ e 22 e le word line Γ. I contatti 21 ’ risultano essere numericamente la metà dei contatti 21 di diffusione di source di figura 1 e tra un contatto e F altro sono posizionate due diffusioni di source 4 e quattro word line Γ, queste ultime modificate rispetto alle word line 1 di figura 1 per lasciare spazio ai contatti 21.
Riducendo le dimensióni dei contatti delle diffusioni di source, non ci sarebbe bisogno dalla modifica delle word line e quindi si utilizzerebbe la sola maschera modificata dei contatti.
I contatti di drain 22 sono una parte dei contatti di drain 22 di figura 1, poiché vengono rimossi quelli posti nella stessa fila orizzontale dei contatti 21: in questo modo la matrice nel suo complesso ha un numero di celle attive che è la metà di quello mostrato in figura 1.
In figura 9 è rappresentato schematicamente il diagramma circuitale della matrice di figura 8, in cui meglio si può osservare il dimezzamento del numero di celle di memoria rispetto al diagramma di figura 5.
Per ottenere l’individuazione della cella difettosa C’ si procede nel seguente modo: si polarizza una bit line, ad esempio a IV, e quindi si polarizzano, ad esempio a 5V, tutte le word line, una alla volta mantenendo le altre a massa; nel momento in cui si riscontra la presenza di corrente di leakage nella bit line polarizzata, si è localizzata la cella difettosa. Nel caso, ad esempio, mostrato nelle figure 8 e 9 in cui la cella difettosa C’ si trova connessa alla bit line BL1 e comprende la diffusione di source SDÌ, quando la bit line BL1 è polarizzata a IV e la word line WL2 viene posta a 5V, mantenendo le altre bit line e word line a massa, si crea il passaggio di corrente di canale tra la metal 5 e la diffusione di source SDÌ, e attraverso la cella difettosa C’, che connette elettricamente la diffusione di source SDÌ con il proprio contatto di drain, anche nella bit line BL1 si riscontra passaggio di corrente di leakage IL (anche se la word line WL3 è a massa). In tutti gli altri casi in cui si polarizzano le rimanenti bit line 2 e word line 1 ’, non si riscontra alcun passaggio di corrente, tranne nell’ eventualità che sia presente un leakage contatto-substrato, nel qual caso si individuerebbe immediatamente essendo indipendente dalla word line selezionata.
La cella difettosa viene individuata in maniera univoca in quanto eventuali altri difetti source-drain sulla stessa bit line non provocano nessun 'altra corrente aggiuntiva.
La figura 10 mostra il layout di una maschera Μ1 utilizzata nel processo di fabbricazione del dispositivo per realizzare i contatti di drain 22 e di source 2Γ, mediante le finestre 122 e 12Γ rispettivamente, mentre la figura 11 mostra invece il layout di una maschera M2’ utilizzata per realizzare le word line Γ, più precisamente per la realizzazione del polisilicio superiore delle word line Γ, mediante le finestre 101’.
Il dispositivo proposto nella presente invenzione potrebbe essere integrato in un package di test, venduto come sistema integrato per affrontare sistematicamente problemi di affidabilità (stile Wafer Level Reliability) o di difettosità di processo, per tener sotto controllo problemi di difettosità del substrato. Nel presente caso si parte da un dispositivo già disegnato e realizzato, con la modifica di due sole maschere: ovviamente la funzionalità del dispositivo è compromessa (quella della circuiteria rimane inalterata). Per ridurre ulteriormente i costi relativi all’utilizzo del dispositivo si possono utilizzare pochi wafer dell’intero lotto oppure convertire pochi dispositivi all’ interno del campo di esposizione, lasciando gli altri completamente funzionanti.

Claims (6)

  1. RIVENDICAZIONI 1. Metodo per l indivi dilazione di difetti puntuali ché provocano correnti di leakage (II) di colonna in un dispositivo di memoria non volatile, detto dispositivo comprendendo un insieme di celle di memoria (C) disposte per righe (1) e per colonne (2) in una struttura a matrice, dette colonne (2) essendo connesse a regioni di drain (7) mediante primi contatti (22), diffusioni di source (4) e linee metalliche (5) che connettono tra loro dette diffusioni di source (4) mediante secondi contatti (21), caratterizzato dal fatto di comprendere gli stadi di: modifica di detto dispositivo di memoria in modo da eliminare una parte di detti primi contatti (22) e tutti i detti secondi contatti (21), e realizzare invece terzi contatti (2Γ), che connettono dette linee metalliche (5) a regioni di drain (7) in righe in cui sono stati eliminati detti primi contatti (22), rendendo dette diffusioni di source (4) indipendenti le une dalle altre e dimezzando il numero iniziale di dette celle di memoria (C); polarizzazione sequenziale delle singole colonne (2) di detta matrice; mantenendo polarizzata una colonna, polarizzazione sequenziale di dette singole righe (1) di detta matrice; identificazione di una cella di memoria (C’) che presenta detti difetti puntuali, nel momento in cui viene riscontrata la presenza di detta corrente di leakage (IL).
  2. 2. Metodo secondo la rivendicazione 1, caratterizzato dal fatto che detto stadio di modifica di detto dispositivo comprende la modifica di dette righe (1) in modo da ottenere righe modificate (Γ) tra le quali è possibile realizzare senza problemi di dimensioni detti terzi contatti (2Γ).
  3. 3. Processo per la realizzazione di un dispositivo di memoria su cui applicare un metodo in accordo con una qualsiasi delle rivendicazioni precedenti, comprendente fasi di realizzazione di regioni di source (4) e drain (7), word line (1), bit line (2) e una successiva fase di realizzazione di primi e terzi contatti (22,21), caratterizzato dal fatto che detta fase di realizzazione di detti primi e terzi contatti (22,21) è eseguita utilizzando una prima maschera (ΜΓ) realizzata in modo da ottenere l indipendenza di ogni diffusione di source (4) e l’identificazione di ogni singola cella di memoria difettosa (C’) mediante decodifica di dette word line (1) e di dette bit line (2).
  4. 4. Processo secondo la rivendicazione 3, caratterizzato dal fatto che nella fase di realizzazione di dette word line (1) viene utilizzata ima seconda maschera (M2’) in modo da ottenere word line modificate (1 ’), invece di dette word line (1), e disporre di ulteriore spazio per la realizzazione di detti terzi contatti (2Γ).
  5. 5. Dispositivo di memoria non volatile a semiconduttore comprendente un insieme di celle di memoria (C) disposte per righe (1) e per colonne (2) in una struttura a matrice, caratterizzato dal fatto di comprendere diffusioni di source (4) indipendenti le une dalle altre, linee metalliche (5), regioni di drain (7), terzi contatti (2Γ), atti a connettere dette linee metalliche (5) con alcune di dette regioni di drain (7), primi contatti (22), atti a connettere dette colonne (2) con altre regioni di drain (7), in modo tale da poter individuare ogni singola cella di memoria difettosa (C’) tramite decodifica di dette righe (1) e di dette colonne (2) e rilevamento di una corrente di leakage (IL).
  6. 6. Dispositivo secondo la rivendicazione 5, caratterizzato dal fatto che ogni riga di detti terzi contatti (21 ’) è posta tra due coppie di dette righe (1) e tra due di dette diffusioni di source (4), in ognuna di dette coppie di righe (1) essendo compresa ima diffusione di source (4), e ogni riga di detti primi contatti (22) è posta tra due coppie di dette righe (2) e tra due righe di detti terzi contatti (2Γ).
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