KR20080018969A - 테스트 패턴 - Google Patents

Abstract

본 발명은 테스트 패턴의 변화를 통한 측정 데이타의 정확성 및 신뢰성을 향상시킬 수 있는 테스트 패턴을 개시한다. 개시된 본 발명의 방법은, 서로 평행하며 다수의 테스트용 게이트 라인을 구비하고, 상기 게이트 라인에 테스트 전압을 인가해서 셀 트랜지스터의 전기적 특성을 평가하는 반도체 소자의 테스트 패턴에 있어서, 상기 게이트 라인은 메인 게이트와 상기 메인 게이트의 일측에 배치되는 패싱 게이트 및 상기 메인 게이트의 타측에 배치되는 이웃 게이트로 각각 배치되며, 상기 메인 게이트와 패싱 게이트 및 이웃 게이트는 각각 서로 분리되고, 상기 각 게이트끼리는 서로 연결되는 구조로 구성된 것을 특징으로 한다.

Description

테스트 패턴{Test pattern}

도 1은 종래의 테스트 패턴 중에서 게이트 라인을 도시한 평면도.

도 2는 본 발명의 실시예에 따른 테스트 패턴을 설명하기 위한 평면도.

본 발명은 반도체 소자의 테스트 패턴에 관한 것으로, 보다 자세하게는, 셀 트랜지스터의 전기적 특성 평가시 이웃하는 게이트의 영향력을 보다 정확하게 측정할 수 있는 반도체 소자의 테스트 패턴에 관한 것이다.

통상, 반도체 소자는 제조 공정시 이상 유무를 시험하고, 공정 특성을 평가하기 위하여 테스트 패턴(Test Pattern)을 구비한다. 상기 테스트 패턴은 반도체 소자를 구성하는 각각의 부분들의 전기적 특성을 분석하여 상기 반도체 소자의 제조 공정 상의 이상 유무를 검출하고, 공정 특성을 평가하여 공정의 한계와 공정 마진(Margin)을 확보할 수 있도록 해준다.

일반적으로, 반도체 소자의 테스트 패턴 중, 셀 트랜지스터의 전기적 특성을 평가하기 위한 테스트 패턴의 입력단자는 크게 드레인(drain), 소오스(soure), 게이트(gate) 및 벌크(bulk)의 4단자로 구성되는데, 상기 4단자 중에서 상기 셀 트랜 지스터의 문턱전압(Vt) 또는 전류(Current)의 특성을 평가하기 위하여 게이트 단자에 전압을 가하는 경우, 현재의 테스트 패턴에서는, 도 1에 도시된 바와 같이, 서로 연결된 구조의 게이트 라인(G/L)에 동시에 동일한 전압이 가해지게 된다.

한편, 반도체 소자의 집적도가 증가함에 따라, 테스트 패턴의 크기 또한 작아지게 되면서, 셀 트랜지스터의 전기적 특성 평가시, 문턱전압과 같은 전기적 특성에 인접해 있는 패싱 게이트(passing gate) 또는 이웃 게이트(neighbor gate)에 대해 영향을 받게 된다.

이러한 현상으로, 셀 트랜지스터의 전기적 특성을 정확히 평가할 수 없는 문제가 발생되고 있다.

따라서, 셀 트랜지스터의 전기적 특성을 정확히 평가하기 위해서는, 패싱 게이트 또는 이웃 게이트에 의한 영향력을 정확히 측정해야 하는데, 상기에 전술한 바와 같이, 셀 트랜지스터의 전기적 특성을 평가하기 위하여 게이트 단자에 전압 인가시, 패턴 상에 존재하는 모든 게이트에 동시에 동일한 전압이 가해지게 때문에, 패싱 게이트 또는 이웃 게이트에 대한 영향을 정확하게 파악할할 수가 없다.

결과적으로, 게이트 단자에 전압 인가시 패싱 게이트 및 이웃 게이트에 대한 영향력을 정확히 파악할 수 없음에 따라, 셀 트랜지스터의 전기적 특성을 제대로 분석할 수 없게 되면서 데이타의 정확성 및 신뢰성을 기대할 수 없게 된다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 셀 트랜지스터의 전기적 특성을 평가시, 인접해 있는 게이트의 영향력을 정확히 파 악할 수 있는 테스트 패턴을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 서로 평행하며 다수의 테스트용 게이트 라인을 구비하고, 상기 게이트 라인에 테스트 전압을 인가해서 셀 트랜지스터의 전기적 특성을 평가하는 반도체 소자의 테스트 패턴에 있어서, 상기 게이트 라인은 메인 게이트와 상기 메인 게이트의 일측에 배치되는 패싱 게이트 및 상기 메인 게이트의 타측에 배치되는 이웃 게이트로 각각 배치되며, 상기 메인 게이트와 패싱 게이트 및 이웃 게이트는 각각 서로 분리되고, 상기 각 게이트끼리는 서로 연결되는 구조로 구성된 것을 특징으로 하는 테스트 패턴을 제공한다.

여기서, 상기 메인 게이트과 패싱 게이트 및 이웃 게이트들 중에서 하나의 게이트는 더미패턴의 비트라인콘택과 수직되는 것을 특징으로 한다.

상기 더미패턴의 비트라인콘택과 수직되는 게이트 라인은 패싱 게이트인 것을 한다.

(실시예)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

한편, 본 발명의 실시예에서는 테스트 패턴 중에서 게이트 라인에 대해 도시하고 설명하기로 한다.

먼저, 본 발명의 기술적 원리를 설명하면, 테스트 전압이 인가되는 게이트 라인은, 메인 게이트와 상기 메인 게이트의 일측에 배치되는 패싱 게이트 및 상기 메인 게이트의 타측에 배치되는 이웃 게이트로 각각 배치되며, 상기 메인 게이트와 패싱 게이트 및 이웃 게이트는 각각 서로 분리되고, 상기 각 게이트끼리는 서로 연결되는 구조를 갖는 것을 특징으로 한다.

이렇게 하면, 상기 게이트 라인에 테스트 전압 인가시, 3개의 게이트 라인, 즉, 메인 게이트, 패싱 게이트 및 이웃 게이트에 각각의 다른 테스트 전압 인가되면서 인접 게이트에 가하는 전압 조건이 달라지는 것에 따라서 셀 트랜지스터의 특성이 달라지는 인접 게이트에 의한 영향력(effect)을 파악할 수 있다.

자세하게는, 도 2는 본 발명의 실시예에 따른 테스트 패턴의 구조를 설명하기 위한 평면도로서, 이를 설명하면 다음과 같다.

도 2를 참조하면, 서로 평행하며 다수의 테스트용 게이트 라인이 구비되며, 상기 게이트 라인은 메인 게이트(main gate) 상기 메인 게이트의 일측에 배치되는 패싱 게이트(passing gate) 및 상기 메인 게이트의 타측에 배치되는 이웃 게이트(neighbor gate)로 3개 단자로 이루어진다.

그리고, 상기 메인 게이트와 패싱 게이트 및 이웃 게이트는 각각 서로 분리되면서, 상기 각 게이트끼리는 서로 연결되는 구조를 갖는다.

다시말하면, 상기 3개의 단자는 서로 분리된 구조를 가지며, 상기 메인 게이트는 메인 게이트끼리 연결되며, 상기 패싱 게이트는 패싱 게이트끼리 연결되고, 상기 이웃 게이트는 이웃 게이트끼리 연결된 구조를 갖는다.

여기서, 본 발명은 테스트 전압이 인가되는 게이트 라인을 메인 게이트, 패싱 게이트 및 인접 게이트로 분리시킴으로서, 상기 게이트 라인에 테스트 전압 인 가시, 문턱전압과 같은 전기적 특성에 인접해 있는 게이트의 영향력을 정확히 알 수 있어 셀 트랜지스터의 전기적 특성을 정확히 평가할 수 있다.

다시말하면, 종래에서는 셀 트랜지스터의 전기적 특성을 평가하기 위하여, 테스트 패턴의 게이트 라인에 테스트 전압 인가시, 모든 게이트 라인이 동시에 턴-온(Turn-On) 상태가 되면서, 인접해 있는 게이트에서 미친 영향에 대해 정확히 할 수가 없었던 반면에, 본 발명에서는, 게이트 라인을 3개의 단자로 분리시킴으로서, 상기 게이트 라인에 테스트 전압 인가시, 각각의 게이트 단자에 전압이 인가됨으로서, 인접해 있는 게이트에서 미친 영향이 얼마인지 정확히 알 수가 있게 된다.

따라서, 상기 게이트 라인에 테스트 전압 인가시, 인접해 있는 게이트의 영향을 정확히 할 수 있음으로, 상기 셀 트랜지스터의 특성을 정확히 평가할 수 있게 된다.

한편, 본 발명에서는, 상기 3개의 단자가 분리되기 위해서는 상기 3개의 단자 중 1개의 단자는 나머지 2개의 단자와 다르게 구성되는데, 1개의 게이트 단자는 후속의 비트라인콘택 형성시에 형성되는 더미 비트라인콘택과 수직되게 구성되도록 한다.

여기서, 상기 더미 비트라인콘택과 수직된 구조의 게이트 라인은 패싱 게이트로 이해할 수 있다.

이처럼, 상기 3개의 단자 중에서 1개의 단자를 상기 더미 비트라인콘택과 수직되는 구조를 갖으므로, 상기 3개의 단자 모두를 분리시킬 수 있다.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지 만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

이상에서와 같이, 본 발명은 셀 트랜지스터의 전기적 특성을 평가하기 위하여, 테스트 전압이 인가되는 게이트 라인 형성시, 메인 게이트, 패싱 게이트 및 이웃 게이트로 구성하여, 셀 트랜지스터의 특성이 달라지는 인접 게이트에 의한 영향력을 정확히 파악할 수 있다.

따라서, 본 발명은 테스트 패턴의 변화를 통한 측정 데이타의 정확성 및 신뢰성을 향상시킬 수 있다.

Claims (3)

1. 서로 평행하며 다수의 테스트용 게이트 라인을 구비하고, 상기 게이트 라인에 테스트 전압을 인가해서 셀 트랜지스터의 전기적 특성을 평가하는 반도체 소자의 테스트 패턴에 있어서,

   상기 게이트 라인은 메인 게이트와 상기 메인 게이트의 일측에 배치되는 패싱 게이트 및 상기 메인 게이트의 타측에 배치되는 이웃 게이트로 각각 배치되며, 상기 메인 게이트와 패싱 게이트 및 이웃 게이트는 각각 서로 분리되고, 상기 각 게이트끼리는 서로 연결되는 구조로 구성된 것을 특징으로 하는 테스트 패턴.
2. 제 1 항에 있어서,

   상기 메인 게이트과 패싱 게이트 및 이웃 게이트들 중에서 하나의 게이트는 더미패턴의 비트라인콘택과 수직되는 것을 특징으로 하는 테스트 패턴.
3. 제 1 항에 있어서,

   상기 더미패턴의 비트라인콘택과 수직되는 게이트 라인은 패싱 게이트인 것을 특징으로 하는 테스트 패턴.

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