KR20100013938A - 반도체 소자의 테스트 패턴 및 이의 테스트 방법 - Google Patents

반도체 소자의 테스트 패턴 및 이의 테스트 방법 Download PDF

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    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
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    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line

Abstract

본 발명은 반도체 소자의 테스트 패턴 형성 방법에 관한 것으로, 평행하게 배치된 다수의 활성 영역과, 상기 다수의 활성 영역과 수직하게 형성된 다수의 게이트 라인, 및 상기 다수의 활성 영역 중 인접한 두개의 활성 영역을 전기적으로 연결하는 다수의 콘택부를 포함하며, 상기 콘택부는 상기 활성 영역과 수직방향으로 배치되며, 상기 활성 영역과 접촉되는 부분이 상기 활성 영역의 수직 방향 전부를 접촉하도록 형성된 반도체 소자의 테스트 패턴 및 이를 이용한 테스트 방법을 개시한다.
테스트 패턴, 저항, 스트링, 콘택

Description

반도체 소자의 테스트 패턴 및 이의 테스트 방법{A test pattern of a semiconductor device and A method for testing the same}
본 발명은 반도체 소자의 테스트 패턴 형성 방법에 관한 것으로, 특히 반도체 소자의 스트링 저항을 측정하기 위한 반도체 소자의 테스트 패턴 형성 방법에 관한 것이다.
반도체 장치가 형성되는 반도체 웨이퍼에는, 제조 공정을 모니터링 할 수 있는 테스트 패턴들이 배치된다. 상기 테스트 패턴들을 통해 모니터링 할 수 있는 항목에는 트랜지스터들의 다양한 전기적 특성, 배선 및 불순물 영역의 저항 및 상기 불순물 영역과 배선 사이의 접촉 저항 등이 있다.
반도체 소자 중 플래시 메모리 소자는 다수의 메모리 셀들의 직렬 연결된 다수의 스트링 구조로 연결되어 있으며, 다수의 스트링들의 전기적 특성을 균일하게 형성하는 것이 바람직하다.
도 1은 일반적인 반도체 소자의 스트링별 저항 특성을 테스트 하기 위한 소 자의 평면도이다.
도 1을 참조하면, 반도체 소자는 다수의 활성 영역(11)이 소자 분리 영역(12)에 의해 평행하게 배치된다. 또한 다수의 워드라인들이 활성 영역(11)과 수직되는 방향으로 평행하게 배치된다. 이러한 반도체 소자의 스트링별 저항을 측정하기 위하여 각 스트링을 연결하는 콘택부(14)가 형성된다.
도 2는 도 1에 도시된 반도체 소자의 단면도이다.
도 2를 참조하면, 반도체 기판 내에 소자 분리 영역(12)이 형성되어 활성 영역(11)을 구분한다. 이때 콘택부(14)는 두개의 인접한 활성 영역(11)을 연결하기 위하여 소자 분리 영역(12) 상에 형성된다. 이때 콘택부(14)는 두개의 인접한 활성 영역(11)만을 연결하기 때문에 도면과 같이 인접한 콘택부(14)부와는 이격되어 있다. 이로 인하여 하나의 콘택부(14)가 노출되는 활성 영역(11)의 표면 전체를 감싸고 있지 아니하고, 활성 영역(11)의 가장 자리에만 접촉되어 있다. 이러한 구조로 인하여 활성 영역의 전체 저항을 측정할 수 없다.
본 발명이 이루고자 하는 기술적 과제는 평행하게 형성된 다수의 활성 영역과 접촉되는 다수의 콘택부를 포함하되, 콘택부는 인접한 두개의 활성영역의 노출된 표면을 모두 덮도록 형성되며, 다수의 콘택부는 각각 평행하게 형성되데, 서로 일정 간격 이격되도록 형성된다. 이로 인하여 활성영역의 저항을 정확하게 측정할 수 있는 반도체 소자의 테스트 패턴 및 이를 이용한 테스트 방법을 제공하는 데 있다.
본 발명의 제1 실시 예에 따른 반도체 소자의 테스트 패턴은 평행하게 배치된 다수의 활성 영역, 및 상기 다수의 활성 영역 중 인접한 두개의 활성 영역을 전기적으로 연결하는 다수의 콘택부를 포함하며, 상기 콘택부는 상기 활성 영역과 수직방향으로 배치되며, 상기 활성 영역과 접촉되는 부분이 상기 활성 영역의 수직 방향 전부를 접촉하도록 형성된다.
본 발명의 제2 실시 예에 따른 반도체 소자의 테스트 패턴은 평행하게 배치된 다수의 활성 영역과, 상기 다수의 활성 영역과 수직하게 형성된 다수의 게이트 라인, 및 상기 다수의 활성 영역 중 인접한 두개의 활성 영역을 전기적으로 연결하는 다수의 콘택부를 포함하며, 상기 콘택부는 상기 활성 영역과 수직방향으로 배치 되며, 상기 활성 영역과 접촉되는 부분이 상기 활성 영역의 수직 방향 전부를 접촉하도록 형성된다.
본 발명의 제1 실시 예에 따른 평행하게 배치된 다수의 활성 영역, 및 상기 다수의 활성 영역 중 인접한 두개의 활성 영역을 전기적으로 연결하는 다수의 콘택부를 포함하며, 상기 콘택부는 상기 활성 영역과 수직방향으로 배치되며, 상기 활성 영역과 접촉되는 부분이 상기 활성 영역의 수직 방향 전부를 접촉하도록 형성된 반도체 소자의 테스트 패턴을 이용한 테스트 방법에 있어서,
상기 다수의 콘택부 중 최 상단에 위치한 콘택부와 최하단에 위치한 콘택부에 테스트 전압을 인가하여 이의 저항을 측정한다.
본 발명의 제2 실시 예에 따른 평행하게 배치된 다수의 활성 영역과, 상기 다수의 활성 영역과 수직하게 형성된 다수의 게이트 라인, 및 상기 다수의 활성 영역 중 인접한 두개의 활성 영역을 전기적으로 연결하는 다수의 콘택부를 포함하며, 상기 콘택부는 상기 활성 영역과 수직방향으로 배치되며, 상기 활성 영역과 접촉되는 부분이 상기 활성 영역의 수직 방향 전부를 접촉하도록 형성된 반도체 소자의 테스트 패턴을 이용한 테스트 방법에 있어서,
상기 다수의 게이트 라인에 전압을 인가하여 상기 게이트 라인 하부의 활성 영역에 채널을 형성하는 단계, 및 상기 다수의 콘택부 중 최 상단에 위치한 콘택부와 최하단에 위치한 콘택부에 테스트 전압을 인가하여 이의 저항을 측정하는 단계 를 포함한다.
본 발명의 일실시 예에 따르면, 평행하게 형성된 다수의 활성 영역과 접촉되는 다수의 콘택부를 포함하되, 콘택부는 인접한 두개의 활성영역의 노출된 표면을 모두 덮도록 형성되며, 다수의 콘택부는 각각 평행하게 형성되데, 서로 일정 간격 이격되도록 형성된다. 이로 인하여 활성영역의 저항을 정확하게 측정할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3 내지 도 4는 본 발명의 제1 실시 예에 따른 반도체 소자의 테스트 패턴을 설명하기 위한 소자의 평면도 및 단면도이다.
도 3을 참조하면, 반도체 소자는 다수의 활성 영역(101)이 소자 분리 영역(102)에 의해 평행하게 배치된다. 이러한 반도체 소자의 활성 영역(101)의 스트 링별 저항을 측정하기 위하여 각 활성 영역(101)을 연결하는 콘택부(103)가 형성된다. 콘택부(103)는 인접한 두개의 활성 영역(101)을 전기적으로 연결한다. 콘택부(103)는 활성 영역(101)과 수직 배치되도록 형성되며, 교차하는 부분을 일부분만 덮고 있는 것이 아닌 전체 부분을 덮도록 형성한다. 또한 다수의 콘택부(103)들은 서로 평행하게 형성되며, 서로 접촉되지 않도록 인접한 콘택부(103)와는 같은 직선 상에 배치되지 않는다. 이때 콘택부(103)는 저항값이 작은 텅스텐으로 형성하는 것이 바람직하다.
도 4를 참조하면, 콘택부(103)는 인접한 활성 영역(101)의 상부면(콘택부(103)과 교차하는 부분)을 전부 덮고 있어 저항 측정시 정확한 활성 영역(101)의 저항을 측정할 수 있다.
활성 영역(101)의 저항 측정시 반도체 소자의 최 상단부에 배치된 콘택부(103)와 최하단에 배치된 콘택부(103)에 테스트 전압을 인가하여 이의 저항을 측정하여 활성 영역(101)의 저항을 측정한다.
도 5는 본 발명의 제2 실시 예에 따른 반도체 소자의 테스트 패턴을 설명하기 위한 소자의 평면도이다.
도 5를 참조하면, 소자 분리 공정을 진행하여 다수의 활성 영역(201)이 소자 분리 영역(202)에 의해 평행하게 배치되도록 한다. 이 후, 게이트 형성 공정을 진행하여 다수의 활성 영역(201)과 수직 배치되는 게이트 라인(203)을 형성한다.
이러한 반도체 소자의 활성 영역(201)의 스트링별 저항을 측정하기 위하여 각 활성 영역(201)을 연결하는 콘택부(204)가 형성된다. 콘택부(204)는 인접한 두개의 활성 영역(201)을 전기적으로 연결한다. 콘택부(204)는 활성 영역(201)과 수직 배치되도록 형성되며, 교차하는 부분을 일부분만 덮고 있는 것이 아닌 전체 부분을 덮도록 형성한다. 또한 다수의 콘택부(204)들은 서로 평행하게 형성되며, 서로 접촉되지 않도록 인접한 콘택부(204)와는 같은 직선 상에 배치되지 않는다. 또한 다수의 게이트 라인(203)의 전기적 특성을 같이 평가하기 위하여 각 게이트 라인(203) 사이의 공간에 콘택부(204)를 형성하는 것이 바람직하다. 콘택부(204)는 저항값이 작은 텅스텐으로 형성하는 것이 바람직하다.
상술한 테스트 패턴을 이용하여 저항 측정시 게이트 라인(203)에는 양의 전압(좀 더 상세하게는 게이트들의 턴온 전압)을 인가하여 게이트 라인의 하부에 채널영역이 형성되도록 한다. 또한 반도체 소자의 최 상단부에 배치된 콘택부(204)와 최하단에 배치된 콘택부(204)에 테스트 전압을 인가하여 이때의 저항을 측정한다. 이때 측정 값은 활성 영역(201)의 저항 뿐만 아니라 게이트 라인(203)의 전기적 특성(예를 들어 턴온 저항)도 예측 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1은 일반적인 반도체 소자의 스트링별 저항 특성을 테스트 하기 위한 소자의 평면도이다.
도 2는 도 1에 도시된 반도체 소자의 단면도이다.
도 3 내지 도 4는 본 발명의 제1 실시 예에 따른 반도체 소자의 테스트 패턴을 설명하기 위한 소자의 평면도 및 단면도이다.
도 5는 본 발명의 제2 실시 예에 따른 반도체 소자의 테스트 패턴을 설명하기 위한 소자의 평면도이다.
<도면의 주요 부분에 대한 부호 설명>
101, 201 : 활성 영역 102, 202 : 소자 분리 영역
103, 204 : 콘택부 203 : 게이트 라인

Claims (6)

  1. 평행하게 배치된 다수의 활성 영역; 및
    상기 다수의 활성 영역 중 인접한 두개의 활성 영역을 전기적으로 연결하는 다수의 콘택부를 포함하며,
    상기 콘택부는 상기 활성 영역과 수직방향으로 배치되며, 상기 활성 영역과 접촉되는 부분이 상기 활성 영역의 수직 방향 전부를 접촉하도록 형성된 반도체 소자의 테스트 패턴.
  2. 제 1 항에 있어서,
    상기 다수의 콘택부는 각각 평행하게 형성되며, 서로 인접한 상기 콘택부 각각은 직선상에 배치되지 않는 반도체 소자의 테스트 패턴.
  3. 평행하게 배치된 다수의 활성 영역;
    상기 다수의 활성 영역과 수직하게 형성된 다수의 게이트 라인; 및
    상기 다수의 활성 영역 중 인접한 두개의 활성 영역을 전기적으로 연결하는 다수의 콘택부를 포함하며,
    상기 콘택부는 상기 활성 영역과 수직방향으로 배치되며, 상기 활성 영역과 접촉되는 부분이 상기 활성 영역의 수직 방향 전부를 접촉하도록 형성된 반도체 소자의 테스트 패턴.
  4. 제 3 항에 있어서,
    상기 다수의 콘택부는 각각 상기 다수의 게이트 라인들 사이의 공간에 형성되는 반도체 소자의 테스트 패턴.
  5. 평행하게 배치된 다수의 활성 영역, 및 상기 다수의 활성 영역 중 인접한 두개의 활성 영역을 전기적으로 연결하는 다수의 콘택부를 포함하며, 상기 콘택부는 상기 활성 영역과 수직방향으로 배치되며, 상기 활성 영역과 접촉되는 부분이 상기 활성 영역의 수직 방향 전부를 접촉하도록 형성된 반도체 소자의 테스트 패턴을 이용한 테스트 방법에 있어서,
    상기 다수의 콘택부 중 최 상단에 위치한 콘택부와 최하단에 위치한 콘택부에 테스트 전압을 인가하여 이의 저항을 측정하는 반도체 소자의 테스트 패턴을 이용한 테스트 방법.
  6. 평행하게 배치된 다수의 활성 영역과, 상기 다수의 활성 영역과 수직하게 형 성된 다수의 게이트 라인, 및 상기 다수의 활성 영역 중 인접한 두개의 활성 영역을 전기적으로 연결하는 다수의 콘택부를 포함하며, 상기 콘택부는 상기 활성 영역과 수직방향으로 배치되며, 상기 활성 영역과 접촉되는 부분이 상기 활성 영역의 수직 방향 전부를 접촉하도록 형성된 반도체 소자의 테스트 패턴을 이용한 테스트 방법에 있어서,
    상기 다수의 게이트 라인에 전압을 인가하여 상기 게이트 라인 하부의 활성 영역에 채널을 형성하는 단계; 및
    상기 다수의 콘택부 중 최 상단에 위치한 콘택부와 최하단에 위치한 콘택부에 테스트 전압을 인가하여 이의 저항을 측정하는 단계를 포함하는 반도체 소자의 테스트 패턴을 이용한 테스트 방법.
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* Cited by examiner, † Cited by third party
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CN106684010A (zh) * 2016-12-28 2017-05-17 西安电子科技大学 基于垂直测试图形的有源区方块电阻测试方法
CN106684011A (zh) * 2016-12-28 2017-05-17 西安电子科技大学 测试欧姆接触区方块电阻的方法

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