KR20000004261A - 소거 및 프로그램가능 롬의 테스트방법 - Google Patents

Abstract

본 발명은 4비트 마이크로컴퓨터에 사용되는 EPROM 테스트방법에 관한 것으로, 매트릭스형상의 행렬로 배치되어 EPROM을 구성하는 트랜지스터에 최인접 트랜지스터와는 다른 신호를 인가하여 출력을 검출한 후 인가된 신호와 출력을 비교하여 각 트랜지스터가 비정상적으로 작동하는지의 여부와 트랜지스터의 게이트가 최인접 트랜지스터의 게이트와 단락되어 있는지를 검사하여 EPROM에 불량이 발생하는 것을 방지한다.

Description

소거 및 프로그램 가능 롬의 테스트방법

본 발명은 4비트 마이크로컴퓨터의 소거 및 프로그램 가능 롬에 관한 것으로, 특히 행 및 열의 디코더라인의 결함을 검지할 수 있는 4비트 마이크로컴퓨터에 장착된 소거 및 프로그램 가능 롬의 테스트방법에 관한 것이다.

일반적으로 4비트 마이크로컴퓨터는 중앙처리장치와 여러 가지 주변장치로 구성되어 있다. 이중에서 기억장치는 프로그램이나 정보의 저장장소로서, 주로 램(RAM)이나 롬(ROM)을 사용한다. 특히, 프로그램을 기록하고 소거하기 위해서는 소거 및 프로그램 가능 롬(Erasable and Programmable ROM)이 주로 사용된다.

이러한 EPROM은 MOS(Metal Oxide Semiconductor) 트랜지스터로 구성되어 있으며, 각 메모리셀에 n×m개의 매트릭스(matrix)형상으로 구성된다. 도 1에 상기한 MOS 트랜지스터의 구조가 도시되어 있다. 도면에 나타낸 바와 같이, 실리콘(silicon) 등으로 이루어진 반도체웨이퍼(1)에는 일정 폭을 사이에 두고 n형 불순물이 도핑(doping)되어 오우믹콘택층(ohmic contact layer;3)이 형성되어 있으며, 그 위에 전도성이 좋은 금속으로 이루어진 소스전극(5) 및 드레인전극(6)이 형성되어 있다. 오우믹콘택층(3) 사이의 웨이퍼(1) 표면위에는 일정 두께의 절연층(9)이 형성되어 있으며, 그 내부에 다결정실리콘으로 이루어진 플로팅게이트(floating gate;12)와 제어게이트(controlling gate;11)가 형성되어 있다. 상기 플로팅게이트(12)는 절연층(9)에 의해 웨이퍼(1)와 절연되어 있으며, 역시 절연층(9)에 의해 제어게이트(11)와 절연된다. 상기 절연층(9) 위에는 금속으로 이루어진 게이트전극(7)이 형성되어 있고, 웨이퍼(1) 전체에 걸쳐서 절연층(10)이 형성되어 있다.

MOS 트랜지스터가 매트릭스형상으로 배치된 EPROM의 프로그램방법을 설명하면 다음과 같다. 하이(H)로 프로그램하는 경우, 제어게이트(11)와 드레인전극(6)에 약 12.5V의 고전압을 인가하면, 게이트(11,12) 아래의 웨이퍼(1)에 채널층(channel layer)이 형성됨과 동시에 제어게이트(11)에 인가된 고전압(12.5V)에 의해 항복(breakdown)이 발생하면서 플로팅게이트(12)에 전자들이 축적된다. 따라서, 전압의 인가가 종료되어도 전자들은 플로팅게이트(12)에 존재하게 되며, 이것이 독취시 트랜지스터가 선택될 때, 일정한 전압레벨까지 트랜지스터를 구동하지 못하게 한다. 즉, 문턱전압(Vt)을 약 7V까지 상승시키는 효과를 가져온다.

로우(L)로 프로그램하는 경우, 드레인전극(6)이 접지된다. 따라서, 소스측의 전위와 드레인측의 전위가 동일하게 되어 전류가 흐르지 않게 된다. 즉, 전자의 이동이 없게 된다. 따라서, 플로팅게이트(11)에 전자가 축적되지 않는데, 이는 문턱전압(Vt)이 변하지 않는 것을 의미한다(약 Vt=1.5V). 결국, 'H' 및 'L'의 프로그램 여부는 문턱전압(Vt)값에 의해 제어된다.

도 2는 EPROM 독취시의 회로분석을 나타내는 도면으로, 도 2(a)는 'H'로 프로그램되었을 때의 회로이고 도 2(b)는 'L'로 프로그램했을 때의 회로이다. 도 2(a)에 나타낸 바와 같이, 'H'로 프로그램된 경우에는 트랜지스터(21)의 반전게이트(inverted gate)가 접지되어 있기 때문에 상기 트랜지스터(21)가 턴온(turn-on)되어 전류가 상기 트랜지스터(21)의 소스 및 드레인을 통해 흐르게 된다. 그러나, 'H'로 프로그램되었을 때의 문턱전압(Vt)이 약 7V이기 때문에, MOS 트랜지스터(22)의 게이트에 5V의 전압(V_DD)이 인가되는 경우 상기 MOS 트랜지스터(22)가 턴온프되어 결국 전류가 센스증폭기(sense AMP;25)를 거쳐 출력단에 'H'로 출력된다.

'L'로 프로그램된 경우에는 MOS 트랜지스터(22)의 문턱전압(Vt)이 약 1.5V가 되기 때문에, 상기 MOS 트랜지스터(22)가 턴온되어 결국 전류가 MOS 트랜지스터(22)의 소스 및 드레인을 통해 흐르게 되어 출력단에는 'L'이 출력된다.

상기한 바와 같이, EPROM의 MOS 트랜지스터는 'H'신호가 입력되면 'H'신호가 출력되며, 'L'신호가 입력되면 'L'신호가 출력된다.

EPROM을 4비트 마이크로컴퓨터에 사용자 프로그램의 기억장치로서 장착하는 경우, EPROM의 각 메모리셀의 MOS 트랜지스터가 작용하지 않으면 상기 EPROM이 치명적인 작동불능상태에 빠지게 된다. 따라서, EPROM의 제작시 작동이 원활하게 이루어지는 지를 검사해야만 한다.

상기한 검사를 위해서는 EPROM의 MOS 트랜지스터에 'H'신호나 'L'신호를 인가한 후 출력을 검출하여 'H'신호의 인가시 'H'가 출력되고 'L'신호의 인가시 'L'가 출력되면, 상기 MOS 트랜지스터가 정상 작동중임을 판단한다. 이러한 'H'신호 또는 'L'신호는 반도체웨이퍼 위에 MOS 트랜지스터가 형성된 후 테스트장치로부터 상기 웨이퍼상의 전체 MOS 트랜지스터로 입력된다.

도 3은 종래의 EPROM 테스트방법에서 MOS 트랜지스터로 입력되는 신호와 판독되는 출력의 모델링(modeling)을 나타내는 표이다. 상기 모델링표는 웨이퍼위에 형성된 실제의 MOS 트랜지스터에 인가되는 신호 및 출력을 나타낸다. 도면에 나타낸 바와 같이, 상기 모델링표는 0∼9의 비트로 이루어진 10개의 비트로 구성되며, 각 비트내에는 행디코더라인을 따라 복수개의 모델링과 열디코더라인을 따라 16개의 모델링이 형성된다. 이때, 열 및 행디코더라인의 모델링 0 및 1은 각각 'H' 및 'L'신호와 대응한다.

도 3(a)에 나타낸 바와 같이, 종래의 EPROM 테스트방법에서는 각 비트에 동일한 신호가 인가된다. 즉, 웨이퍼의 트랜지스터중 각 비트에 대응하는 모든 MOS 트랜지스터에 'H' 또는 'L'의 동일한 신호가 인가된다. 도면에 나타낸 바와 같이, 테스트장치에 155H가 기록되면, 상기 테스트장치로부터 155H에 대응하는 신호가 웨이퍼상의 MOS 트랜지스터에 인가된다.

상기와 같이 웨이퍼상의 MOS 트랜지스터에 인가된 신호는 각각 MOS 트랜지스터의 문턱전압(Vt)을 변화시켜, 'H'신호가 인가되면 'H'신호가 출력되고 'L'신호가 인가되면 'L'신호가 출력된다.

도 3(b)는 상기 MOS 트랜지스터로부터 출력된 값을 모델링한 표이다. 웨이퍼상의 MOS 트랜지스터에 이상이 발생하지 않는 경우, 즉 웨이퍼상의 모든 MOS 트랜지스터가 정상적으로 작동하는 경우 'H'신호가 인가된 MOS 트랜지스터는 'H'신호를 출력하고 'L'신호가 인가된 MOS 트랜지스터는 'L'신호를 출력하여 MOS 트랜지스터의 출력을 검출하는 검출장치에서는 도 3(a)의 155H 기록 모델링표와 동일한 155H 독취 모델링표(도 3(b))를 출력한다. 상기 기록 모델링표와 독취 모델링표를 비교하여 상기 모델링표가 서로 같으면 웨이퍼상의 모든 MOS 트랜지스터가 정상 작동중임을 판단하며, 모델링표 사이에 다른 값이 발견되면 그 부분에 해당하는 MOS 트랜지스터가 오작동함을 판단한다.

이어서, 도 3(c)에 도시된 2AAH 모델링표를 재기록(over write)하면, 상기 모델링표에 대응하는 신호가 웨이퍼상의 MOS 트랜지스터에 인가된다. 도면에 나타낸 바와 같이, 2AAH 모델링표는 도 3(a)에 도시된 155H 모델링표와 반대의 값을 가진다. 즉, 155H 모델링표에서는 비트 1, 비트 3, 비트 5, 비트 7 및 비트 9가 0값을 갖는데 비해, 2AAH 모델링표에서는 1값을 가진다. 또한, 155H 모델링표에서는 비트 0, 비트 2, 비트 4, 비트 6 및 비트 8이 1값을 갖는데 비해 2AAH 모델링표에서는 0값을 가진다. 따라서, 턴온되어 있는 웨이퍼상의 MOS 트랜지스터에는 'L'신호가 인가되고 턴오프되어 있는 MOS 트랜지스터에는 'H'신호가 인가되므로, 턴온되어 있는 MOS 트랜지스터는 턴온상태를 그대로 유지하는 반면에 턴오프된 MOS 트랜지스터는 다시 턴온된다.

따라서, 출력검출장치에는 도 3(d)에 나타낸 바와 같이 3FFH로 모델링이 독취된다. 이것은 웨이퍼상의 모든 MOS 트랜지스터가 'H'신호와 'L'신호에 정상적으로 작동함을 의미한다.

상기한 바와 같은 테스트방법에서는 한비트에 대응하는 메모리셀내에 동일한 신호를 인가하고 그 출력을 검출함으로써 MOS 트랜지스터의 이상 여부를 판별한다. 즉, 하나의 MOS 트랜지스터를 기준으로 했을 때, 상기 기준 트랜지스터와 행디코더라인과 열디코더라인으로 인접하는 MOS 트랜지스터에 동일 신호가 인가된다. 웨이퍼상에 MOS 트랜지스터를 형성할 때, 공정상의 실수로 인해 기준 MOS 트랜지스터의 게이트가 행 및 열디코더라인의 MOS 트랜지스터의 게이트와 단락되는 경우 기준 MOS 트랜지스터의 출력값이 단락된 인접 MOS 트랜지스터로 출력하게 되거나 혹은 그 반대로 된다.

종래의 테스트방법에서는 한비트에 해당하는 메모리셀내에 동일한 신호가 인가되고 동일한 값이 출력되기 때문에, 상기와 같이 게이트가 단락되는 경우 그 여부를 판별할 수 없게 된다. 따라서, MOS 트랜지스터의 게이트가 인접 MOS 트랜지스터의 게이트와 단락하는 경우 이를 판별하는 방법이 제공되어야만 MOS 트랜지스터의 이상유무, 즉 EPROM의 정상적인 작동유무를 판별할 수 있게 된다.

본 발명은 상기한 점을 감안하여 이루어진 것으로, EPROM을 구성하는 복수의 트랜지스터에 최인접 트랜지스터와 다른 신호를 인가하여 인가된 신호와 출력을 비교함으로써 트랜지스터의 게이트의 단락여부를 판별할 수 있는 EPROM 테스트방법을 제공하는 것을 목적으로 한다.

상기한 목적을 달성하기 위해, 본 발명에 따른 EPROM 테스트방법은 웨이퍼상에 n×m의 매트릭스 형상으로 배치된 복수의 트랜지스터에 최인접 트랜지스터와 다른 제1신호를 인가하는 단계와, 상기 제1신호에 의해 작동하는 트랜지스터의 제1출력을 검출하는 단계와, 인가된 제1신호와 제1출력을 비교하여 트랜지스터의 불량여부 및 게이트의 단락여부를 판별하는 단계와, 제1신호가 인가된 트랜지스터에 상기 제1신호와 다른 제2신호를 인가하는 단계와, 상기 제2신호에 의해 작동하는 트랜지스터의 제2출력을 검출하는 단계와, 인가된 제2신호와 제2출력을 비교하여 트랜지스터의 불량상태를 판단하는 단계로 구성된다.

상기 제1신호 및 제2신호는 하이신호 또는 로우신호이며, 상기 제1신호를 인가하는 단계는 행디코더라인과 열디코더라인으로 로우신호 및 하이신호가 반복 교대하도록 샘플링하는 단계와, 상기 샘플링을 테스트장치에 기록하는 단계와, 상기 샘플링에 대응하는 신호를 트랜지스터에 인가하는 단계로 구성된다

또한, 상기 제2신호를 인가하는 단계는 상기 제1신호와 다른 값을 갖으며, 행디코더라인과 열디코더라인으로 하이신호 및 하이신호가 반복 교대하도록 샘플링하는 단계와, 상기 샘플링을 테스트장치에 재기록하는 단계와, 상기 샘플링에 대응하는 신호를 트랜지스터에 인가하는 단계로 구성된다.

도 1은 일반적인 MOS 트랜지스터의 구조를 나타내는 도면.

도 2는 EPROM 독취시의 회로를 나타내는 도면.

도 3은 종래의 EPROM 테스트의 모델링표를 나타내는 도면.

도 4는 본 발명에 따른 EPROM의 신호인가 및 출력의 일례를 나타내는 도면.

도 5는 본 발명에 따른 EPROM 테스트의 모델링표를 나타내는 도면.

본 발명의 EPROM 테스트방법에서는 인접하는 MOS 트랜지스터 사이의 게이트단락을 판별하기 위해, 인접하는 MOS 트랜지스터에 서로 다른 신호(H 혹은 L)를 인가한다. 즉, 매트릭스형상으로 배치된 MOS 트랜지스터에서, 행 및 열을 따라 'H' 및 'L'신호를 교대로 인가해 주면, 하나의 MOS 트랜지스터를 기준으로 상기 트랜지스터에 'H'신호가 인가되고 그 주위의 최인접 MOS 트랜지스터에는 'L'신호가 인가된다. 따라서, 출력단자에도 상기와 같이 H값과 L값이 행 및 열을 따라 교대로 출력된다.

상기한 신호의 인가 및 결과의 출력을 간략하게 설명하는 일례가 도 4에 도시되어 있다. 도 4에는 설명의 편의를 위해 MOS 트랜지스터에 인가되는 신호 및 그 출력이 행렬로 표시하였다. 도면에서, 행렬의 각 성분은 웨이퍼상의 특정 MOS 트랜지스터를 나타내며, 'L'과 'H'는 각각 '로우' 및 '하이'신호를 나타낸다. 도면에 나타낸 바와 같이, 상기 행렬의 각 행은 'L'신호와 'H'신호가 서로 교대로 반복하고 있으며, 각 열도 'L'신호와 'H'신호가 교대로 반복된다. 따라서, 하나의 특정 MOS 트랜지스터(a_i,j;여기서, 은 n×m 행렬에서의 i,j번째 성분)에 'H'신호가 인가되는 경우 그 주위의 최인접 MOS 트랜지스터(a_i,j-1,a_i,j+1,a_i-1,j,a_i+1,j)에는 'L'신호가 인가된다.

MOS 트랜지스터가 정상적으로 작동하는 경우, 'H'신호가 인가되면 MOS 트랜지스터가 턴온되어 'H'가 출력되며 'L'신호가 인가되면 MOS 트랜지스터가 턴오프되어 'L'이 출력된다. 즉, 입력과 동일한 값이 출력된다.

MOS 트랜지스터가 정상적으로 작동할 때, 웨이퍼상의 특정 위치의 MOS 트랜지스터(a_i,j)의 입력신호와 출력값이 모두 'H'인 경우, 상기 MOS 트랜지스터(a_i,j)의 최인접 MOS 트랜지스터(a_i,j-1,a_i,j+1,a_i-1,j,a_i+1,j)의 입력신호와 출력값은 모두 'L'로 된다. 그러나, 상기 MOS 트랜지스터(a_i,j)의 게이트가 최인접 MOS 트랜지스터(a_i,j-1,a_i,j+1,a_i-1,j,a_i+1,j)의 게이트중의 하나 혹은 복수 개와 단락되는 경우, MOS 트랜지스터(a_i,j)에 인가되는 신호(H)가 상기 MOS 트랜지스터(a_i,j-1,a_i,j+1,a_i-1,j,a_i+1,j)에 인가되기 때문에 상기 MOS 트랜지스터(a_i,j-1,a_i,j+1,a_i-1,j,a_i+1,j)의 출력값이 'H'로 된다.

따라서, n×m의 매트릭스형상으로 배치된 MOS 트랜지스터에 신호가 인가되는 경우 그 출력이 입력신호와 달라지게 되며, 이것을 근거로 하여 MOS 트랜지스터의 게이트와 최인접 트랜지스터의 게이트 사이의 단락을 판단한다.

이하, 도 5를 참조하여 본 발명에 따른 EPROM의 테스트방법의 일실예를 상세히 설명한다.

도 5는 본 발명의 EPROM 테스트방법의 모델링표를 나타내는 도면이다. 우선, 웨이퍼상에 신호를 인가하는 테스트장치에는 도 5(a)와 같은 모델링표가 기록된다. 도면에서, '0'은 로우(L)신호를 나타내며 '1'은 하이(H)신호를 나타낸다. 도 3(a)에 도시된 종래의 모델링표에서는 한비트내에 동일한 신호가 인가되는 반면에 도 5(a)에 도시된 본 발명의 모델링표에서는 한비트내의 신호가 행디코더라인 및 열디코더라인을 따라 '0'과 '1'로 반복 교대된다.

상기 '0'과 '1'에 대응하는 'L'신호와 'H'신호가 웨이퍼상의 MOS 트랜지스터에 인가되고 상기 신호에 따라 MOS 트랜지스터가 턴온 또는 턴오프되어 결과가 출력된다. 출력된 결과는 다시 검출장치에서 도 5(b)에 도시된 표와 같이 모델링된다. 도 5(b)의 독취된 모델링표가 도 5(a)의 기록된 모델링표와 동일하면, 각 신호에 대응하는 MOS 트랜지스터가 'L'신호 또는 'H'신호에 대해 정상적으로 작동하는 것으로 판단하며, 기록된 모델링표와 다른 값이 출력되면 상기 값에 대응하는 MOS 트랜지스터 자체가 불량이거나 혹은 MOS 트랜지스터의 게이트가 최인접 MOS 트랜지스터의 게이트와 단락되었음을 판단한다.

이후, 도 5(c)에 도시된 모델링표를 재기록(over write)하여 턴온 또는 턴오프되어 있는 웨이퍼상의 MOS 트랜지스터에 신호를 인가한다. 이때, 상기 모델링표는 도 5(a)에 도시된 모델링표와 다른 값을 가진다. 즉, 도 5(a)에서 '0'신호가 기록되어 있는 위치에는 '1'신호가 기록되어 있으며 '1'신호가 기록되어 있는 위치에는 '0'신호가 기록되어 있다. 따라서, 턴온되어 있는 트랜지스터에는 'L'신호가 인가되어 턴온상태를 그대로 유지하며 턴오프되어 있는 트랜지스터에는 'H'신호가 인가되어 다시 턴온되어 웨이퍼상의 모든 MOS 트랜지스터가 'H'신호를 출력한다.

상기한 출력값의 모델링이 도 5(d)에 도시되어 있다. 상기와 같이, 웨이퍼상의 모든 MOS 트랜지스터가 'H'신호를 출력하기 때문에, 모든 비트의 값이 '1'로 표시된다. 상기와 같이, 웨이퍼상의 모든 MOS 트랜지스터에는 각각 'H'신호와 'L'신호가 한 번씩 인가되기 때문에, 도 5(d)의 모델링표가 모두 '1'로 표시되는 경우(3FFH) 불량 MOS 트랜지스터가 존재하지 않음을 판단하며, '0'값이 나타나는 경우 상기 '0'값의 위치에 대응하는 MOS 트랜지스터에 불량이 발생하였음을 판단한다.

본 발명의 EPROM 테스트방법에서는 상기 EPROM을 구성하는 MOS 트랜지스터만을 한 예로서 설명하였지만, 본 발명이 상기한 MOS 트랜지스터에 한정되는 것이 아니라 웨이퍼에 트랜지스터를 형성한 후 테스트를 실시하는 모든 경우에 적용 가능할 것이다. 따라서, 본 발명의 권리의 범위는 상기한 상세한 설명에 의해 한정되는 것이 아니라 첨부하는 특허청구의 범위에 의해 결정되어야만 할 것이다.

상기한 바와 같이, 본 발명에 따른 EPROM 테스트방법에서는 웨이퍼상에 MOS 트랜지스터에 하이신호와 로우신호가 인가되기 때문에, 출력값을 검출함으로써 상기 MOS 트랜지스터의 불량여부를 판단할 수 있게 된다. 또한, MOS 트랜지스터에는 최인접 트랜지스터와는 다른 신호가 인가되기 때문에. 출력을 독취하여 MOS 트랜지스터의 게이트가 최인접 MOS 트랜지스터의 게이트와 단락되었는지를 판단할 수 있게 된다. 그러므로, EPROM의 불량여부를 판단할 수 있게 되어 4비트 마이크로컴퓨터에 적용했을 때, 상기 마이크로컴퓨터가 오동작하는 것을 방지할 수 있게 된다.

Claims (4)

1. 웨이퍼상에 배치된 복수의 트랜지스터에 최인접 트랜지스터와 다른 제1신호를 인가하는 단계;

   상기 제1신호에 의해 작동하는 트랜지스터의 제1출력을 검출하는 단계;

   인가된 제1신호와 제1출력을 비교하는 단계;

   제1신호가 인가된 트랜지스터에 상기 제1신호와 다른 제2신호를 인가하는 단계;

   상기 제2신호에 의해 작동하는 트랜지스터의 제2출력을 검출하는 단계; 및

   인가된 제2신호와 제2출력을 비교하는 단계로 구성된 복수의 트랜지스터로 이루어진 소거 및 프로그램 가능 롬(EPROM)의 테스트방법.
2. 제1항에 있어서, 상기 제1신호 및 제2신호가 하이 또는 로우신호인 것을 특징으로 하는 테스트방법.
3. 제1항에 있어서, 상기 제1신호를 인가하는 단계가,

   행디코더라인과 열디코더라인으로 로우신호 및 하이신호가 반복 교대하도록 샘플링하는 단계;

   상기 샘플링을 테스트장치에 기록하는 단계; 및

   상기 샘플링에 대응하는 신호를 트랜지스터에 인가하는 단계로 구성된 것을 특징으로 하는 테스트방법.
4. 제1항에 있어서, 상기 제2신호를 인가하는 단계가,

   상기 제1신호와 다른 값을 갖으며, 행디코더라인과 열디코더라인으로 하이신호 및 로우신호가 반복 교대하도록 샘플링하는 단계;

   상기 샘플링을 테스트장치에 재기록하는 단계; 및

   상기 샘플링에 대응하는 신호를 트랜지스터에 인가하는 단계로 구성된 것을 특징으로 하는 테스트방법.